JPS63246925A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
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- JPS63246925A JPS63246925A JP62081605A JP8160587A JPS63246925A JP S63246925 A JPS63246925 A JP S63246925A JP 62081605 A JP62081605 A JP 62081605A JP 8160587 A JP8160587 A JP 8160587A JP S63246925 A JPS63246925 A JP S63246925A
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- 230000007423 decrease Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ論理回路を含む半導体集積回路に関す
るものである。
るものである。
ＣＭＯＳ論理回路の従来例をＣＭＯＳインバータについ
て説明する。従来、ＣＭＯＳインバータは第５図のよう
に構成されている。同図において、１は入力信号線、２
は出力信号線、３はＰチャネルＭＯ３）ランジスタ、４
はＮチャネルＭＯ３）ランジスタ、Ｔ１は入力端子、Ｔ
２は出力端子である。
て説明する。従来、ＣＭＯＳインバータは第５図のよう
に構成されている。同図において、１は入力信号線、２
は出力信号線、３はＰチャネルＭＯ３）ランジスタ、４
はＮチャネルＭＯ３）ランジスタ、Ｔ１は入力端子、Ｔ
２は出力端子である。
次に動作について説明する。第６図はＣＭＯＳインバー
タの入力信号ａ （第６図（ａ））と出力信号ｂ（第６
図（ｂ））を示すタイミング図であり、■１はＣＭＯＳ
インバータの入力論理しきい値である。
タの入力信号ａ （第６図（ａ））と出力信号ｂ（第６
図（ｂ））を示すタイミング図であり、■１はＣＭＯＳ
インバータの入力論理しきい値である。
第６図（ａ）の入力信号ａがｒＨＪレベルからｒＬＪレ
ベルに変化すると、Ｐチャネルトランジスタ３がオフか
らオン、Ｎチャネルトランジスタ４がオンからオフに変
化し、Ｐチャネルトランジスタ３によって出力信号線２
が充電され、出力信号すはｒＬｌレベルからｒＨＪレベ
ルに変化する。
ベルに変化すると、Ｐチャネルトランジスタ３がオフか
らオン、Ｎチャネルトランジスタ４がオンからオフに変
化し、Ｐチャネルトランジスタ３によって出力信号線２
が充電され、出力信号すはｒＬｌレベルからｒＨＪレベ
ルに変化する。
ところが、ＣＭＯＳインバータの場合、入力信号ａがｒ
ＨＪレベルからｒＬＪレベルに変化し始め、Ｐチャネル
トランジスタ３がある程度電流を流し始めても、Ｎチャ
ネルトランジスタ４がオンしているため、Ｐチャネルト
ランジスタ３からＮチャネルトランジスタ４に流れ込む
いわゆる貫通電流が大きく、出力信号線２を充電する電
流は極めて小さい。第６図（ａ）に示す入力信号レベル
ＳａがＣＭＯＳインバータの入力論理しきい値■１を下
回ると、出力信号ｖＡ２を充電する電流が流れ始める。
ＨＪレベルからｒＬＪレベルに変化し始め、Ｐチャネル
トランジスタ３がある程度電流を流し始めても、Ｎチャ
ネルトランジスタ４がオンしているため、Ｐチャネルト
ランジスタ３からＮチャネルトランジスタ４に流れ込む
いわゆる貫通電流が大きく、出力信号線２を充電する電
流は極めて小さい。第６図（ａ）に示す入力信号レベル
ＳａがＣＭＯＳインバータの入力論理しきい値■１を下
回ると、出力信号ｖＡ２を充電する電流が流れ始める。
従って出力信号レベルは第６図（ｂｌに示すレベルｓｂ
のようになり、入力信号ａに対して遅延を生ずる。入力
信号ａがｒＬＪレベルからｒＨＪレベルに変化する場合
にも同様な理由で遅延が生ずる。すなわち、ＣＭＯＳイ
ンバータの遅延時間は入力論理しきい値によって変化す
る。
のようになり、入力信号ａに対して遅延を生ずる。入力
信号ａがｒＬＪレベルからｒＨＪレベルに変化する場合
にも同様な理由で遅延が生ずる。すなわち、ＣＭＯＳイ
ンバータの遅延時間は入力論理しきい値によって変化す
る。
上記入力論理しきい値を決定するのは、Ｐチャネルトラ
ンジスタ３のコンダクタンス要因βＦ（−ＷＰ／ＬＰ：
ＷＦはＰチャネルトランジスタ３のゲート幅、ＬＰは同
じくゲート長）とＮチャネルトランジスタ４のコンダク
タンス要因βＮ（＝ＷＮ／ Ｌ Ｍ ： ＷＨはＮチャ
ネルトランジスタ３のゲート幅、ＬＨは同じくゲート長
）との比である。入力論理しきい値を電源電圧ＶＣＣの
半分（Ｖｃｃ／２）に設定するには、βＰ／β８がほぼ
“１”になるように各トランジスタのサイズを調整する
。β。
ンジスタ３のコンダクタンス要因βＦ（−ＷＰ／ＬＰ：
ＷＦはＰチャネルトランジスタ３のゲート幅、ＬＰは同
じくゲート長）とＮチャネルトランジスタ４のコンダク
タンス要因βＮ（＝ＷＮ／ Ｌ Ｍ ： ＷＨはＮチャ
ネルトランジスタ３のゲート幅、ＬＨは同じくゲート長
）との比である。入力論理しきい値を電源電圧ＶＣＣの
半分（Ｖｃｃ／２）に設定するには、βＰ／β８がほぼ
“１”になるように各トランジスタのサイズを調整する
。β。
／β８を“１゛より大きくすれば入力論理しきい値はＶ
ｃｃ／２より高く、β、／β、を“１”より小さくすれ
ば入力論理しきい値はＶｃｃ／２より低くなる。通常入
力論理しきい値は■。、／２に設定されているので、出
力信号がｒＬＪからｒＨＪに変化する時の遅延時間（以
下「立上り遅延時間」という）とｒＨＪから「Ｌ」に変
化する時の遅延時間（以下「立下り遅延時間」という）
は等しい。
ｃｃ／２より高く、β、／β、を“１”より小さくすれ
ば入力論理しきい値はＶｃｃ／２より低くなる。通常入
力論理しきい値は■。、／２に設定されているので、出
力信号がｒＬＪからｒＨＪに変化する時の遅延時間（以
下「立上り遅延時間」という）とｒＨＪから「Ｌ」に変
化する時の遅延時間（以下「立下り遅延時間」という）
は等しい。
入力論理しきい値をｖｃｃ／２より高くすると、入力信
号ａがｒＨＪからｒＬＪに変化する時には出力信号ｗＡ
２が充電され始める時点が早くなり、かつＰチャネルト
ランジスタ３のコンダクタンス要因βＰが、大きいこと
から、充電電流も増して立上り遅延時間は短くなる。し
かしながら、入力信号ａがｒＬＪからｒＨＪに変化する
時には出力信号線２が放電され始める時点は逆に遅くな
り、Ｎチャネルトランジスタ４のコンダクタンス要因β
、が小さいことから放電電流は小さくなって立下り遅延
時間は増大する。同様に、入力論理しきい値を低くする
と、立上り遅延時間は大きく、立下り遅延時間は小さく
なる。
号ａがｒＨＪからｒＬＪに変化する時には出力信号ｗＡ
２が充電され始める時点が早くなり、かつＰチャネルト
ランジスタ３のコンダクタンス要因βＰが、大きいこと
から、充電電流も増して立上り遅延時間は短くなる。し
かしながら、入力信号ａがｒＬＪからｒＨＪに変化する
時には出力信号線２が放電され始める時点は逆に遅くな
り、Ｎチャネルトランジスタ４のコンダクタンス要因β
、が小さいことから放電電流は小さくなって立下り遅延
時間は増大する。同様に、入力論理しきい値を低くする
と、立上り遅延時間は大きく、立下り遅延時間は小さく
なる。
従来のＣＭＯＳインバータは以上述べたように動作する
ので、立上り、立下りの遅延時間を共に小さくしようと
する場合、入力論理しきい値を一定に保ったまま、β、
とβ８を共に大きくする必要がある。しかし、β４．β
Ｎを大きくすることはトランジスタのサイズ主にゲート
幅Ｗを大きくすることに他ならず、ＣＭＯＳインバータ
の入力容量も大きくなってしまう。入力容量が大きくな
ると入力信号ａそのものが急峻でなくなり、結果的に遅
延を小さくできなくなるので、入力信号ａを充放電する
ための前段回路のトランジスタも大きくしな（ではなら
ない。すなわち、信号経路すべての回路のトランジスタ
を大きくする必要が生じ、消費電力が増大してしまう。
ので、立上り、立下りの遅延時間を共に小さくしようと
する場合、入力論理しきい値を一定に保ったまま、β、
とβ８を共に大きくする必要がある。しかし、β４．β
Ｎを大きくすることはトランジスタのサイズ主にゲート
幅Ｗを大きくすることに他ならず、ＣＭＯＳインバータ
の入力容量も大きくなってしまう。入力容量が大きくな
ると入力信号ａそのものが急峻でなくなり、結果的に遅
延を小さくできなくなるので、入力信号ａを充放電する
ための前段回路のトランジスタも大きくしな（ではなら
ない。すなわち、信号経路すべての回路のトランジスタ
を大きくする必要が生じ、消費電力が増大してしまう。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、入力容量を増加させることなく
、立上り遅延時間、立下り遅延時間を共に小さくできる
ＣＭＯＳインバータおよびＣＭＯＳ論理回路を得ること
にある。
の目的とするところは、入力容量を増加させることなく
、立上り遅延時間、立下り遅延時間を共に小さくできる
ＣＭＯＳインバータおよびＣＭＯＳ論理回路を得ること
にある。
このような目的を達成するために本発明は、少なくとも
１つ以上の入力端子と１つの出力端子を持つ１段のＣＭ
ＯＳ論理回路において、出力端子上の出力信号が論理「
０」から論理「１」に変化した後一定時間を経過して以
後の状態と、論理「１」から論理「０」に変化した後一
定時間を経過するまでの状態とを合わせた第１の状態で
の入力論理しきい値を第１の状態以外の状態での入力論
理しきい値よりも高くする入力論理しきい値調整手段を
備えるようにしたものである。
１つ以上の入力端子と１つの出力端子を持つ１段のＣＭ
ＯＳ論理回路において、出力端子上の出力信号が論理「
０」から論理「１」に変化した後一定時間を経過して以
後の状態と、論理「１」から論理「０」に変化した後一
定時間を経過するまでの状態とを合わせた第１の状態で
の入力論理しきい値を第１の状態以外の状態での入力論
理しきい値よりも高くする入力論理しきい値調整手段を
備えるようにしたものである。
本発明によるＣＭＯＳインバータにおいては、出力信号
がｒＨＪレベルの時および出力信号が「Ｈ」レベルから
ｒＬＪレベルに変化した後の一定期間は入力論理しきい
値が低く、逆に、出力信号がｒＬＪレベルの時および出
力信号が「Ｌ」レベルからｒＨＪレベルに変化した後の
一定期間は入力論理しきい値が高くなる。
がｒＨＪレベルの時および出力信号が「Ｈ」レベルから
ｒＬＪレベルに変化した後の一定期間は入力論理しきい
値が低く、逆に、出力信号がｒＬＪレベルの時および出
力信号が「Ｌ」レベルからｒＨＪレベルに変化した後の
一定期間は入力論理しきい値が高くなる。
第１図は本発明に係わるＣＭＯＳ論理回路としてのＣＭ
ＯＳインバータの一実施例を示す回路図である。同図に
おいて、５．６は入力信号ａの入力されるＰチャネルＭ
Ｏ５Ｉ−ランジスタ、７は第１のスイッチ手段としての
スイッチング用ＰチャネルＭＯ３）ランジスタ、８．９
は入力信号ａの人力されるＮチャネルＭＯＳトランジス
タ、１０は第２のスイッチ手段としてのスイッチング用
ＮチャネルＭＯ３）ランジスタ、１１は遅延回路であり
、トランジスタ５と６は基本となる論理回路を構成する
。なお、第１図において第５図と同一部分又は相当部分
には同一符号が付しである。
ＯＳインバータの一実施例を示す回路図である。同図に
おいて、５．６は入力信号ａの入力されるＰチャネルＭ
Ｏ５Ｉ−ランジスタ、７は第１のスイッチ手段としての
スイッチング用ＰチャネルＭＯ３）ランジスタ、８．９
は入力信号ａの人力されるＮチャネルＭＯＳトランジス
タ、１０は第２のスイッチ手段としてのスイッチング用
ＮチャネルＭＯ３）ランジスタ、１１は遅延回路であり
、トランジスタ５と６は基本となる論理回路を構成する
。なお、第１図において第５図と同一部分又は相当部分
には同一符号が付しである。
次に本実施例の動作について説明する。第２図は第１図
のＣＭＯＳインバータの動作波形図である。第２図（ａ
）は入力信号ａ１第２図（ｂｌは出力信号ｂ、第２図（
ａ）の■２は入力論理しきい値、第２図（Ｃ）は遅延回
路１１の出力信号Ｃである。まず、入力信号ａがｒＨＪ
レベルの場合を考える。この時は出力信号すはｒＬＪレ
ベルとなっており、遅延回路１１の出力信号ＣもｒＬＪ
レベルである。従って、スイッチング用Ｐチャネルトラ
ンジスタ７はオンしており、スイッチング用Ｎチャネル
トランジスタ１０はオフしている。
のＣＭＯＳインバータの動作波形図である。第２図（ａ
）は入力信号ａ１第２図（ｂｌは出力信号ｂ、第２図（
ａ）の■２は入力論理しきい値、第２図（Ｃ）は遅延回
路１１の出力信号Ｃである。まず、入力信号ａがｒＨＪ
レベルの場合を考える。この時は出力信号すはｒＬＪレ
ベルとなっており、遅延回路１１の出力信号ＣもｒＬＪ
レベルである。従って、スイッチング用Ｐチャネルトラ
ンジスタ７はオンしており、スイッチング用Ｎチャネル
トランジスタ１０はオフしている。
Ｐチャネルトランジスタ５とＮチャネルトランジスタ８
のコンダクタンス要因の比βＰ／β８を“１”、同じく
Ｐチャネルトランジスタ６とＮチャネルトランジスタ９
のコンダクタンス要因の比を“１”とし、これら４つの
トランジスタのコンダクタンスに比してスイッチング用
トランジスタ７．１０を十分大きく設定した場合、スイ
ッチング用トランジスタ１０がオフしていることから、
第２図（ａ）の入力論理しきい値■２はＰチャネルトラ
ンジスタ５．６とＮチャネルトランジスタ８のコンダク
タンス要因の比で決定される。Ｐチャネルトランジスタ
５と６を合わせたコンダクタンス要因の方が１個のＮチ
ャネルトランジスタ８のコンダクタンス要因より大きい
ので、人力論理しきい値はＶｃｃ／２より高くなる。こ
の状態で入力信号ａがｒＨＪレベルからｒＬＪレベルに
変化し始め、人力信号ａが入力論理しきい値ｖ２より低
くなると、Ｐチャネルトランジスタ５．６によって出力
信号線２が充電され始める。また、スイッチング用トラ
ンジスタ１０がオフしていることにより貫通電流が小さ
いので充電電流は大きくなり、出力信号すは速やかに立
上り、その波形は第２図（ｂ）のｓｂのようになる。
のコンダクタンス要因の比βＰ／β８を“１”、同じく
Ｐチャネルトランジスタ６とＮチャネルトランジスタ９
のコンダクタンス要因の比を“１”とし、これら４つの
トランジスタのコンダクタンスに比してスイッチング用
トランジスタ７．１０を十分大きく設定した場合、スイ
ッチング用トランジスタ１０がオフしていることから、
第２図（ａ）の入力論理しきい値■２はＰチャネルトラ
ンジスタ５．６とＮチャネルトランジスタ８のコンダク
タンス要因の比で決定される。Ｐチャネルトランジスタ
５と６を合わせたコンダクタンス要因の方が１個のＮチ
ャネルトランジスタ８のコンダクタンス要因より大きい
ので、人力論理しきい値はＶｃｃ／２より高くなる。こ
の状態で入力信号ａがｒＨＪレベルからｒＬＪレベルに
変化し始め、人力信号ａが入力論理しきい値ｖ２より低
くなると、Ｐチャネルトランジスタ５．６によって出力
信号線２が充電され始める。また、スイッチング用トラ
ンジスタ１０がオフしていることにより貫通電流が小さ
いので充電電流は大きくなり、出力信号すは速やかに立
上り、その波形は第２図（ｂ）のｓｂのようになる。
出力信号すがｒＨＪレベルに立上ると、遅れて遅延回路
１１の出力信号Ｃが立上り、スイッチング用Ｐチャネル
トランジスタ７がオフし、スイッチング用Ｎチャネルト
ランジスタ１０がオンする。
１１の出力信号Ｃが立上り、スイッチング用Ｐチャネル
トランジスタ７がオフし、スイッチング用Ｎチャネルト
ランジスタ１０がオンする。
従って、入力信号ａがｒＨＪレベルの場合と同様゛の理
由により、入力論理しきい値はｖｃｃ／２より低くなる
。すなわち、人力信号ａがｒＬＪレベルからｒＨＪレベ
ルに変化する場合にも、出力信号すは速やかにｒＬＪレ
ベルに放電される。
由により、入力論理しきい値はｖｃｃ／２より低くなる
。すなわち、人力信号ａがｒＬＪレベルからｒＨＪレベ
ルに変化する場合にも、出力信号すは速やかにｒＬＪレ
ベルに放電される。
Ｐチャネルトランジスタ５とＰチャネルトランジスタ６
のコンダクタンス要因の和を従来のＣＭＯＳインバータ
のＰチャネルトランジスタ３のコンダクタンス要因と同
じに、また、Ｎチャネルトランジスタ８と９のコンダク
タンス要因の和を従来のＣＭＯＳインバータのＮチャネ
ルトランジスタ４のコンダクタンス要因と同じになるよ
うに各トランジスタのサイズを設定すれば、入力容量を
増加させることなく、高速な動作が可能となる。
のコンダクタンス要因の和を従来のＣＭＯＳインバータ
のＰチャネルトランジスタ３のコンダクタンス要因と同
じに、また、Ｎチャネルトランジスタ８と９のコンダク
タンス要因の和を従来のＣＭＯＳインバータのＮチャネ
ルトランジスタ４のコンダクタンス要因と同じになるよ
うに各トランジスタのサイズを設定すれば、入力容量を
増加させることなく、高速な動作が可能となる。
遅延回路１１は、例えばＣＭＯＳインバータを偶数段接
続するなど、信号を遅延させるものであればどのような
ものでもよい。
続するなど、信号を遅延させるものであればどのような
ものでもよい。
上記第１の実施例ではＣＭＯＳインバータのみを示した
が、他の論理回路たとえば多入力ナンド回路、多入力ノ
ア回路にも同様の回路構成が可能である。本発明による
ＣＭＯＳ論理回路の第２゜第３の実施例として、２人力
ナンドロ路、２人カノア回路を第３図（ａ）、 Ｃｂ＞
に示す。第３図において、１２は入力信号線、１３は出
力信号線、１４は遅延回路である。この場合にもＣＭＯ
Ｓインパークと同様の動作により高速な応答が得られる
ことは明らかである。
が、他の論理回路たとえば多入力ナンド回路、多入力ノ
ア回路にも同様の回路構成が可能である。本発明による
ＣＭＯＳ論理回路の第２゜第３の実施例として、２人力
ナンドロ路、２人カノア回路を第３図（ａ）、 Ｃｂ＞
に示す。第３図において、１２は入力信号線、１３は出
力信号線、１４は遅延回路である。この場合にもＣＭＯ
Ｓインパークと同様の動作により高速な応答が得られる
ことは明らかである。
また、上記ＣＭＯＳインバータの実施例では、従来のト
ランジスタに対して並列に設けた入力トランジスタに直
列にスイッチング用トランジスタを設けたが、第４図に
第４の実施例として示すように、従来構成のトランジス
タに対して並列に設けた入力トランジスタ１５．１６の
ゲート側節点Ｎ１．Ｎ２と入力信号線１２との経路上に
スイッチング手段１７〜２０を設けても、同様に、入力
論理しきい値を変化させることができる。スイッチング
手段１７．１８は第３のスイッチ手段を構成し、スイッ
チング手段１９．２０は第４のスイッチ手段を構成する
。
ランジスタに対して並列に設けた入力トランジスタに直
列にスイッチング用トランジスタを設けたが、第４図に
第４の実施例として示すように、従来構成のトランジス
タに対して並列に設けた入力トランジスタ１５．１６の
ゲート側節点Ｎ１．Ｎ２と入力信号線１２との経路上に
スイッチング手段１７〜２０を設けても、同様に、入力
論理しきい値を変化させることができる。スイッチング
手段１７．１８は第３のスイッチ手段を構成し、スイッ
チング手段１９．２０は第４のスイッチ手段を構成する
。
この第４の実施例では、スイッチング手段１７〜２０が
オフしている場合にトランジスタ１５゜１６のゲートが
フローティング状態になるのを避けるため、節点Ｎ１に
はプルアップ用Ｐチャネルトランジスタ２１、節点Ｎ２
にはプルダウン用Ｎチャネルトランジスタ２２が必要で
ある。スイッチング手段１７．２０は出力信号すを遅延
させた信号Ｃでオンまたはオフし、スイッチング手段１
８．１９およびプルアップ用Ｐチャネルトランジスタ２
１．プルダウン用Ｎチャネルトランジスタ２２は遅延回
路１４の出力信号Ｃをインバータ２３で反転させた信号
ｄでオンまたはオフする。なお、２４．２５は第１図の
Ｐチャネルトランジスタ５．Ｎチャネルトランジスタ８
に対応するトランジスタである。
オフしている場合にトランジスタ１５゜１６のゲートが
フローティング状態になるのを避けるため、節点Ｎ１に
はプルアップ用Ｐチャネルトランジスタ２１、節点Ｎ２
にはプルダウン用Ｎチャネルトランジスタ２２が必要で
ある。スイッチング手段１７．２０は出力信号すを遅延
させた信号Ｃでオンまたはオフし、スイッチング手段１
８．１９およびプルアップ用Ｐチャネルトランジスタ２
１．プルダウン用Ｎチャネルトランジスタ２２は遅延回
路１４の出力信号Ｃをインバータ２３で反転させた信号
ｄでオンまたはオフする。なお、２４．２５は第１図の
Ｐチャネルトランジスタ５．Ｎチャネルトランジスタ８
に対応するトランジスタである。
第４図の第４の実施例は、ＣＭＯＳインバータを示して
いるが、同様の構成で多大カナンド回路、多入力ノア回
路を実現しても同じ効果が得られることはもちろんであ
る。
いるが、同様の構成で多大カナンド回路、多入力ノア回
路を実現しても同じ効果が得られることはもちろんであ
る。
以上説明したように本発明は、第１の状態での入力論理
しきい値を第１の状態以外の状態での入力論理しきい値
よりも高くする人力論理しきい値調整手段を設けたこと
により、入力論理しきい値を入力信号のレベルに対応し
て変化させることができるので、入力論理しきい値調整
手段を構成するＰチャネルトランジスタおよびＮチャネ
ルトランジスタ並びに基本となる論理回路によるコンダ
クタンス要因の値を従来例の値と同様とすれば、入力容
量を増加させることなく高速動作を実現できる効果があ
る。
しきい値を第１の状態以外の状態での入力論理しきい値
よりも高くする人力論理しきい値調整手段を設けたこと
により、入力論理しきい値を入力信号のレベルに対応し
て変化させることができるので、入力論理しきい値調整
手段を構成するＰチャネルトランジスタおよびＮチャネ
ルトランジスタ並びに基本となる論理回路によるコンダ
クタンス要因の値を従来例の値と同様とすれば、入力容
量を増加させることなく高速動作を実現できる効果があ
る。
第１図は本発明に係わるＣＭＯＳ論理回路の一実施例を
示す回路図、第２図はその動作波形図、第３図（ａ）お
よび（ｂｌは本発明の第２および第３の実施例を示す回
路図、第４図は本発明の第４の実施例を示す回路図、第
５図は従来のＣＭＯＳ論理回路を示す回路図、第６図は
その動作波形図である。 １・・・入力信号線、２・・・出力信号線、５．６・・
・ＰチャネルＭＯＳトランジスタ、７・・・スイッチン
グ用ＰチャネルＭＯ３）ランジスタ、８．９・・・Ｎチ
ャネルＭＯＳトランジスタ、１０・・・スイッチング用
ＮチャネルＭＯＳトランジスタ、１１・・・遅延回路、
Ｔ１・・・入力端子、Ｔ２・・・出力端子。
示す回路図、第２図はその動作波形図、第３図（ａ）お
よび（ｂｌは本発明の第２および第３の実施例を示す回
路図、第４図は本発明の第４の実施例を示す回路図、第
５図は従来のＣＭＯＳ論理回路を示す回路図、第６図は
その動作波形図である。 １・・・入力信号線、２・・・出力信号線、５．６・・
・ＰチャネルＭＯＳトランジスタ、７・・・スイッチン
グ用ＰチャネルＭＯ３）ランジスタ、８．９・・・Ｎチ
ャネルＭＯＳトランジスタ、１０・・・スイッチング用
ＮチャネルＭＯＳトランジスタ、１１・・・遅延回路、
Ｔ１・・・入力端子、Ｔ２・・・出力端子。
Claims (5)
- （１）少なくとも１つ以上の入力端子と１つの出力端子
を持つ１段のＣＭＯＳ論理回路において、前記出力端子
上の出力信号が論理「０」から論理「１」に変化した後
一定時間を経過して以後の状態と、論理「１」から論理
「０」に変化した後一定時間を経過するまでの状態とを
合わせた第１の状態での入力論理しきい値を前記第１の
状態以外の状態での入力論理しきい値よりも高くする入
力論理しきい値調整手段を基本となる論理回路に並列に
備えたことを特徴とするＣＭＯＳ論理回路。 - （２）入力論理しきい値調整手段は、基本となる論理回
路に並列に接続され、入力端子上の入力信号の１つが入
力されるＰチャネルトランジスタおよびＮチャネルトラ
ンジスタと、出力信号が第１の状態の時は前記Ｐチャネ
ルトランジスタへの電源供給経路をしゃ断する第１のス
イッチ手段と、前記出力信号が第２の状態の時は前記Ｎ
チャネルトランジスタへの電源供給経路をしゃ断する第
２のスイッチ手段とを備え、前記第１の状態又は第２の
状態に応じて入力論理しきい値を変化させることを特徴
とする特許請求の範囲第１項記載のＣＭＯＳ論理回路。 - （３）入力論理しきい値調整手段は、基本となる論理回
路に並列に接続され、入力端子上の入力信号の１つが入
力されるＰチャネルトランジスタおよびＮチャネルトラ
ンジスタと、ソース・ドレインの一方が前記Ｐチャネル
トランジスタのゲートに接続され、ソース・ドレインの
他方が前記入力端子に接続された第３のスイッチ手段と
、ソース・ドレインの一方が前記Ｎチャネルトランジス
タのゲートに接続され、ソース・ドレインの他方が前記
入力端子に接続された第４のスイッチ手段とを備え、第
１の状態の時には第３および第４のスイッチ手段をオフ
およびオン、第２の状態の時には第３および第４のスイ
ッチ手段をオンおよびオフとすることにより入力論理し
きい値を変化させることを特徴とする特許請求の範囲第
１項記載のＣＭＯＳ論理回路。 - （４）第１、第２のスイッチ手段は、出力信号を遅延さ
せた信号によりオン又はオフすることを特徴とする特許
請求の範囲第２項記載のＣＭＯＳ論理回路。 - （５）第３、第４のスイッチ手段は、出力信号を遅延さ
せた信号によりオン又はオフすることを特徴とする特許
請求の範囲第３項記載のＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081605A JPS63246925A (ja) | 1987-04-01 | 1987-04-01 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081605A JPS63246925A (ja) | 1987-04-01 | 1987-04-01 | Ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63246925A true JPS63246925A (ja) | 1988-10-13 |
Family
ID=13750948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62081605A Pending JPS63246925A (ja) | 1987-04-01 | 1987-04-01 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246925A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0437310A (ja) * | 1990-06-01 | 1992-02-07 | Nec Corp | 半導体集積回路装置 |
| FR2670633A1 (fr) * | 1990-12-14 | 1992-06-19 | Bull Sa | Procede et circuit de declenchement a seuil. |
| JPH04219012A (ja) * | 1990-12-19 | 1992-08-10 | Toshiba Corp | 半導体集積回路 |
| JPH04317219A (ja) * | 1991-04-17 | 1992-11-09 | Mitsubishi Electric Corp | 出力回路 |
| JPH04329023A (ja) * | 1991-04-30 | 1992-11-17 | Toshiba Corp | 出力バッファ回路 |
| JPH05191257A (ja) * | 1992-01-09 | 1993-07-30 | Toshiba Corp | 半導体回路の出力段に配置される出力回路 |
| EP0439149B1 (en) * | 1990-01-23 | 1996-03-27 | Nec Corporation | Semiconductor digital circuits |
| WO1997023045A1 (en) * | 1995-12-19 | 1997-06-26 | Micron Technology, Inc. | Asynchronous self-adjusting input circuit |
| US6046611A (en) * | 1998-01-26 | 2000-04-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with receiver circuit |
-
1987
- 1987-04-01 JP JP62081605A patent/JPS63246925A/ja active Pending
Cited By (11)
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| JP2573431B2 (ja) * | 1991-04-30 | 1997-01-22 | 株式会社東芝 | 出力バッファ回路 |
| JPH05191257A (ja) * | 1992-01-09 | 1993-07-30 | Toshiba Corp | 半導体回路の出力段に配置される出力回路 |
| JP2567172B2 (ja) * | 1992-01-09 | 1996-12-25 | 株式会社東芝 | 半導体回路の出力段に配置される出力回路 |
| WO1997023045A1 (en) * | 1995-12-19 | 1997-06-26 | Micron Technology, Inc. | Asynchronous self-adjusting input circuit |
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