JP2771375B2 - レベルシフト回路 - Google Patents

レベルシフト回路

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JP2771375B2
JP2771375B2 JP4008865A JP886592A JP2771375B2 JP 2771375 B2 JP2771375 B2 JP 2771375B2 JP 4008865 A JP4008865 A JP 4008865A JP 886592 A JP886592 A JP 886592A JP 2771375 B2 JP2771375 B2 JP 2771375B2
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洋司 竹腰
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日本電気アイシーマイコンシステム株式会社
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はレベルシフト回路に関
し、特にCMOSトランジスタを用いたレベルシフト回
路に関する。
【0002】
【従来の技術】従来のこの種のレベルシフト回路は、図
2に示すように、PMOSトランジスタP1,P2,N
MOSトランジスタN1,N2,抵抗R1,R2,及び
インバータINV.1,INV.2,INV.3を有
し、トランジスタP1とN1のドレイン間に抵抗R1
を、トランジスタP2とN2のドレイン間に抵抗R2を
配し、トランジスタP1とP2のソースは第1の電源V
DDに、トランジスタN1とN2のソースは第2の電源
VSSに各々接続され、トランジスタP1のゲートはト
ランジスタN2のドレインと抵抗R2との接点Bに、ト
ランジスタP2のゲートはトランジスタN1のドレイン
と抵抗R1との接点Aに各々接続されており、第3の電
源VCCと第2の電源VSSとの間に配したインバータ
INV.3の入力をトランジスタN1のゲートに、その
出力をトランジスタN2のゲートに接続した構造となっ
ている。
【0003】また、このレベルシフト回路の出力とし
て、例えば、図2に示すように、電源VDD,VSSと
の間に配したインバータINV.1,INV.2が、そ
れぞれトランジスタN1のドレイン,トランジスタN2
のドレインに接続された構造となっている。
【0004】
【発明が解決しようとする課題】前述した従来のレベル
シフト回路は、例えば入力INがハイレベルからロウレ
ベルに変化した場合、トランジスタN1はONからOF
F状態となり、トランジスタN2はOFFからON状態
となるが、トランジスタP1のゲートの電位はトランジ
スタP2とN2により制御しているため、PMOSトラ
ンジスタの能力を大きくすると(例えばチャネル幅
大)、トランジスタP1のゲート電位はトランジスタP
2とN2の能力比により、ロウレベルになりづらいた
め、トランジスタP2のゲート電位が電源VDDレベル
になるまでは時間がかかり、接点Aの立上り,接点Bの
立下り時間は、インバータ回路の数10倍〜数100倍
程度遅くなって、出力Q1,Q2へ伝送される。
【0005】逆に、PMOSトランジスタの能力を小さ
くすると(例えばチャネル幅小)、接点Bの立下りは速
くなり、トランジスタP1はON状態となるが、能力が
小さいことから接点Aの立上り時間は、接点Bの立下り
時間と同様には速く出来ないが、立上り,立下り時間の
スピードバランスを考えると、PMOSトランジスタ能
力<NMOSトランジスタ能力となるように設計するの
が常である。
【0006】しかし、PMOSトランジスタのチャネル
幅を小さくした場合、チャネル幅に対する製造バラツキ
の影響が大きく、特性に影響してくるため、あまり小さ
くすることが出来ない。そこで、図2に示すように、ト
ランジスタP1,N1間あるいはトランジスタP2,N
2間に、抵抗R1,R2を入れることにより、PMOS
トランジスタのチャネル幅を小さくして能力を下げるこ
とと等価な構成をとるが、レイアウト上抵抗R1とR2
の専有面積が大きく、多信号をレベルシフトする場合、
チップサイズへの影響も出てくる。
【0007】また、抵抗R1,R2を挿入するかわり
に、NMOSトランジスタの能力を大きくすれば、即ち
チャネル幅を大きくすれば、前記方法と同様な特性を得
ることが出来るが、NMOSトランジスタのチャネル幅
を大きくすることによるチップサイズへの影響も同様で
ある。
【0008】
【課題を解決するための手段】本発明のレベルシフト回
路の構成は、第1のPMOSトランジスタと第1のNM
OSトランジスタのドレイン又はソース間に、また第2
のPMOSトランジスタと第2のNMOSトランジスタ
のドレイン又はソース間に、それぞれ第1,第2の抵抗
を配し、前記第1,第2のPMOSトランジスタのソー
ス又はドレインは第1の電源に、また前記第1,第2の
NMOSトランジスタのソース又はドレインは第2の電
源に接続し、前記第1のPMOSトランジスタのゲート
は第2の抵抗と前記第2のNMOSトランジスタのドレ
インまたはソースに、また前記第2のPMOSトランジ
スタのゲートは第1の抵抗と前記第1のNMOSトラン
ジスタのドレイン又はソースにそれぞれ共通接続し、前
記第2のNMOSトランジスタのゲートは、第3の電源
と前記第2の電源間に配したインバータの出力に、また
前記第1のNMOSトランジスタのゲートは前記インバ
ータの入力に接続したレベルシフト回路において、前記
第1,第2の抵抗として、それぞれの次段トランジスタ
のゲートの抵抗を利用した構造を有することを特徴とす
る。
【0009】
【実施例】図1(a)は本発明の一実施例であるレベル
シフト回路の回路図である。
【0010】図1(a)において、本実施例は、従来の
図2の構成に対し、接点Aと接点Bのそれぞれの次段イ
ンバータINV.1,INV.2のゲート抵抗を、抵抗
R1,R2として利用した構成となっている。
【0011】例えば、図1の(b)にインバータIN
V.1,あるいはINV.2{図1の(a))の簡単な
レイアウト図を示すが、トランジスタP1あるいはP2
のドレインをa点に、またトランジスタN1あるいはN
2のドレインをb点に各々接続することにより、点a,
b間のゲートの抵抗をR1,R2としている。
【0012】図1の(b)において、ドレイン(Dra
in)10,ソース(Sourse)11,ゲート(G
ate)12の各領域があり、電源VDD,VSSに接
続され、出力Q1(又はQ2)は右方より取り出され
る。点a,b間はゲート(Gate)12となってお
り、これが抵抗R1(又はR2)となる。
【0013】これにより、回路構成は、図2に示すよう
な従来の回路構成と同一となるため、動作も従来と同一
となる。
【0014】また、ゲートを抵抗R1,R2として利用
したインバータINV.1,INV.2の入力信号は、
それぞれ図2に示す従来回路のトランジスタP1とN1
の接点A,及びトランジスタP2とN2の接点Bの信号
と同一であるため、出力Q1,Q2への論理伝達遅延時
間共同一となる。
【0015】本実施例としては、インバータのゲートを
利用した構成を示しているが、NANDゲートやトラン
スファーゲート等の他の回路のゲートでもよいことはい
うまでもない。
【0016】
【発明の効果】以上説明したように、本発明によるレベ
ルシフト回路は、それぞれの次段トランジスタのゲート
抵抗を第1,第2の抵抗として利用しており、新たに抵
抗を挿入する必要がないため、レイアウト上のレベルシ
フト回路の専有面積を小さくすることが出来ることか
ら、特に多信号をレベルシフトする場合においては、チ
ップサイズを小さくすることが出来るという効果があ
る。
【図面の簡単な説明】
【図1】(a),(b)は本発明の一実施例のレベルシ
フト回路のそれぞれ回路図、その一部のレイアウト図で
ある。
【図2】従来のレベルシフト回路を示す回路図である。
【符号の説明】
P1,P2 PMOSトランジスタ N0,N2 NMOSトランジスタ R1,R2 抵抗 INV.1,INV.2,INV.3 インバータ回
路 VDD,VCC,VSS 電源 IN 入力 Q1,Q2 出力

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1のPMOSトランジスタと第1のN
    MOSトランジスタのドレイン又はソース間に、また第
    2のPMOSトランジスタと第2のNMOSトランジス
    タのドレイン又はソース間に、それぞれ第1,第2の抵
    抗を配し、前記第1,第2のPMOSトランジスタのソ
    ース又はドレインは第1の電源に、また前記第1,第2
    のNMOSトランジスタのソース又はドレインは第2の
    電源に接続し、前記第1のPMOSトランジスタのゲー
    トは第2の抵抗と前記第2のNMOSトランジスタのド
    レインまたはソースに、また前記第2のPMOSトラン
    ジスタのゲートは第1の抵抗と前記第1のNMOSトラ
    ンジスタのドレイン又はソースにそれぞれ共通接続し、
    前記第2のNMOSトランジスタのゲートは、第3の電
    源と前記第2の電源間に配したインバータの出力に、ま
    た前記第1のNMOSトランジスタのゲートは前記イン
    バータの入力に接続したレベルシフト回路において、前
    記第1,第2の抵抗として、それぞれの次段トランジス
    タのゲートの抵抗を利用した構造を有することを特徴と
    するレベルシフト回路。
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