JP2771375B2 - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JP2771375B2 JP2771375B2 JP4008865A JP886592A JP2771375B2 JP 2771375 B2 JP2771375 B2 JP 2771375B2 JP 4008865 A JP4008865 A JP 4008865A JP 886592 A JP886592 A JP 886592A JP 2771375 B2 JP2771375 B2 JP 2771375B2
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- transistor
- gate
- drain
- level shift
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Description
【０００１】
【産業上の利用分野】本発明はレベルシフト回路に関
し、特にＣＭＯＳトランジスタを用いたレベルシフト回
路に関する。
し、特にＣＭＯＳトランジスタを用いたレベルシフト回
路に関する。
【０００２】
【従来の技術】従来のこの種のレベルシフト回路は、図
２に示すように、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｎ
ＭＯＳトランジスタＮ１，Ｎ２，抵抗Ｒ１，Ｒ２，及び
インバータＩＮＶ．１，ＩＮＶ．２，ＩＮＶ．３を有
し、トランジスタＰ１とＮ１のドレイン間に抵抗Ｒ１
を、トランジスタＰ２とＮ２のドレイン間に抵抗Ｒ２を
配し、トランジスタＰ１とＰ２のソースは第１の電源Ｖ
ＤＤに、トランジスタＮ１とＮ２のソースは第２の電源
ＶＳＳに各々接続され、トランジスタＰ１のゲートはト
ランジスタＮ２のドレインと抵抗Ｒ２との接点Ｂに、ト
ランジスタＰ２のゲートはトランジスタＮ１のドレイン
と抵抗Ｒ１との接点Ａに各々接続されており、第３の電
源ＶＣＣと第２の電源ＶＳＳとの間に配したインバータ
ＩＮＶ．３の入力をトランジスタＮ１のゲートに、その
出力をトランジスタＮ２のゲートに接続した構造となっ
ている。
２に示すように、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｎ
ＭＯＳトランジスタＮ１，Ｎ２，抵抗Ｒ１，Ｒ２，及び
インバータＩＮＶ．１，ＩＮＶ．２，ＩＮＶ．３を有
し、トランジスタＰ１とＮ１のドレイン間に抵抗Ｒ１
を、トランジスタＰ２とＮ２のドレイン間に抵抗Ｒ２を
配し、トランジスタＰ１とＰ２のソースは第１の電源Ｖ
ＤＤに、トランジスタＮ１とＮ２のソースは第２の電源
ＶＳＳに各々接続され、トランジスタＰ１のゲートはト
ランジスタＮ２のドレインと抵抗Ｒ２との接点Ｂに、ト
ランジスタＰ２のゲートはトランジスタＮ１のドレイン
と抵抗Ｒ１との接点Ａに各々接続されており、第３の電
源ＶＣＣと第２の電源ＶＳＳとの間に配したインバータ
ＩＮＶ．３の入力をトランジスタＮ１のゲートに、その
出力をトランジスタＮ２のゲートに接続した構造となっ
ている。
【０００３】また、このレベルシフト回路の出力とし
て、例えば、図２に示すように、電源ＶＤＤ，ＶＳＳと
の間に配したインバータＩＮＶ．１，ＩＮＶ．２が、そ
れぞれトランジスタＮ１のドレイン，トランジスタＮ２
のドレインに接続された構造となっている。
て、例えば、図２に示すように、電源ＶＤＤ，ＶＳＳと
の間に配したインバータＩＮＶ．１，ＩＮＶ．２が、そ
れぞれトランジスタＮ１のドレイン，トランジスタＮ２
のドレインに接続された構造となっている。
【０００４】
【発明が解決しようとする課題】前述した従来のレベル
シフト回路は、例えば入力ＩＮがハイレベルからロウレ
ベルに変化した場合、トランジスタＮ１はＯＮからＯＦ
Ｆ状態となり、トランジスタＮ２はＯＦＦからＯＮ状態
となるが、トランジスタＰ１のゲートの電位はトランジ
スタＰ２とＮ２により制御しているため、ＰＭＯＳトラ
ンジスタの能力を大きくすると（例えばチャネル幅
大）、トランジスタＰ１のゲート電位はトランジスタＰ
２とＮ２の能力比により、ロウレベルになりづらいた
め、トランジスタＰ２のゲート電位が電源ＶＤＤレベル
になるまでは時間がかかり、接点Ａの立上り，接点Ｂの
立下り時間は、インバータ回路の数１０倍〜数１００倍
程度遅くなって、出力Ｑ１，Ｑ２へ伝送される。
シフト回路は、例えば入力ＩＮがハイレベルからロウレ
ベルに変化した場合、トランジスタＮ１はＯＮからＯＦ
Ｆ状態となり、トランジスタＮ２はＯＦＦからＯＮ状態
となるが、トランジスタＰ１のゲートの電位はトランジ
スタＰ２とＮ２により制御しているため、ＰＭＯＳトラ
ンジスタの能力を大きくすると（例えばチャネル幅
大）、トランジスタＰ１のゲート電位はトランジスタＰ
２とＮ２の能力比により、ロウレベルになりづらいた
め、トランジスタＰ２のゲート電位が電源ＶＤＤレベル
になるまでは時間がかかり、接点Ａの立上り，接点Ｂの
立下り時間は、インバータ回路の数１０倍〜数１００倍
程度遅くなって、出力Ｑ１，Ｑ２へ伝送される。
【０００５】逆に、ＰＭＯＳトランジスタの能力を小さ
くすると（例えばチャネル幅小）、接点Ｂの立下りは速
くなり、トランジスタＰ１はＯＮ状態となるが、能力が
小さいことから接点Ａの立上り時間は、接点Ｂの立下り
時間と同様には速く出来ないが、立上り，立下り時間の
スピードバランスを考えると、ＰＭＯＳトランジスタ能
力＜ＮＭＯＳトランジスタ能力となるように設計するの
が常である。
くすると（例えばチャネル幅小）、接点Ｂの立下りは速
くなり、トランジスタＰ１はＯＮ状態となるが、能力が
小さいことから接点Ａの立上り時間は、接点Ｂの立下り
時間と同様には速く出来ないが、立上り，立下り時間の
スピードバランスを考えると、ＰＭＯＳトランジスタ能
力＜ＮＭＯＳトランジスタ能力となるように設計するの
が常である。
【０００６】しかし、ＰＭＯＳトランジスタのチャネル
幅を小さくした場合、チャネル幅に対する製造バラツキ
の影響が大きく、特性に影響してくるため、あまり小さ
くすることが出来ない。そこで、図２に示すように、ト
ランジスタＰ１，Ｎ１間あるいはトランジスタＰ２，Ｎ
２間に、抵抗Ｒ１，Ｒ２を入れることにより、ＰＭＯＳ
トランジスタのチャネル幅を小さくして能力を下げるこ
とと等価な構成をとるが、レイアウト上抵抗Ｒ１とＲ２
の専有面積が大きく、多信号をレベルシフトする場合、
チップサイズへの影響も出てくる。
幅を小さくした場合、チャネル幅に対する製造バラツキ
の影響が大きく、特性に影響してくるため、あまり小さ
くすることが出来ない。そこで、図２に示すように、ト
ランジスタＰ１，Ｎ１間あるいはトランジスタＰ２，Ｎ
２間に、抵抗Ｒ１，Ｒ２を入れることにより、ＰＭＯＳ
トランジスタのチャネル幅を小さくして能力を下げるこ
とと等価な構成をとるが、レイアウト上抵抗Ｒ１とＲ２
の専有面積が大きく、多信号をレベルシフトする場合、
チップサイズへの影響も出てくる。
【０００７】また、抵抗Ｒ１，Ｒ２を挿入するかわり
に、ＮＭＯＳトランジスタの能力を大きくすれば、即ち
チャネル幅を大きくすれば、前記方法と同様な特性を得
ることが出来るが、ＮＭＯＳトランジスタのチャネル幅
を大きくすることによるチップサイズへの影響も同様で
ある。
に、ＮＭＯＳトランジスタの能力を大きくすれば、即ち
チャネル幅を大きくすれば、前記方法と同様な特性を得
ることが出来るが、ＮＭＯＳトランジスタのチャネル幅
を大きくすることによるチップサイズへの影響も同様で
ある。
【０００８】
【課題を解決するための手段】本発明のレベルシフト回
路の構成は、第１のＰＭＯＳトランジスタと第１のＮＭ
ＯＳトランジスタのドレイン又はソース間に、また第２
のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタ
のドレイン又はソース間に、それぞれ第１，第２の抵抗
を配し、前記第１，第２のＰＭＯＳトランジスタのソー
ス又はドレインは第１の電源に、また前記第１，第２の
ＮＭＯＳトランジスタのソース又はドレインは第２の電
源に接続し、前記第１のＰＭＯＳトランジスタのゲート
は第２の抵抗と前記第２のＮＭＯＳトランジスタのドレ
インまたはソースに、また前記第２のＰＭＯＳトランジ
スタのゲートは第１の抵抗と前記第１のＮＭＯＳトラン
ジスタのドレイン又はソースにそれぞれ共通接続し、前
記第２のＮＭＯＳトランジスタのゲートは、第３の電源
と前記第２の電源間に配したインバータの出力に、また
前記第１のＮＭＯＳトランジスタのゲートは前記インバ
ータの入力に接続したレベルシフト回路において、前記
第１，第２の抵抗として、それぞれの次段トランジスタ
のゲートの抵抗を利用した構造を有することを特徴とす
る。
路の構成は、第１のＰＭＯＳトランジスタと第１のＮＭ
ＯＳトランジスタのドレイン又はソース間に、また第２
のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタ
のドレイン又はソース間に、それぞれ第１，第２の抵抗
を配し、前記第１，第２のＰＭＯＳトランジスタのソー
ス又はドレインは第１の電源に、また前記第１，第２の
ＮＭＯＳトランジスタのソース又はドレインは第２の電
源に接続し、前記第１のＰＭＯＳトランジスタのゲート
は第２の抵抗と前記第２のＮＭＯＳトランジスタのドレ
インまたはソースに、また前記第２のＰＭＯＳトランジ
スタのゲートは第１の抵抗と前記第１のＮＭＯＳトラン
ジスタのドレイン又はソースにそれぞれ共通接続し、前
記第２のＮＭＯＳトランジスタのゲートは、第３の電源
と前記第２の電源間に配したインバータの出力に、また
前記第１のＮＭＯＳトランジスタのゲートは前記インバ
ータの入力に接続したレベルシフト回路において、前記
第１，第２の抵抗として、それぞれの次段トランジスタ
のゲートの抵抗を利用した構造を有することを特徴とす
る。
【０００９】
【実施例】図１（ａ）は本発明の一実施例であるレベル
シフト回路の回路図である。
シフト回路の回路図である。
【００１０】図１（ａ）において、本実施例は、従来の
図２の構成に対し、接点Ａと接点Ｂのそれぞれの次段イ
ンバータＩＮＶ．１，ＩＮＶ．２のゲート抵抗を、抵抗
Ｒ１，Ｒ２として利用した構成となっている。
図２の構成に対し、接点Ａと接点Ｂのそれぞれの次段イ
ンバータＩＮＶ．１，ＩＮＶ．２のゲート抵抗を、抵抗
Ｒ１，Ｒ２として利用した構成となっている。
【００１１】例えば、図１の（ｂ）にインバータＩＮ
Ｖ．１，あるいはＩＮＶ．２｛図１の（ａ））の簡単な
レイアウト図を示すが、トランジスタＰ１あるいはＰ２
のドレインをａ点に、またトランジスタＮ１あるいはＮ
２のドレインをｂ点に各々接続することにより、点ａ，
ｂ間のゲートの抵抗をＲ１，Ｒ２としている。
Ｖ．１，あるいはＩＮＶ．２｛図１の（ａ））の簡単な
レイアウト図を示すが、トランジスタＰ１あるいはＰ２
のドレインをａ点に、またトランジスタＮ１あるいはＮ
２のドレインをｂ点に各々接続することにより、点ａ，
ｂ間のゲートの抵抗をＲ１，Ｒ２としている。
【００１２】図１の（ｂ）において、ドレイン（Ｄｒａ
ｉｎ）１０，ソース（Ｓｏｕｒｓｅ）１１，ゲート（Ｇ
ａｔｅ）１２の各領域があり、電源ＶＤＤ，ＶＳＳに接
続され、出力Ｑ１（又はＱ２）は右方より取り出され
る。点ａ，ｂ間はゲート（Ｇａｔｅ）１２となってお
り、これが抵抗Ｒ１（又はＲ２）となる。
ｉｎ）１０，ソース（Ｓｏｕｒｓｅ）１１，ゲート（Ｇ
ａｔｅ）１２の各領域があり、電源ＶＤＤ，ＶＳＳに接
続され、出力Ｑ１（又はＱ２）は右方より取り出され
る。点ａ，ｂ間はゲート（Ｇａｔｅ）１２となってお
り、これが抵抗Ｒ１（又はＲ２）となる。
【００１３】これにより、回路構成は、図２に示すよう
な従来の回路構成と同一となるため、動作も従来と同一
となる。
な従来の回路構成と同一となるため、動作も従来と同一
となる。
【００１４】また、ゲートを抵抗Ｒ１，Ｒ２として利用
したインバータＩＮＶ．１，ＩＮＶ．２の入力信号は、
それぞれ図２に示す従来回路のトランジスタＰ１とＮ１
の接点Ａ，及びトランジスタＰ２とＮ２の接点Ｂの信号
と同一であるため、出力Ｑ１，Ｑ２への論理伝達遅延時
間共同一となる。
したインバータＩＮＶ．１，ＩＮＶ．２の入力信号は、
それぞれ図２に示す従来回路のトランジスタＰ１とＮ１
の接点Ａ，及びトランジスタＰ２とＮ２の接点Ｂの信号
と同一であるため、出力Ｑ１，Ｑ２への論理伝達遅延時
間共同一となる。
【００１５】本実施例としては、インバータのゲートを
利用した構成を示しているが、ＮＡＮＤゲートやトラン
スファーゲート等の他の回路のゲートでもよいことはい
うまでもない。
利用した構成を示しているが、ＮＡＮＤゲートやトラン
スファーゲート等の他の回路のゲートでもよいことはい
うまでもない。
【００１６】
【発明の効果】以上説明したように、本発明によるレベ
ルシフト回路は、それぞれの次段トランジスタのゲート
抵抗を第１，第２の抵抗として利用しており、新たに抵
抗を挿入する必要がないため、レイアウト上のレベルシ
フト回路の専有面積を小さくすることが出来ることか
ら、特に多信号をレベルシフトする場合においては、チ
ップサイズを小さくすることが出来るという効果があ
る。
ルシフト回路は、それぞれの次段トランジスタのゲート
抵抗を第１，第２の抵抗として利用しており、新たに抵
抗を挿入する必要がないため、レイアウト上のレベルシ
フト回路の専有面積を小さくすることが出来ることか
ら、特に多信号をレベルシフトする場合においては、チ
ップサイズを小さくすることが出来るという効果があ
る。
【図１】（ａ），（ｂ）は本発明の一実施例のレベルシ
フト回路のそれぞれ回路図、その一部のレイアウト図で
ある。
フト回路のそれぞれ回路図、その一部のレイアウト図で
ある。
【図２】従来のレベルシフト回路を示す回路図である。
Ｐ１，Ｐ２ ＰＭＯＳトランジスタ Ｎ０，Ｎ２ ＮＭＯＳトランジスタ Ｒ１，Ｒ２ 抵抗 ＩＮＶ．１，ＩＮＶ．２，ＩＮＶ．３ インバータ回
路 ＶＤＤ，ＶＣＣ，ＶＳＳ 電源 ＩＮ 入力 Ｑ１，Ｑ２ 出力
路 ＶＤＤ，ＶＣＣ，ＶＳＳ 電源 ＩＮ 入力 Ｑ１，Ｑ２ 出力
Claims (1)
- 【請求項１】 第１のＰＭＯＳトランジスタと第１のＮ
ＭＯＳトランジスタのドレイン又はソース間に、また第
２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジス
タのドレイン又はソース間に、それぞれ第１，第２の抵
抗を配し、前記第１，第２のＰＭＯＳトランジスタのソ
ース又はドレインは第１の電源に、また前記第１，第２
のＮＭＯＳトランジスタのソース又はドレインは第２の
電源に接続し、前記第１のＰＭＯＳトランジスタのゲー
トは第２の抵抗と前記第２のＮＭＯＳトランジスタのド
レインまたはソースに、また前記第２のＰＭＯＳトラン
ジスタのゲートは第１の抵抗と前記第１のＮＭＯＳトラ
ンジスタのドレイン又はソースにそれぞれ共通接続し、
前記第２のＮＭＯＳトランジスタのゲートは、第３の電
源と前記第２の電源間に配したインバータの出力に、ま
た前記第１のＮＭＯＳトランジスタのゲートは前記イン
バータの入力に接続したレベルシフト回路において、前
記第１，第２の抵抗として、それぞれの次段トランジス
タのゲートの抵抗を利用した構造を有することを特徴と
するレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008865A JP2771375B2 (ja) | 1992-01-22 | 1992-01-22 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008865A JP2771375B2 (ja) | 1992-01-22 | 1992-01-22 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05199101A JPH05199101A (ja) | 1993-08-06 |
| JP2771375B2 true JP2771375B2 (ja) | 1998-07-02 |
Family
ID=11704593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008865A Expired - Fee Related JP2771375B2 (ja) | 1992-01-22 | 1992-01-22 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771375B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4419892C1 (de) | 1994-06-07 | 1995-06-01 | Siemens Ag | Schaltungsanordnung zur Pegelumsetzung |
| KR100466971B1 (ko) * | 1997-10-31 | 2005-06-07 | 삼성전자주식회사 | 레벨쉬프터 |
| DE19933799A1 (de) * | 1999-07-19 | 2001-01-25 | Siemens Ag | Elektronische Schaltung, insbesondere für ein Mobilfunkgerät |
| JP3603769B2 (ja) * | 2000-09-06 | 2004-12-22 | セイコーエプソン株式会社 | レベルシフト回路及びそれを用いた半導体装置 |
| JP4048232B2 (ja) * | 2000-12-27 | 2008-02-20 | 三洋電機株式会社 | レベルシフト回路 |
| JP4175193B2 (ja) * | 2003-06-24 | 2008-11-05 | 富士電機デバイステクノロジー株式会社 | Ｍｏｓ型半導体集積回路 |
| JP2013131964A (ja) | 2011-12-22 | 2013-07-04 | Renesas Electronics Corp | レベルシフト回路及び表示装置の駆動回路 |
| US9647645B1 (en) | 2016-05-11 | 2017-05-09 | Xcelsem, Llc | Low voltage to high voltage level translator that is independent of the high supply voltage |
-
1992
- 1992-01-22 JP JP4008865A patent/JP2771375B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05199101A (ja) | 1993-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980317 |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
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