JP4048232B2 - レベルシフト回路 - Google Patents

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【0001】
【発明の属する技術分野】
本発明は、低電圧系の信号レベルを高電圧系の信号レベルに変換するレベルシフト回路に関する。特に、本発明は、半導体基板上に集積化されたLCDドライバICに内蔵されるレベルシフト回路に関する。
【0002】
【従来の技術】
レベルシフト回路は、低電圧系の信号レベルを高電圧系の信号レベルに変換するとういう役割を担っている。レベルシフト回路は、LCDドライバICがLCDパネルを駆動する際に、CPU等からの低電圧系の信号を入力し、シフトレジスタ等によって所定の信号処理を行い、その出力を液晶を駆動するための高電圧系の信号に変換することに用いられる。
【0003】
図5に、半導体基板上に集積化される従来のレベルシフト回路の回路図を示す。図5において、Tr1およびTr2はPチャネル型MOSトランジスタであり、Tr3およびTr4はNチャネル型MOSトランジスタである。VDDは高電圧系の電源電圧であり、VEEは低電圧系の電源電圧である。ここで、Tr1、Tr2のゲートには、VDDまたはVSSが供給される。このVSSは、Tr1、Tr2をONできるだけVDDより低ければよく、制御系で用いられる数V(たとえば5V)だけVDDより低い電圧である。
【0004】
従来のレベルシフト回路のDC動作を以下に説明する。入力信号の初期値が仮にVDDの場合、Tr1はOFF、Tr2はON、Tr3はON、Tr4はOFFとなる。このとき、ノードAはVEE電位、ノードBはVDD電位であり、出力はVEEになる(状態A)。
【0005】
状態Aにおいて、入力信号に接地電圧VSSを入力する。入力信号をVDDからVSSに切り替えた瞬間、Tr1はOFFからONに、Tr2はONからOFFに変化する。このとき、ノードAは、Tr1とTr3がONになっているために、Tr1とTr3の抵抗分割した電位になる。また、ノードBは、Tr2とTr4がOFFになるために、VDD電位(フローティング)のまま保持される(状態B)。
【0006】
状態Bにおいて、ノードAの電位がTr4がONする電圧Vtn以上になれば、Tr4がONになり、ノードBがVDD電位になり、レベルシフトとして安定動作する(状態C)。
【0007】
なお、状態Cから、状態Aに移る場合も、上記説明と同様である。
【0008】
【発明が解決しようとする課題】
上記レベルシフト回路に、レベルシフトとしての動作をさせるためには、状態BからTr4を確実にONにしなければならない。このためには、Tr1とTr3の抵抗分割したノードAの電位が必ずTr4をONする電圧Vtn以上になる必要がある。しかし、従来のレベルシフト回路では、Tr1のVgs(ゲート・ソース間電圧)にVDD-VSS間の電圧が、Tr3のVgsにVDD-VEE間の電圧がかかることから、Tr1のVgsと、Tr3のVgsに最大で数十倍もの電圧差が生じることになる。一般的に、C-MOSトランジスタを飽和領域で使用する場合のON抵抗値は、Vgsの2乗に比例して減少するので、使用する電圧にもよるが、Tr1とTr3の抵抗分割電位をTr4をONする電圧Vtn以上にするために、Tr1の能力を極端に大きく、Tr3の能力を極端に小さく設計する必要がある。このような回路の特徴により、従来のレベルシフト回路では、MOSトランジスタの能力差を作るために、レベルシフト回路に用いられるMOSトランジスタのサイズがどうしても大きくなる。ひいては、レベルシフト回路を含むICの面積が圧迫される。
【0009】
そこで本発明は、上記の課題を解決することのできるレベルシフト回路を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【0010】
また、従来のレベルシフト回路では、高電圧を扱うために、高耐圧プロセスが使用される。このとき、レベルシフトの入力(Tr1、Tr2のゲート)は、低電圧しかかからないため、Tr1、Tr2は高電圧がゲートにかかる他のMOSトランジスタに比べ、能力が極端に少なくなる。このことから、各MOSトランジスタ能力のバランスを考えてレベルシフトを設計した場合、レベルシフトを構成するその他のMOSトランジスタに比べ、Tr1、Tr2のMOSトランジスタサイズが非常に大きくなってしまう。
【0011】
【課題を解決するための手段】
本発明の第1の形態によると、本発明のレベルシフト回路は、第1電位と第2電位との間に構成されて成るレベルシフト回路において、ゲートに入力信号が印加される第1のPチャネル型MOSトランジスタと、ゲートに前記入力信号が反転した反転信号が印加される第2のPチャネル型MOSトランジスタと、前記第1および第2のPチャネル型MOSトランジスタのソースに前記第1電位を印加する第1電源と、ゲートとドレインとが相互にクロス接続され、前記第1、第2のPチャネル型MOSトランジスタのドレインにそれぞれ接続された第1、第2のNチャネル型MOSトランジスタと、前記第1のNチャネル型MOSトランジスタのソースにドレインが接続され、前記第1のPチャネル型MOSトランジスタのドレインと、前記第1のNチャネル型MOSトランジスタのドレインと前記第2のNチャネル型MOSトランジスタのゲートが接続された第1のノードに、前記第1のNチャネル型MOSトランジスタのドレインとの間にゲートが接続された第3のNチャネル型MOSトランジスタと、前記第2のNチャネル型MOSトランジスタのソースにドレインが接続され、前記第2のPチャネル型MOSトランジスタのドレインと、前記第2のNチャネル型MOSトランジスタのドレインと前記第3のNチャネル型MOSトランジスタのゲートが接続された第2のノードに、前記第2のNチャネル型MOSトランジスタのドレインとの間にゲートが接続された第4のNチャネル型MOSトランジスタと、前記第3および第4のNチャネル型MOSトランジスタのソースに前記第2電位を印加する第2電源と、を備え、前記第3 N チャネル型 MOS トランジスタのゲートには前記第1のノードが直接接続され、前記第1の P チャネル型 MOS トランジスタがオフ、第1の N チャネル型 MOS トランジスタがオンの時に、前記第1のノードが前記第2電位より第3 N チャネル型 MOS トランジスタの自己バイアス分だけ高い電圧に維持され、前記第4の N チャネル型 MOS トランジスタのゲートには前記第2のノードが直接接続され、前記第2の P チャネル型 MOS トランジスタがオフ、第2の N チャネル型 MOS トランジスタがオンの時に、前記第2のノードが前記第2電位より第4 N チャネル型 MOS トランジスタの自己バイアス分だけ高い電圧に維持されることを特徴とする
【0012】
また、本発明のレベルシフト回路は、第1および第2のPチャネル型MOSトランジスタのゲート酸化膜厚を、第1、第2、第3、および第4のNチャネル型MOSトランジスタのゲート酸化膜厚より薄くしたことを特徴とする。
【0013】
また、本発明のレベルシフト回路からの出力を受けるインバータは、ゲートに入力信号が印加され、ソースに第1の電位が印加される第3のPチャネル型MOSトランジスタと、ドレインが第3のPチャネル型MOSトランジスタに接続され、ゲートにレベルシフト回路からの出力信号が印加され、ソースに第2の電位が印加される第5のNチャネル型MOSトランジスタとを備える。
【0014】
[作用]
本発明のように、従来型のレベルシフト回路に、第3、第4のNチャネル型MOSトランジスタを新たに追加することにより、たすきがけになるNチャネル型MOSトランジスタがONになる際のゲート電位をMOSトランジスタの能力に関係なく、必ずVtn以上にすることができる。これにより、Pチャネル型MOSトランジスタを大幅に小さくするとともに、コストダウンにも寄与することができる。
【0015】
さらに、第1および第2のPチャネル型MOSトランジスタのゲート酸化膜厚を薄くすることにより、MOSトランジスタの能力を向上させることにより、MOSトランジスタのサイズを大きくしなくて済む。これによりICチップの縮小とコストダウンが実現される。
【0016】
また、本発明のインバータを設けることにより、たとえば3Vと30Vにレベル変換する場合には、リーク電流を約100分の1に減少させることができる。
【0017】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0018】
[実施形態1]
まず、実施形態1として、本発明のレベルシフト回路を説明する。図1は、本発明の実施形態1に係り、半導体基板上に集積化されたレベルシフト回路の回路図である。
【0019】
本実施形態のレベルシフト回路は、ゲートに入力信号が印加される第1のPチャネル型MOSトランジスタ(Tr1)と、ゲートに入力信号が反転した反転信号が印加される第2のPチャネル型MOSトランジスタ(Tr2)と、第1および第2のPチャネル型MOSトランジスタのソースに第1電位を印加する第1電源(VDD)と、ゲートとドレインとが相互にクロス接続され、第1、第2のPチャネル型MOSトランジスタのドレインにそれぞれ接続された第1、第2のNチャネル型MOSトランジスタ(それぞれ、Tr1、Tr2)と、第1のNチャネル型MOSトランジスタのソースにドレインが接続され、第1のPチャネル型MOSトランジスタのドレインと、第1のNチャネル型MOSトランジスタのドレインと第2のNチャネル型MOSトランジスタのゲートが接続された第1のノードに、第1のNチャネル型MOSトランジスタのドレインとの間にゲートが接続された第3のNチャネル型MOSトランジスタ(Tr5)と、第2のNチャネル型MOSトランジスタのソースにドレインが接続され、第2のPチャネル型MOSトランジスタのドレインと、第2のNチャネル型MOSトランジスタのドレインと第3のNチャネル型MOSトランジスタのゲートが接続された第2のノードに、第2のNチャネル型MOSトランジスタのドレインとの間にゲートが接続された第4のNチャネル型MOSトランジスタ(Tr6)と、第3および第4のNチャネル型MOSトランジスタのソースに第2電位を印加する第2電源(VEE)と、を備える。
【0020】
入力信号初期値が仮にVDDの場合、Tr1はOFF、Tr2はON、Tr3はON、Tr4はhalf ON、Tr5はhalf ON、Tr6はONとなる。ここで、Tr4とTr5のhalf ONとは、Tr5の自己バイアスにより、ノードAがVEEに対し、Tr5のVtnだけ持ち上がるため、限りなくOFFに近い状態であることを意味する。なお、ノードBはVDD電位であり、出力はVDDになる(状態A)。
【0021】
状態Aにおいて、入力信号にVSSを入力する。入力信号が、VDDからVSSに切り替わった瞬間に、Tr1は、OFFからONに変化し、Tr2はONからOFFに変化する。このとき、ノードAは、Tr1とTr3がONになるため、Tr1、Tr3、およびTr5で抵抗分割した電位(VDD×R(Tr1)/(R(Tr1)+R(Tr3)+R(Tr5)))になる。ただし、Tr5に自己バイアスがかかるため、ノードAは、Tr5のVtn以下にない。また、ノードBは、Tr2とTr4がOFF(Tr4は限りなくOFFに近い)になるため、VDD電位(フローティングに近い)のまま保持される(状態B)。
【0022】
状態Bにおいて、ノードAの電位は、Tr4のVtn以下になることはないので、Tr4がOnになり、ノードBはVEE+(Tr6をONする電圧Vtn)の電位になる(出力はVDDになる)。ノードBがVEEに近づけば、Tr3がOFFに近づき、ノードAがVDD電位になり、レベルシフトとして安定に動作する(状態C)。
【0023】
このように、状態Aにおいて、ノードAの電位がTr5の自己バイアス分(Vtn5)だけ高い状態にある。従って、状態Bに移行したときに、Tr4が確実にONになり、状態Cへの移行が安定して行われる。また、状態Cから状態Aへの移行についても同様である。
【0024】
[実施形態2]
次に、図2に示す本発明の実施形態2は、上述した実施形態1のレベルシフト回路を半導体基板上に集積化したものであり、Tr1およびTr2のゲート酸化膜を、Tr3、Tr4、Tr5、およびTr6のゲート酸化膜よりも薄くしたことを特徴とする。
【0025】
Tr1およびTr2は、P型Si基板11上に、膜厚tox(300Å)のゲート酸化膜12を介して、ゲート電極13が形成され、その両側にソース層14、ドレイン層15が形成されている。ドレイン層15は、ゲート電極12に自己整合された低濃度のN-層15Aと、ゲート電極からオフセットされた高濃度のN+層15Bとからなる。上記トランジスタは、ゲート電極12に制御回路からの電圧(たとえば5V程度)が印加されるだけであり、高電圧は印加されないので、ゲート耐圧劣化の問題は生じない。
【0026】
なお、本実施形態のようなゲート酸化膜の厚さが異なるトランジスタを1つのチップ内に収容するためには、特開平8−70247号公報に記載されているような構成をとることが好適である。
【0027】
このように、Tr1およびTr2のゲート酸化膜を、Tr3、Tr4、Tr5、およびTr6のゲート酸化膜よりも薄くすることにより、Tr1およびTr2の能力が向上するので、Tr1およびTr2のサイズを小さくすることができる。また、Tr1およびTr2のサイズを従来と同等にした場合には、動作スピードが速くなり、高速のデータ転送にも対応可能となる。
【0028】
[実施形態3]
図3は、本発明のレベルシフト回路に通常のCMOSインバータを接続した回路図を示す。本発明のレベルシフト回路では、出力のレベルがVEE電位まで下がりきらない(Tr6のVtn分だけVEEより高くなる)ために、出力を従来型のCMOS−インバータなどで受けたとき、何らかの要因で、リーク電流が発生する可能性がある。レベルシフトの出力は高電圧なので、リークが発生した場合には、その量は無視できないほど大きくなる。
【0029】
そこで、上記の課題を解消するために、本実施形態のレベルシフト回路に有用なインバータが考案された。図4に本発明の実施形態3に係る、インバータ20を有するレベルシフト回路の回路図を示す。
【0030】
本実施形態のインバータ20は、ゲートに入力信号が印加され、ソースに第1の電位(VDD)が印加される第3のPチャネル型MOSトランジスタ(Tr7)と、ドレインが第3のPチャネル型MOSトランジスタに接続され、ゲートにレベルシフト回路からの出力信号が印加され、ソースに第2の電位(VEE)が印加される第5のNチャネル型MOSトランジスタ(Tr8)とを備える。
【0031】
このように、本実施形態では、Tr7のゲートに印加される電圧は、Tr1、Tr3に印加されるのと同じ制御系の低電圧である。すなわち、VDDまたはVSSである。これにより、レベルシフトを受けるMOSトランジスタTr7のゲートには、高電圧がかからない。たとえば、VDDとVSSの電位差は3Vである。CMOSトランジスタに流れる電流は、ゲート電圧の2乗に比例して増えるため、3Vを30Vにレベル変換する場合、リーク電流は約100分の1に減少する。近年、モバイル機器などの省力化が進む中において、リーク電流を減少させることは必須技術であり、本発明はその対策として非常に有効である。
【0032】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0033】
【発明の効果】
上記説明から明らかなように、本発明によればレベルシフト回路のサイズを小さくすることができる。また、トランジスタの動作スピードを増し、レベルシフトを高速動作に対応させることができる。
【図面の簡単な説明】
【図1】 本発明の実施形態1に係るレベルシフト回路10の回路図である。
【図2】 本発明の実施形態2に係るMOSトランジスタの構造を示す図である。
【図3】 本発明のレベルシフト回路に通常のCMOSインバータを接続した回路図である。
【図4】 本発明の実施形態3に係るインバータ20を有するレベルシフト回路の回路図である。
【図5】 半導体基板上に集積化される、従来のレベルシフト回路の回路図である。
【符号の説明】
10 レベルシフト回路、20 インバータ。

Claims (3)

  1. 第1電位と第2電位との間に構成されて成るレベルシフト回路において、
    ゲートに入力信号が印加される第1のPチャネル型MOSトランジスタと、
    ゲートに前記入力信号が反転した反転信号が印加される第2のPチャネル型MOSトランジスタと、
    前記第1および第2のPチャネル型MOSトランジスタのソースに前記第1電位を印加する第1電源と、
    ゲートとドレインとが相互にクロス接続され、前記第1、第2のPチャネル型MOSトランジスタのドレインにそれぞれ接続された第1、第2のNチャネル型MOSトランジスタと、
    前記第1のNチャネル型MOSトランジスタのソースにドレインが接続され、前記第1のPチャネル型MOSトランジスタのドレインと、前記第1のNチャネル型MOSトランジスタのドレインと前記第2のNチャネル型MOSトランジスタのゲートが接続された第1のノードに、前記第1のNチャネル型MOSトランジスタのドレインとの間にゲートが接続された第3のNチャネル型MOSトランジスタと、
    前記第2のNチャネル型MOSトランジスタのソースにドレインが接続され、前記第2のPチャネル型MOSトランジスタのドレインと、前記第2のNチャネル型MOSトランジスタのドレインと前記第3のNチャネル型MOSトランジスタのゲートが接続された第2のノードに、前記第2のNチャネル型MOSトランジスタのドレインとの間にゲートが接続された第4のNチャネル型MOSトランジスタと、
    前記第3および第4のNチャネル型MOSトランジスタのソースに前記第2電位を印加する第2電源と、
    を備え
    前記第3 N チャネル型 MOS トランジスタのゲートには前記第1のノードが直接接続され、前記第1の P チャネル型 MOS トランジスタがオフ、第1の N チャネル型 MOS トランジスタがオンの時に、前記第1のノードが前記第2電位より第3 N チャネル型 MOS トランジスタの自己バイアス分だけ高い電圧に維持され、
    前記第4の N チャネル型 MOS トランジスタのゲートには前記第2のノードが直接接続され、前記第2の P チャネル型 MOS トランジスタがオフ、第2の N チャネル型 MOS トランジスタがオンの時に、前記第2のノードが前記第2電位より第4 N チャネル型 MOS トランジスタの自己バイアス分だけ高い電圧に維持されることを特徴とするレベルシフト回路。
  2. 請求項1に記載のレベルシフト回路において、
    前記第1および第2のPチャネル型MOSトランジスタのゲート酸化膜厚を、前記第1、第2、第3、および第4のNチャネル型MOSトランジスタのゲート酸化膜厚より薄くしたことを特徴とするレベルシフト回路。
  3. 請求項1または2に記載のレベルシフト回路において、
    さらに、
    ゲートに前記入力信号が印加され、ソースに前記第1の電位が印加される第3のPチャネル型MOSトランジスタと、
    ドレインが前記第3のPチャネル型MOSトランジスタに接続され、ゲートに前記レベルシフト回路からの出力信号が印加され、ソースに前記第2の電位が印加される第5のNチャネル型MOSトランジスタと、
    を有するレベルシフト回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4327411B2 (ja) * 2001-08-31 2009-09-09 株式会社ルネサステクノロジ 半導体装置
JP4175193B2 (ja) * 2003-06-24 2008-11-05 富士電機デバイステクノロジー株式会社 Mos型半導体集積回路
JP4421365B2 (ja) 2004-04-21 2010-02-24 富士通マイクロエレクトロニクス株式会社 レベル変換回路
JP2006140928A (ja) * 2004-11-15 2006-06-01 Toshiba Corp 半導体装置
DE602006016949D1 (de) 2005-05-27 2010-10-28 Semiconductor Energy Lab Halbleiterbauelement

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2975122B2 (ja) * 1990-12-26 1999-11-10 富士通株式会社 レベル変換回路
JPH04284021A (en) * 1991-03-13 1992-10-08 Sharp Corp Output circuit
JP2771375B2 (ja) * 1992-01-22 1998-07-02 日本電気アイシーマイコンシステム株式会社 レベルシフト回路
JPH0879053A (ja) * 1994-09-06 1996-03-22 Toshiba Corp レベルシフト回路
JPH1145946A (ja) * 1997-07-28 1999-02-16 Sanyo Electric Co Ltd 半導体集積回路
JP3036482B2 (ja) * 1997-09-17 2000-04-24 日本電気株式会社 出力バッファ回路
JP2000164730A (ja) * 1998-11-26 2000-06-16 Fuji Electric Co Ltd Mos型半導体集積回路

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