JP4048232B2

JP4048232B2 - レベルシフト回路

Info

Publication number: JP4048232B2
Application number: JP2000399101A
Authority: JP
Inventors: 達也鈴木; 安弘金田; 栄次西部; 修一菊地
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2000-12-27
Filing date: 2000-12-27
Publication date: 2008-02-20
Anticipated expiration: 2020-12-27
Also published as: JP2002198800A

Description

【０００１】
【発明の属する技術分野】
本発明は、低電圧系の信号レベルを高電圧系の信号レベルに変換するレベルシフト回路に関する。特に、本発明は、半導体基板上に集積化されたLCDドライバICに内蔵されるレベルシフト回路に関する。
【０００２】
【従来の技術】
レベルシフト回路は、低電圧系の信号レベルを高電圧系の信号レベルに変換するとういう役割を担っている。レベルシフト回路は、LCDドライバICがLCDパネルを駆動する際に、CPU等からの低電圧系の信号を入力し、シフトレジスタ等によって所定の信号処理を行い、その出力を液晶を駆動するための高電圧系の信号に変換することに用いられる。
【０００３】
図５に、半導体基板上に集積化される従来のレベルシフト回路の回路図を示す。図５において、Tr1およびTr2はPチャネル型MOSトランジスタであり、Tr3およびTr4はNチャネル型MOSトランジスタである。VDDは高電圧系の電源電圧であり、VEEは低電圧系の電源電圧である。ここで、Tr1、Tr2のゲートには、VDDまたはVSSが供給される。このVSSは、Tr1、Tr2をONできるだけVDDより低ければよく、制御系で用いられる数V（たとえば5V）だけVDDより低い電圧である。
【０００４】
従来のレベルシフト回路のDC動作を以下に説明する。入力信号の初期値が仮にVDDの場合、Tr1はOFF、Tr2はON、Tr3はON、Tr4はOFFとなる。このとき、ノードAはVEE電位、ノードBはVDD電位であり、出力はVEEになる（状態A）。
【０００５】
状態Aにおいて、入力信号に接地電圧VSSを入力する。入力信号をVDDからVSSに切り替えた瞬間、Tr1はOFFからONに、Tr2はONからOFFに変化する。このとき、ノードAは、Tr1とTr3がONになっているために、Tr1とTr3の抵抗分割した電位になる。また、ノードBは、Tr2とTr4がOFFになるために、VDD電位（フローティング）のまま保持される(状態B)。
【０００６】
状態Bにおいて、ノードAの電位がTr4がONする電圧Vtn以上になれば、Tr4がONになり、ノードBがVDD電位になり、レベルシフトとして安定動作する（状態C）。
【０００７】
なお、状態Cから、状態Aに移る場合も、上記説明と同様である。
【０００８】
【発明が解決しようとする課題】
上記レベルシフト回路に、レベルシフトとしての動作をさせるためには、状態BからTr4を確実にONにしなければならない。このためには、Tr1とTr3の抵抗分割したノードAの電位が必ずTr4をONする電圧Vtn以上になる必要がある。しかし、従来のレベルシフト回路では、Tr1のVgs(ゲート・ソース間電圧)にVDD-VSS間の電圧が、Tr3のVgsにVDD-VEE間の電圧がかかることから、Tr1のVgsと、Tr3のVgsに最大で数十倍もの電圧差が生じることになる。一般的に、C-MOSトランジスタを飽和領域で使用する場合のON抵抗値は、Vgsの2乗に比例して減少するので、使用する電圧にもよるが、Tr1とTr3の抵抗分割電位をTr4をONする電圧Vtn以上にするために、Tr1の能力を極端に大きく、Tr3の能力を極端に小さく設計する必要がある。このような回路の特徴により、従来のレベルシフト回路では、MOSトランジスタの能力差を作るために、レベルシフト回路に用いられるMOSトランジスタのサイズがどうしても大きくなる。ひいては、レベルシフト回路を含むICの面積が圧迫される。
【０００９】
そこで本発明は、上記の課題を解決することのできるレベルシフト回路を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１０】
また、従来のレベルシフト回路では、高電圧を扱うために、高耐圧プロセスが使用される。このとき、レベルシフトの入力（Tr1、Tr2のゲート）は、低電圧しかかからないため、Tr1、Tr2は高電圧がゲートにかかる他のMOSトランジスタに比べ、能力が極端に少なくなる。このことから、各MOSトランジスタ能力のバランスを考えてレベルシフトを設計した場合、レベルシフトを構成するその他のMOSトランジスタに比べ、Tr1、Tr2のMOSトランジスタサイズが非常に大きくなってしまう。
【００１１】
【課題を解決するための手段】
本発明の第１の形態によると、本発明のレベルシフト回路は、第１電位と第２電位との間に構成されて成るレベルシフト回路において、ゲートに入力信号が印加される第１のPチャネル型MOSトランジスタと、ゲートに前記入力信号が反転した反転信号が印加される第２のPチャネル型MOSトランジスタと、前記第１および第２のPチャネル型MOSトランジスタのソースに前記第１電位を印加する第１電源と、ゲートとドレインとが相互にクロス接続され、前記第１、第２のPチャネル型MOSトランジスタのドレインにそれぞれ接続された第１、第２のNチャネル型MOSトランジスタと、前記第１のNチャネル型MOSトランジスタのソースにドレインが接続され、前記第１のPチャネル型MOSトランジスタのドレインと、前記第１のNチャネル型MOSトランジスタのドレインと前記第２のNチャネル型MOSトランジスタのゲートが接続された第１のノードに、前記第１のNチャネル型MOSトランジスタのドレインとの間にゲートが接続された第３のNチャネル型MOSトランジスタと、前記第２のNチャネル型MOSトランジスタのソースにドレインが接続され、前記第２のPチャネル型MOSトランジスタのドレインと、前記第２のNチャネル型MOSトランジスタのドレインと前記第３のNチャネル型MOSトランジスタのゲートが接続された第２のノードに、前記第２のNチャネル型MOSトランジスタのドレインとの間にゲートが接続された第４のNチャネル型MOSトランジスタと、前記第３および第４のNチャネル型MOSトランジスタのソースに前記第２電位を印加する第２電源と、を備え、前記第３ N チャネル型 MOS トランジスタのゲートには前記第１のノードが直接接続され、前記第１の P チャネル型 MOS トランジスタがオフ、第１の N チャネル型 MOS トランジスタがオンの時に、前記第１のノードが前記第２電位より第３ N チャネル型 MOS トランジスタの自己バイアス分だけ高い電圧に維持され、前記第４の N チャネル型 MOS トランジスタのゲートには前記第２のノードが直接接続され、前記第２の P チャネル型 MOS トランジスタがオフ、第２の N チャネル型 MOS トランジスタがオンの時に、前記第２のノードが前記第２電位より第４ N チャネル型 MOS トランジスタの自己バイアス分だけ高い電圧に維持されることを特徴とする。
【００１２】
また、本発明のレベルシフト回路は、第１および第２のPチャネル型MOSトランジスタのゲート酸化膜厚を、第１、第２、第３、および第４のNチャネル型MOSトランジスタのゲート酸化膜厚より薄くしたことを特徴とする。
【００１３】
また、本発明のレベルシフト回路からの出力を受けるインバータは、ゲートに入力信号が印加され、ソースに第１の電位が印加される第３のPチャネル型MOSトランジスタと、ドレインが第３のPチャネル型MOSトランジスタに接続され、ゲートにレベルシフト回路からの出力信号が印加され、ソースに第２の電位が印加される第５のNチャネル型MOSトランジスタとを備える。
【００１４】
[作用]
本発明のように、従来型のレベルシフト回路に、第３、第４のNチャネル型MOSトランジスタを新たに追加することにより、たすきがけになるNチャネル型MOSトランジスタがONになる際のゲート電位をMOSトランジスタの能力に関係なく、必ずVtn以上にすることができる。これにより、Pチャネル型MOSトランジスタを大幅に小さくするとともに、コストダウンにも寄与することができる。
【００１５】
さらに、第１および第２のPチャネル型MOSトランジスタのゲート酸化膜厚を薄くすることにより、MOSトランジスタの能力を向上させることにより、MOSトランジスタのサイズを大きくしなくて済む。これによりICチップの縮小とコストダウンが実現される。
【００１６】
また、本発明のインバータを設けることにより、たとえば3Vと30Vにレベル変換する場合には、リーク電流を約100分の1に減少させることができる。
【００１７】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１８】
[実施形態１]
まず、実施形態１として、本発明のレベルシフト回路を説明する。図１は、本発明の実施形態１に係り、半導体基板上に集積化されたレベルシフト回路の回路図である。
【００１９】
本実施形態のレベルシフト回路は、ゲートに入力信号が印加される第１のPチャネル型MOSトランジスタ（Tr1）と、ゲートに入力信号が反転した反転信号が印加される第２のPチャネル型MOSトランジスタ（Tr2）と、第１および第２のPチャネル型MOSトランジスタのソースに第１電位を印加する第１電源（VDD）と、ゲートとドレインとが相互にクロス接続され、第１、第２のPチャネル型MOSトランジスタのドレインにそれぞれ接続された第１、第２のNチャネル型MOSトランジスタ（それぞれ、Tr1、Tr2）と、第１のNチャネル型MOSトランジスタのソースにドレインが接続され、第１のPチャネル型MOSトランジスタのドレインと、第１のNチャネル型MOSトランジスタのドレインと第２のNチャネル型MOSトランジスタのゲートが接続された第１のノードに、第１のNチャネル型MOSトランジスタのドレインとの間にゲートが接続された第３のNチャネル型MOSトランジスタ（Tr5）と、第２のNチャネル型MOSトランジスタのソースにドレインが接続され、第２のPチャネル型MOSトランジスタのドレインと、第２のNチャネル型MOSトランジスタのドレインと第３のNチャネル型MOSトランジスタのゲートが接続された第２のノードに、第２のNチャネル型MOSトランジスタのドレインとの間にゲートが接続された第４のNチャネル型MOSトランジスタ（Tr6）と、第３および第４のNチャネル型MOSトランジスタのソースに第２電位を印加する第２電源（VEE）と、を備える。
【００２０】
入力信号初期値が仮にVDDの場合、Tr1はOFF、Tr2はON、Tr3はON、Tr4はhalf ON、Tr5はhalf ON、Tr6はONとなる。ここで、Tr4とTr5のhalf ONとは、Tr5の自己バイアスにより、ノードAがVEEに対し、Tr5のVtnだけ持ち上がるため、限りなくOFFに近い状態であることを意味する。なお、ノードBはVDD電位であり、出力はVDDになる（状態A）。
【００２１】
状態Aにおいて、入力信号にVSSを入力する。入力信号が、VDDからVSSに切り替わった瞬間に、Tr1は、OFFからONに変化し、Tr2はONからOFFに変化する。このとき、ノードAは、Tr1とTr3がONになるため、Tr1、Tr3、およびTr5で抵抗分割した電位（VDD×R(Tr1)/(R(Tr1)+R(Tr3)+R(Tr5))）になる。ただし、Tr5に自己バイアスがかかるため、ノードAは、Tr5のVtn以下にない。また、ノードＢは、Tr2とTr4がOFF（Tr4は限りなくOFFに近い）になるため、VDD電位（フローティングに近い）のまま保持される（状態B）。
【００２２】
状態Bにおいて、ノードAの電位は、Tr4のVtn以下になることはないので、Tr4がOnになり、ノードBはVEE+(Tr6をONする電圧Vtn）の電位になる（出力はVDDになる）。ノードBがVEEに近づけば、Tr3がOFFに近づき、ノードAがVDD電位になり、レベルシフトとして安定に動作する（状態C）。
【００２３】
このように、状態Aにおいて、ノードAの電位がTr5の自己バイアス分(Vtn5)だけ高い状態にある。従って、状態Bに移行したときに、Tr4が確実にONになり、状態Cへの移行が安定して行われる。また、状態Cから状態Aへの移行についても同様である。
【００２４】
[実施形態２]
次に、図２に示す本発明の実施形態２は、上述した実施形態１のレベルシフト回路を半導体基板上に集積化したものであり、Tr1およびTr2のゲート酸化膜を、Tr3、Tr4、Tr5、およびTr6のゲート酸化膜よりも薄くしたことを特徴とする。
【００２５】
Tr1およびTr2は、P型Si基板１１上に、膜厚tox（300Å）のゲート酸化膜１２を介して、ゲート電極１３が形成され、その両側にソース層１４、ドレイン層１５が形成されている。ドレイン層１５は、ゲート電極１２に自己整合された低濃度のN^-層１５Ａと、ゲート電極からオフセットされた高濃度のN⁺層１５Ｂとからなる。上記トランジスタは、ゲート電極１２に制御回路からの電圧（たとえば5V程度）が印加されるだけであり、高電圧は印加されないので、ゲート耐圧劣化の問題は生じない。
【００２６】
なお、本実施形態のようなゲート酸化膜の厚さが異なるトランジスタを１つのチップ内に収容するためには、特開平８−７０２４７号公報に記載されているような構成をとることが好適である。
【００２７】
このように、Tr1およびTr2のゲート酸化膜を、Tr3、Tr4、Tr5、およびTr6のゲート酸化膜よりも薄くすることにより、Tr1およびTr2の能力が向上するので、Tr1およびTr2のサイズを小さくすることができる。また、Tr1およびTr2のサイズを従来と同等にした場合には、動作スピードが速くなり、高速のデータ転送にも対応可能となる。
【００２８】
[実施形態３]
図３は、本発明のレベルシフト回路に通常のCMOSインバータを接続した回路図を示す。本発明のレベルシフト回路では、出力のレベルがVEE電位まで下がりきらない（Tr6のVtn分だけVEEより高くなる）ために、出力を従来型のCMOS−インバータなどで受けたとき、何らかの要因で、リーク電流が発生する可能性がある。レベルシフトの出力は高電圧なので、リークが発生した場合には、その量は無視できないほど大きくなる。
【００２９】
そこで、上記の課題を解消するために、本実施形態のレベルシフト回路に有用なインバータが考案された。図４に本発明の実施形態３に係る、インバータ２０を有するレベルシフト回路の回路図を示す。
【００３０】
本実施形態のインバータ２０は、ゲートに入力信号が印加され、ソースに第１の電位（VDD）が印加される第３のPチャネル型MOSトランジスタ（Tr7）と、ドレインが第３のPチャネル型MOSトランジスタに接続され、ゲートにレベルシフト回路からの出力信号が印加され、ソースに第２の電位（VEE）が印加される第５のNチャネル型MOSトランジスタ（Tr8）とを備える。
【００３１】
このように、本実施形態では、Tr7のゲートに印加される電圧は、Tr1、Tr3に印加されるのと同じ制御系の低電圧である。すなわち、VDDまたはVSSである。これにより、レベルシフトを受けるMOSトランジスタTr7のゲートには、高電圧がかからない。たとえば、VDDとVSSの電位差は3Vである。CMOSトランジスタに流れる電流は、ゲート電圧の2乗に比例して増えるため、3Vを30Vにレベル変換する場合、リーク電流は約100分の1に減少する。近年、モバイル機器などの省力化が進む中において、リーク電流を減少させることは必須技術であり、本発明はその対策として非常に有効である。
【００３２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００３３】
【発明の効果】
上記説明から明らかなように、本発明によればレベルシフト回路のサイズを小さくすることができる。また、トランジスタの動作スピードを増し、レベルシフトを高速動作に対応させることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１に係るレベルシフト回路１０の回路図である。
【図２】本発明の実施形態２に係るMOSトランジスタの構造を示す図である。
【図３】本発明のレベルシフト回路に通常のCMOSインバータを接続した回路図である。
【図４】本発明の実施形態３に係るインバータ２０を有するレベルシフト回路の回路図である。
【図５】半導体基板上に集積化される、従来のレベルシフト回路の回路図である。
【符号の説明】
１０レベルシフト回路、２０インバータ。

Claims

第１電位と第２電位との間に構成されて成るレベルシフト回路において、
ゲートに入力信号が印加される第１のPチャネル型MOSトランジスタと、
ゲートに前記入力信号が反転した反転信号が印加される第２のPチャネル型MOSトランジスタと、
前記第１および第２のPチャネル型MOSトランジスタのソースに前記第１電位を印加する第１電源と、
ゲートとドレインとが相互にクロス接続され、前記第１、第２のPチャネル型MOSトランジスタのドレインにそれぞれ接続された第１、第２のNチャネル型MOSトランジスタと、
前記第１のNチャネル型MOSトランジスタのソースにドレインが接続され、前記第１のPチャネル型MOSトランジスタのドレインと、前記第１のNチャネル型MOSトランジスタのドレインと前記第２のNチャネル型MOSトランジスタのゲートが接続された第１のノードに、前記第１のNチャネル型MOSトランジスタのドレインとの間にゲートが接続された第３のNチャネル型MOSトランジスタと、
前記第２のNチャネル型MOSトランジスタのソースにドレインが接続され、前記第２のPチャネル型MOSトランジスタのドレインと、前記第２のNチャネル型MOSトランジスタのドレインと前記第３のNチャネル型MOSトランジスタのゲートが接続された第２のノードに、前記第２のNチャネル型MOSトランジスタのドレインとの間にゲートが接続された第４のNチャネル型MOSトランジスタと、
前記第３および第４のNチャネル型MOSトランジスタのソースに前記第２電位を印加する第２電源と、
を備え、
前記第３ N チャネル型 MOS トランジスタのゲートには前記第１のノードが直接接続され、前記第１の P チャネル型 MOS トランジスタがオフ、第１の N チャネル型 MOS トランジスタがオンの時に、前記第１のノードが前記第２電位より第３ N チャネル型 MOS トランジスタの自己バイアス分だけ高い電圧に維持され、
前記第４の N チャネル型 MOS トランジスタのゲートには前記第２のノードが直接接続され、前記第２の P チャネル型 MOS トランジスタがオフ、第２の N チャネル型 MOS トランジスタがオンの時に、前記第２のノードが前記第２電位より第４ N チャネル型 MOS トランジスタの自己バイアス分だけ高い電圧に維持されることを特徴とするレベルシフト回路。
請求項１に記載のレベルシフト回路において、
前記第１および第２のPチャネル型MOSトランジスタのゲート酸化膜厚を、前記第１、第２、第３、および第４のNチャネル型MOSトランジスタのゲート酸化膜厚より薄くしたことを特徴とするレベルシフト回路。
請求項１または２に記載のレベルシフト回路において、
さらに、
ゲートに前記入力信号が印加され、ソースに前記第１の電位が印加される第３のPチャネル型MOSトランジスタと、
ドレインが前記第３のPチャネル型MOSトランジスタに接続され、ゲートに前記レベルシフト回路からの出力信号が印加され、ソースに前記第２の電位が印加される第５のNチャネル型MOSトランジスタと、
を有するレベルシフト回路。