JP2975122B2 - レベル変換回路 - Google Patents
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Description
えばECL論理信号を大振幅の論理信号、例えばCMO
S論理信号やTTL論理信号に変換するレベル変換回路
に関する。
図12〜図15にそれぞれその回路図を示すようなもの
が提案されている。まず、図10のレベル変換回路(第
1従来例)は、例えば、Hレベルを−0.8[V]、Lレ
ベルを−1.8[V]とする振幅1[V]の入力信号(E
CL論理信号)をHレベルを0[V]、Lレベルを−5
[V]とする振幅5[V]の出力信号(CMOS論理信
号)に変換するものであり、図中、1は非反転入力信号
(非反転ECL論理信号)IN1が入力される入力端
子、2は反転入力信号(反転ECL論理信号)IN2が
入力される入力端子、3は電圧0[V]の電源線、4は
電圧−5[V]の電源線、5、6はpMOS、7、8は
nMOS、9は反転出力信号(反転CMOS論理信号)
OUT1が出力される出力端子、10は非反転出力信号
(非反転CMOS論理信号)OUT2が出力される出力
端子である。
は、図11−Aに示すように、非反転入力信号IN1及
び反転入力信号IN2がそれぞれ−0.8[V]及び−1.8
[V]の場合、pMOS5及び6がそれぞれOFF及び
ON、nMOS7及び8がそれぞれON及びOFFとな
り、反転出力信号OUT1及び非反転出力信号OUT2
は、それぞれ−5[V]及び0[V]となる。
非反転入力信号IN1及び反転入力信号IN2がそれぞ
れ−1.8[V]及び−0.8[V]に反転すると、pMOS
5及び6がそれぞれON及びOFF、nMOS7及び8
がそれぞれOFF及びONとなり、反転出力信号OUT
1及び非反転出力信号OUT2は、それぞれ0[V]及
び−5[V]に反転する。このようにしてレベル変換動
作が行われる。
例)は、図10のレベル変換回路を改良するものであ
り、小サイズのpMOS11、12を増設し、これらp
MOS11、12と、nMOS7、8とでラッチ回路が
構成されるようにしたものである。このレベル変換回路
によれば、非反転入力信号IN1及び反転入力信号IN
2が共に−0.8[V](Hレベル)になり、pMOS
5、6が共にOFFになった場合においても、反転出力
信号OUT1及び非反転出力信号OUT2の値を維持す
ることができる。
例)は、図12のレベル変換回路を改良するものであ
り、nMOS13、14を増設し、これらnMOS1
3、14のON抵抗を利用してpMOS5、nMOS7
を貫く貫通電流及びpMOS6、nMOS8を貫く貫通
電流の低減化を図ろうとするものである。
例)は、図13のレベル変換回路を改良するものであ
り、NPNトランジスタ15、16と、nMOS17〜
20とが増設されている。ここに、NPNトランジスタ
15は、反転出力信号OUT1をLレベル(−5
[V])からHレベル(0[V])に反転させる場合
に、負荷に対して大きな充電電流を供給し、かかる反転
の高速化を図るためのものである。また、NPNトラン
ジスタ16は、非反転出力信号OUT2をLレベル(−
5[V])からHレベル(0[V])に反転させる場合
に、負荷に対して大きな充電電流を供給し、かかる場合
の高速化を図るためのものである。
タ15をOFFとする場合、即ち、反転出力信号OUT
1をHレベル(0[V])からLレベル(−5[V])
に反転させる場合に、このNPNトランジスタ15のベ
ースに蓄積されている電荷を強制的に引き抜いて、かか
る反転の高速化を図るためのものであり、また、nMO
S18は、そのON抵抗を利用して、pMOS5、nM
OS17を貫く貫通電流を低減化しようとするものであ
る。
タ16をOFFとする場合、即ち、非反転出力信号OU
T2をHレベル(0[V])からLレベル(−5
[V])に反転させる場合に、このNPNトランジスタ
16のベースに蓄積されている電荷を強制的に引き抜い
て、かかる反転の高速化を図るためのものであり、ま
た、nMOS20は、そのON抵抗を利用して、pMO
S6、nMOS19を貫く貫通電流を低減化しようとす
るものである。
例)は、図14のレベル変換回路を改良するものであ
り、NPNトランジスタ21、22と、nMOS23、
24とが増設されている。ここに、NPNトランジスタ
21は、反転出力信号OUT1をHレベル(0[V])
からLレベル(−5[V])に反転させる場合に、負荷
からの放電電流を増大し、かかる反転の高速化を図るた
めのものである。また、NPNトランジスタ22は、非
反転出力信号OUT2をHレベル(0[V])からLレ
ベル(−5[V])に反転させる場合に、負荷からの放
電電流を増大し、かかる反転の高速化を図るためのもの
である。
タ21をOFF、即ち、反転出力信号OUT1をLレベ
ル(−5[V])からHレベル(0[V])に反転させ
る場合に、NPNトランジスタ21のベースに蓄積され
ている電荷を強制的に引き抜き、かかる反転の高速化を
図るためのものである。また、nMOS24は、NPN
トランジスタ22をOFF、即ち、非反転出力信号OU
T2をLレベル(−5[V])からHレベル(0
[V])に反転させる場合に、NPNトランジスタ22
のベースに蓄積されている電荷を強制的に引き抜き、か
かる反転の高速化を図るためのものである。
のレベル変換回路が使用されたレベル変換回路(第6従
来例)である。図中、25は図10、図12〜図15の
レベル変換回路のいずれかのレベル変換回路、26、2
7はレベル変換の対象である一対のECL論理信号D
1、D2が入力される入力端子、28、29は差動対を
なすNPNトランジスタ、30、31は負荷用の抵抗、
32は定電流源をなすnMOSであり、このnMOS3
2のゲートには所定のバイアス電圧VRが供給される。
MOS5、6のスレッショルド電圧を−1.3[V]、n
MOS7、8のスレッショルド電圧を−4[V]とした
場合における図10のレベル変換回路(第1従来例)の
動作を示す図であり、この図から明らかなように反転出
力信号OUT1及び非反転出力信号OUT2がそれぞれ
Lレベル及びHレベルからHレベル及びLレベルに反転
する場合、pMOS5及びnMOS7が同時にONとな
ってしまう期間T1があり、この期間T1の間、これら
pMOS5及びnMOS7に貫通電流が流れてしまい、
これが負荷への充電電流を減じさせてしまう原因とな
り、反転出力信号OUT1をLレベルからHレベルに反
転させる場合の高速化を妨げていた。
転出力信号OUT1及び非反転出力信号OUT2がそれ
ぞれHレベル及びLレベルからLレベル及びHレベルに
反転する場合にも、pMOS6及びnMOS8が同時に
ONとなってしまう期間T2があり、この期間T2の
間、これらpMOS6及びnMOS8に貫通電流が流れ
てしまい、これが負荷への充電電流を減じさせてしまう
原因となり、非反転出力信号OUT2をLレベルからH
レベルに反転させる場合の高速化を妨げていた。
回路のみならず、図12〜図15のレベル変換回路にお
いても存在しており、その対策が求められていた。本発
明は、かかる点に鑑み、貫通電流を無くし又は低減化
し、反転出力信号OUT1をLレベルからHレベルに反
転させる場合及び非反転出力信号OUT2をLレベルか
らHレベルに反転させる場合の時間を短縮し、高速化を
図ることができるようにしたレベル変換回路を提供する
ことを目的とする。
回路は、図1に、その原理説明図を示すように、少なく
とも、第1の電源33と第1の出力信号OUT1が出力
される第1の出力端子34との間に接続され、そのゲー
トに第1の入力信号IN1が入力される第1のMOSト
ランジスタ35及び第1の電源33と第1の出力信号O
UT1と反転関係にある第2の出力信号OUT2が出力
される第2の出力端子36との間に接続され、そのゲー
トに第1の入力信号IN1と反転関係にある第2の入力
信号IN2が入力される第2のMOSトランジスタ37
からなる駆動回路部38と、第1の出力端子34と第1
の電源33よりも低電圧の第2の電源39との間に接続
され、そのゲートに第2の出力信号OUT2が供給され
る第3のMOSトランジスタ40及び第2の出力端子3
6と第2の電源39との間に接続され、そのゲートに第
1の出力信号OUT1が供給される第4のMOSトラン
ジスタ41からなるフリップフロップ回路部42と、第
1の出力端子34と第2の電源39との間に第3のMO
Sトランジスタ40と直列に接続された第1のスイッチ
手段43と、第2の出力端子36と第2の電源39との
間に第4のMOSトランジスタ41と直列に接続された
第2のスイッチ手段44と、第1のスイッチ制御手段4
5と、第2のスイッチ制御手段46とを設けて構成され
る。
第1の出力信号OUT1がHレベルからLレベルに反転
する場合は、第1のスイッチ手段43をON状態に設定
制御し、第1の出力信号OUT1がLレベルからHレベ
ルに反転する場合には、第1のスイッチ手段43をOF
F状態に設定制御するものである。
2の出力信号OUT2がHレベルからLレベルに反転す
る場合は、第2のスイッチ手段44をON状態に設定制
御し、第2の出力信号OUT2がLレベルからHレベル
に反転する場合には、第2のスイッチ手段44をOFF
状態に設定制御するものである。
イッチ手段43及び44をそれぞれ第3のMOSトラン
ジスタ40と第2の電源39との間及び第4のMOSト
ランジスタ41と第2の電源39との間に設けた場合を
図示しているが、これら第1及び第2のスイッチ手段4
3及び44は、それぞれ第1の出力端子34と第3のM
OSトランジスタ40との間及び第2の出力端子36と
第4のMOSトランジスタ41との間に設けることもで
きる。
LレベルからHレベルに反転する場合、即ち、第1及び
第3のMOSトランジスタ35、40が共にON状態と
なってしまう場合、第1のスイッチ手段43はOFF状
態とされるので、第1及び第3のMOSトランジスタ3
5、40を貫いて流れる貫通電流は阻止される。なお、
この第1のスイッチ手段43は、第1の出力信号OUT
1がHレベルからLレベルに反転する場合には、ON状
態とされるので、かかる反転動作にはなんら影響を与え
ない。
からHレベルに反転する場合、即ち、第2及び第4のM
OSトランジスタ37、41が共にON状態となってし
まう場合、第2のスイッチ手段44はOFF状態とされ
るので、第2及び第4のMOSトランジスタ37、41
を貫いて流れる貫通電流は阻止される。なお、この第2
のスイッチ手段44は、第2の出力信号OUT2がHレ
ベルからLレベルに反転する場合には、ON状態とされ
るので、かかる反転動作にはなんら影響を与えない。
につき説明する。なお、これら図2〜図9において、図
10〜図16に対応する部分には同一符号を付して、そ
の重複説明は省略する。 (1)第1実施例・・図2、図3 図2は本発明の第1実施例を示す回路図である。この第
1実施例のレベル変換回路は、図10に示すレベル変換
回路を改良するものであり、図10のレベル変換回路に
比較して、nMOS47、48と、インバータ49、5
0を直列接続してなる遅延回路51と、インバータ5
2、53を直列接続してなる遅延回路54とが増設され
ている。
あり、この図から明らかなように、反転出力信号OUT
1及び非反転出力信号OUT2がそれぞれLレベル及び
HレベルからそれぞれHレベル及びLレベルに反転する
場合、pMOS5及びnMOS7が同時にONとなって
しまう期間T1が存在してしまうが、この期間T1の
間、nMOS47はOFFとなるので、これによって、
pMOS5及びnMOS7を貫いて流れる貫通電流は阻
止される。
力信号OUT2がそれぞれHレベル及びLレベルからそ
れぞれLレベル及びHレベルに反転する場合に、pMO
S6及びnMOS8が同時にONとなってしまう期間T
2が存在してしまうが、この期間T2の間、nMOS4
8はOFFとなるので、これによって、pMOS6及び
nMOS8を貫いて流れる貫通電流は阻止される。
10のレベル変換回路に比較して、反転出力信号OUT
1をLレベルからHレベルに反転させる場合の時間及び
非反転出力信号OUT2をLレベルからHレベルに反転
させる場合の時間を短縮し、その高速化を図ることがで
きる。
2実施例のレベル変換回路は、図12に示すレベル変換
回路を改良するものであり、図12のレベル変換回路に
比較して、nMOS47、48と、インバータ49、5
0を直列接続してなる遅延回路51と、インバータ5
2、53を直列接続してなる遅延回路54と、小サイズ
のnMOS55、56とが増設されている。
7、48は第1実施例の場合と同様にON、OFF動作
を行うので、この第2実施例によれば、図12のレベル
変換回路に比較して、反転出力信号OUT1をLレベル
からHレベルに反転させる場合の時間及び非反転出力信
号OUT2をLレベルからHレベルに反転させる場合の
時間を短縮し、その高速化を図ることができる。
S11、nMOS55間及びpMOS12、nMOS5
6間にそれぞれ貫通電流が流れてしまうが、これらpM
OS11、nMOS55、pMOS12、nMOS56
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
3実施例のレベル変換回路は、図13に示すレベル変換
回路を改良するものであり、図13のレベル変換回路に
比較して、インバータ49、50を直列接続してなる遅
延回路51と、インバータ52、53を直列接続してな
る遅延回路54と、小サイズのnMOS55、56とが
増設されている。
3及び14がそれぞれ第1実施例におけるnMOS47
及び48と同様にON、OFF動作を行うので、この第
3実施例によれば、図13のレベル変換回路に比較し
て、反転出力信号OUT1をLレベルからHレベルに反
転させる場合の時間及び非反転出力信号OUT2をLレ
ベルからHレベルに反転させる場合の時間を短縮し、そ
の高速化を図ることができる。
S11、nMOS55間及びpMOS12、nMOS5
6間にそれぞれ貫通電流が流れてしまうが、これらpM
OS11、nMOS55、pMOS12、nMOS56
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
4実施例のレベル変換回路は、図14に示すレベル変換
回路を改良するものであり、図14のレベル変換回路に
比較して、インバータ49、50を直列接続してなる遅
延回路51と、インバータ52、53を直列接続してな
る遅延回路54と、小サイズのnMOS55、56とが
増設されている。
3及び14がそれぞれ第1実施例におけるnMOS47
及び48と同様にON、OFF動作を行うと共に、nM
OS18及び20がそれぞれnMOS13及び14と同
様にON、OFF動作を行うので、pMOS5とnMO
S7、pMOS5とnMOS17、pMOS6とnMO
S8、pMOS6とnMOS19を貫く貫通電流は阻止
される。したがって、この第4実施例によれば、図14
のレベル変換回路に比較して、反転出力信号OUT1を
LレベルからHレベルに反転させる場合の時間及び非反
転出力信号OUT2をLレベルからHレベルに反転させ
る場合の時間を短縮し、その高速化を図ることができ
る。
S11、nMOS55間及びpMOS12、nMOS5
6間にそれぞれ貫通電流が流れてしまうが、これらpM
OS11、nMOS55、pMOS12、nMOS56
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
5実施例のレベル変換回路は、図15に示すレベル変換
回路を改良するものであり、図15のレベル変換回路に
比較して、インバータ49、50を直列接続してなる遅
延回路51と、インバータ52、53を直列接続してな
る遅延回路54と、小サイズのnMOS55、56とが
増設されている。
3及び14がそれぞれ第1実施例におけるnMOS47
及び48と同様にON、OFF動作を行うと共に、nM
OS18及び20がそれぞれnMOS13及び14と同
様にON、OFF動作を行うので、pMOS5とnMO
S7、pMOS5とnMOS17、pMOS6とnMO
S8、pMOS6とnMOS19を貫く貫通電流は阻止
される。したがって、この第5実施例によれば、図15
のレベル変換回路に比較して、反転出力信号OUT1を
LレベルからHレベルに反転させる場合の時間及び非反
転出力信号OUT2をLレベルからHレベルに反転させ
る場合の時間を短縮し、その高速化を図ることができ
る。
S11、nMOS55間及びpMOS12、nMOS5
6間にそれぞれ貫通電流が流れてしまうが、これらpM
OS11、nMOS55、pMOS12、nMOS56
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
6実施例のレベル変換回路は、図16に示すレベル変換
回路を改良するものであり、定電流源をなすnMOS3
2のゲートにクロックCLKを供給し、このクロックC
LKに同期させてデータD1、D2の取り込みを行うと
いうものである。なお、57は第2実施例ないし第5実
施例のレベル変換回路である。なお、かかる第6実施例
においては、クロックCLKがLレベルになると、nM
OS32がOFFとなり、この結果、レベル変換回路5
7への入力IN1、IN2が共にHレベルとなり、ラッ
チがかかる。
7実施例のレベル変換回路は、第6実施例と同様に、図
16に示すレベル変換回路を改良するものであり、図1
6のレベル変換回路に比較して、NPNトランジスタ5
8が増設されており、このNPNトランジスタ58は、
そのコレクタを電源線3に接続され、そのベースをクロ
ック入力端子59に接続され、そのエミッタをNPNト
ランジスタ28、29のエミッタに接続されている。な
お、クロックCLKは、そのHレベルを入力信号D1、
D2のHレベルよりも高電圧とされている。
LKがHレベルになると、レベル変換回路57への入力
IN1、IN2が共にHレベルとなり、ラッチがかか
る。
1がLレベルからHレベルに反転する場合、即ち、第1
及び第3のMOSトランジスタ35、40が共にON状
態となってしまう場合、第1のスイッチ手段43はOF
F状態とされるので、第1及び第2のMOSトランジス
タ35、40を貫いて流れる貫通電流を阻止することが
できると共に、また、第2の出力信号OUT2がLレベ
ルからHレベルに反転する場合、即ち、第2及び第4の
MOSトランジスタ37、41が共にON状態となって
しまう場合、第2のスイッチ手段44はOFF状態とさ
れるので、第2及び第4のMOSトランジスタ37、4
1を貫いて流れる貫通電流を阻止することができる。し
たがって、第1の出力信号OUT1をLレベルからHレ
ベルに反転させる場合の時間及び第2の出力信号OUT
2をLレベルからHレベルに反転させる場合の時間を短
縮し、その高速化を図ることができる。
図である。
Claims (7)
- 【請求項1】第1の電源と第1の出力信号が出力される
第1の出力端子との間に接続され、そのゲートに第1の
入力信号が入力される第1のMOSトランジスタ及び前
記第1の電源と前記第1の出力信号と反転関係にある第
2の出力信号が出力される第2の出力端子との間に接続
され、そのゲートに前記第1の入力信号と反転関係にあ
る第2の入力信号が入力される第2のMOSトランジス
タからなる駆動回路部と、 前記第1の出力端子と前記第1の電源よりも低電圧の第
2の電源との間に接続され、そのゲートに前記第2の出
力信号が供給される第3のMOSトランジスタ及び前記
第2の出力端子と前記第2の電源との間に接続され、そ
のゲートに前記第1の出力信号が供給される第4のMO
Sトランジスタからなるフリップフロップ回路部と、 前記第1の出力端子と前記第2の電源との間に前記第3
のMOSトランジスタと直列に接続された第1のスイッ
チ手段と、 前記第2の出力端子と前記第2の電源との間に前記第4
のMOSトランジスタと直列に接続された第2のスイッ
チ手段と、 前記第1の出力信号がHレベルからLレベルに反転する
場合は、前記第1のスイッチ手段をON状態に設定制御
し、前記第1の出力信号がLレベルからHレベルに反転
する場合は、前記第1のスイッチ手段をOFF状態に設
定制御する第1のスイッチ制御手段と、 前記第2の出力信号がHレベルからLレベルに反転する
場合は、前記第2のスイッチ手段をON状態に設定制御
し、前記第2の出力信号がLレベルからHレベルに反転
する場合は、前記第2のスイッチ手段をOFF状態に設
定制御する第2のスイッチ制御手段とを備えて構成され
ていることを特徴とするレベル変換回路。 - 【請求項2】前記第1及び第2のスイッチ手段は、MO
Sトランジスタであり、 前記第1のスイッチ制御手段は、前記第1の出力端子と
前記第1のスイッチ手段をなすMOSトランジスタのゲ
ートとの間に接続された遅延回路であり、 前記第2のスイッチ制御手段は、前記第2の出力端子と
前記第2のスイッチ手段をなすMOSトランジスタのゲ
ートとの間に接続された遅延回路であることを特徴とす
る請求項1記載のレベル変換回路。 - 【請求項3】小サイズのMOSトランジスタからなり、
前記第1の出力信号及び前記第2の出力信号をラッチす
るラッチ回路を設けていることを特徴とする請求項1又
は2記載のレベル変換回路。 - 【請求項4】差動対をなし、それぞれ第3及び第4の入
力信号が入力される第5及び第6のトランジスタと、こ
れら第5及び第6のトランジスタと前記第2の電源との
間に接続された第7のトランジスタとを有する差動増幅
器からなる入力回路部と、前記第5及び第6のトランジ
スタの出力をそれぞれ前記第1及び第2の入力信号とし
て供給される請求項3記載のレベル変換回路とを設け、 前記第7のトランジスタの制御電極にクロックを供給
し、前記第7のトランジスタを前記クロックに同期させ
てON、OFFし、前記第5及び第6のトランジスタを
前記クロックに同期させてON、OFFすることによ
り、前記第3及び第4の入力信号を前記請求項3記載の
レベル変換回路に取り込むことができるように構成され
ていることを特徴とするレベル変換回路。 - 【請求項5】差動対をなし、それぞれ第3及び第4の入
力信号が入力される第5及び第6のトランジスタと、こ
れら第5及び第6のトランジスタと前記第2の電源との
間に接続された定電流源をなす第7のトランジスタとを
有してなる差動増幅器と、その一方の被制御電極を前記
第1の電源に接続され、その他方の被制御電極を前記第
5及び第6のトランジスタと前記第7のトランジスタと
の接続点に接続された第8のトランジスタからなる入力
回路部と、前記第5及び第6のトランジスタの出力をそ
れぞれ前記第1及び第2の入力信号として供給される請
求項3記載のレベル変換回路とを設け、 前記第8のトランジスタの制御電極に、その高レベルを
前記第3及び第4の入力信号の高レベルよりも高電圧と
するクロックを供給し、前記第5及び第6のトランジス
タを前記クロックに同期させてON、OFFすることに
より、前記第3及び第4の入力信号を前記請求項3記載
のレベル変換回路に取り込むことができるように構成さ
れていることを特徴とするレベル変換回路。 - 【請求項6】ソースを第1の電源線に接続し、ゲートに
第1の入力信号が印加される第1のpMOSトランジス
タと、 ソースを前記第1の電源線に接続し、ゲートに第2の入
力信号が印加される第2のpMOSトランジスタと、 ドレインを第1の出力端子及び前記第1のpMOSトラ
ンジスタのドレインに接続した第1のnMOSトランジ
スタと、 ドレインを第2の出力端子、前記第2のpMOSトラン
ジスタのドレイン及び前記第1のnMOSトランジスタ
のゲートに接続し、ゲートを前記第1のnMOSトラン
ジスタのドレインに接続した第2のnMOSトランジス
タと、 前記第1、第2のnMOSトランジスタのソースを前記
第1の電源線が供給する電源電圧よりも低電圧の電源電
圧を供給する第2の電源線に接続し、前記第1のpMO
Sトランジスタ及び前記第1のnMOSトランジスタが
オンとなる時、前記第1のpMOSトランジスタ及び前
記第1のnMOSトランジスタを貫通して流れる電流を
遮断し、前記第2のpMOSトランジスタ及び前記第2
のnMOSトランジスタがオンとなる時、前記第2のp
MOSトランジスタ及び前記第2のnMOSトランジス
タを貫通して流れる電流を遮断するスイッチ手段とを備
え、 前記スイッチ手段は、ドレインを前記第1のnMOSト
ランジスタのソースに接続し、ソースを前記第2の電源
線に接続した第3のnMOSトランジスタと、 前記第1のnMOSトランジスタのドレインと前記第3
のnMOSトランジスタのゲートとの間に接続され、前
記第1の出力信号を遅延して前記第3のnMOSトラン
ジスタのゲートに印加する第1の遅延手段と、 ドレインを前記第2のnMOSトランジスタのソースに
接続し、ソースを前記第2の電源線に接続した第4のn
MOSトランジスタと、 前記第2のnMOSトランジスタのドレインと前記第4
のnMOSトランジスタのゲートとの間に接続され、前
記第2の出力信号を遅延して前記第4のnMOSトラン
ジスタのゲートに印加する第2の遅延手段とを備えて構
成されていることを特徴とするレベル変換回路。 - 【請求項7】第1、第2の電源間に接続され、第1、第
2の入力信号が印加される第1、第2の入力端子と、レ
ベル変換された第1、第2の出力信号が出力される第
1、第2の出力端子とを有するレベル変換回路と、 前記第1、第2の出力信号に応答して、前記レベル変換
回路を通して前記第1の電源から前記第2の電源に流れ
る貫通電流を遮断するためのスイッチ手段を備え、 前記スイッチ手段は、前記貫通電流の経路に介在された
複数のスイッチと、前記第1、第2の出力信号を遅延し
てなる第1、第2の遅延出力信号を発生する遅延回路
と、前記複数のスイッチが前記第1、第2の遅延出力信
号に応答するように制御する制御手段とからなることを
特徴とするレベル変換回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2406445A JP2975122B2 (ja) | 1990-12-26 | 1990-12-26 | レベル変換回路 |
EP91311984A EP0493092B1 (en) | 1990-12-26 | 1991-12-23 | Level conversion circuit |
DE69126697T DE69126697T2 (de) | 1990-12-26 | 1991-12-23 | Pegelumsetzschaltung |
KR1019910024379A KR950002078B1 (ko) | 1990-12-26 | 1991-12-26 | 레벨 변환 회로 |
US07/812,918 US5241225A (en) | 1990-12-26 | 1991-12-26 | Level conversion circuit having improved control and speed of switching from high to low level converter outputs |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2406445A JP2975122B2 (ja) | 1990-12-26 | 1990-12-26 | レベル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04223713A JPH04223713A (ja) | 1992-08-13 |
JP2975122B2 true JP2975122B2 (ja) | 1999-11-10 |
Family
ID=18516065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2406445A Expired - Lifetime JP2975122B2 (ja) | 1990-12-26 | 1990-12-26 | レベル変換回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5241225A (ja) |
EP (1) | EP0493092B1 (ja) |
JP (1) | JP2975122B2 (ja) |
KR (1) | KR950002078B1 (ja) |
DE (1) | DE69126697T2 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05259882A (ja) * | 1992-03-10 | 1993-10-08 | Fujitsu Ltd | レベル変換回路装置 |
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KR100587689B1 (ko) * | 2004-08-09 | 2006-06-08 | 삼성전자주식회사 | 반도체 장치에 적합한 레벨 시프트 회로 |
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TWI459341B (zh) * | 2012-03-19 | 2014-11-01 | Raydium Semiconductor Corp | 電位平移電路 |
CN110798201B (zh) * | 2019-11-29 | 2023-07-21 | 重庆邮电大学 | 一种高速耐压电平转换电路 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1990
- 1990-12-26 JP JP2406445A patent/JP2975122B2/ja not_active Expired - Lifetime
-
1991
- 1991-12-23 DE DE69126697T patent/DE69126697T2/de not_active Expired - Fee Related
- 1991-12-23 EP EP91311984A patent/EP0493092B1/en not_active Expired - Lifetime
- 1991-12-26 US US07/812,918 patent/US5241225A/en not_active Expired - Lifetime
- 1991-12-26 KR KR1019910024379A patent/KR950002078B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE69126697D1 (de) | 1997-08-07 |
JPH04223713A (ja) | 1992-08-13 |
EP0493092A1 (en) | 1992-07-01 |
DE69126697T2 (de) | 1997-10-23 |
KR950002078B1 (ko) | 1995-03-10 |
US5241225A (en) | 1993-08-31 |
EP0493092B1 (en) | 1997-07-02 |
KR920013923A (ko) | 1992-07-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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|
S533 | Written request for registration of change of name |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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