JP2975122B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JP2975122B2 JP2975122B2 JP2406445A JP40644590A JP2975122B2 JP 2975122 B2 JP2975122 B2 JP 2975122B2 JP 2406445 A JP2406445 A JP 2406445A JP 40644590 A JP40644590 A JP 40644590A JP 2975122 B2 JP2975122 B2 JP 2975122B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356069—Bistable circuits using additional transistors in the feedback circuit
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、小振幅の論理信号、例
えばＥＣＬ論理信号を大振幅の論理信号、例えばＣＭＯ
Ｓ論理信号やＴＴＬ論理信号に変換するレベル変換回路
に関する。
えばＥＣＬ論理信号を大振幅の論理信号、例えばＣＭＯ
Ｓ論理信号やＴＴＬ論理信号に変換するレベル変換回路
に関する。
【０００２】
【従来の技術】従来、レベル変換回路として、図１０、
図１２〜図１５にそれぞれその回路図を示すようなもの
が提案されている。まず、図１０のレベル変換回路（第
１従来例）は、例えば、Ｈレベルを−0.8［Ｖ］、Ｌレ
ベルを−1.8［Ｖ］とする振幅１［Ｖ］の入力信号（Ｅ
ＣＬ論理信号）をＨレベルを０［Ｖ］、Ｌレベルを−５
［Ｖ］とする振幅５［Ｖ］の出力信号（ＣＭＯＳ論理信
号）に変換するものであり、図中、１は非反転入力信号
（非反転ＥＣＬ論理信号）ＩＮ１が入力される入力端
子、２は反転入力信号（反転ＥＣＬ論理信号）ＩＮ２が
入力される入力端子、３は電圧０［Ｖ］の電源線、４は
電圧−５［Ｖ］の電源線、５、６はｐＭＯＳ、７、８は
ｎＭＯＳ、９は反転出力信号（反転ＣＭＯＳ論理信号）
ＯＵＴ１が出力される出力端子、１０は非反転出力信号
（非反転ＣＭＯＳ論理信号）ＯＵＴ２が出力される出力
端子である。
図１２〜図１５にそれぞれその回路図を示すようなもの
が提案されている。まず、図１０のレベル変換回路（第
１従来例）は、例えば、Ｈレベルを−0.8［Ｖ］、Ｌレ
ベルを−1.8［Ｖ］とする振幅１［Ｖ］の入力信号（Ｅ
ＣＬ論理信号）をＨレベルを０［Ｖ］、Ｌレベルを−５
［Ｖ］とする振幅５［Ｖ］の出力信号（ＣＭＯＳ論理信
号）に変換するものであり、図中、１は非反転入力信号
（非反転ＥＣＬ論理信号）ＩＮ１が入力される入力端
子、２は反転入力信号（反転ＥＣＬ論理信号）ＩＮ２が
入力される入力端子、３は電圧０［Ｖ］の電源線、４は
電圧−５［Ｖ］の電源線、５、６はｐＭＯＳ、７、８は
ｎＭＯＳ、９は反転出力信号（反転ＣＭＯＳ論理信号）
ＯＵＴ１が出力される出力端子、１０は非反転出力信号
（非反転ＣＭＯＳ論理信号）ＯＵＴ２が出力される出力
端子である。
【０００３】かかる図１０のレベル変換回路において
は、図１１−Ａに示すように、非反転入力信号ＩＮ１及
び反転入力信号ＩＮ２がそれぞれ−0.8［Ｖ］及び−1.8
［Ｖ］の場合、ｐＭＯＳ５及び６がそれぞれＯＦＦ及び
ＯＮ、ｎＭＯＳ７及び８がそれぞれＯＮ及びＯＦＦとな
り、反転出力信号ＯＵＴ１及び非反転出力信号ＯＵＴ２
は、それぞれ−５［Ｖ］及び０［Ｖ］となる。
は、図１１−Ａに示すように、非反転入力信号ＩＮ１及
び反転入力信号ＩＮ２がそれぞれ−0.8［Ｖ］及び−1.8
［Ｖ］の場合、ｐＭＯＳ５及び６がそれぞれＯＦＦ及び
ＯＮ、ｎＭＯＳ７及び８がそれぞれＯＮ及びＯＦＦとな
り、反転出力信号ＯＵＴ１及び非反転出力信号ＯＵＴ２
は、それぞれ−５［Ｖ］及び０［Ｖ］となる。
【０００４】この状態から、図１１−Ｂに示すように、
非反転入力信号ＩＮ１及び反転入力信号ＩＮ２がそれぞ
れ−1.8［Ｖ］及び−0.8［Ｖ］に反転すると、ｐＭＯＳ
５及び６がそれぞれＯＮ及びＯＦＦ、ｎＭＯＳ７及び８
がそれぞれＯＦＦ及びＯＮとなり、反転出力信号ＯＵＴ
１及び非反転出力信号ＯＵＴ２は、それぞれ０［Ｖ］及
び−５［Ｖ］に反転する。このようにしてレベル変換動
作が行われる。
非反転入力信号ＩＮ１及び反転入力信号ＩＮ２がそれぞ
れ−1.8［Ｖ］及び−0.8［Ｖ］に反転すると、ｐＭＯＳ
５及び６がそれぞれＯＮ及びＯＦＦ、ｎＭＯＳ７及び８
がそれぞれＯＦＦ及びＯＮとなり、反転出力信号ＯＵＴ
１及び非反転出力信号ＯＵＴ２は、それぞれ０［Ｖ］及
び−５［Ｖ］に反転する。このようにしてレベル変換動
作が行われる。
【０００５】また、図１２のレベル変換回路（第２従来
例）は、図１０のレベル変換回路を改良するものであ
り、小サイズのｐＭＯＳ１１、１２を増設し、これらｐ
ＭＯＳ１１、１２と、ｎＭＯＳ７、８とでラッチ回路が
構成されるようにしたものである。このレベル変換回路
によれば、非反転入力信号ＩＮ１及び反転入力信号ＩＮ
２が共に−0.8［Ｖ］（Ｈレベル）になり、ｐＭＯＳ
５、６が共にＯＦＦになった場合においても、反転出力
信号ＯＵＴ１及び非反転出力信号ＯＵＴ２の値を維持す
ることができる。
例）は、図１０のレベル変換回路を改良するものであ
り、小サイズのｐＭＯＳ１１、１２を増設し、これらｐ
ＭＯＳ１１、１２と、ｎＭＯＳ７、８とでラッチ回路が
構成されるようにしたものである。このレベル変換回路
によれば、非反転入力信号ＩＮ１及び反転入力信号ＩＮ
２が共に−0.8［Ｖ］（Ｈレベル）になり、ｐＭＯＳ
５、６が共にＯＦＦになった場合においても、反転出力
信号ＯＵＴ１及び非反転出力信号ＯＵＴ２の値を維持す
ることができる。
【０００６】また、図１３のレベル変換回路（第３従来
例）は、図１２のレベル変換回路を改良するものであ
り、ｎＭＯＳ１３、１４を増設し、これらｎＭＯＳ１
３、１４のＯＮ抵抗を利用してｐＭＯＳ５、ｎＭＯＳ７
を貫く貫通電流及びｐＭＯＳ６、ｎＭＯＳ８を貫く貫通
電流の低減化を図ろうとするものである。
例）は、図１２のレベル変換回路を改良するものであ
り、ｎＭＯＳ１３、１４を増設し、これらｎＭＯＳ１
３、１４のＯＮ抵抗を利用してｐＭＯＳ５、ｎＭＯＳ７
を貫く貫通電流及びｐＭＯＳ６、ｎＭＯＳ８を貫く貫通
電流の低減化を図ろうとするものである。
【０００７】また、図１４のレベル変換回路（第４従来
例）は、図１３のレベル変換回路を改良するものであ
り、ＮＰＮトランジスタ１５、１６と、ｎＭＯＳ１７〜
２０とが増設されている。ここに、ＮＰＮトランジスタ
１５は、反転出力信号ＯＵＴ１をＬレベル（−５
［Ｖ］）からＨレベル（０［Ｖ］）に反転させる場合
に、負荷に対して大きな充電電流を供給し、かかる反転
の高速化を図るためのものである。また、ＮＰＮトラン
ジスタ１６は、非反転出力信号ＯＵＴ２をＬレベル（−
５［Ｖ］）からＨレベル（０［Ｖ］）に反転させる場合
に、負荷に対して大きな充電電流を供給し、かかる場合
の高速化を図るためのものである。
例）は、図１３のレベル変換回路を改良するものであ
り、ＮＰＮトランジスタ１５、１６と、ｎＭＯＳ１７〜
２０とが増設されている。ここに、ＮＰＮトランジスタ
１５は、反転出力信号ＯＵＴ１をＬレベル（−５
［Ｖ］）からＨレベル（０［Ｖ］）に反転させる場合
に、負荷に対して大きな充電電流を供給し、かかる反転
の高速化を図るためのものである。また、ＮＰＮトラン
ジスタ１６は、非反転出力信号ＯＵＴ２をＬレベル（−
５［Ｖ］）からＨレベル（０［Ｖ］）に反転させる場合
に、負荷に対して大きな充電電流を供給し、かかる場合
の高速化を図るためのものである。
【０００８】また、ｎＭＯＳ１７は、ＮＰＮトランジス
タ１５をＯＦＦとする場合、即ち、反転出力信号ＯＵＴ
１をＨレベル（０［Ｖ］）からＬレベル（−５［Ｖ］）
に反転させる場合に、このＮＰＮトランジスタ１５のベ
ースに蓄積されている電荷を強制的に引き抜いて、かか
る反転の高速化を図るためのものであり、また、ｎＭＯ
Ｓ１８は、そのＯＮ抵抗を利用して、ｐＭＯＳ５、ｎＭ
ＯＳ１７を貫く貫通電流を低減化しようとするものであ
る。
タ１５をＯＦＦとする場合、即ち、反転出力信号ＯＵＴ
１をＨレベル（０［Ｖ］）からＬレベル（−５［Ｖ］）
に反転させる場合に、このＮＰＮトランジスタ１５のベ
ースに蓄積されている電荷を強制的に引き抜いて、かか
る反転の高速化を図るためのものであり、また、ｎＭＯ
Ｓ１８は、そのＯＮ抵抗を利用して、ｐＭＯＳ５、ｎＭ
ＯＳ１７を貫く貫通電流を低減化しようとするものであ
る。
【０００９】また、ｎＭＯＳ１９は、ＮＰＮトランジス
タ１６をＯＦＦとする場合、即ち、非反転出力信号ＯＵ
Ｔ２をＨレベル（０［Ｖ］）からＬレベル（−５
［Ｖ］）に反転させる場合に、このＮＰＮトランジスタ
１６のベースに蓄積されている電荷を強制的に引き抜い
て、かかる反転の高速化を図るためのものであり、ま
た、ｎＭＯＳ２０は、そのＯＮ抵抗を利用して、ｐＭＯ
Ｓ６、ｎＭＯＳ１９を貫く貫通電流を低減化しようとす
るものである。
タ１６をＯＦＦとする場合、即ち、非反転出力信号ＯＵ
Ｔ２をＨレベル（０［Ｖ］）からＬレベル（−５
［Ｖ］）に反転させる場合に、このＮＰＮトランジスタ
１６のベースに蓄積されている電荷を強制的に引き抜い
て、かかる反転の高速化を図るためのものであり、ま
た、ｎＭＯＳ２０は、そのＯＮ抵抗を利用して、ｐＭＯ
Ｓ６、ｎＭＯＳ１９を貫く貫通電流を低減化しようとす
るものである。
【００１０】また、図１５のレベル変換回路（第５従来
例）は、図１４のレベル変換回路を改良するものであ
り、ＮＰＮトランジスタ２１、２２と、ｎＭＯＳ２３、
２４とが増設されている。ここに、ＮＰＮトランジスタ
２１は、反転出力信号ＯＵＴ１をＨレベル（０［Ｖ］）
からＬレベル（−５［Ｖ］）に反転させる場合に、負荷
からの放電電流を増大し、かかる反転の高速化を図るた
めのものである。また、ＮＰＮトランジスタ２２は、非
反転出力信号ＯＵＴ２をＨレベル（０［Ｖ］）からＬレ
ベル（−５［Ｖ］）に反転させる場合に、負荷からの放
電電流を増大し、かかる反転の高速化を図るためのもの
である。
例）は、図１４のレベル変換回路を改良するものであ
り、ＮＰＮトランジスタ２１、２２と、ｎＭＯＳ２３、
２４とが増設されている。ここに、ＮＰＮトランジスタ
２１は、反転出力信号ＯＵＴ１をＨレベル（０［Ｖ］）
からＬレベル（−５［Ｖ］）に反転させる場合に、負荷
からの放電電流を増大し、かかる反転の高速化を図るた
めのものである。また、ＮＰＮトランジスタ２２は、非
反転出力信号ＯＵＴ２をＨレベル（０［Ｖ］）からＬレ
ベル（−５［Ｖ］）に反転させる場合に、負荷からの放
電電流を増大し、かかる反転の高速化を図るためのもの
である。
【００１１】また、ｎＭＯＳ２３は、ＮＰＮトランジス
タ２１をＯＦＦ、即ち、反転出力信号ＯＵＴ１をＬレベ
ル（−５［Ｖ］）からＨレベル（０［Ｖ］）に反転させ
る場合に、ＮＰＮトランジスタ２１のベースに蓄積され
ている電荷を強制的に引き抜き、かかる反転の高速化を
図るためのものである。また、ｎＭＯＳ２４は、ＮＰＮ
トランジスタ２２をＯＦＦ、即ち、非反転出力信号ＯＵ
Ｔ２をＬレベル（−５［Ｖ］）からＨレベル（０
［Ｖ］）に反転させる場合に、ＮＰＮトランジスタ２２
のベースに蓄積されている電荷を強制的に引き抜き、か
かる反転の高速化を図るためのものである。
タ２１をＯＦＦ、即ち、反転出力信号ＯＵＴ１をＬレベ
ル（−５［Ｖ］）からＨレベル（０［Ｖ］）に反転させ
る場合に、ＮＰＮトランジスタ２１のベースに蓄積され
ている電荷を強制的に引き抜き、かかる反転の高速化を
図るためのものである。また、ｎＭＯＳ２４は、ＮＰＮ
トランジスタ２２をＯＦＦ、即ち、非反転出力信号ＯＵ
Ｔ２をＬレベル（−５［Ｖ］）からＨレベル（０
［Ｖ］）に反転させる場合に、ＮＰＮトランジスタ２２
のベースに蓄積されている電荷を強制的に引き抜き、か
かる反転の高速化を図るためのものである。
【００１２】なお、図１６は、図１０、図１２〜図１５
のレベル変換回路が使用されたレベル変換回路（第６従
来例）である。図中、２５は図１０、図１２〜図１５の
レベル変換回路のいずれかのレベル変換回路、２６、２
７はレベル変換の対象である一対のＥＣＬ論理信号Ｄ
１、Ｄ２が入力される入力端子、２８、２９は差動対を
なすＮＰＮトランジスタ、３０、３１は負荷用の抵抗、
３２は定電流源をなすｎＭＯＳであり、このｎＭＯＳ３
２のゲートには所定のバイアス電圧ＶＲが供給される。
のレベル変換回路が使用されたレベル変換回路（第６従
来例）である。図中、２５は図１０、図１２〜図１５の
レベル変換回路のいずれかのレベル変換回路、２６、２
７はレベル変換の対象である一対のＥＣＬ論理信号Ｄ
１、Ｄ２が入力される入力端子、２８、２９は差動対を
なすＮＰＮトランジスタ、３０、３１は負荷用の抵抗、
３２は定電流源をなすｎＭＯＳであり、このｎＭＯＳ３
２のゲートには所定のバイアス電圧ＶＲが供給される。
【００１３】
【発明が解決しようとする課題】図１７は、例えば、ｐ
ＭＯＳ５、６のスレッショルド電圧を−1.3［Ｖ］、ｎ
ＭＯＳ７、８のスレッショルド電圧を−４［Ｖ］とした
場合における図１０のレベル変換回路（第１従来例）の
動作を示す図であり、この図から明らかなように反転出
力信号ＯＵＴ１及び非反転出力信号ＯＵＴ２がそれぞれ
Ｌレベル及びＨレベルからＨレベル及びＬレベルに反転
する場合、ｐＭＯＳ５及びｎＭＯＳ７が同時にＯＮとな
ってしまう期間Ｔ１があり、この期間Ｔ１の間、これら
ｐＭＯＳ５及びｎＭＯＳ７に貫通電流が流れてしまい、
これが負荷への充電電流を減じさせてしまう原因とな
り、反転出力信号ＯＵＴ１をＬレベルからＨレベルに反
転させる場合の高速化を妨げていた。
ＭＯＳ５、６のスレッショルド電圧を−1.3［Ｖ］、ｎ
ＭＯＳ７、８のスレッショルド電圧を−４［Ｖ］とした
場合における図１０のレベル変換回路（第１従来例）の
動作を示す図であり、この図から明らかなように反転出
力信号ＯＵＴ１及び非反転出力信号ＯＵＴ２がそれぞれ
Ｌレベル及びＨレベルからＨレベル及びＬレベルに反転
する場合、ｐＭＯＳ５及びｎＭＯＳ７が同時にＯＮとな
ってしまう期間Ｔ１があり、この期間Ｔ１の間、これら
ｐＭＯＳ５及びｎＭＯＳ７に貫通電流が流れてしまい、
これが負荷への充電電流を減じさせてしまう原因とな
り、反転出力信号ＯＵＴ１をＬレベルからＨレベルに反
転させる場合の高速化を妨げていた。
【００１４】また、この図１７から明らかなように、反
転出力信号ＯＵＴ１及び非反転出力信号ＯＵＴ２がそれ
ぞれＨレベル及びＬレベルからＬレベル及びＨレベルに
反転する場合にも、ｐＭＯＳ６及びｎＭＯＳ８が同時に
ＯＮとなってしまう期間Ｔ２があり、この期間Ｔ２の
間、これらｐＭＯＳ６及びｎＭＯＳ８に貫通電流が流れ
てしまい、これが負荷への充電電流を減じさせてしまう
原因となり、非反転出力信号ＯＵＴ２をＬレベルからＨ
レベルに反転させる場合の高速化を妨げていた。
転出力信号ＯＵＴ１及び非反転出力信号ＯＵＴ２がそれ
ぞれＨレベル及びＬレベルからＬレベル及びＨレベルに
反転する場合にも、ｐＭＯＳ６及びｎＭＯＳ８が同時に
ＯＮとなってしまう期間Ｔ２があり、この期間Ｔ２の
間、これらｐＭＯＳ６及びｎＭＯＳ８に貫通電流が流れ
てしまい、これが負荷への充電電流を減じさせてしまう
原因となり、非反転出力信号ＯＵＴ２をＬレベルからＨ
レベルに反転させる場合の高速化を妨げていた。
【００１５】このような問題点は、図１０のレベル変換
回路のみならず、図１２〜図１５のレベル変換回路にお
いても存在しており、その対策が求められていた。本発
明は、かかる点に鑑み、貫通電流を無くし又は低減化
し、反転出力信号ＯＵＴ１をＬレベルからＨレベルに反
転させる場合及び非反転出力信号ＯＵＴ２をＬレベルか
らＨレベルに反転させる場合の時間を短縮し、高速化を
図ることができるようにしたレベル変換回路を提供する
ことを目的とする。
回路のみならず、図１２〜図１５のレベル変換回路にお
いても存在しており、その対策が求められていた。本発
明は、かかる点に鑑み、貫通電流を無くし又は低減化
し、反転出力信号ＯＵＴ１をＬレベルからＨレベルに反
転させる場合及び非反転出力信号ＯＵＴ２をＬレベルか
らＨレベルに反転させる場合の時間を短縮し、高速化を
図ることができるようにしたレベル変換回路を提供する
ことを目的とする。
【００１６】
【課題を解決するための手段】本発明によるレベル変換
回路は、図１に、その原理説明図を示すように、少なく
とも、第１の電源３３と第１の出力信号ＯＵＴ１が出力
される第１の出力端子３４との間に接続され、そのゲー
トに第１の入力信号ＩＮ１が入力される第１のＭＯＳト
ランジスタ３５及び第１の電源３３と第１の出力信号Ｏ
ＵＴ１と反転関係にある第２の出力信号ＯＵＴ２が出力
される第２の出力端子３６との間に接続され、そのゲー
トに第１の入力信号ＩＮ１と反転関係にある第２の入力
信号ＩＮ２が入力される第２のＭＯＳトランジスタ３７
からなる駆動回路部３８と、第１の出力端子３４と第１
の電源３３よりも低電圧の第２の電源３９との間に接続
され、そのゲートに第２の出力信号ＯＵＴ２が供給され
る第３のＭＯＳトランジスタ４０及び第２の出力端子３
６と第２の電源３９との間に接続され、そのゲートに第
１の出力信号ＯＵＴ１が供給される第４のＭＯＳトラン
ジスタ４１からなるフリップフロップ回路部４２と、第
１の出力端子３４と第２の電源３９との間に第３のＭＯ
Ｓトランジスタ４０と直列に接続された第１のスイッチ
手段４３と、第２の出力端子３６と第２の電源３９との
間に第４のＭＯＳトランジスタ４１と直列に接続された
第２のスイッチ手段４４と、第１のスイッチ制御手段４
５と、第２のスイッチ制御手段４６とを設けて構成され
る。
回路は、図１に、その原理説明図を示すように、少なく
とも、第１の電源３３と第１の出力信号ＯＵＴ１が出力
される第１の出力端子３４との間に接続され、そのゲー
トに第１の入力信号ＩＮ１が入力される第１のＭＯＳト
ランジスタ３５及び第１の電源３３と第１の出力信号Ｏ
ＵＴ１と反転関係にある第２の出力信号ＯＵＴ２が出力
される第２の出力端子３６との間に接続され、そのゲー
トに第１の入力信号ＩＮ１と反転関係にある第２の入力
信号ＩＮ２が入力される第２のＭＯＳトランジスタ３７
からなる駆動回路部３８と、第１の出力端子３４と第１
の電源３３よりも低電圧の第２の電源３９との間に接続
され、そのゲートに第２の出力信号ＯＵＴ２が供給され
る第３のＭＯＳトランジスタ４０及び第２の出力端子３
６と第２の電源３９との間に接続され、そのゲートに第
１の出力信号ＯＵＴ１が供給される第４のＭＯＳトラン
ジスタ４１からなるフリップフロップ回路部４２と、第
１の出力端子３４と第２の電源３９との間に第３のＭＯ
Ｓトランジスタ４０と直列に接続された第１のスイッチ
手段４３と、第２の出力端子３６と第２の電源３９との
間に第４のＭＯＳトランジスタ４１と直列に接続された
第２のスイッチ手段４４と、第１のスイッチ制御手段４
５と、第２のスイッチ制御手段４６とを設けて構成され
る。
【００１７】ここに、第１のスイッチ制御手段４５は、
第１の出力信号ＯＵＴ１がＨレベルからＬレベルに反転
する場合は、第１のスイッチ手段４３をＯＮ状態に設定
制御し、第１の出力信号ＯＵＴ１がＬレベルからＨレベ
ルに反転する場合には、第１のスイッチ手段４３をＯＦ
Ｆ状態に設定制御するものである。
第１の出力信号ＯＵＴ１がＨレベルからＬレベルに反転
する場合は、第１のスイッチ手段４３をＯＮ状態に設定
制御し、第１の出力信号ＯＵＴ１がＬレベルからＨレベ
ルに反転する場合には、第１のスイッチ手段４３をＯＦ
Ｆ状態に設定制御するものである。
【００１８】また、第２のスイッチ制御手段４６は、第
２の出力信号ＯＵＴ２がＨレベルからＬレベルに反転す
る場合は、第２のスイッチ手段４４をＯＮ状態に設定制
御し、第２の出力信号ＯＵＴ２がＬレベルからＨレベル
に反転する場合には、第２のスイッチ手段４４をＯＦＦ
状態に設定制御するものである。
２の出力信号ＯＵＴ２がＨレベルからＬレベルに反転す
る場合は、第２のスイッチ手段４４をＯＮ状態に設定制
御し、第２の出力信号ＯＵＴ２がＬレベルからＨレベル
に反転する場合には、第２のスイッチ手段４４をＯＦＦ
状態に設定制御するものである。
【００１９】なお、図１においては、第１及び第２のス
イッチ手段４３及び４４をそれぞれ第３のＭＯＳトラン
ジスタ４０と第２の電源３９との間及び第４のＭＯＳト
ランジスタ４１と第２の電源３９との間に設けた場合を
図示しているが、これら第１及び第２のスイッチ手段４
３及び４４は、それぞれ第１の出力端子３４と第３のＭ
ＯＳトランジスタ４０との間及び第２の出力端子３６と
第４のＭＯＳトランジスタ４１との間に設けることもで
きる。
イッチ手段４３及び４４をそれぞれ第３のＭＯＳトラン
ジスタ４０と第２の電源３９との間及び第４のＭＯＳト
ランジスタ４１と第２の電源３９との間に設けた場合を
図示しているが、これら第１及び第２のスイッチ手段４
３及び４４は、それぞれ第１の出力端子３４と第３のＭ
ＯＳトランジスタ４０との間及び第２の出力端子３６と
第４のＭＯＳトランジスタ４１との間に設けることもで
きる。
【００２０】
【作用】本発明においては、第１の出力信号ＯＵＴ１が
ＬレベルからＨレベルに反転する場合、即ち、第１及び
第３のＭＯＳトランジスタ３５、４０が共にＯＮ状態と
なってしまう場合、第１のスイッチ手段４３はＯＦＦ状
態とされるので、第１及び第３のＭＯＳトランジスタ３
５、４０を貫いて流れる貫通電流は阻止される。なお、
この第１のスイッチ手段４３は、第１の出力信号ＯＵＴ
１がＨレベルからＬレベルに反転する場合には、ＯＮ状
態とされるので、かかる反転動作にはなんら影響を与え
ない。
ＬレベルからＨレベルに反転する場合、即ち、第１及び
第３のＭＯＳトランジスタ３５、４０が共にＯＮ状態と
なってしまう場合、第１のスイッチ手段４３はＯＦＦ状
態とされるので、第１及び第３のＭＯＳトランジスタ３
５、４０を貫いて流れる貫通電流は阻止される。なお、
この第１のスイッチ手段４３は、第１の出力信号ＯＵＴ
１がＨレベルからＬレベルに反転する場合には、ＯＮ状
態とされるので、かかる反転動作にはなんら影響を与え
ない。
【００２１】また、第２の出力信号ＯＵＴ２がＬレベル
からＨレベルに反転する場合、即ち、第２及び第４のＭ
ＯＳトランジスタ３７、４１が共にＯＮ状態となってし
まう場合、第２のスイッチ手段４４はＯＦＦ状態とされ
るので、第２及び第４のＭＯＳトランジスタ３７、４１
を貫いて流れる貫通電流は阻止される。なお、この第２
のスイッチ手段４４は、第２の出力信号ＯＵＴ２がＨレ
ベルからＬレベルに反転する場合には、ＯＮ状態とされ
るので、かかる反転動作にはなんら影響を与えない。
からＨレベルに反転する場合、即ち、第２及び第４のＭ
ＯＳトランジスタ３７、４１が共にＯＮ状態となってし
まう場合、第２のスイッチ手段４４はＯＦＦ状態とされ
るので、第２及び第４のＭＯＳトランジスタ３７、４１
を貫いて流れる貫通電流は阻止される。なお、この第２
のスイッチ手段４４は、第２の出力信号ＯＵＴ２がＨレ
ベルからＬレベルに反転する場合には、ＯＮ状態とされ
るので、かかる反転動作にはなんら影響を与えない。
【００２２】
【実施例】図２〜図９を参照して、本発明の各種実施例
につき説明する。なお、これら図２〜図９において、図
１０〜図１６に対応する部分には同一符号を付して、そ
の重複説明は省略する。 （１）第１実施例・・図２、図３ 図２は本発明の第１実施例を示す回路図である。この第
１実施例のレベル変換回路は、図１０に示すレベル変換
回路を改良するものであり、図１０のレベル変換回路に
比較して、ｎＭＯＳ４７、４８と、インバータ４９、５
０を直列接続してなる遅延回路５１と、インバータ５
２、５３を直列接続してなる遅延回路５４とが増設され
ている。
につき説明する。なお、これら図２〜図９において、図
１０〜図１６に対応する部分には同一符号を付して、そ
の重複説明は省略する。 （１）第１実施例・・図２、図３ 図２は本発明の第１実施例を示す回路図である。この第
１実施例のレベル変換回路は、図１０に示すレベル変換
回路を改良するものであり、図１０のレベル変換回路に
比較して、ｎＭＯＳ４７、４８と、インバータ４９、５
０を直列接続してなる遅延回路５１と、インバータ５
２、５３を直列接続してなる遅延回路５４とが増設され
ている。
【００２３】図３は、この第１実施例の動作を示す図で
あり、この図から明らかなように、反転出力信号ＯＵＴ
１及び非反転出力信号ＯＵＴ２がそれぞれＬレベル及び
ＨレベルからそれぞれＨレベル及びＬレベルに反転する
場合、ｐＭＯＳ５及びｎＭＯＳ７が同時にＯＮとなって
しまう期間Ｔ１が存在してしまうが、この期間Ｔ１の
間、ｎＭＯＳ４７はＯＦＦとなるので、これによって、
ｐＭＯＳ５及びｎＭＯＳ７を貫いて流れる貫通電流は阻
止される。
あり、この図から明らかなように、反転出力信号ＯＵＴ
１及び非反転出力信号ＯＵＴ２がそれぞれＬレベル及び
ＨレベルからそれぞれＨレベル及びＬレベルに反転する
場合、ｐＭＯＳ５及びｎＭＯＳ７が同時にＯＮとなって
しまう期間Ｔ１が存在してしまうが、この期間Ｔ１の
間、ｎＭＯＳ４７はＯＦＦとなるので、これによって、
ｐＭＯＳ５及びｎＭＯＳ７を貫いて流れる貫通電流は阻
止される。
【００２４】また、反転出力信号ＯＵＴ１及び非反転出
力信号ＯＵＴ２がそれぞれＨレベル及びＬレベルからそ
れぞれＬレベル及びＨレベルに反転する場合に、ｐＭＯ
Ｓ６及びｎＭＯＳ８が同時にＯＮとなってしまう期間Ｔ
２が存在してしまうが、この期間Ｔ２の間、ｎＭＯＳ４
８はＯＦＦとなるので、これによって、ｐＭＯＳ６及び
ｎＭＯＳ８を貫いて流れる貫通電流は阻止される。
力信号ＯＵＴ２がそれぞれＨレベル及びＬレベルからそ
れぞれＬレベル及びＨレベルに反転する場合に、ｐＭＯ
Ｓ６及びｎＭＯＳ８が同時にＯＮとなってしまう期間Ｔ
２が存在してしまうが、この期間Ｔ２の間、ｎＭＯＳ４
８はＯＦＦとなるので、これによって、ｐＭＯＳ６及び
ｎＭＯＳ８を貫いて流れる貫通電流は阻止される。
【００２５】したがって、この第１実施例によれば、図
１０のレベル変換回路に比較して、反転出力信号ＯＵＴ
１をＬレベルからＨレベルに反転させる場合の時間及び
非反転出力信号ＯＵＴ２をＬレベルからＨレベルに反転
させる場合の時間を短縮し、その高速化を図ることがで
きる。
１０のレベル変換回路に比較して、反転出力信号ＯＵＴ
１をＬレベルからＨレベルに反転させる場合の時間及び
非反転出力信号ＯＵＴ２をＬレベルからＨレベルに反転
させる場合の時間を短縮し、その高速化を図ることがで
きる。
【００２６】（２）第２実施例・・図４ 図４は本発明の第２実施例を示す回路図である。この第
２実施例のレベル変換回路は、図１２に示すレベル変換
回路を改良するものであり、図１２のレベル変換回路に
比較して、ｎＭＯＳ４７、４８と、インバータ４９、５
０を直列接続してなる遅延回路５１と、インバータ５
２、５３を直列接続してなる遅延回路５４と、小サイズ
のｎＭＯＳ５５、５６とが増設されている。
２実施例のレベル変換回路は、図１２に示すレベル変換
回路を改良するものであり、図１２のレベル変換回路に
比較して、ｎＭＯＳ４７、４８と、インバータ４９、５
０を直列接続してなる遅延回路５１と、インバータ５
２、５３を直列接続してなる遅延回路５４と、小サイズ
のｎＭＯＳ５５、５６とが増設されている。
【００２７】かかる第２実施例においても、ｎＭＯＳ４
７、４８は第１実施例の場合と同様にＯＮ、ＯＦＦ動作
を行うので、この第２実施例によれば、図１２のレベル
変換回路に比較して、反転出力信号ＯＵＴ１をＬレベル
からＨレベルに反転させる場合の時間及び非反転出力信
号ＯＵＴ２をＬレベルからＨレベルに反転させる場合の
時間を短縮し、その高速化を図ることができる。
７、４８は第１実施例の場合と同様にＯＮ、ＯＦＦ動作
を行うので、この第２実施例によれば、図１２のレベル
変換回路に比較して、反転出力信号ＯＵＴ１をＬレベル
からＨレベルに反転させる場合の時間及び非反転出力信
号ＯＵＴ２をＬレベルからＨレベルに反転させる場合の
時間を短縮し、その高速化を図ることができる。
【００２８】なお、この第２実施例においては、ｐＭＯ
Ｓ１１、ｎＭＯＳ５５間及びｐＭＯＳ１２、ｎＭＯＳ５
６間にそれぞれ貫通電流が流れてしまうが、これらｐＭ
ＯＳ１１、ｎＭＯＳ５５、ｐＭＯＳ１２、ｎＭＯＳ５６
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
Ｓ１１、ｎＭＯＳ５５間及びｐＭＯＳ１２、ｎＭＯＳ５
６間にそれぞれ貫通電流が流れてしまうが、これらｐＭ
ＯＳ１１、ｎＭＯＳ５５、ｐＭＯＳ１２、ｎＭＯＳ５６
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
【００２９】（３）第３実施例・・図５ 図５は本発明の第３実施例を示す回路図である。この第
３実施例のレベル変換回路は、図１３に示すレベル変換
回路を改良するものであり、図１３のレベル変換回路に
比較して、インバータ４９、５０を直列接続してなる遅
延回路５１と、インバータ５２、５３を直列接続してな
る遅延回路５４と、小サイズのｎＭＯＳ５５、５６とが
増設されている。
３実施例のレベル変換回路は、図１３に示すレベル変換
回路を改良するものであり、図１３のレベル変換回路に
比較して、インバータ４９、５０を直列接続してなる遅
延回路５１と、インバータ５２、５３を直列接続してな
る遅延回路５４と、小サイズのｎＭＯＳ５５、５６とが
増設されている。
【００３０】かかる第３実施例においては、ｎＭＯＳ１
３及び１４がそれぞれ第１実施例におけるｎＭＯＳ４７
及び４８と同様にＯＮ、ＯＦＦ動作を行うので、この第
３実施例によれば、図１３のレベル変換回路に比較し
て、反転出力信号ＯＵＴ１をＬレベルからＨレベルに反
転させる場合の時間及び非反転出力信号ＯＵＴ２をＬレ
ベルからＨレベルに反転させる場合の時間を短縮し、そ
の高速化を図ることができる。
３及び１４がそれぞれ第１実施例におけるｎＭＯＳ４７
及び４８と同様にＯＮ、ＯＦＦ動作を行うので、この第
３実施例によれば、図１３のレベル変換回路に比較し
て、反転出力信号ＯＵＴ１をＬレベルからＨレベルに反
転させる場合の時間及び非反転出力信号ＯＵＴ２をＬレ
ベルからＨレベルに反転させる場合の時間を短縮し、そ
の高速化を図ることができる。
【００３１】なお、この第３実施例においても、ｐＭＯ
Ｓ１１、ｎＭＯＳ５５間及びｐＭＯＳ１２、ｎＭＯＳ５
６間にそれぞれ貫通電流が流れてしまうが、これらｐＭ
ＯＳ１１、ｎＭＯＳ５５、ｐＭＯＳ１２、ｎＭＯＳ５６
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
Ｓ１１、ｎＭＯＳ５５間及びｐＭＯＳ１２、ｎＭＯＳ５
６間にそれぞれ貫通電流が流れてしまうが、これらｐＭ
ＯＳ１１、ｎＭＯＳ５５、ｐＭＯＳ１２、ｎＭＯＳ５６
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
【００３２】（４）第４実施例・・図６ 図６は本発明の第４実施例を示す回路図である。この第
４実施例のレベル変換回路は、図１４に示すレベル変換
回路を改良するものであり、図１４のレベル変換回路に
比較して、インバータ４９、５０を直列接続してなる遅
延回路５１と、インバータ５２、５３を直列接続してな
る遅延回路５４と、小サイズのｎＭＯＳ５５、５６とが
増設されている。
４実施例のレベル変換回路は、図１４に示すレベル変換
回路を改良するものであり、図１４のレベル変換回路に
比較して、インバータ４９、５０を直列接続してなる遅
延回路５１と、インバータ５２、５３を直列接続してな
る遅延回路５４と、小サイズのｎＭＯＳ５５、５６とが
増設されている。
【００３３】かかる第４実施例においても、ｎＭＯＳ１
３及び１４がそれぞれ第１実施例におけるｎＭＯＳ４７
及び４８と同様にＯＮ、ＯＦＦ動作を行うと共に、ｎＭ
ＯＳ１８及び２０がそれぞれｎＭＯＳ１３及び１４と同
様にＯＮ、ＯＦＦ動作を行うので、ｐＭＯＳ５とｎＭＯ
Ｓ７、ｐＭＯＳ５とｎＭＯＳ１７、ｐＭＯＳ６とｎＭＯ
Ｓ８、ｐＭＯＳ６とｎＭＯＳ１９を貫く貫通電流は阻止
される。したがって、この第４実施例によれば、図１４
のレベル変換回路に比較して、反転出力信号ＯＵＴ１を
ＬレベルからＨレベルに反転させる場合の時間及び非反
転出力信号ＯＵＴ２をＬレベルからＨレベルに反転させ
る場合の時間を短縮し、その高速化を図ることができ
る。
３及び１４がそれぞれ第１実施例におけるｎＭＯＳ４７
及び４８と同様にＯＮ、ＯＦＦ動作を行うと共に、ｎＭ
ＯＳ１８及び２０がそれぞれｎＭＯＳ１３及び１４と同
様にＯＮ、ＯＦＦ動作を行うので、ｐＭＯＳ５とｎＭＯ
Ｓ７、ｐＭＯＳ５とｎＭＯＳ１７、ｐＭＯＳ６とｎＭＯ
Ｓ８、ｐＭＯＳ６とｎＭＯＳ１９を貫く貫通電流は阻止
される。したがって、この第４実施例によれば、図１４
のレベル変換回路に比較して、反転出力信号ＯＵＴ１を
ＬレベルからＨレベルに反転させる場合の時間及び非反
転出力信号ＯＵＴ２をＬレベルからＨレベルに反転させ
る場合の時間を短縮し、その高速化を図ることができ
る。
【００３４】なお、この第４実施例においても、ｐＭＯ
Ｓ１１、ｎＭＯＳ５５間及びｐＭＯＳ１２、ｎＭＯＳ５
６間にそれぞれ貫通電流が流れてしまうが、これらｐＭ
ＯＳ１１、ｎＭＯＳ５５、ｐＭＯＳ１２、ｎＭＯＳ５６
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
Ｓ１１、ｎＭＯＳ５５間及びｐＭＯＳ１２、ｎＭＯＳ５
６間にそれぞれ貫通電流が流れてしまうが、これらｐＭ
ＯＳ１１、ｎＭＯＳ５５、ｐＭＯＳ１２、ｎＭＯＳ５６
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
【００３５】（５）第５実施例・・図７ 図７は本発明の第５実施例を示す回路図である。この第
５実施例のレベル変換回路は、図１５に示すレベル変換
回路を改良するものであり、図１５のレベル変換回路に
比較して、インバータ４９、５０を直列接続してなる遅
延回路５１と、インバータ５２、５３を直列接続してな
る遅延回路５４と、小サイズのｎＭＯＳ５５、５６とが
増設されている。
５実施例のレベル変換回路は、図１５に示すレベル変換
回路を改良するものであり、図１５のレベル変換回路に
比較して、インバータ４９、５０を直列接続してなる遅
延回路５１と、インバータ５２、５３を直列接続してな
る遅延回路５４と、小サイズのｎＭＯＳ５５、５６とが
増設されている。
【００３６】かかる第５実施例においても、ｎＭＯＳ１
３及び１４がそれぞれ第１実施例におけるｎＭＯＳ４７
及び４８と同様にＯＮ、ＯＦＦ動作を行うと共に、ｎＭ
ＯＳ１８及び２０がそれぞれｎＭＯＳ１３及び１４と同
様にＯＮ、ＯＦＦ動作を行うので、ｐＭＯＳ５とｎＭＯ
Ｓ７、ｐＭＯＳ５とｎＭＯＳ１７、ｐＭＯＳ６とｎＭＯ
Ｓ８、ｐＭＯＳ６とｎＭＯＳ１９を貫く貫通電流は阻止
される。したがって、この第５実施例によれば、図１５
のレベル変換回路に比較して、反転出力信号ＯＵＴ１を
ＬレベルからＨレベルに反転させる場合の時間及び非反
転出力信号ＯＵＴ２をＬレベルからＨレベルに反転させ
る場合の時間を短縮し、その高速化を図ることができ
る。
３及び１４がそれぞれ第１実施例におけるｎＭＯＳ４７
及び４８と同様にＯＮ、ＯＦＦ動作を行うと共に、ｎＭ
ＯＳ１８及び２０がそれぞれｎＭＯＳ１３及び１４と同
様にＯＮ、ＯＦＦ動作を行うので、ｐＭＯＳ５とｎＭＯ
Ｓ７、ｐＭＯＳ５とｎＭＯＳ１７、ｐＭＯＳ６とｎＭＯ
Ｓ８、ｐＭＯＳ６とｎＭＯＳ１９を貫く貫通電流は阻止
される。したがって、この第５実施例によれば、図１５
のレベル変換回路に比較して、反転出力信号ＯＵＴ１を
ＬレベルからＨレベルに反転させる場合の時間及び非反
転出力信号ＯＵＴ２をＬレベルからＨレベルに反転させ
る場合の時間を短縮し、その高速化を図ることができ
る。
【００３７】なお、この第５実施例においても、ｐＭＯ
Ｓ１１、ｎＭＯＳ５５間及びｐＭＯＳ１２、ｎＭＯＳ５
６間にそれぞれ貫通電流が流れてしまうが、これらｐＭ
ＯＳ１１、ｎＭＯＳ５５、ｐＭＯＳ１２、ｎＭＯＳ５６
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
Ｓ１１、ｎＭＯＳ５５間及びｐＭＯＳ１２、ｎＭＯＳ５
６間にそれぞれ貫通電流が流れてしまうが、これらｐＭ
ＯＳ１１、ｎＭＯＳ５５、ｐＭＯＳ１２、ｎＭＯＳ５６
のサイズを動作に影響のない範囲で極めて小さくするこ
とによって、高速化の妨げにならないようにすることが
できる。
【００３８】（６）第６実施例・・図８ 図８は本発明の第６実施例を示す回路図である。この第
６実施例のレベル変換回路は、図１６に示すレベル変換
回路を改良するものであり、定電流源をなすｎＭＯＳ３
２のゲートにクロックＣＬＫを供給し、このクロックＣ
ＬＫに同期させてデータＤ１、Ｄ２の取り込みを行うと
いうものである。なお、５７は第２実施例ないし第５実
施例のレベル変換回路である。なお、かかる第６実施例
においては、クロックＣＬＫがＬレベルになると、ｎＭ
ＯＳ３２がＯＦＦとなり、この結果、レベル変換回路５
７への入力ＩＮ１、ＩＮ２が共にＨレベルとなり、ラッ
チがかかる。
６実施例のレベル変換回路は、図１６に示すレベル変換
回路を改良するものであり、定電流源をなすｎＭＯＳ３
２のゲートにクロックＣＬＫを供給し、このクロックＣ
ＬＫに同期させてデータＤ１、Ｄ２の取り込みを行うと
いうものである。なお、５７は第２実施例ないし第５実
施例のレベル変換回路である。なお、かかる第６実施例
においては、クロックＣＬＫがＬレベルになると、ｎＭ
ＯＳ３２がＯＦＦとなり、この結果、レベル変換回路５
７への入力ＩＮ１、ＩＮ２が共にＨレベルとなり、ラッ
チがかかる。
【００３９】（７）第７実施例・・図９ 図９は本発明の第７実施例を示す回路図である。この第
７実施例のレベル変換回路は、第６実施例と同様に、図
１６に示すレベル変換回路を改良するものであり、図１
６のレベル変換回路に比較して、ＮＰＮトランジスタ５
８が増設されており、このＮＰＮトランジスタ５８は、
そのコレクタを電源線３に接続され、そのベースをクロ
ック入力端子５９に接続され、そのエミッタをＮＰＮト
ランジスタ２８、２９のエミッタに接続されている。な
お、クロックＣＬＫは、そのＨレベルを入力信号Ｄ１、
Ｄ２のＨレベルよりも高電圧とされている。
７実施例のレベル変換回路は、第６実施例と同様に、図
１６に示すレベル変換回路を改良するものであり、図１
６のレベル変換回路に比較して、ＮＰＮトランジスタ５
８が増設されており、このＮＰＮトランジスタ５８は、
そのコレクタを電源線３に接続され、そのベースをクロ
ック入力端子５９に接続され、そのエミッタをＮＰＮト
ランジスタ２８、２９のエミッタに接続されている。な
お、クロックＣＬＫは、そのＨレベルを入力信号Ｄ１、
Ｄ２のＨレベルよりも高電圧とされている。
【００４０】かかる第７実施例においては、クロックＣ
ＬＫがＨレベルになると、レベル変換回路５７への入力
ＩＮ１、ＩＮ２が共にＨレベルとなり、ラッチがかか
る。
ＬＫがＨレベルになると、レベル変換回路５７への入力
ＩＮ１、ＩＮ２が共にＨレベルとなり、ラッチがかか
る。
【００４１】
【発明の効果】本発明によれば、第１の出力信号ＯＵＴ
１がＬレベルからＨレベルに反転する場合、即ち、第１
及び第３のＭＯＳトランジスタ３５、４０が共にＯＮ状
態となってしまう場合、第１のスイッチ手段４３はＯＦ
Ｆ状態とされるので、第１及び第２のＭＯＳトランジス
タ３５、４０を貫いて流れる貫通電流を阻止することが
できると共に、また、第２の出力信号ＯＵＴ２がＬレベ
ルからＨレベルに反転する場合、即ち、第２及び第４の
ＭＯＳトランジスタ３７、４１が共にＯＮ状態となって
しまう場合、第２のスイッチ手段４４はＯＦＦ状態とさ
れるので、第２及び第４のＭＯＳトランジスタ３７、４
１を貫いて流れる貫通電流を阻止することができる。し
たがって、第１の出力信号ＯＵＴ１をＬレベルからＨレ
ベルに反転させる場合の時間及び第２の出力信号ＯＵＴ
２をＬレベルからＨレベルに反転させる場合の時間を短
縮し、その高速化を図ることができる。
１がＬレベルからＨレベルに反転する場合、即ち、第１
及び第３のＭＯＳトランジスタ３５、４０が共にＯＮ状
態となってしまう場合、第１のスイッチ手段４３はＯＦ
Ｆ状態とされるので、第１及び第２のＭＯＳトランジス
タ３５、４０を貫いて流れる貫通電流を阻止することが
できると共に、また、第２の出力信号ＯＵＴ２がＬレベ
ルからＨレベルに反転する場合、即ち、第２及び第４の
ＭＯＳトランジスタ３７、４１が共にＯＮ状態となって
しまう場合、第２のスイッチ手段４４はＯＦＦ状態とさ
れるので、第２及び第４のＭＯＳトランジスタ３７、４
１を貫いて流れる貫通電流を阻止することができる。し
たがって、第１の出力信号ＯＵＴ１をＬレベルからＨレ
ベルに反転させる場合の時間及び第２の出力信号ＯＵＴ
２をＬレベルからＨレベルに反転させる場合の時間を短
縮し、その高速化を図ることができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例を示す回路図である。
【図３】本発明の第１実施例の動作を示す図である。
【図４】本発明の第２実施例を示す回路図である。
【図５】本発明の第３実施例を示す回路図である。
【図６】本発明の第４実施例を示す回路図である。
【図７】本発明の第５実施例を示す回路図である。
【図８】本発明の第６実施例を示す回路図である。
【図９】本発明の第７実施例を示す回路図である。
【図１０】第１従来例を示す図である。
【図１１】第１従来例の動作を示す図である。
【図１２】第２従来例を示す図である。
【図１３】第３従来例を示す図である。
【図１４】第４従来例を示す図である。
【図１５】第５従来例を示す図である。
【図１６】第６従来例を示す図である。
【図１７】第１従来例が有する問題点を説明するための
図である。
図である。
ＩＮ１ 第１の入力信号 ＩＮ２ 第２の入力信号 ＯＵＴ１ 第１の出力信号 ＯＵＴ２ 第２の出力信号 ３３ 第１の電源 ３４ 第１の出力端子 ３６ 第２の出力端子 ３８ 駆動回路部 ３９ 第２の電源 ４２ フリップフロップ回路部 ４３ 第１のスイッチ手段 ４４ 第２のスイッチ手段 ４５ 第１のスイッチ制御手段 ４６ 第２のスイッチ制御手段
Claims (7)
- 【請求項１】第１の電源と第１の出力信号が出力される
第１の出力端子との間に接続され、そのゲートに第１の
入力信号が入力される第１のＭＯＳトランジスタ及び前
記第１の電源と前記第１の出力信号と反転関係にある第
２の出力信号が出力される第２の出力端子との間に接続
され、そのゲートに前記第１の入力信号と反転関係にあ
る第２の入力信号が入力される第２のＭＯＳトランジス
タからなる駆動回路部と、 前記第１の出力端子と前記第１の電源よりも低電圧の第
２の電源との間に接続され、そのゲートに前記第２の出
力信号が供給される第３のＭＯＳトランジスタ及び前記
第２の出力端子と前記第２の電源との間に接続され、そ
のゲートに前記第１の出力信号が供給される第４のＭＯ
Ｓトランジスタからなるフリップフロップ回路部と、 前記第１の出力端子と前記第２の電源との間に前記第３
のＭＯＳトランジスタと直列に接続された第１のスイッ
チ手段と、 前記第２の出力端子と前記第２の電源との間に前記第４
のＭＯＳトランジスタと直列に接続された第２のスイッ
チ手段と、 前記第１の出力信号がＨレベルからＬレベルに反転する
場合は、前記第１のスイッチ手段をＯＮ状態に設定制御
し、前記第１の出力信号がＬレベルからＨレベルに反転
する場合は、前記第１のスイッチ手段をＯＦＦ状態に設
定制御する第１のスイッチ制御手段と、 前記第２の出力信号がＨレベルからＬレベルに反転する
場合は、前記第２のスイッチ手段をＯＮ状態に設定制御
し、前記第２の出力信号がＬレベルからＨレベルに反転
する場合は、前記第２のスイッチ手段をＯＦＦ状態に設
定制御する第２のスイッチ制御手段とを備えて構成され
ていることを特徴とするレベル変換回路。 - 【請求項２】前記第１及び第２のスイッチ手段は、ＭＯ
Ｓトランジスタであり、 前記第１のスイッチ制御手段は、前記第１の出力端子と
前記第１のスイッチ手段をなすＭＯＳトランジスタのゲ
ートとの間に接続された遅延回路であり、 前記第２のスイッチ制御手段は、前記第２の出力端子と
前記第２のスイッチ手段をなすＭＯＳトランジスタのゲ
ートとの間に接続された遅延回路であることを特徴とす
る請求項１記載のレベル変換回路。 - 【請求項３】小サイズのＭＯＳトランジスタからなり、
前記第１の出力信号及び前記第２の出力信号をラッチす
るラッチ回路を設けていることを特徴とする請求項１又
は２記載のレベル変換回路。 - 【請求項４】差動対をなし、それぞれ第３及び第４の入
力信号が入力される第５及び第６のトランジスタと、こ
れら第５及び第６のトランジスタと前記第２の電源との
間に接続された第７のトランジスタとを有する差動増幅
器からなる入力回路部と、前記第５及び第６のトランジ
スタの出力をそれぞれ前記第１及び第２の入力信号とし
て供給される請求項３記載のレベル変換回路とを設け、 前記第７のトランジスタの制御電極にクロックを供給
し、前記第７のトランジスタを前記クロックに同期させ
てＯＮ、ＯＦＦし、前記第５及び第６のトランジスタを
前記クロックに同期させてＯＮ、ＯＦＦすることによ
り、前記第３及び第４の入力信号を前記請求項３記載の
レベル変換回路に取り込むことができるように構成され
ていることを特徴とするレベル変換回路。 - 【請求項５】差動対をなし、それぞれ第３及び第４の入
力信号が入力される第５及び第６のトランジスタと、こ
れら第５及び第６のトランジスタと前記第２の電源との
間に接続された定電流源をなす第７のトランジスタとを
有してなる差動増幅器と、その一方の被制御電極を前記
第１の電源に接続され、その他方の被制御電極を前記第
５及び第６のトランジスタと前記第７のトランジスタと
の接続点に接続された第８のトランジスタからなる入力
回路部と、前記第５及び第６のトランジスタの出力をそ
れぞれ前記第１及び第２の入力信号として供給される請
求項３記載のレベル変換回路とを設け、 前記第８のトランジスタの制御電極に、その高レベルを
前記第３及び第４の入力信号の高レベルよりも高電圧と
するクロックを供給し、前記第５及び第６のトランジス
タを前記クロックに同期させてＯＮ、ＯＦＦすることに
より、前記第３及び第４の入力信号を前記請求項３記載
のレベル変換回路に取り込むことができるように構成さ
れていることを特徴とするレベル変換回路。 - 【請求項６】ソースを第１の電源線に接続し、ゲートに
第１の入力信号が印加される第１のｐＭＯＳトランジス
タと、 ソースを前記第１の電源線に接続し、ゲートに第２の入
力信号が印加される第２のｐＭＯＳトランジスタと、 ドレインを第１の出力端子及び前記第１のｐＭＯＳトラ
ンジスタのドレインに接続した第１のｎＭＯＳトランジ
スタと、 ドレインを第２の出力端子、前記第２のｐＭＯＳトラン
ジスタのドレイン及び前記第１のｎＭＯＳトランジスタ
のゲートに接続し、ゲートを前記第１のｎＭＯＳトラン
ジスタのドレインに接続した第２のｎＭＯＳトランジス
タと、 前記第１、第２のｎＭＯＳトランジスタのソースを前記
第１の電源線が供給する電源電圧よりも低電圧の電源電
圧を供給する第２の電源線に接続し、前記第１のｐＭＯ
Ｓトランジスタ及び前記第１のｎＭＯＳトランジスタが
オンとなる時、前記第１のｐＭＯＳトランジスタ及び前
記第１のｎＭＯＳトランジスタを貫通して流れる電流を
遮断し、前記第２のｐＭＯＳトランジスタ及び前記第２
のｎＭＯＳトランジスタがオンとなる時、前記第２のｐ
ＭＯＳトランジスタ及び前記第２のｎＭＯＳトランジス
タを貫通して流れる電流を遮断するスイッチ手段とを備
え、 前記スイッチ手段は、ドレインを前記第１のｎＭＯＳト
ランジスタのソースに接続し、ソースを前記第２の電源
線に接続した第３のｎＭＯＳトランジスタと、 前記第１のｎＭＯＳトランジスタのドレインと前記第３
のｎＭＯＳトランジスタのゲートとの間に接続され、前
記第１の出力信号を遅延して前記第３のｎＭＯＳトラン
ジスタのゲートに印加する第１の遅延手段と、 ドレインを前記第２のｎＭＯＳトランジスタのソースに
接続し、ソースを前記第２の電源線に接続した第４のｎ
ＭＯＳトランジスタと、 前記第２のｎＭＯＳトランジスタのドレインと前記第４
のｎＭＯＳトランジスタのゲートとの間に接続され、前
記第２の出力信号を遅延して前記第４のｎＭＯＳトラン
ジスタのゲートに印加する第２の遅延手段とを備えて構
成されていることを特徴とするレベル変換回路。 - 【請求項７】第１、第２の電源間に接続され、第１、第
２の入力信号が印加される第１、第２の入力端子と、レ
ベル変換された第１、第２の出力信号が出力される第
１、第２の出力端子とを有するレベル変換回路と、 前記第１、第２の出力信号に応答して、前記レベル変換
回路を通して前記第１の電源から前記第２の電源に流れ
る貫通電流を遮断するためのスイッチ手段を備え、 前記スイッチ手段は、前記貫通電流の経路に介在された
複数のスイッチと、前記第１、第２の出力信号を遅延し
てなる第１、第２の遅延出力信号を発生する遅延回路
と、前記複数のスイッチが前記第１、第２の遅延出力信
号に応答するように制御する制御手段とからなることを
特徴とするレベル変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2406445A JP2975122B2 (ja) | 1990-12-26 | 1990-12-26 | レベル変換回路 |
| DE69126697T DE69126697T2 (de) | 1990-12-26 | 1991-12-23 | Pegelumsetzschaltung |
| EP91311984A EP0493092B1 (en) | 1990-12-26 | 1991-12-23 | Level conversion circuit |
| KR1019910024379A KR950002078B1 (ko) | 1990-12-26 | 1991-12-26 | 레벨 변환 회로 |
| US07/812,918 US5241225A (en) | 1990-12-26 | 1991-12-26 | Level conversion circuit having improved control and speed of switching from high to low level converter outputs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2406445A JP2975122B2 (ja) | 1990-12-26 | 1990-12-26 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04223713A JPH04223713A (ja) | 1992-08-13 |
| JP2975122B2 true JP2975122B2 (ja) | 1999-11-10 |
Family
ID=18516065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2406445A Expired - Lifetime JP2975122B2 (ja) | 1990-12-26 | 1990-12-26 | レベル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5241225A (ja) |
| EP (1) | EP0493092B1 (ja) |
| JP (1) | JP2975122B2 (ja) |
| KR (1) | KR950002078B1 (ja) |
| DE (1) | DE69126697T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259882A (ja) * | 1992-03-10 | 1993-10-08 | Fujitsu Ltd | レベル変換回路装置 |
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1990
- 1990-12-26 JP JP2406445A patent/JP2975122B2/ja not_active Expired - Lifetime
-
1991
- 1991-12-23 EP EP91311984A patent/EP0493092B1/en not_active Expired - Lifetime
- 1991-12-23 DE DE69126697T patent/DE69126697T2/de not_active Expired - Fee Related
- 1991-12-26 US US07/812,918 patent/US5241225A/en not_active Expired - Lifetime
- 1991-12-26 KR KR1019910024379A patent/KR950002078B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5241225A (en) | 1993-08-31 |
| JPH04223713A (ja) | 1992-08-13 |
| EP0493092A1 (en) | 1992-07-01 |
| DE69126697D1 (de) | 1997-08-07 |
| KR950002078B1 (ko) | 1995-03-10 |
| DE69126697T2 (de) | 1997-10-23 |
| EP0493092B1 (en) | 1997-07-02 |
| KR920013923A (ko) | 1992-07-30 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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