KR100410813B1 - 반도체소자의고속저전력구동회로를구현하기위한인버터 - Google Patents

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Abstract

본 발명은 입력단, 출력단; 상기 입력단에 입력되는 전압레벨에 따라 제 1 전원전압의 전압을 상기 출력단으로 전달하되, 상기 제 1 전원전압이 출력단으로 전달되지 않을 때에는 전하를 차지하는 차지수단을 구비한 풀업 기능 수단과; 및 상기 입력단에 입력되는 전압레벨에 따라 상기 제 1 전원전압의 전압을 저전위 레벨로 패스시켜 상기 출력단을 저레벨로 형성하되, 상기 제 1 전원전압이 상기 풀업 기능 수단을 통해 출력단으로 전달될 때에는 프리차지된 전하를 방전시키는 방전수단을 구비한 풀다운 기능 수단을 포함하여 이루어지는 것을 특징으로 하는 인버터에 관한 것으로 저전력 고속동작을 수행할 수 있다.

Description

반도체소자의 고속 저전력 구동회로를 구현하기 위한 인버터
본 발명은 반도체 소자의 구동회로를 구현하기 위한 인버터에 관한 것으로, 특히 저전력에서 빠른 속도를 구현할 수 있는 구동회로를 위한 인버터의 사용에 관한 것이다.
일반적으로, VLSI설계에 있어서 특정 라인을 길게 라우팅(routing)하는 긴 연결라인이 필요불가결하게 사용되고 있다. 이러한 경우 긴 길이를 갖는 라인에서 큰 저항과 캐패시턴스가 발생되기 때문에 전달과정에서 신호를 재생산하는 것이 필요하다.
긴 길이를 갖는 라인을 통해 전달되는 신호를 재생하기 위한 종래의 구동회로의 일례가 제 1 도에 도시되어 있다.
도면에 도시된 비와 같이 일반적인 CMOS 인버터를 짝수개 반복하여 사용함으로써 원래의 신호를 재생하는 방법을 사용하고 있다.
그러나, 이러한 방법은 라인의 길이가 증가함에 따라 인버터의 크기가 커져야하고, 이로 인하여 속도가 감소하고 전력소모가 증가하게 되어 칩 전체의 전력소모가 증대되고 속도의 저하를 가져오는 문제점이 있었다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 라인을 따라 전달되는 신호의 속도를 증가시키고, 전력소모를 최소화할 수 있는 구동회로용 인버터를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 입력신호를 게이트 입력으로 하며, 충전노드와 출력단 사이에 접속된 제1 PMOS 트랜지스터; 출력신호를 게이트 입력으로 하며, 제1 공급전압과 상기 충전노드 사이에 접속된 제2 PMOS 트랜지스터; 상기 출력신호의 반전신호를 게이트 입력으로 하며, 제2 공급전압-상기 제1 공급전압 보다 낮은 하이 레벨임)-과 상기 충전노드 사이에 접속된 제3 PMOS 트랜지스터; 상기 입력신호를 게이트 입력으로 하며, 방전노드와 출력단 사이에 접속된 제1 NMOS 트랜지스터; 출력신호를 게이트 입력으로 하며, 제1 기저전압과 상기 방전노드 사이에 접속된 제2 NMOS 트랜지스터; 및 상기 출력신호의 반전신호를 게이트 입력으로 하며, 제2 기저전압-상기 기저전압 보다 높은 로우 레벨임)-과 상기 충전노드 사이에 접속된 제3 NMOS 트랜지스터를 구비하는 인버터가 제공된다.
이하, 첨부된 도면 제 2 도 및 제 3 도를 통하여 본 발명을 상세히 설명하면 다음과 같다.
먼저, 제 2 도는 본 발명의 구동회로를 구현하기 위한 인버터를 도시하고 있는데, 도면에서 P1, P2 및 P3은 PMOS트랜지스터, N1, N2 및 N3은 NMOS 트랜지스터, I21 및 I22는 인버터를 각각 나타내고 있다.
도면에 도시된 바와 같이 PMOS 트랜지스터(P1)의 소오스단자 및 PMOS 트랜지스터(P2)의 소오스단자가 각각 전압 VDD 및 VDD'에 연결되어 있고, 상기 PMOS 트랜지스터(P1및 P2)의 드레인단자는 공통으로 PMOS 트랜지스터(P3)의 소오스단자에 연결되어 상기 PMOS 트랜지스터(P1, P2 및 P3)는 일반적인 CMOS 트랜지스터의 풀업(PULL UP)소자와 같은 동작을 하는 풀업 기능을 수행한다. 그러나 상기 PMOS 트랜지스터(P1, P2 및 P3)는 입력단 뿐만 아니라 출력단의 출력에 의해서 온/오프 되도록 구성되어 있다. 즉, 상기 PMOS 트랜지스터(P1)의 게이트단자는 직렬연결된 두개의 인버터(I21 및 I22)를 통해 출력단과 연결되어 있고, 상기 PMOS 트랜지스터(P2)의 게이트단자는 상기 인버터(I21)를 통해 출력단과 연결되어 있으며, 상기 PMOS 트랜지스터(P3)의 게이트단자는 입력단과 연결되어 있다.
또한, NMOS 트랜지스터(N1)의 소오스단자 및 NMOS 트랜지스터(N2)의 소오스단자가 각각 전압 VSS 및 VSS'에 연결되어 있고, 상기 NMOS 트랜지스터(N1및 N2)의 드레인단자는 공통으로 NMOS 트랜지스터(N3)의 소오스단자에 연결되어 있다. 그리고 상기 NMOS 트랜지스터(N3)의 드레인단자는 상기 PMOS 트랜지스터(P3)의 드레인단자와 연결되 있는데, 상기 PMOS 트랜지스터(P1, P2 및 P3)에 대하여 풀다운(PULL DOWN) 기능을 수행한다. 마찬가지로, 상기 NMOS 트랜지스터(N1, N2 및 N3)는 입력단 뿐만 아니라 출력단의 출력에 의해서 온/오프 되도록 구성되어 있다.
즉, 상기 NMOS 트랜지스터(N1)의 게이트단자는 직렬연결된 두개의 인버터(I21 및 I22)를 통해 출력단과 연결되어 있고, 상기 NMOS 트랜지스터(N2)의 게이트단자는 상기 인버터(I21)를 통해 출력단과 연결되어 있으며, 상기 NMOS 트랜지스터(N3)의 게이트단자는 출력단과 연결되어 있다.
이들의 동작을 구체적으로 살펴보면 다음과 같다.
먼저, 하이전압이 PMOS 트랜지스터(P1)의 게이트 단자에 인가되는 초기상태, 즉, 로우 입력전압이 인가되면, 상기 NMOS 트랜지스터(N3) 및 상기 PMOS 트랜지스터(P1)가 오프된다. 이때, 인버터(121)를 통해 출력단과 게이트단자가 연결되어 있는 PMOS 트랜지스터(P2)는 온되어 VDD' 전압이 출력단에 전달된다. 또한, 각각 두개의 인버터(I21 및 I22)를 통해 출력단과 연결된 게이트단자 및 VSS에 연결된 소오스단자를 갖는 상기 NMOS 트랜지스터(N1)는 온되어 다음 입력이 하이인 경우를 대비하여 노드 B를 디스차지(discharge)시킨다.
한편, 하이입력전압이 PMOS 트랜지스터(P3)의 게이트 단자에 인가되면, 상기 PMOS 트랜지스터(P3)가 오프되고, 상기 NMOS 트랜지스터(N2 및 N3)가 온되어 로우전압(VSS' 전압)이 출력단에 인가된다.
마찬가지로, 각각 두개의 인버터(I21 및 I22)를 통해 게이트단자가 연결되어있는 상기 PMOS 트랜지스터(P1)는 온되어 다음 입력이 로우인 경우를 대비하여 노드 A를 차지(charge)시킨다.
따라서, 출력 스윙(swing)은 VDD'와 VSS'사이에서 형성됨으로 적은 전력소모를 이룰 수 있고, 또한 노드A에서의 차지및 노드B에서의 디스차지 동작이 수행됨으로써 속도를 향상시킬 수 있다.
그러나, 상기 전압은 다음의 조건을 만족하여야 원하는 동작을 수행할 수 있다.
단, Vtp는 PMOS트랜지스터의 문턱전압
Vtn는 NMOS트랜지스터의 문턱전압
예를 들어, VDD=5V, VDD'=4V, VSS=0V, VSS=1V로 구현할 수 있다.
제 3 도는 구동회로(30)를 형성하기 위하여 상기 제 2 도의 인버터(20) 다음단에 다른 인버터(40)를 연결할 경우, 상기 인버터(40)는 출력 스윙(swing)은 VDD'와 VSS'사이에서 형성되도록 구현함으로써 저전력 소모 하에서 고속 동작을 얻을 수 있다.
상기와 같이 이루어지는 본 발명은 인버터의 출력 스윙을 적절히 조절함으로써 반도체 회로내의 긴 연결라인을 통해 전달되는 신호를 저전력 소모 하에서 고속으로 전달할 수 있는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
제 1 도는 인버터를 사용한 종래의 구동회로도,
제 2 도는 본 발명에 따른 인버터의 회로도,
제 4 도는 본 발명의 인버터를 사용한 구동회로도.
*도면의 주요 부분에 대한 부호의 설명
N1, N2, N3: NMOS 트랜지스터
P1, P2, P3: PMOS 트랜지스터
I21, I22: 인버터

Claims (3)

  1. 입력신호를 게이트 입력으로 하며, 충전노드와 출력단 사이에 접속된 제1 PMOS 트랜지스터;
    출력신호를 게이트 입력으로 하며, 제1 공급전압과 상기 충전노드 사이에 접속된 제2 PMOS 트랜지스터;
    상기 출력신호의 반전신호를 게이트 입력으로 하며, 제2 공급전압-상기 제1 공급전압 보다 낮은 하이 레벨임)-과 상기 충전노드 사이에 접속된 제3 PMOS 트랜지스터;
    상기 입력신호를 게이트 입력으로 하며, 방전노드와 출력단 사이에 접속된 제1 NMOS 트랜지스터;
    출력신호를 게이트 입력으로 하며, 제1 기저전압과 상기 방전노드 사이에 접속된 제2 NMOS 트랜지스터; 및
    상기 출력신호의 반전신호를 게이트 입력으로 하며, 제2 기저전압-상기 기저전압 보다 높은 로우 레벨임)-과 상기 충전노드 사이에 접속된 제3 NMOS 트랜지스터를 구비하는 인버터.
  2. 제 1 항에 있어서,
    상기 제2 전원전압은 상기 제1 전원전압에서 PMOS 트랜지스터의 문턱전압을 뺀 전압보다 크거나 같은 것을 특징으로 하는 인버터.
  3. 제 1 항에 있어서,
    상기 제1 기저전압은 접지전압이며, 상기 제2 기저전압은 NMOS 트랜지스터의 문턱전압보다 작거나 같은 것을 특징으로 하는 인버터.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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