KR100305993B1

KR100305993B1 - 전력저감기구를갖는반도체집적회로장치

Info

Publication number: KR100305993B1
Application number: KR1019940023402A
Authority: KR
Inventors: 가와하라다까유끼; 호리료이찌; 호리구찌마사시; 구리하라료이찌; 이또기요오; 아오끼마사까즈; 사까따다께시
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1993-09-17
Filing date: 1994-09-15
Publication date: 2001-12-15
Also published as: JPH0786916A; KR100305992B1; KR100355436B1

Abstract

미세 MOS 트랜지스터로 구성된 반도체 집적회로에 관한 것으로서, MOS 트랜지스터가 미세화되는 경우에도 저소비전력으로 고속동작이 가능한 반도체 집적회로를 제공하기 위해, 신호가 흐르는 여러개의 MOS 트랜지스터 회로를 가지며, 여러개의 MOS 트랜지스터 회로의 각각이 제1 MOS 트랜지스터 및 제1 동작전압과 제2 동작전압 사이에 소스-드레인 경로가 접속되고 제1 MOS 트랜지스터의 소스-드레인 경로에 직렬로 접속된 제2 MOS 트랜지스터를 갖고, 각각의 MOS 트랜지스터 회로가 또 제1 및 제2 MOS 트랜지스터중의 대응하는 하나의 소스-드레인 경로 사이에 결합된 소스-드레인경로를 갖는 적어도 하나의 MOS 트랜지스터를 구비하는 논리회로와 출력신호를 출력하는 출력노드를 구비하는 반도체 집적회로에 있어서, 여러개의 MOS 트랜지스터 회로중의 적어도 하나에 접속되는 제어회로를 포함하고, 제어회로는 제1 및 제2 MOS 트랜지스터를 온/오프상태 중의 하나로 동시에 전환하기 위해, 제1 및 제2 MOS 트랜지스터에 의해 수신된 제1 및 제2 동작상태를 갖는 제어신호를 마련하고, 제어신호가 제1 동작상태일 때 MOS 트랜지스터 회로의 다른 하나의 논리회로중의 적어도 하나의 MOS 트랜지스터의 소스-드레인경로로 흐르도록 제1 및 제2 MOS 트랜지스터의 적어도 하나는 비교적 큰 전류를 공급하고, 제1 및 제2 MOS 트랜지스터의 양쪽은 제1 동작상태와는 다른 제2 동작상태에 있는 제어신호에 따라서, 다른 MOS 트랜지스터 회로의 논리회로의 적어도 하나의 MOS 트랜지스터의 소스-드레인 경로로의 전류흐름을 비교적 큰 전류보다 작은 값으로 제한하고, 제어신호는 MOS 트랜지스터 회로 사이의 신호흐름에 따라서 제1 및 제2 동작상태 사이에서 전환되는 것으로 하였다.

이와 같이 하는 것에 의해, 저소비전력으로 고속으로 동작하는 MOS 트랜지스터 및 MOS 트랜지스터 회로로 구성된 반도체 집적회로를 실현할 수 있다는 효과가 얻어진다.

Description

전력저감기구를 갖는 반도체집적회로장치

제1(a)도는 본 발명의 실시예 1의 인버터를 도시한 도면.

제1(b)도는 실시예 1의 인버터에 있어서의 신호의 전압레벨을 도시한 도면.

제2도는 본 발명에 따른 서브스레쉬홀드 전류저감의 원리를 도시한 도면.

제3도는 본 발명에 따른 서브스레쉬홀드 전류저감을 도시한 도면.

제4도는 본 발명의 실시예 2의 인버터를 도시한 회로도.

제5(a)도∼제5(c)도는 본 발명의 신호의 타이밍을 도시한 도면.

제6도는 본 발명의 장치구조를 도시한 도면.

제7도는 본 발명의 실시예 3에 있어서의 인버터의 회로도.

제8도는 본 발명의 실시예 4에 있어서의 인버터의 회로도.

제9도는 본 발명의 장치구조를 도시한 도면.

제10(a)도는 본 발명의 실시예 5의 인버터열을 도시한 도면.

제10(b)도는 실시예 5의 인버터열에 있어서의 신호의 전압레벨을 도시한 도면.

제11(a)도는 본 발명의 실시예 6의 인버터열을 도시한 도면.

제11(b)도는 실시예 6의 인버터열에 있어서의 신호의 전압레벨을 도시한 도면.

제12(a)도는 본 발명의 실시예 7의 인버터열을 도시한 도면.

제12(b)도는 실시예 7의 인버터열에 있어서의 신호의 전압레벨을 도시한 도면.

제13도는 본 발명이 적용되는 조합논리회로의 1군의 예를 도시한 도면.

제14도는 본 발명의 실시예 8의 조합논리회로를 도시한 도면.

제15도는 본 발명의 실시예 9의 조합논리회로를 도시한 도면.

제16(a)도 및 제16(b)도는 본 발명의 실시예 10의 래치를 도시한 도면.

제17도는 본 발명의 실시예 11의 래치를 도시한 회로도.

제18도는 본 발명의 실시예 12에 있어서의 인버터열의 회로도.

제19도는 본 발명의 실시예 13에 있어서의 인버터열의 회로도.

제20도는 본 발명의 실시예 14에 있어서의 NAND 게이트의 회로도.

제21도는 본 발명의 실시예 15에 있어서의 NOR 게이트의 회로도.

제22도는 본 발명의 실시예 16에 있어서의 클럭 인버터의 회로도.

제23도는 본 발명의 실시예 17에 있어서의 조합논리회로의 회로도.

제24도는 본 발명의 실시예 17에 있어서의 조합논리회로의 레이아웃 배치예를 도시한 도면.

제25도는 본 발명의 실시예 18에 있어서의 래치의 회로도.

제26도는 본 발명의 실시예 19에 있어서의 출력버퍼의 회로도.

제27도는 본 발명의 실시예 20에 있어서의 입력버퍼의 회로도.

제28도는 본 발명의 실시예 21에 있어서의 NMOS 다이나믹회로의 회로도.

제29도는 본 발명의 실시예 22를 개념적으로 도시한 도면.

제30도는 실시예 23에 있어서의 CMOS 인버터의 회로도.

제31도는 실시예 23에 있어서의 CMOS 인버터의 동작타이밍도.

제32도는 실시예 24에 있어서의 인버터열을 도시한 도면.

제33도는 실시예 25에 있어서의 인버터를 도시한 도면.

제34도는 실시예 26에 있어서의 CMOS 인버터를 도시한 도면.

제35도는 실시예 27에 있어서의 레벨유지회로의 회로도.

제36도는 본 발명에 따른 여러개의 회로블럭의 전원스위치 제어의 1예를 도시한 도면.

제37도는 제36도의 동작의 제1예를 도시한 도면.

제38도는 제36도에 도시한 여러개의 회로블럭의 전원스위치 제어의 제1예의 변형을 도시한 도면.

제39도는 본 발명에 따른 클럭동기식 동작에 있어서의 전원스위치 제어의 제2예를 도시한 도면.

제40은 제39도의 동작의 1예를 도시한 도면.

제41도는 본 발명에 따른 전원스위치 제어의 제3 예를 도시한 도면.

제42도는 제41도의 제어예에 있어서의 동작의 1예를 도시한 도면.

제43도는 본 발명에 따른 전원스위치 제어의 제5 예를 도시한 도면.

제44도는 제43도의 제어예에 있어서의 동작의 1예를 도시한 도면.

제45도는 본 발명에 따른 전원스위치 제어의 제4 예를 도시한 도면.

제46도는 확정된 출력을 제공할 수 있는 래치를 도시한 도면.

제47도는 제46도의 회로에 있어서의 동작 타이밍을 설명하는 타이밍도.

제48도는 확정된 출력을 제공할 수 있는 래치의 회로도.

제49도는 제48도의 회로에 있어서의 동작 타이밍을 설명하는 타이밍도.

제50은 이중 위상클럭 논리회로를 도시한 도면.

제51도는 이중 위상클럭으로 동작하는 인버터를 도시한 회로도.

제52도는 제50도 및 제51도에 도시한 회로에 있어서의 동작을 설명하는데 유용한 타이밍도.

제53(a)도는 게이트어레이에 적용되는 본 발명의 1예를 도시한 도면.

제53(b)도는 논리도.

제54(a)도는 게이트어레이에 적용되는 본 발명의 다른 예를 도시한 도면.

제54(b)도는 논리도.

제55도는 본 발명의 1예에 따라 구성된 단일칩 마이크로 프로세서를 도시한 블럭도.

제56도는 제55도의 마이크로 프로세서의 부프로세서의 내부구조를 도시한 도면.

제57도는 제55도에 도시한 마이크로 프로세서의 로컬메모리의 내부구조를 도시한 도면.

제58도는 제55도의 마이크로 프로세서용 버스제어부의 내부구조를 도시한 도면.

제59도는 본 발명에 따라 제55도의 마이크로 프로세서의 동작을 설명하는데 유용한 타이밍도.

제60도는 종래의 CMOS 인버터의 회로도.

제61도는 MOS 트랜지스터의 서브스레쉬홀드 특성을 도시한 도면.

본 발명은 미세 MOS 트랜지스터로 구성된 반도체 집적회로에 관한 것으로서, 특히 고속과 저전력동작에 적합한 회로 및 그것을 사용한 전자장치에 관한 것이다.

예를 들면, 1989 International Symposium on VLSI Techology System and Applications, Proceedings of Technical Papers, pp. 188-192(1989년 5월)에 기술되어 있는 바와 같이, MOS 트랜지스터가 미세화됨에 따라서 그의 내압이 저하한다. 따라서, 그의 동작전압을 저하시켜야 한다. 특히, 전지로 동작되는 휴대용 장치등에 사용되는 반도체장치에 대해 저소비전력을 달성하기 위해 동작전압을 더욱 저하시킨다.

MOS 트랜지스터를 갖는 집적회로에 대한 소비전력을 감소시키기 위해서는 고속동작을 유지하기 위해 동작전압의 저하와 함께 트랜지스터의 임계전압(스레쉬홀드전압)V_T를 저하시킬 필요가 있다. 이것은 동작속도가 MOS 트랜지스터의 실효 게이트전압 즉 동작전압에서 V_T를 뺀 값에 의해 지배되며 이 값이 클수록 고속으로 된다. 예를 들면, 상술한 문헌에 따라 0.25㎛의 채널길이를 갖고 1.5V에서 동작하는 트랜지스터의 통상의 임계전압값은 0.35V로 될 것이다. 주지의 미세법(스케일링법)에 따라, 통상의 임계전압값은 동작전압이 1V라고 가정하면 대략 0.24V로 된다. 그러나, V_T를 대략 0.4V이하로 하면, 다음에 설명하는 바와 같이 MOS 트랜지스터의 서브스레쉬홀드 특성(테일링특성)에 의해서 트랜지스터를 더 이상 완전하게 오프할 수 없게 되어 DC전류가 그곳을 통해서 흐르기 시작한다. 그러므로, 이 전류는 1.5V이하에서 MOS 트랜지스터를 갖는 장치의 실제동작에 있어서 중대한 문제로 된다.

제60도에 도시한 종래의 CMOS 인버터에 대해서 설명한다. 이상적으로는 입력신호IN이 저레벨(=Vss)일 때에는 N채널 MOS 트랜지스터M_N이 오프되고, IN이 고레벨(=Vcc)일 때에는 P채널 MOS 트랜지스터M_P가 오프되므로, 어느 경우에도 전류는 흐르지 않는다. 그러나, MOS 트랜지스터의 V_T가 낮아지면, 서브스레쉬홀드 전류를 더 이상 무시할 수 없게 된다.

제61도에 도시한 바와 같이, 서브스레쉬홀드 영역에 있어서의 드레인전류I_DS는 게이트-소스간 전압V_GS의 지수관계에 비례하고 다음식으로 표현된다.

[수학식 1]

여기에서, W는 MOS 트랜지스터의 채널폭, I_O와 W_O는 V_T를 정의할 때의 전류값과 채널폭이고, S는 서브스레쉬홀드 스윙(1자리씩 전류를 감소시키는데 필요한 게이트전압 스윙)이다. 그러므로, V_GS=0일 때에는 서브스레쉬홀드 전류는

[수학식 2]

가 흐른다. 제60에 도시한 CMOS 인버터에서 오프상태인 트랜지스터는 V_GS=0이므로, 비동작시에도 고전원 공급전압V_CC에서 접지전위인 저전원 공급전압V_SS를 향해서 상술한 전류I_L이 흐르게 된다.

이 서브스레쉬홀드 전류는 제61도에 도시한 바와 같이, 임계전압을 V_T에서 V_T′로 저하시키면, I_L에서 I_L′로 지수함수적으로 크게 된다.

상기 식 2에서 명확한 바와 같이, 서브스레쉬홀드 전류를 저감시키기 위해서는 V_T를 크게 하거나 또는 S를 작게 하면 좋다. 그러나, 전자의 방법은 실효게이트 전압의 저하에 의한 속도의 저하를 발생시킨다. 특히, 내압의 관점에서 미세화와 함께 동작전압을 저하시키면, 속도저하는 현저하게 되고 미세화의 이점이 실용상 더 이상 발생하지 않으므로 바람직하지 않다. 또, 후자의 방법은 실온동작을 전제로 하는 한 다음의 이유에 의해 곤란하다.

서브스레쉬홀드 스윙S는 게이트절연막의 용량C_OX와 게이트 아래에 있는 공핍층의 용량C_D에 의해 다음과 같이 나타난다.

[수학식 3]

여기에서, k는 볼츠만정수, T는 절대온도, q는 소자전하이다.

상기 식에서 명확한 바와 같이, C_OX및 C_D에 관계없이 S≥kT ln 10/q이므로, 실온에서는 60mV이하로 하는 것은 곤란하다.

이상 기술한 현상때문에, 여러개의 MOS 트랜지스터로 구성된 반도체집적회로의 실질적인 직류전류는 현저하게 증대하게 된다. 즉, 일정동작속도에서 동작전압이 낮아질 때 V_T가 낮게 되므로, 저전압에서 동작을 실행할 때 이 문제는 더욱 심각하게 된다. 특히, 고온에서의 동작시에는 V_T가 낮게 되고 S는 크게 된다. 그러므로, 이러한 문제는 더욱 더 심각하게 된다. 저전력화가 중요하게 되는 장래의 컴퓨터 등의 소형화 시대에는 서브스레쉬홀드 전류의 증대는 본질적인 문제이다. 특히, 0.9∼1.6V레벨의 전원셀에 의해 동작되는 것이 바람직한 전자장치에 있어서 전류증대에 대한 대처는 매우 중요하다.

본 발명의 목적은 MOS 트랜지스터가 미세화되는 경우에도 저소비전력으로 고속동작이 가능한 반도체 집적회로를 제공하는 것이다.

본 발명의 다른 목적은 MOS 트랜지스터가 미세화되는 경우에도 저소비전력으로 고속동작이 가능하고, 전지로 구동할 수 있는 전자장치를 제공하는 것이다.

상기 문제점을 해소하기 위해, 본 발명에서는 MOS 트렌지스터의 소스와 전원 사이에 대전류와 소전류의 전류공급을 제어하는 제어회로수단을 삽입하고, 이들의 용도에 따라서 이들의 전류를 전환하여 MOS 트랜지스터 회로로 전류를 공급한다. 예를 들면, 고속동작이 요구될 때에는 대전류를 공급하고, 저소비전력이 요구될 때에는 소전류를 공급한다.

통상 동작시에는 고속동작이 요구되므로, 전류공급수단에서 대전류를 MOS 트랜지스터 회로로 공급하여 고속동작을 가능하게 한다. 이 때, MOS 트랜지스터 회로에는 상술한 바와 같이 직류전류가 흐르지만, 동작전류 즉 부하의 충전 및 방전전류에 비해 통상 충분히 작으므로 지장없다.

한편, 대기시에는 저소비전력이 요구되므로, 공급되는 전류를 소전류로 전환하여 서브스레쉬홀드 전류를 억제한다. 이 때, 전류가 제한되는 것에 의해 MOS 트랜지스터 회로의 논리전압스윙은 일반적으로 대전류 공급시보다 작게 되지만, 논리레벨을 확증할 수 있는 정도이면 문제로 되지 않는다.

상기한 바와 같이, 본 발명과 마찬가지로 구성된 전자장치 및 고속이고 저소비 전력인 MOS 트랜지스터 회로를 실현할 수 있다.

또한, 본 발명은 1예로서 MOS 반도체집적회로에 관해서 기술하고 있지만, 본 발명은 일반적으로 금속절연막 반도체(MIS) 집적회로에도 적용할 수 있다.

이하, 도면을 참조하면서 본 발명의 실시예를 상세하게 설명한다.

[실시예 1]

우선, 제1(a)도 및 제1(b)도에 본 발명의 원리를 설명하는데 적합한 예를 도시한다.

제1(a)도는 본 발명의 1예에 따른 인버터의 회로도이다. 제1(a)도에 있어서, L은 CMOS 인버터로서, P채널 MOS 트랜지스터 M_P와 N채널 MOS 트랜지스터 M_N으로 구성된다. 본 발명은 인버터 이외에 NAND 및 NOR 회로 등의 논리게이트 또는 후술하는 논리게이트군에도 적용할 수 있다. 그러나, 여기에서는 간단화를 위해 인버터인 경우에 대해서 설명한다. S_C및 S_S는 스위치, R_C및 R_S는 저항이다. 본 실시예에서, 스위치S_C, S_S및 저항R_C, R_S는 인버터L의 전원단자V_CL, V_SL과 전원V_CC, V_SS사이에 각각 평행하게 삽입되어 있다. 이러한 배치에 의해, 이하 설명하는 바와 같이 서브스레쉬홀드 전류저감이 실현된다.

고속동작이 요구되는 시간대에는 스위치S_C, S_S를 온으로 하고, V_CC, V_SS를 직접 인버터L에 인가한다(이하, 고속동작모드라 한다). M_P, M_N의 임계전압V_T를 낮제 설정하면, 고속동작을 실행할 수 있다. 이 때, 상술한 바와 같이 인버터L에는 서브스레쉬홀드 전류가 흐르지만, 이것은 보통 동작전류 즉 부하의 충방전전류에 비해 상당히 작으므로, 문제로 되지 않는다.

한편, 저소비전력이 요구되는 시간대에는 스위치S_C, S_S를 오프로 하고 저항R_C, R_S를 통해서 인버터로 전원을 공급한다(이하, 저소비전력 모드라 한다). 서브스레쉬홀드 전류가 저항을 통해서 흐르는 것에 의한 전압강하에 의해, V_CL은 V_CC보다 저하하고, V_SL은 V_SS보다 상승한다. 제2도에 도시한 바와 같이, 이 전압강하에 의해 다음의 2종류의 기구에 의해서 서브스레쉬홀드 전류가 감소한다. 또, 다음에 입력신호IN이 저레벨V_SS인 경우의 M_N에 대해서 설명하겠지만, IN이 고레벨V_CC인 경우의 M_P도 마찬가지이다.

[1] 소스전위V_SL이 상승하기 때문에 백게이트 바이어스V_BS=V_SS-V_SL=-V_M이 인가되고, 임계전압이 V_T0에서 V_T1까지 상승한다. 임계전압의 상승분은 다음과 같다.

[수학식 4]

이것에 의해, 서브스레쉬홀드 전류는 I_L0에서 I_L1까지 감소한다. 감소율은

[수학식 5]

이다. 여기에서, K는 기판효과계수이다. 예를 들면, V_M= 0.3V, K=0.4V, S=100mV/decade, 2ψ = 0.64이면, 서브스레쉬홀드 전류는 21%로 저감된다.

[2] 소스전위V_SL이 상승하기 때문에, 게이트-소스간 전압V_GS=V_SS-V_SL=-V_M이 부로 된다. 이것에 의해, 서브스레쉬홀드 전류는 또 I_L1에서 I_L2까지 감소한다. 감소율은

[수학식 6]

이다. 예를 들면, V_M=0.3V 및 S=100mV/decade이면, 서브스레쉬홀드 전류는 0.1%로 저감된다.

[1],[2]의 효과를 조합하면,

[수학식 7]

이다. 예를 들면, V_M=0.3V이면 서브스레쉬홀드 전류는 0.02%로 감소된다. 여기에서, V_M은 다음의 방정식의 해이다.

[수학식 8]

또, 인버터L의 MOS 트랜지스터 M_P및 M_N의 백게이트는 각각의 소스V_CL및 V_SL에 접속해도 좋지만, 상기 [1]의 효과를 얻기 위해서는 제1(a)도에 도시한 바와 같이, 백게이트를 V_CC및 V_SS에 접속하는 것이 바람직하다.

제3도에 서브스레쉬홀드 전류저감 효과를 도시한다. 여기에서는 초저전압에서 동작하는 장래의 초고집적LSI를 상정하고, 백게이트 바이어스가 0일 때의 임계전압V_T0=0.05∼0.15V이고, LSI 전체의 오프상태에서의 트랜지스터의 채널폭의 총합 W=100m인 경우에 대해서 계산하고 있다. 저항을 크게 할수록 V_M이 크게 되므로 효과를 증가시킨다. 극단적인 경우, 또한 저항을 무한정으로 즉 저항을 제거할 수 있다.

그러나, 제1(b)도에 도시한 바와 같이, 출력신호OUT의 논리전압스윙은 입력신호IN의 논리전압스윙보다 작아진다. 따라서, 다단접속의 경우에는 신호의 전압레벨을 고려해야만 하지만. 이것에 대해서는 후술한다.

또, 본 발명은 자동적으로 임계전압의 변동을 보상하는 기능을 갖는다. 즉, 임계전압이 낮고 서브스레쉬홀드 전류가 클 때에는 전압강하V_M이 크게 되고, 또 임계전압이 높고 서브스레쉬홀드 전류가 작을 때에는 V_M이 작아진다. 어느 경우에도 전류의 변동이 억제된다. 제3도에서 명확한 바와 같이, 서브스레쉬홀드 전류의 변동은 저항값이 클수록 작다. 예를 들면, 저항값을 3kΩ이상으로 설정하면, 임계전압이 ±0.05V만큼 변동하더라도 서브스레쉬홀드 전류I_L의 변동은 ±20%이내로 억제된다.

[실시예 2]

다음에, 실시예 1에서 설명한 스위치와 저항을 실현하는 구체적인 방법에 대해서 설명한다. 제4도에 스위치와 저항 모두 MOS 트랜지스터로 실현한 예를 도시한다.

스위칭 MOS 트랜지스터 M_C1과 M_S1은 콘덕턴스가 큰 MOS 트랜지스터이고, 각각 제1도에 도시한 스위치S_C와 S_S에 상당한다. 고속동작 모드시에는 신호ψ_C를 저레벨, ψ_S를 고레벨로 하는 것에 의해서 M_C1과 M_S1은 온된다. ψ_C와 ψ_S의 전압레벨은 각각 V_SS와 V_CC이어도 좋지만, M_C1과 M_S1의 콘덕턴스를 보다 크게 하기 위해서 ψ_C를 V_SS보다 낮고 또한 ψ_S를 V_CC보다 높게 설정되도록 해도 좋다. 이를 위해, 칩의 외부에서 전압을 인가하거나 EEPROM 및 DRAM에서의 주지의 온칩승압회로로 발생시키면 좋다.

저소비전력 모드시에는 상기와는 반대로, ψ_C를 고레벨, ψ_S를 저레벨로 하는 것에 의해 M_C1과 M_S1은 오프된다. 이 때, 전류는 예를 들면 두가지방법 중 한가지에 의해 차단(컷오프)된다. 제1의 방법에서는 외부전압 또는 온칩 승압회로에 의해서 ψ_C는 V_CC보다 낮게 된다. 제2의 방법에서는 M_C1과 M_S1으로서, 인버터L에 사용되고 있는 것보다도 높은 임계전압을 갖는 트랜지스터를 사용한다. 제1의 방법은 임계전압이 다른 트랜지스터를 제작하기 위한 공정이 불필요하다는 이점이 있다. 한편, 제2의 방법은 외부전압을 수신하는 단자 또는 온칩 승압회로가 불필요하기 때문에 유리하다.

MOS 트랜지스터 M_C2와 M_S2는 콘덕턴스가 작은 MOS 트랜지스터이고, 각각 제1(a)도에 도시한 저항R_C와 R_S에 상당한다. 이들 트랜지스터는 그의 게이트에서 각각 V_SS와 V_CC에 접속되어 있으며 항상 온상태이다. 이들 트랜지스터를 오프로 할 필요가 없으므로 그의 임계전압이 낮아도 문제없다.

또, M_C2로서 N채널 MOS 트랜지스터, M_S2로서 P채널 MOS 트랜지스터를 사용할 수도 있다. M_C2의 N채널 MOS 트랜지스터를 예로 들면 자신의 게이트와 드레인에 접속된 단자가 단자V_CC에 접속되어 있고, 그의 소스가 단자V_CL에 접속되어 있는 다이오드 접속이라 불리우는 것에 의해 저항을 효과적으로 실현할 수 있다. N채널 MOS 트랜지스터의 임계전압과 채널폭을 제어하는 것에 의해 예를 들면 대기시에 N채널 MOS 트랜지스터의 임계전압에 의해 V_CC에서 강하되는 전압으로 전압V_CL을 설정할 수 있으므로 서브스레쉬홀드 전류를 큰 마진으로 감소할 수 있다.

다음에, 본 발명에 사용될 타이밍의 적용의 1예를 도시한다. 제5(a)도∼제5(c)도에 신호ψ_C와 ψ_S의 타이밍의 예를 도시한다.

제5도(a)도 및 제5(b)도에 본 발명이 메모리LSI에 적용되는 예를 도시한다. 메모리LSI는 외부로부터의 클럭신호인 칩인에이블신호(상보신호)가 저레벨일 때 동작상태이고, 칩인에이블신호가 고레벨일 때 대기상태로 된다. 제5(a)도의 경우는 내부신호ψ_C는의 하강과 동기해서 저레벨로 되고,의 상승을 약간 초과해서 고레벨로 된다. 내부신호 ψ_S는 그 반대이다. 그러므로, 도면에서 a의 시간대는 고속동작모드, b의 시간대는 저소비전력모드로 된다. 일반적으로, 다수의 메모리LSI를 사용하는 메모리장치에서는 동작상태에서의 LSI는 소수이고, 대다수의 LSI는 대기상태로 된다. 따라서, 대기상태에 있는 이들 LSI를 저소비전력으로 하면, 메모리유닛의 저소비전력화에 크게 기여한다. 또한,의 상승에서 저소비전력모드로 들어갈 때까지 지연을 마련하는 이유는 그 동안에 LSI의 내부회로가 리세트되기 때문이다.

제5(b)도에 저소비전력화를 더욱 도모하는 예에 대해서 도시한다. 여기에서는가 변환한 직후만이 고속동작모드로 되는 LSI의 동작시간대이다. 즉,가 저레벨로 된 직후에는 데이타의 리드/라이트가 실행되고,가 고레벨로 된 직후에는 내부회로가 리세트된다. 그러므로, 이들 LSI의 동작시간대는 본 발명에 따른 고속동작 모드로 되고, 그 밖의 LSI의 동작시간대는 본 발명에 따른 저소비전력모드로 된다. 또한, 어드레스신호가 변환했을 때에 고속동작모드로 들어가도록 해도 좋다.

제5(c)도는 본 발명을 마이크로 프로세서에 적용한 1예이다. 통상의 동작상태에서는 클럭CLK가 인가된다. 이 때 신호ψ_C는 저레벨이고, ψ_S는 고레벨이며 고속동작모드이다. 마이크로 프로세서가 대기상태 또는 데이타 유지상태로 되면, 클럭신호CLK가 정지하고 신호BU가 고레벨로 된다. 이것과 동기해서 ψ_C는 고레벨을 나타내고 ψ_S는 저레벨을 나타내며 저소비전력 모드로 된다. 이것에 의해, 마이크로 프로세서의 소비전력이 저감되므로, 전지 등의 소용량의 전원으로 장시간 동안 백업모드에서 마이크로 프로세서를 동작시킬 수 있다.

제6도는 제4도에 도시한 회로를 실현하기 위한 반도체구조를 갖는 장치의 1예이다. 도면에서, 폴리실리콘(130), (131), (132) 및 (133)은 각각 제4도에 도시한 M_C2, M_P, M_N및 M_S2의 게이트에 상당한다(M_C1과 M_S1은 여기에 표시되어 있지 않다).

주의해야 할 점은 M_C2와 M_P가 n+확산층(120)을 거쳐서 V_CC에 접속되어 있는 동일의 n웰(101)을 공유하는 점이다. M_N과 M_S2도 또한 상기와 마찬가지의 방식으로 V_SS에 접속되어 있는 P기판(100)을 공유하고 있다. 상기에서 알 수 있는 바와 같이, MOS 트랜지스터의 백게이트를 V_CC와 V_SS에 접속하는 것이 소스에 접속하는 경우에 비해 상술한 [1]의 효과가 얻어질 뿐만 아니라 레이아웃 면적의 점에서도 유리하다.

여기에 도시한 예에서는 p기판중에 n웰을 형성하고 있지만, 상기와는 반대로 n기판중에 p웰을 형성해도 좋다. 또는 ISSCC Digest of Technical Papers, pp248-249(1989. 2월)에 기재되어 있는 바와 같은 3중 웰구조를 채택해도 좋다.

[실시예 3]

제7도에 스위치와 저항을 실현하는 다른 방법을 도시한다. 본 실시예의 특징은 전류미러회로를 사용하고 있는 점에 있다. 즉, 동일한 임계전압을 갖는 MOS 트랜지스터 M_C2와 M_C3은 소위 전류미러회로를 형성하고, M_C2에는 전류원I_O에 비례하는 전류가 흐를 때 그의 임피던스는 크다. M_S2와 M_S3에 대해서도 마찬가지이다. 따라서, M_C2와 M_S2는 고저항을 갖는 것으로 간주할 수도 있다. 또한, 전류원I_O, M_C3및 M_S3으로 구성되는 회로CS를 여러개의 논리게이트에 의해 공유해도 좋다.

전류미러회로는 여기에 도시한 회로 이외에 다른 회로를 채택해도 좋다. 예를 들면, MOS 트랜지스터 대신에 바이폴라 트랜지스터를 사용해도 좋다.

이와 같이, 스위치와 저항의 실현방법은 여러가지의 변형이 있을 수 있다. 즉, 고속동작이 요구되는 시간대에는 대전류를 인가하고, 저소비전력이 요구되는 시간대에는 소전류를 인가하는 수단이면 좋다. 이하의 도면에서는 간단화를 위해 제1도에 도시한 바와 같이, 스위치와 저항으로 나타내는 것으로 한다.

[실시예 4]

인버터의 MOS 트랜지스터의 백게이트는 V_CC와 V_SS에 한정되지 않고 다른 전원에 접속해도 좋으며 그 전압을 가변으로 해도 좋다. 제8도에 그 예를 도시한다. 여기에서, M_P와 M_N의 백게이트를 각각 전원V_WW와 V_BB에 접속하고, 이들 백게이트 전압값을 동작시와 대기시에 따라 변경하고 있다. V_BB에 대해서는 고속동작이 요구되는 시간대에는 V_BB를 얕게 해서(또는 극단적인 경우에는 약간 정으로 해서) M_N의 V_T를 저하시켜 고속동작을 가능하게 한다. 저소비전력이 요구되는 시간대에는 V_BB를 깊게 하고, M_N의 V_T를 높게 하여 서브스레쉬 홀드 전류를 억제한다. 이것에 의해, 상술한 효과 [1]을 더욱 증대시킬 수 있다. 이상 V_BB에 대해서 기술했지만, V_WW도 전압의 극성이 반대로 되는 경우를 제외하고는 마찬가지로 적용할 수 있다. 또, 이러한 종류의 백게이트 전압발생회로는 예를 들면, ISSCC Digest of Technical Paper, pp. 254∼255(1985. 2)에 기재되어 있다.

제9도는 제8도에 도시한 회로를 실현하기 위한 장치구조의 1예이다. 여기에서는 상술한 3중 웰구조를 사용하고 있고, n웰(105)(P채널 MOS 트랜지스터의 백게이트)는 n+확산층(120)을 거쳐서 V_WW에 접속되어 있고, p웰(103)(n채널 MOS 트랜지스터의 백게이트)는 p+확산층(120)을 거쳐서 V_BB에 접속되어 있다.

이 3중 웰구조는 p채널과 n채널 트랜지스터 모두 회로마다 독립된 웰을 넣을 수 있으므로 모든 회로에 백게이트 전압을 설정할 수 있다는 이점이 있다. 예를들면, 1개의 LSI내에 동작상태에 있는 회로와 대기상태에 있는 회로가 혼재하는 경우, 전자의 백게이트전압을 얕게, 후자의 백게이트전압을 깊게 할 수 있다.

[실시예 5]

다음에, 인버터를 다단접속한 인버터열의 경우에 대해서 설명한다. 간단화를 위해 우선 2단의 경우에 대해서 원리를 설명한다.

제10(a)도는 CMOS 인버터 L₁및 L₂에 대한 회로도이다. 각 단의 각각의 인버터에 스위치S_Ci, S_Si와 저항R_Ci, R_Si(i=1,2)가 삽입되어 있다.

고속동작모드에서는 4개의 스위치를 모두 온으로 하고, V_CC및 V_SS를 직접 인버터L₁및 L₂에 인가한다. 인버터의 MOS 트랜지스터의 임계전압(V_T)를 낮게 설정하는 것에 의해 고속동작이 가능하다. 한편 저소비 전력모드에서는 4개의 스위치 모두를 오프로 하고 저항을 통해서 인버터에 전원을 공급한다. 서브스레쉬홀드 전류가 저항을 통해서 흐르는 것에 의한 전압강하에 의해, 전압V_CL1, V_CL2는 V_CC보다 저하하고 전압V_SL1, V_SL2는 V_SS보다 상승한다.

제1단의 인버터L₁에 대해서는 제1(a)도의 경우와 마찬가지의 방식으로 상술한 효과[1] 및 [2]의 기구에 의해서 서브스레쉬홀드 전류가 감소한다. 그러나, 제10(b)도에 도시한 바와 같이, L₁의 출력N₁의 논리전압스윙은 입력신호IN의 논리전압스윙보다 작다. 즉, IN이 저레벨(=V_SS)일 때에는 N₁의 전압레벨은 V_CL1을 나타내고, IN이 고레벨(=V_CC)일 때에는 N₁의 전압레벨은 V_SL1을 나타낸다. N₁이 제2단의 인버터L₂의 입력으로 되므로, L₂의 서브스레쉬홀드 전류저감을 위해서는 V_CC>V_CL1>V_CL2, V_SS<V_SL1<V_SL2로 되도록 저항값을 설정하는 것이 바람직하다. 이것에 의해, L₂에 대해서도 상기 효과[1] 및 [2]의 기구에 의해서 서브스레쉬홀드 전류가 감소한다. V_CL1=V_CL2, V_SL1=V_SL2일 때에는 효과[1]을 얻을 수 있지만, 효과[2]는 얻을 수 없다.

[실시예 6]

제11(a)도에 도시한 다단접속의 경우에도 상기 실시예를 적용할 수 있고, V_CC>V_CL1>V_CL2>……>V_CLk및 V_SS<V_SL1<V_SL2<……<V_SLk로 되도록 하는 것이 좋다. 그러나, 제11(b)도에 도시한 바와 같이, 1단마다 논리전압스윙이 작게 되므로, 레벨변환회로를 적절히 삽입해서 전압스윙을 회복시킨다. 본 실시예에서는 k단의 인버터 후에 레벨변환회로LC를 부가해서 출력신호OUT의 논리전압스윙이 입력신호IN과 동일하게 되도록 하고 있다. 이러한 종류의 레벨변환회로는 예를 들면, Symposium on VLSI Circuits, Digest of Technical Paper, pp. 82-83(1992. 6)에 기재되어 있다.

레벨변환회로LC는 고속동작시에는 불필요하다. 그 이유는 스위치가 모두 온상태로 되어 있으므로, V_CL1=V_CL2=…… =V_CLk=V_CC, V_SL1=V_SL2= ……=V_SLk=V_SS로서, 논리전압스윙이 감소하지 않기 때문이다. 따라서, 고속동작시에는 스위치S_LC를 온으로 전환해서 레벨변환회로를 바이패스시키는 것에 의해 지연을 회피할 수 있다.

제12(a)도에 다단접속 인버터열의 다른 예를 도시한다. 본 실시예에서는 스위치S_C, S_S와 저항R_C, R_S가 모든 인버터L₁∼L_k에 의해 공유되어 있고, 전압V_CL, V_SL은 L₁∼L_K에 공통이다. 그러므로, 제10(a)도를 참조해서 설명한 바와 같이, 상기 [1]의 기구에 의한 서브스레쉬홀드 전류저감 효과는 얻을 수 있지만, [2]에 의한 효과는 얻을 수 없다. 따라서, 서브스레쉬홀드 전류저감 효과는 상기 실시예보다 작아진다.

그러나, 반면 스위치와 저항의 레이아웃 면적을 절약할 수 있다는 이점이 있다. 또, 제12(b)도에 도시한 바와 같이, 입출력신호를 포함하는 모든 신호의 전압레벨이 동일하고, 상기 실시예와 같은 논리전압스윙의 감소가 적다는 특징이 있다. 그 때문에, 레벨변환회로는 불필요하고 또 NAND회로, NOR회로 등의 논리회로를 용이하게 제조할 수 있다는 이점이 있다.

[실시예 8]

다음에, 본 발명을 일반적인 조합논리회로에 적용하는 경우에 대해서 설명한다.

예를 들면, 제13도에 도시한 조합논리회로를 고려한다. 이것에 본 발명을 적용하기 위해서는 우선 논리게이트를 제13도에 도시한 바와 같이 그룹화한다. 본 예에서는 15개의 논리게이트L₁∼L₁₅가 3개의 그룹G₁, G₂및 G₃으로 나누어져 있다. 그룹화시에 있어서는 제i번째의 그룹에 포함되는 논리게이트의 출력신호가 제(i+1)번째 이후 그룹의 논리게이트에만 입력되도록 배치한다.

다음에, 제14도에 도시한 바와 같이 각 논리게이트 그룹과 전원 사이에 스위치와 저항을 삽입한다. 논리게이트의 출력신호의 논리전압스윙은 제11(b)도에 도시한 경우와 마찬가지로 1단마다 작게 되기 때문에, 제14도에 도시한 바와 같이 레벨변환회로군GC₁, GC₂를 삽입해서 전압스윙을 회복시킨다. 또, 도시하지는 않았지만 고속동작시에는 제11(a)도의 경우와 마찬가지로 레벨변환회로군GC₁, GC₂를 바이패스시켜도 좋다.

본 실시예의 특징중의 하나는 동일 그룹에 포함되는 논리게이트가 스위치와 저항을 공유하고 있다는 점이다. 제13도에 도시한 예에서 언급한 바와 같이, 그룹 G₁에 포함되어 있는 3개의 인버터는 스위치S_C1, S_S1과 저항R_C1, R_S1을 공유하고 있다.

본 실시예의 다른 특징은 레벨변환회로의 전후의 그룹에 의해 스위치와 저항을 공유하고 있다는 것이다. 즉, 그룹G₁과 G_k+1은 스위치S_C1, S_S1와 저항R_C1, R_S1을 공유하고 있고, 그룹G₂, G_k+2는 스위치S_C2, S_S2와 저항R_C2, R_S2를 공유하고 있으며, 그룹G_k, G_2k는 스위치S_Ck, S_Sk와 저항R_Ck, R_Sk를 각각 공유하고 있다.

상기한 바와 같이, 여러개의 논리게이트에서 스위치와 저항을 공유하는 것에 의해, LSI전체에 대한 스위치와 저항의 수를 저감하여 레이아웃 면적을 절약할 수 있다.

[실시예 9]

제15도에 본 발명의 다른 실시예를 도시한다. 제15도에 도시한 실시예가 지금까지의 실시예와 다른 점은 전압리미터(강압컨버터, 승압컨버터)VC_1,VC₂……VC_k및 VS₁, VS₂……VS_k를 사용하고 있다는 점이다.

저소비전력이 요구될 때에는 스위치T_C1∼T_Ck및 T_S1∼T_Sk를 도시한 측으로 전환하고 전압리미터에 의해서 논리게이트군으로 전원을 공급한다. 전압리미터 VC₁, VC₂…… VC_k는 전원전압V_CC측의 강압컨버터로서 동작하고, V_CC보다 낮은 거의 안정화된 내부전압V_CL1, V_CL2……V_CLk를 각각 발생한다. 한편, VS₁, VS₂……V_Sk는 접지V_SS측의 승압컨버터로서 동작하고, V_SS보다 높은 거의 안정화된 내부전압V_SL1, V_SL2……‥V_SLk를 각각 발생한다. 발생하는 전압은 상술한 실시예와 마찬가지로 V_CC>V_CL1>V_CL2>……>V_CLk, 및 V_SS<V_SL1<V_SL2<……<V_SLk로 하는 것이 좋다. 또, 이러한 종류의 전압리미터에 대해서는 일본국 특허공개공보 평성2-246516호에 기재되어 있다.

상기와는 반대로, 고속동작이 요구될 때에는 스위치를 도시되어 있는 것과는 반대측으로 전환해서 V_CC, V_SS를 직접 논리게이트군에 인가하므로, 고속동작을 가능하게 한다. 또, 이 때는 전압리미터가 불필요하게 되므로 그 동작을 정지시켜도 좋다.

[실시예 10, 11]

지금까지의 실시예에는 인버터열이나 조합논리회로 등의 피드백이 없는 회로가 사용되었지만, 본 발명은 피드백이 있는 회로에도 적용할 수 있다. 1예로서 제16(a)도에 도시한 2개의 NAND게이트를 조합시켜 얻은 래치회로의 경우에 대해서 설명한다.

제16(b)도에 회로도를 도시한다. 2개의 NAND게이트L₁, L₂와 전원V_CC및 접지V_SS사이에 각각 스위치S_C1, S_S1, S_C2, S_S2및 저항R_C1, R_S1, R_C2, R_S2가 삽입되어 있다. V_CL1, V_CL2는 V_CC보다 저하하고, V_SL1, V_SL2가 V_SS보다 상승하며 상기한 효과[1]에 의해서 서브스레쉬홀드 전류는 저감된다.

제17도는 서브스레쉬홀드 전류를 더욱 저감시키기 위해, 정보의 래치에 사용되는 4개의 MOS 트랜지스터M_P12, M_P22, M_N12및 M_N22의 임계전압V_T를 다른 MOS 트랜지스터M_P11, M_P21, M_N11및 M_N21의 임계전압보다 높게 한(보다 증가된) 예이다. 입력신호가 인가되는 다른 MOS 트랜지스터M_P11, M_P21, M_N11및 M_N21의 임계전압V_T는 그대로(낮은 상태)이므로 고속동작이 가능하다. 이 경우, V_SS측의 스위치와 저항은 고임계전압의 V_SS측 트랜지스터M_N12및 M_N22에 의해서 전류를 억제할 수 있기 때문에 불필요하다.

[실시예 12, 13]

지금까지의 실시예는 입력신호가 저레벨이더라도 고레벨이더라도 서브스레쉬홀드 전류를 저감할 수 있는 것이었다. 그러나, 실제의 LSI에서는 서브스레쉬홀드 전류 저감이 필요한 시간대 예를 들면 대기상태에 있어서의 특정 신호의 레벨은 미리 알 수 있는 경우가 많다. 이와 같은 경우에는 더욱 간단한 회로에 의해 서브스레쉬홀드 전류를 저감할 수 있는 것이다.

제18도는 대기상태에 있어서의 입력신호IN이 저레벨“L”인 것으로 판단되는 경우의 인버터열의 회로예이다. IN이 저레벨이므로 노드N₁, N₃, N₅……는 고레벨을 나타내고, N₂, N₄, N₆……은 저레벨을 나타낸다. 그러므로, P채널 MOS 트랜지스터 중 M_P2, M_P4……는 오프상태이고, N채널 MOS 트랜지스터중 M_N1, M_N3……은 오프상태이다. 서브스레쉬홀드 전류가 오프상태의 트랜지스터에 흐르므로, 스위치와 저항을 이들 오프상태의 트랜지스터의 소스에 삽입하면 충분하다.

또, 제19도에 도시한 바와 같이, 스위치와 저항을 여러개의 인버터에 의해 공유해도 문제로 되지 않는다.

이들의 실시예는 입력신호의 레벨을 알지 않으면 안된다고 하는 제약을 받지만, 간단한 회로로 서브스레쉬홀드 전류를 저감할 수 있다는 이점이 있다. 제18도 및 제19도를 제11(a)도와 비교해 보면 명확한 바와 같이, 스위치와 저항의 수가 작아지고 레벨변환회로가 불필요하게 된다.

[실시예 14, 15]

인버터 뿐만 아니라 NAND게이트 및 NOR 등의 논리게이트에서도 대기상태에 있어서의 입력신호의 레벨을 알고 있는 경우, 더욱 간단한 회로에 의해 서브스레쉬홀드 전류를 저감할 수 있다.

제20도는 2입력 NAND 게이트의 예이고, 제21도는 2입력 NOR 게이트의 예이다. 입력신호IN₁, IN₂모두가 저레벨이거나 또는 모두 고레벨인 경우에는 이들 게이트는 실질적으로 인버터와 등가이다. 따라서, 제18도 및 제19도에 도시된 방법을 적용할 수 있다. 문제는 도면에 도시된 바와 같이, 한쪽의 입력이 저레벨“L”이고 다른쪽의 입력이 고레벨“H”인 경우이다.

제20도에 도시한 NAND게이트의 경우에는 P채널 MOS 트랜지스터 M_P12와 N채널 MOS 트랜지스터 M_N11이 오프상태이다. 그러나, 출력OUT는 고레벨이므로, 서브스레쉬홀드 전류가 흐르는 것은 M_N11이다. 따라서, V_SS측에 스위치와 저항을 삽입하면 좋다. 반대로, 제21도의 NOR게이트의 경우에는 서브스레쉬홀드 전류가 흐르는 것은 P채널 MOS 트랜지스터 M_P14이다. 따라서, V_CC측에 스위치와 저항을 삽입하면 좋다.

제20도 및 제21도는 본 발명을 2입력 논리게이트에 적용한 예이지만, 3입력 이상의 논리게이트에 마찬가지의 방식으로 본 발명을 적용할 수도 있다. 또, 스위치와 저항을 다른 논리게이트와 공유해도 좋은 것은 물론이다.

[실시예 16]

제22도는 클럭드(clocked) 인버터에 있어서 대기상태에서 클럭CLK₁은 저레벨이고, CLK₂는 고레벨로 알고 있는 경우의 회로예이다. 이 경우에는 MOS 트랜지스터M_P16및 M_N16이 모두 오프상태이므로 출력OUT는 고임피던스를 나타내고, 그의 전압레벨은 OUT에 접속되어 있는 다른 회로(도시하지 않음)에 의해서 결정된다. 전압레벨에 의해서 MOS 트랜지스터M_P16, M_N16중의 어느 하나에 서브스레쉬홀드 전류가 흐르는지가 결정되기 때문에, 이 경우에는 스위치와 저항을 V_CC측 및 V_SS측의 양측에 삽입하면 좋다.

[실시예 17]

일반적인 조합논리회로의 경우에도 입력신호의 레벨이 미리 결정되어 있는 경우에는 더욱 간단한 회로에 의해 서브스레쉬홀드 전류를 저감할 수 있다. 제13도에 도시한 조합논리회로를 예로 들어 설명한다.

제23도는 이 회로의 입력IN₁∼IN₆이 모두 저레벨인 경우의 회로구성예이다. 인버터L₁∼L₃, L₅, L₆에 대해서는 제18도 및 제19도와 마찬가지로, L₁∼L₃의 V_SS측과 L₅, L₆의 V_CC측에 스위치와 저항을 삽입한다. NOR게이트L₇은 입력신호가 모두 저레벨이기 때문에 실질적으로 인버터와 등가이다. 따라서, V_SS측에 스위치와 저항을 삽입하면 좋다. NOR게이트 L₄는 입력신호의 한쪽이 저레벨이고, 다른쪽이 고레벨이기 때문에 제21도와 마찬가지로 V_CC측에 스위치와 저항을 삽입한다. 회로그룹G내의 8개의 NAND게이트중, NAND게이트L₁₂만이 3개의 입력신호가 모두 고레벨이고 인버터와 등가이다. 그러므로, 전압V_CC측에 MC로 나타낸 스위치와 저항을 삽입한다. 다른 NAND게이트에 대해서는 입력신호가 저레벨의 것과 고레벨의 것이 혼재하고 있으므로, 제20도에 도시한 바와 같이 전압V_SS측에 MS로 나타낸 스위치와 저항을 삽입하면 좋다.

상기 설명에서 명확한 바와 같이, 출력이 고레벨인 논리게이트에 대해서는 V_SS측에, 출력이 저레벨인 논리게이트에 대해서는 V_CC측에 스위치와 저항을 삽입하면 좋다. 이들 스위치와 저항을 여러개의 논리게이트에 의해 공유하는 것에 의해 레이아웃 면적을 절약할 수 있다.

제24도는 메모리 예를 들면 다이나믹 랜덤 액세스 메모리(DRAM)의 디코더회로와 워드 드라이버회로를 포함하는 레이아웃 구성의 1예를 도시한 도면이다. 그룹G1(디코더회로)와 그룹G21∼G24(워드 드라이버회로)는 제23도의 그룹G와 동일한 회로그룹이다. 회로그룹G1과 전압V_CC측의 전원 또는 전압V_CC1사이에는 메모리셀MC1을 삽입하고, 회로그룹G21∼G24와 전압V_CC측의 전원 또는 전압V_CC2사이에는 메모리셀MC2를 삽입한다. 메모리셀MC1 및 MC2는 p-MOS 트랜지스터로 구성하고, p-MOS 트랜지스터의 온저항과 오프저항에 의해 제23도의 MC로 나타낸 스위치와 저항을 실현한다. 특히, 온저항은 제23도에서 스위치가 온될 때의 저항이고, 오프저항은 제23도에서 스위치가 오프될 때의 저항R_C이다. 한편, MA는 메모리셀MC를 2차원적으로 배열한 메모리셀 어레이이다. 워드 드라이버회로의 출력W1과 W2중의 하나인 W1이 선택되면, 데이타선쌍인 DT 및 DB에 메모리셀의 신호가 리드되고, 센스앰프SA1 및 SA2에 의해 증폭된다. 이러한 구성은 DRAM에서는 반복되고, 제24도의 레이아웃에 있어서의 메모리어레이MA의 가로길이는 G1 및 G21∼G24의 길이와 대략 동일하다. 이 때, 메모리셀MC1, MC2는 다수의 그룹G1 및 G21∼G24에 의해 공유되고, 제24도에 도시한 바와 같이 센스앰프 영역 아래의 영역에 배치된다. 이와 같이 배치하는 것에 의해 레이아웃 면적을 절약할 수 있다.

[실시예 18]

피드백이 있는 회로에 대해서도 신호의 레벨을 미리 알고 있는 경우에는 더욱 간단한 회로에 의해 서브스레쉬홀드 전류를 저감할 수 있다. 제25도는 본 발명을 제16(a)도에 도시한 래치회로에 적용한 1예이다.

이러한 종류의 래치회로는 대기상태에 있어서는 보통 입력신호IN₁, IN₂가 모두 고레벨이고, 출력신호OUT₁, OUT₂중의 한쪽이 저레벨이고 다른쪽이 고레벨로 되므로 1비트의 정보를 유지하고 있다. 제25도는 OUT₁이 저레벨, OUT₂가 고레벨로 판별되는 경우의 회로구성예이다. NAND게이트 L₁은 그의 2개의 입력신호가 모두 고레벨이므로 인버터와 등가이고, 제18도 및 제19도와 마찬가지로 V_CC측에 스위치와 저항을 삽입한다. NAND게이트 L₂의 입력신호의 한쪽이 저레벨이고, 다른쪽이 고레벨이기 때문에 제20도와 마찬가지로 V_SS측에 스위치와 저항을 삽입하면 충분하다. 이들의 스위치와 저항은 다른 논리게이트와 공유해도 좋은 것은 물론이다.

[실시예 19]

제26도는 본 발명을 메모리LSI 등에서 주지인 데이타 출력버퍼에 적용한 예이다. 대기상태에 있어서는 출력 인에이블신호OE는 저레벨이고, NAND게이트 L₂₁및 L₂₂의 출력은 고레벨이며, 인버터L₂₃의 출력은 저레벨이다. 따라서, 출력단L₂₄를 구성하는 2개의 MOS 트랜지스터 M_P20및 M_N20은 모두 오프상태이고, 출력DOUT는 고임피던스이다.

논리게이트L₂₁∼L₂₃에 대해서는 제23도를 참조하여 설명한 방침에 따라서, V_SS측 또는 V_CC측에 스위치와 저항을 삽입하면 좋다. 출력단L₂₄에 대해서는 제22도에 도시한 바와 같이, 클럭드 인버터의 경우와 마찬가지의 방식으로 스위치와 저항을 V_CC측 및 V_SS측의 양쪽에 삽입하면 좋다.

[실시예 20]

제27도는 본 발명을 메모리LSI 등에서 주지인 데이타 입력버퍼에 적용한 예이다. 제27도에 있어서, SB는 대기상태에서 고레벨을 나타내는 신호이다. 인버터 L₃₁및 L₃₂의 출력은 제4도 및 제7도에 도시한 바와 같이, 각각 ψ_S, ψ_C로서 스위치의 제어에 사용할 수 있다. L₃₃은 NAND게이트로서 ψ_S와 데이타 입력신호 D_IN을 수신한다. 대기상태에서 ψ_S는 저레벨이므로, L₃₃의 출력은 D_IN과 상관없이 고레벨로 된다. 따라서, 인버터L₃₄의 출력d_IN은 저레벨을 나타낸다. 한편, 동작상태일 때에는 SB가 저레벨이므로 출력d_IN은 입력D_IN을 따른다.

NAND게이트 L₃₃과 인버터 L₃₄에 대해서는 각각 V_SS측 및 V_CC측에 스위치와 저항을 삽입하는 것에 의해서 서브스레쉬홀드 전류를 저감할 수 있다. 인버터 L₃₁및 L₃₂에 이와 같은 기술을 적용할 수는 없지만, MOS 트랜지스터의 임계전압을 높게 하는 것에 의해 서브스레쉬홀드 전류를 저감할 수 있다. 대기상태와 동작상태의 전환에 대한 대부분의 경우에 있어서 고속성이 요구되지 않으므로, 임계전압이 높은 MOS 트랜지스터를 사용해도 문제없다.

데이타 입력버퍼에 대해서 상술하였지만, 어드레스 신호 및 다른 신호에 대한 입력버퍼에도 마찬가지로 적용할 수 있다.

제18도∼제26도에 도시한 실시예는 간단한 회로에 의해 서브스레쉬홀드 전류를 저감할 수 있다는 이점이 있는 반면, 이들 실시예는 서브스레쉬홀드 전류 저감이 필요한 시간대, 예를 들면 대기상태에 있어서의 신호레벨을 알고 있지 않으면 적용할 수 없다는 제약이 있다. 따라서, 레벨을 판별하기 위해서 LSI내에 가능한한 많은 노드의 레벨을 확정하는 것이 바람직하다. 상기의 수단으로서 제27도에 도시한 입력버퍼 등의 회로를 사용하여 신호d_IN의 레벨을 저레벨로 확정시킬 수 있다. 레벨을 결정하는 다른 방법으로서, 대기상태일 때 데이타 입력단자D_IN을 저레벨(또는 고레벨)로 되도록 규정하는 방법도 있다.

이상, 데이타 입력버퍼에 대해서 설명했지만, 어드레스신호 등의 입력신호에서도 마찬가지이다.

제18도∼제27도에 도시한 실시예는 메모리LSI에 적용하는 것에 적합하다. 메모리LSI에서는 대기상태일 때에 고레벨인지 저레벨인지를 알 수 있는 노드가 비교적 많고, 또 제27도에 도시한 입력버퍼를 사용하는 것에 의해서 대부분의 노드의 레벨을 확정시킬 수 있기 때문이다.

제26도 및 제27도의 참고예는 LSI칩의 외부단자에 대한 입출력회로 이외에도 예를 들면 마이크로 프로세서의 내부버스에 대한 드라이버/리시버로서도 사용할 수 있다.

마이크로 프로세서 등의 랜덤 논리LSI에 있어서 리세트기능을 갖는 플립플롭등의 논리를 부가하거나 또는 내부 레지스터의 출력을 확정시키는 것에 의해, 문제로 되는 노드의 전압을 강제적으로 확정시키는 것이 효과적이다. 제41도는 출력을 확정시킬 수 있는 래치의 구성예이다. 이 회로는 일반적인 래치의 인버터를 NAND회로로 교체하는 것에 의해 간단하게 된다. 제42도에 도시한 바와 같이, 신호ψ_S가 고레벨일 때 래치는 통상의 레벨로서 동작하고 신호ψ_S가 저레벨(또는 슬립모드)일 때 출력신호Q의 레벨은 고레벨로 확정된다. 여기에서, 슬립모드는 전류방열을 저감시키도록 전체LSI 또는 회로블럭유닛의 동작을 차단하기 위한 것이다. 또한, 신호ψ_t가 저레벨이고 신호ψ_b가 고레벨이면 래치의 서브스레쉬홀드 전류 그 자체를 슬립모드에서 저감할 수 있다. 이와 같은 래치를 사용하면, 신호ψ_S가 저레벨을 취하기 때문에 노드N₄₁을 강제적으로 고레벨로 설정하여 슬립모드의 레지스터에서 데이타를 소거한다. 그러나, 이러한 소거는 슬립모드 후 리세트상태를 다시 오픈하도록 CPU에서 필요한 데이타가 메인메모리에 저장되는 경우, 즉 소정의 시간동안 입력을 수신하지 않으면 노트북 퍼스널 컴퓨터가 대기상태로 유지되는 재개(resume)기능인 경우에 사용해도 문제를 발생시키지 않는다. 제43도는 출력을 강제적으로 확정시킬 수 있는 래치의 다른 실시예를 도시한 도면이다. 제44도에 도시한 바와 같이, 이 회로는 신호ψ_S가 고레벨일 때 통상래치로서 동작하고, 신호ψ_S가 저레벨일 때 출력신호Q의 레벨을 고레벨로 확정한다. 이 래치는 신호ψ_S가 저레벨을 취해더라도 노드N₄₁은 영향을 받지 않으므로 슬립모드에서도 데이타를 유지할 수 있다. 이 동작은 슬립모드가 해방된 후 슬립모드 이전의 상태에서 재개되고, CPU가 그의 타스크를 실행하는 동안에도 슬립모드를 확정할 수 있다. 따라서, 이 실시예는 슬립모드에서 비교적 단시간 후에 재개되는 동작인 경우에 유효하다.

[실시예 21]

지금까지는 본 발명을 CMOS회로에 적용한 예에 대해서 설명했지만, 본 발명은 단일 극성의 MOS 트랜지스터로 구성된 회로에도 적용할 수 있다. 제28도에 N채널 MOS 트랜지스터만으로 구성된 회로의 예를 도시한다. 도면에 있어서, PC는 프리차지신호, IN₁, IN₂는 입력신호이다.

대기시 즉 프리차지상태에서는 PC가 고레벨이고, IN₁과 IN₂는 저레벨이며, 출력OUT는 고레벨(=V_CC-V_T)로 프리차지되어 있다. 동작시에는 PC가 저레벨로 된 후, IN₁과 IN₂는 고레벨로 되거나 또는 저레벨에 머문다. IN₁및 IN₂중의 적어도 하나가 고레벨로 되면 OUT는 저레벨로 된다. IN₁및 IN₂모두가 저레벨에 머물 때 OUT는 고레벨 그대로 남는다. 즉, 이 회로는 IN₁과 IN₂의 NOR을 출력한다.

이 회로에서는 V_SS측의 M_N41, M_N42는 대기시에 오프상태로 되어 있는 트랜지스터로서, 이들의 트랜지스터에 서브스레쉬홀드 전류가 흐른다. 따라서, 이 회로에 본 발명을 적용하기 위해서는 도면에 도시한 바와 같이 V_SS측에 스위치와 저항을 삽입하면 좋다. V_CC측에는 불필요하다.

또한, 랜덤 논리 LSI 등의 복잡한 동작용 LSI에 있어서, 예를 들면 대기상태시 칩의 각각의 노드의 논리(또는 전압)상태는 설계자동화방법(DA)에 의해 결정되며, 상술한 스위치와 저항을 삽입하는 위치는 DA에 의해 자동적으로 결정된다.

상술한 바와 같이, 본 발명은 MOS 트랜지스터 회로 및 이것으로 구성된 반도체 집적회로의 저소비전력을 달성하는데 매우 효과적이다. 반도체 집적회로의 저소비전력에 대한 요구가 절실하고, 저전력 백업모드를 갖는 마이크로 프로세서 시스템이 최근 예를 들면 “issue of Nikkei Electronics, pp. 106-111(1991년 9월 2일)”에 기재되어 있다. 백업모드에 있어서, 클럭이 정지되고 그의 불필요한 부분으로의 전력공급이 일시 정지되므로, 소비전력을 저감할 수 있다. 그러나, 서브스레쉬홀드 전류의 저감에 대해서는 고려되어 있지 않다. 이들 프로세서 시스템은 3.3V∼5V에서 동작하고, 서브스레쉬홀드 전류가 너무 낮아 어떠한 문제를 발생시키지 않도록 충분히 높은 임계전압을 갖는 트랜지스터를 사용할 수 있다. 그러나, 임계전압이 강하되도록 동작전압을 2V 또는 1.5V로 낮게 하면, CMOS회로를 사용하는 종래기술에 의해서는 더 이상 과잉의 서브스레쉬홀드 전류를 저감시킬 수 없다. 본 발명을 예를 들면 백업모드에서도 전력이 공급되는 재개회로에 적용하는 경우, 소비전력을 더욱 저감할 수 있다.

[실시예 22]

상기한 예에서는 단수의 증가와 함께 논리전압스윙이 저하하고, 입력신호의 전압레벨을 알 수 없는 경우에는 다소 복잡한 설계가 필요하다는 문제가 있다. 제29도는 이들 문제를 해결하기 위한 회로로서, 논리출력이 확정될 때까지의 소요시간대는 지금까지 설명한 바와 같이 스위치를 온으로 해서 통상의 고속동작을 실행한다. 그 밖의 시간대에서는 스위치를 오프로 하는 것에 의해서 논리회로의 서브스레쉬홀드 전류경로를 차단한다. 그러나 스위치가 오프로 되면 전원전압의 공급로가 차단되므로 논리회로의 출력은 플로팅되고 논리출력은 더 이상 확정되지 않는다.

따라서, 그의 출력에 전압레벨을 유지하는 일종의 래치회로(레벨홀드회로)를 마련하고 있는 것이 특징이다. 레벨홀드회로에 임계전압이 높은 트랜지스터 등을 사용하면, 레벨홀드회로의 서브스레쉬홀드 전류는 무시할 수 있을 만큼 작게 되므로 전체로서 서브스레쉬홀드 전류를 작게 할 수 있다. 지연시간은 레벨홀드회로에 의해 영향을 받지 않고, 논리회로에 의해 결정된다. 논리회로에 구동능력이 큰 고속의 회로를 사용해도 대기상태에서는 논리회로를 통해서 전류가 흐르지 않으므로 소비전류는 레벨홀드회로를 통해서 흐르는 전류뿐이다. 레벨홀드회로는 출력을 유지할 뿐이므로 구동능력이 작아도 좋아 소비전류를 저감할 수 있다. 스위치를 오프로 해도 레벨홀드회로에 의해 논리회로의 출력이 유지되므로, 출력이 반전될 염려는 없어 동작은 안정하게 된다. 따라서, 저소비전력 및 고속으로 안정동작을 실행하는 반도체장치를 실현할 수 있다. 본 실시예에 따르면, 전압레벨이 항상 레벨홀드회로에 의해 일정한 값으로 보증되므로, 논리단수의 증가와 함께 논리전압스윙이 저하하는 일은 없다. 또, 본 발명은 논리입력과 관계없이 효과적이다.

제29도를 사용해서 본 실시예를 또 설명한다. 논리회로LC는 스위치SWH 및 SWL을 거쳐서 고전위의 전원선VHH 및 저전위의 전원선VLL에 접속된다. 여기에서, VHH, VLL은 지금까지 설명한 V_CC, V_SS에 각각 대응시킬 수도 있다. 논리회로LC의 출력단자OUT에는 레벨홀드회로LH가 접속된다. 스위치SWH와 SWL은 제어펄스CK에 의해 제어되고, 동시에 온 및 오프로 된다. 논리회로LC는 인버터, NAND회로, NOR회로 등의 논리게이트나 플립플롭회로 또는 그들 여러개의 조합으로 구성된다. 레벨홀드회로LH는 정귀환회로에 의해 구성할 수 있다.

논리회로LC의 동작은 스위치SWH 및 SWL을 온으로 해서 실행한다. 논리회로LC의 입력IN을 따라 출력OUT를 결정한 후, 스위치SWH 및 SWL을 오프로하고 논리회로LC를 거쳐서 VHH에서 V_SS로의 전류경로를 차단하고 논리회로LC의 출력을 레벨홀드회로LH에 의해 유지한다.

회로의 지연시간은 레벨홀드회로LH의 영향을 받지 않고 논리회로LC에 의해 결정된다. 논리회로LC에 구동능력이 큰 회로를 사용해서 지연시간이 짧은 고속동작을 실행할 수 있다. 예를 들면, 대기상태에서는 논리회로LC를 통해서 전류가 흐르지 않으므로 소비전류는 레벨홀드회로LH를 통해서 흐르는 전류뿐이다. 레벨홀드회로LH는 구동능력이 작아도 좋으므로 소비전류를 작게 할 수 있다. 또한, 레벨홀드회로LH에 의해 논리회로LC의 출력OUT가 유지되므로, 오동작의 염려가 없다. 그러므로, 저소비전력 및 고속으로 안정동작을 실행하는 회로를 실현할 수 있다.

[실시예 23]

제30에 본 발명을 CMOS 인버터에 적용하는 실시예를 도시한다. NMOS 트랜지스터 MN1 및 PMOS 트랜지스터 MP1은 각각 제29도에 도시된 스위치SWL 및 SWH로서 동작한다. 스위치를 오프로 했을 때의 누설전류를 저감하기 위해 트랜지스터MN1, MP1의 임계전압을 충분히 크게 한다. 온상태의 저항이 크게 되지 않도록 채널폭/채널길이를 결정한다. NMOS 트랜지스터 MN1의 게이트에는 제어펄스CK가 입력되고, PMOS 트랜지스터 MP1의 게이트에는 제어펄스CKB가 입력된다. CKB는 CK의 상보신호이다. NMOS 트랜지스터 MN2와 PMOS 트랜지스터 MP2로 구성되는 CMOS 인버터 INV를 MN1, MP1에 접속한다. 저전압 동작에서 구동능력을 크게 하기 위해, 트랜지스터MN2, MP2의 임계전압을 작게 한다. 인버터INV의 출력단자OUT에는 NMOS 트랜지스터 MN3, MN4와 PMOS 트랜지스터 MP3, MP4로 구성되는 레벨홀드회로LH가 접속된다. 출력을 유지하고 있는 동안의 관통전류를 작게 하기 위해 트랜지스터MN3, MN4, MP3, MP4의 임계전압을 충분히 크게 하고, 그의 채널폭/채널길이를 충분히 작게 한다. 전원전압과 임계전압의 수치예를 설명한다. VLL을 접지전위0V로 설정하고, VHH를 외부전원전압1V로 설정한다. NMOS 트랜지스터의 임계전압은 MN2를 0.2V로, MN1, MN3 및 MN4를 0.4V로 설정한다. PMOS 트랜지스터의 임계전압은 MP2를 -0.2V로, MP1, MP3, MP4는 -0.4V로 설정한다.

제31도에 도시한 타이밍도를 사용해서 동작을 설명한다. 우선, 제어펄스CK를 VHH로 상승시키고, CKB를 VLL로 하강시키고, 트랜지스터MN1I, MP1을 온으로 하여 인버터INV를 VHH, VLL에 접속한다. 입력신호IN이 VLL에서 VHH로 상승될 때, MP2는 오프로 되고 MN2는 온으로 되며, 출력OUT는 VHH에서 VLL로 방전된다. 트랜지스터MN2는 포화영역에서 통전을 개시하고, MN2에 흐르는 전류값은 게이트(입력단자IN)-소스(노드NL)간 전압으로 결정된다. 트랜지스터MN1이 노드NL과 VLL 사이에 마련되어 있으므로, MN1의 온상태의 저항과 MN2에 흐르는 전류에 의해 노드NL의 전위가 일시적으로 상승한다. 그러나, MN1의 게이트는 VHH로 되어 있으므로, 임계전압이 높게 되어도 온상태의 저항이 충분히 작게 되도록 설계할 수 있으므로, 지연시간에 대한 영향을 작게 할 수 있다. 또, 출력OUT가 VLL로 반전될 때, 레벨홀드회로LH는 출력OUT를 VHH에 유지하도록 MN4는 오프상태로 되고 MP4는 온으로 된다. 따라서, MN2가 온으로 되므로 VHH에서 MP4, MN2를 통해서 VLL에 전류가 흐르지만, MN2에 비해 MP4의 구동능력을 작게 설계하는 것에 의해 지연시간이나 소비전류에 대한 영향은 작게 된다. 출력OUT가 하강할 때, MN3은 오프로 되고, MP3은 온으로 되고 레벨홀드회로 내의 노드NLH는 VLL에서 VHH로 반전되고, MN4는 온으로 되고 MP4는 오프로 되고, 레벨홀드회로LH는 출력OUT를 VLL에 유지하도록 동작하므로, 전류는 흐르지 않게 된다. MP2는 게이트 및 소스가 모두 VHH에 있으므로 오프상태이지만, 임계전압이 작기 때문에 누설전류가 크고 전류가 인버터INV를 통해서 흐른다. 그 후, 제어펄스CK를 VLL로 하강시키고, CKB를 VHH로 상승시키고, 트랜지스터 MN1, MP1을 오프로 하여 인버터INV를 VHH 및 VLL에서 분리시킨다. 이 때, MN1 및 MP1은 게이트 및 소스가 등전위이고 임계전압이 높기 때문에 완전히 오프로 된다. 레벨홀드회로LH의 정귀환에 의해 출력OUT는 VHH로 유지된다. NMOS 트랜지스터 MN2가 온상태이므로 노드NL은 VLL로 유지된다. 한편, 노드NH에서 출력단자OUT로의 PMOS 트랜지스터 MP2의 누설전류로 인해 노드NH의 전압은 저하하기 시작한다. 그 때, 게이트전위보다 소스전위가 하강하여 MP2는 완전히 오프로 된다. 따라서, 대기상태에서 인버터INV의 전류는 흐르지 않는다. 또한, 입력신호IN이 변화하기 전에 제어펄스CK를 VHH로 상승시키고, CKB를 VLL로 하강시키고, 트랜지스터MN1, MP1을 온으로 하여 노드NH를 VHH로 한다. 입력IN이 VHH에서 VLL로 반전하므로 출력OUT는 VLL에서 VHH로 반전한다.

인버터INV와 레벨홀드회로LH를 통해서 전류가 흐르는 기간이 짧게 되도록, 레벨홀드회로LH가 출력OUT에 신속하게 추종하는 것이 바람직하다. 따러서, 인버터INV와 레벨홀드회로LH를 서로 근접 배치하여 배선지연을 작게 한다.

본 실시예에서 명확한 바와 같이, 스위치로서 사용하는 MOS 트랜지스터의 임계전압을 서브스레쉬홀드 전류를 작게 하기 위해 필요로 되는 0.4V정도 이상으로 하면, 대기상태의 전류흐름을 증가시키지 않고 논리회로 중의 MOS 트랜지스터의 임계전압을 작게 할 수 있다. 동작전압을 1V이하로 저하시켜도 MOS 트랜지스터의 임계전압을 0.25V이하로 설정하여 구동능력을 보증할 수 있다. 따라서, 저전압화에 의한 저소비전력화를 실현할 수 있다. 또, 종래의 미세법에 따라 소자를 미세화하여 성능향상을 실현할 수 있다. 또한, 스위치와 레벨홀드회로를 마련하는 것 이외에는 종래의 CMOS 논리회로와 동일한 구성이므로 종래와 동일한 설계방법을 사용할 수 있다.

[실시예 24]

제32도에 본 발명을 CMOS 인버터열에 적용한 실시예를 도시한다. 제30도에 도시한 1단의 인버터에 마련된 레벨홀드회로와 2개의 스위치를 다단접속하여 인버터열을 실현할 수 있다. 또한, 본 실시예에 의해 스위치 및 레벨홀드회로를 여러개의 인버터로 공유해서 소자수 및 면적을 작게 할 수 있다. 여기에서는 4단의 인버터열의 경우를 예로 하였지만, 다른 단수의 경우에도 마찬가지로 구성된다. 4개의 인버터IVN1, INV2, INV3, INV4가 직접 접속된다. 최종단의 인버터 INV4의 출력단자OUT에 레벨홀드회로LH가 접속된다. 각 인버터는 제30도에 도시한 INV와 마찬가지로 1개의 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된다. 각 인버터의 트랜지스터 사이즈는 서로 동일하거나 또는 달라도 좋다. 종속 드라이버로서 자주 사용되도록, 채널길이를 동일하게 유지하면서 일정 단 사이에서 채널폭을 INV1, INV2, INV3 및 INV4의 순으로 크게 할 수도 있다. 각 인버터의 PMOS 트랜지스터의 소스는 노드NH에 접속되고, NMOS 트랜지스터의 소스는 노드NL에 접속된다. 노드NL과 저레벨의 전원VLL 사이에 스위치SWL이 마련되어 있고, 노드NH와 고레벨의 전원VHH 사이에 스위치SWH가 마련되어 있다. 스위치SWL과 SWH는 제어펄스CK에 의해 제어되고, 동시에 온 및 오프한다. 제30도에 도시한 바와 같이, 스위치SWL은 MMOS 트랜지스터로 실현되고, 스위치SWH는 CK의 상보신호를 게이트에 입력한 PMOS 트랜지스터로 실현된다.

인버터열의 동작은 스위치SWL, SWH를 온으로 해서 실행한다. 예를 들면, 입력IN이 저레벨VLL에서 고레벨VHH로 반전하면 인버터 INV1에 의해 노드N1은 VHH에서 VLL로 반전하고, 인버터 INV2에 의해 노드N2는 VLL에서 VHH로 반전하고, INV3에 의해 노드N3은 VHH에서 VLL로 반전하고, INV4에 의해 출력단자OUT는 VLL에서 VHH로 반전한다. OUT가 VHH이면, 레벨홀드회로LH는 OUT를 VHH로 확보하도록 동작한다. 대기상태에서는 스위치SWL, SWH를 오프로 하는 것에 의해, 인버터를 거쳐서 VHH에서 VLL로의 전류경로를 차단한다.

본 실시예와 마찬가지로 인버터열을 통합해서 하나의 논리회로로서 취급하는 것에 의해, 그의 출력단자에만 레벨홀드회로를 마련하면 좋다. 또, 스위치SWL, SWH를 여러개의 인버터에 의해 공유할 수 있다. 스위치SWL, SWH의 사이즈는 인가된 피크전류의 크기로 결정된다. 여러개의 인버터에 흐르는 전류합의 피크는 각 인버터의 피크전류의 합보다 작게 된다. 예를 들면, 단 사이의 비를 3으로 하여 인버터열을 형성하는 경우, 전류합의 피크는 최종단의 피크전류와 거의 동일하게 된다. 따라서, 여러개의 인버터에 의해 스위치를 공유하는 것이 인버터마다 스위치를 마련한 경우에 비해 스위치의 면적을 작게 할 수 있다.

[실시예 25]

제33도에 본 발명을 인버터열에 적용한 다른 실시예를 도시한다. 제32도와 마찬가지로 4단의 인버터열의 경우를 예로 들었지만, 다른 단수의 경우에도 마찬가지로 구성된다. 인버터 INV1, INV2, INV3, 및 INV4는 직렬 접속된다. 인버터INV3의 출력단자이고 인버터 INV4의 입력단자인 노드N3과 INV4의 출력단자OUT에 각각 레벨홀드회로 LH3 및 LH4가 접속된다. 각 인버터는 제30도에 도시한 INV와 마찬가지로 PMOS 트랜지스터 및 NMOS 트랜지스터 1개씩으로 구성된다. 기수번째의 인버터INV1 및 INV3은 노드NL1 및 NH1에 접속되고, 우수번째의 인버터INV2 및 INV4는 노드NL2 및 NH2에 접속된다. 노드NL1, NL2와 저레벨의 전원VLL 사이에 각각 스위치SWL1, SWL2가 마련되고, 노드NH1, NH2와 고레벨의 전원VHH 사이에 각각 스위치SWH1, SWH2가 마련된다. 스위치SWL1, SWL2 및 SWH1, SWH2는 제어펄스CK에 의해 제어되고 동시에 온 및 오프로 된다.

인버터의 동작은 SWL1, SWL2, SWH1 및 SWH2를 온으로 해서 실행한다. 예를 들면, 입력IN이 저레벨VLL에서 고레벨VHH로 반전하면, 노드N1은 VHH에서 VLL로 반전하고, 노드N2는 VLL에서 VHH로 반전하고, 노드N3은 VHH에서 VLL로 반전하고, INV4에 의해 출력단자OUT가 VLL에서 VHH로 순차 반전한다. N3이 VLL일 때, 레벨홀드회로LH3은 N3을 VLL로 유지하도록 동작한다. 또, OUT가 VHH일 때, 레벨홀드회로LH는 OUT를 VHH로 유지하도록 동작한다. 예를 들면, 대기상태에서는 스위치SWL1, SWL2, SWH1 및 SWH2를 오프로 하는 것에 의해 인버터를 거쳐서 VHH에서 VLL로의 전류경로를 차단한다. 이 때, 노드N3이 레벨홀드회로LH3에 의해 저레벨VLL로 유지되므로 노드NL1도 인버터INV3을 거쳐서 VLL로 유지된다. 또한, 인버터 INV1을 통해서 노드N1은 VLL로 유지된다. 마찬가지로, 출력단자OUT가 레벨홀드회로LH4에 의해 고레벨VHH로 유지되므로, 노드NH2 및 N2도 VHH로 유지된다. 따라서, 인버터 사이를 접속하는 노드는 VHH와 VLL중 어느 하나로 유지된다.

상기한 바와 같이, 2조의 스위치를 마련하고 기수번째의 인버터와 우수번째의 인버터를 다른 스위치에 접속하며, 기수번째의 인버터 중 어느 출력단자와 우수번째의 인버터 중의 어느 출력단자에 각각 레벨홀드회로를 접속하는 것에 의해, 인버터간의 노드N1, N2 및 N3은 모두 고레벨과 저레벨 중 어느 하나로 유지된다. 대기상태가 장시간동안 계속되어도 각 인버터의 입력은 중간레벨로 되지 않으므로 안정하게 동작하고, 스위치를 온으로 했을 때에 데이타가 반전하거나 전류가 흐를 염려는 없다.

제30도∼제33도에 도시한 실시예에 있어서, 본 발명을 CMOS 인버터 및 인버터열에 적용하였다. 그러나, 본 발명은 지금까지 설명한 실시예에 한정되지 않고, 논리회로에 스위치와 레벨홀드회로를 마련하여 저소비전력 및 고속으로 안정동작을 실행한다는 요지를 이탈하지 않는 다른 실시예도 포함된다.

[실시예 26]

예를 들면, 본 발명을 CMOS 인버터에 적용한 다른 실시예를 제34도에 도시한다. 제30도에 도시한 실시예에서는 스위치로서 동작하는 트랜지스터MN1, MP2를 CMOS 인버터 INV와 전원VLL, VHH 사이에 마련하고 있다. 상기와는 반대로, 본 실시예에서는 NMOS 트랜지스터와 PMOS 트랜지스터 사이에 이들 트랜지스터를 마련한다.

2개의 NMOS 트랜지스터 MN2, MN1과 2개의 PMOS 트랜지스터 MP1, MP2는 저레벨의 전원VLL과 고레벨의 전원VHH 사이에 직렬로 접속되어 있다. NMOS 트랜지스터 MN1, PMOS 트랜지스터 MP1은 스위치로서 동작한다. 이들 트랜지스터를 오프로 했을 때의 누설전류를 작게 하기 위해, 트랜지스터MN1, MP1의 임계전압을 크게 한다. NMOS 트랜지스터 MN1의 게이트에는 제어펄스CK가 입력되고, PMOS 트랜지스터 MP1의 게이트에는 CK의 상보신호인 제어펄스CKB가 입력된다. NMOS 트랜지스터 MN2와 PMOS 트랜지스터 MP2는 게이트의 입력단자IN에 접속되고 CMOS 인버터로서 동작한다. 저전압동작이고 구동능력을 크게 하기 위해 트랜지스터 MN1, MP1의 임계전압을 작게 한다. 출력단자OUT에는 제30도와 마찬가지로 구성된 레벨홀드회로LH가 접속된다.

제30도에 도시한 실시예와 마찬가지로 동작을 실행한다. 제어펄스CK, CKB에 의해서 트랜지스터MN1, MP1을 온으로 하여 트랜지스터 MN2, MP2를 CMOS 인버터로서 동작시킨다. 예를 들면, 입력IN이 저레벨VLL에서 고레벨 VHH로 반전하면, 지금까지 오프상태였던 트랜지스터 MN2는 도통하기 시작하고 포화영역에서 동작한다. 이 때, MN2의 전류값은 게이트-소스간의 전압으로 결정한다. 트랜지스터MN1이 MN2와 출력단자OUT 사이에 마련되어 있으므로, MN1의 온저항은 MN2의 드레인에 접속된다. 따라서, MN2의 전류값에 대한 MN1의 온저항의 영향은 작다. 출력OUT을 결정한 후, 트랜지스터MN1, MP1을 오프로 하여 전류흐름을 방지하고, 레벨홀드회로LH에 의해 출력OUT를 유지한다.

본 실시예와 같이, 스위치를 논리회로의 출력단자측에 삽입하면, 스위치를 여러개의 논리게이트에 의해 공유하는 것은 불가능하지만, 스위치의 온저항의 영향은 작다. 스위치로서 사용하는 트랜지스터가 동일한 경우, 제30도에 도시한 실시예와 마찬가지로 스위치를 논리회로의 전원측에 마련하는 경우에 비해 지연시간이 짧아진다. 또한, 지연시간이 동일하게 되도록 설계하면, 스위치로서 사용하는 트랜지스터의 채널폭/채널길이가 작게 되어 면적을 작게 할 수 있다.

[실시예 27]

제35도는 레벨홀드회로의 다른 구성예이다. 이 레벨홀드회로를 제30도에 도시한 실시예에서 NMOS 트렌지스터 MN3, MN4와 PMOS 트랜지스터 MP3, MP4로 구성되어 있는 레벨홀드회로LH로 치환해서 사용한 경우에 대해서 설명한다.

이 레벨홀드회로는 NMOS 트랜지스터 MN3, MN4, MN5와 PMOS 트랜지스터 MP3, MP4, MP5로 구성된다. 대기상태에서의 누설전류를 저감시키기 위해, 각 트랜지스터의 임계전압을 높게 한다. 예를 들면, NMOS 트랜지스터는 0.4V로 설정하고, PMOS 트랜지스터는 -0.4V로 설정한다. MN3, MP3은 인버터를 구성하고, MN4, MN5, MP4, MP5는 클럭드 인버터를 구성하고 있다. MN5의 게이트에는 제어펄스CKB가 입력되고, MP5의 게이트에는 제어펄스CK가 입력된다. 동작타이밍은 제31도에 도시한 바와 같이, 제30도에 도시한 레벨홀드회로LH가 사용되는 경우와 동일하다. 제어펄스CK를 고레벨VHH로 상승시키고, CKB를 저레벨VLL로 하강시켜 인버터 INV를 동작시킨다. 이 때, 레벨홀드회로에서 트랜지스터 MN5, MP5는 오프로 된다. 출력OUT가 반전할 때에 인버터INV와 레벨홀드회로를 거쳐서 전류가 흐르는 일은 없어 지연시간과 소비전류는 작게 된다. 대기상태에서는 제어펄스CK를 저레벨VLL로 하강시키고, CKB를 고레벨VHH로 상승시켜서 인버터INV를 전원VLL, VHH에서 분리시킨다 이 때, 레벨홀드회로에서 트랜지스터 MN5, MP5는 온으로 되고, 정귀환에 의해 출력OUT가 유지된다.

상기한 바와 같이, 레벨홀드회로를 인버터와 클럭드 인버터의 조합으로 구성하는 것에 의해, 트랜지스터의 수는 2개 증가하지만, 논리회로와 레벨홀드회로가 더이상 경합하지 않아 지연시간과 소비전류가 저감된다. 또, 레벨홀드회로의 구동능력을 크게 해도 좋고, 출력단자를 거쳐서 누설전류가 큰 경우에도 출력이 변동할 염려가 없어 안정동작이 가능하다.

최근, 3.3V∼5V에서 동작하는 마이크로 프로세서에 대해서는 상술한 바와같이, 소비전력을 감소시키기 위해 저전력 백업모드(또는 슬립모드)에서는 불필요한 회로로의 클럭의 인가를 차단시켜 충방전전류를 저감한다. 본 실시예에서는 제51도에 도시한 바와 같이, 슬립모드시에 클럭CK1t, CK2t를 저하시키는 것에 의해 트랜지스터 MP11, MN11, MP12, MN12 모두가 오프로 되어 논리회로LC1, LC2를 통해서 관통전류를 차단한다. 따라서, 슬립모드에서는 동작모드보다 서브스레쉬홀드 전류를 저감시키는 효과가 더욱 크다.

제29도∼제35도의 실시예에서는 1개의 타이밍신호CK(또는 CKB)에 의해서 메인스위치를 제어한다. 그러나, LSI내에 여러개의 블럭이 있는 경우에는 각각의 전원스위치를 다른 타이밍에서 제어하는 것에 의해 서브스레쉬홀드 전류를 더욱 저감할 수 있다. 본 발명의 실시예로서 이 방법을 제36도∼제40에 도시한다. 또, 이 방법은 서브스레쉬홀드 전류 저감 이외에도 일반적인 비과도 동작시의 전류저감에도 사용할 수 있다.

[전원스위치 제어의 실시예 1]

제36도는 실시예 1에 따른 여러개의 회로블럭의 전원스위치의 제어예를 도시한 예이다. IN은 이 LSI칩에 입력하는 대표적인 신호이다. 동작기간에서는 신호IN에 응답해서 LG1, LG2, LG3의 순서로 논리회로블럭을 연속해서 동작시키고 있다. 각 논리회로블럭은 제29도∼제35도에 따라 설명한 바와 같이, 논리회로LC와 레벨홀드회로LH로 구성된다. SWH1∼SWH3은 전압VCC와 논리회로블럭LG1, GL2, LG3 사이에 삽입한 전원스위치이고, SWL1∼SWL3은 전압VSS와 논리회로블럭LG1, LG2, LG3 사이에 삽입한 전원스위치이다. 제36도는 논리회로블럭LG1의 전원스위치SWH1, SWL1의 제어가 슬립모드/통상동작모드 전환신호SLP에 응답해서 실행되지만, 후단의 논리회로블럭LG2, LG3 등은 전단의 동작을 감지하는 KH1∼KH3으로 전원스위치SWH2∼SWL3을 제어하는 것에 의해 실행되는 것이 특징이다. 또한, 도시하지는 않았지만, 후단의 동작을 검지하여 각 논리회로블럭의 전원스위치를 오프하거나 일정 시간후에 자동적으로 전원스위치를 오프하는 타이머를 갖는 수단을 마련해도 좋다. 전원스위치를 오프해도 각 논리회로블럭내의 레벨홀드회로에 의해 데이타는 유지된다. 각 논리회로블럭의 전원스위치는 논리회로블럭이 동작하기 전에는 온으로 되지 않으므로, LSI전체의 서브스레쉬홀드 전류는 작게 된다. 또한, 슬립모드에서 통상동작모드로의 이동은 초단만을 리세트(세트)하면 좋으므로 단시간내에 실행할 수 있다. 또, 도시한 바와 같이 논리회로블럭LG1에 있어서 수단KH1은 논리회로LC의 출력의 변화를 검지한다. 또한, 논리회로LC의 내부노드의 변화를 검지해도 좋다. 또한, 수단KH1은 다음단의 논리회로블럭LG2의 전원스위치 이외에 후단의 논리회로블럭LG3의 전원스위치를 활성화해도 좋다.

제36도의 동작예를 제37도에 도시한다. 신호SLP가 고레벨일 때 슬립모드이고, 저레벨일 때 동작모드인 예이다. 우선, 시각t1에서 신호SLP가 고레벨에서 저레벨로 전환되고 슬립상태에서 통상동작상태로 전환된다. 따라서, 초단의 논리회로블럭LG1의 전원스위치SWH1, SWL1이 온으로 된다. 시각t2에서는 신호IN이 변환하여 논리회로블럭LG1을 동작시킨다. 이 시간 t2-t1은 상술한 바와 같이, 스위치SWH1, SWL1을 온으로 하는 것만으로 좋으므로 단축된다. 또, 이들 스위치SWH1, SWL1은 신호SLP가 저레벨인 동안에는 항상 활성화되어 있다. 한편, 회로블럭에 대응하는 나머지 전원스위치는 신호의 흐름에 따라서 온으로 된다. 특히, 시각t3에서 논리회로블럭LG1의 출력 ψG1은 전환된다. 이것을 KH1이 검지해서 신호ψ1을 전환하고 후단의 논리회로블럭LG2의 전원스위치SWH2, SWL2를 온으로 한다. 따라서, 논리회로블럭LG2가 동작하여 시각t4에서 그의 출력 ψG2를 전환시킨다. 수단KH2가 이 변화를 검지하여 신호ψ2를 전환하므로, 논리회로블럭LG3의 전원스위치SWH3, SWL3을 온으로 한다. 따라서, 논리회로블럭LG3이 동작한다. 여기에서, 시각t4에서 신호ψG2가 전환되고 후단의 논리회로블럭LG3이 동작하기 시작하면, 논리회로블럭LG2는 그의 출력레벨을 유지한다. 그러므로, 시각t5에서는 신호ψ1을 전환하여 전원스위치를 오프할 수 있다. 시각t5의 이러한 검지는 상술한 바와 같이, 후단회로의 출력에서 피드백해도 좋고, 타이머에 의해 지원되어도 좋다. 다음의 전원스위치를 설명하기 위해, 마찬가지인 동작을 실행하는 것으로 한다.

제36도에 도시한 전원스위치의 제어 변경을 제38도에 도시한다. 도면에 도시한 바와 같이, 제36도에서는 전원스위치를 온으로 하는 신호의 흐름이 좌측에서 우측으로 진행한다. 그러나, 제38도에서는 신호의 흐름방향이 우측에서 좌측이다. 특히, ψ4는 스위치SWH3, SWL3으로 피드백하여 논리회로블럭LG3을 오프한다. KH3에 의해 이것이 검지되고 신호ψ3이 스위치SWH2, SWL2로 피드백된다. 회로블럭LG2가 온으로 되면, 검출기KH2는 도면에 도시한 회로 레이아웃에 따라서 스위치SWH1, SWL1로 피드백되어 신호전파의 흐름을 우측에서 좌측의 방향으로 연속시키는 출력신호ψ2를 마련한다.

[전원스위치 제어의 실시예 2]

제39도는 본 발명의 전원스위치 제어의 실시예 2에 따라 클럭과 동기해서 동작하는 LSI에 있어서의 전원스위치의 제어예를 도시한 도면이다. 본 실시예에서는 클럭신호CLK와 동기해서 동작하는 LSI칩에 의해 실행되고, 또 n사이클(여기에서, n=4)의 클럭에 의해서 이 LSI의 1회의 동작이 완료하는 경우이다. 칩내에서는 클럭신호CLK와 동기하여 입력IN에 응답해서 회로블럭LG1∼LG4가 순차 동작한다. 각 회로블럭은 상기 실시예와 마찬가지로 논리회로와 레벨홀드회로로 구성된다. 이 예에서는 클럭신호CLK에 응답해서 전원선 스위치 제어회로SV에 의해 전원선 스위치SWH1∼SWL4를 제어하는 것에 의해, 서브스레쉬홀드 전류를 억제할 수 있다는 것이 특징이다. 각 회로블럭은 n사이클중의 1사이클만 동작하므로, 칩내의 신호의 흐름에 따라서 전원선 스위치를 순차적으로 온 또는 오프해도 좋다. 따라서 전원스위치가 활성화되어 있는 회로블럭은 대략 n분의 1로 억제할 수 있다.

제39도의 동작예를 제40에 도시한다. 이 예에 있어서, 클럭신호CLK의 4클럭분으로 LSI칩의 1사이클이 동작한다. 1사이클째의 클럭CLK의 하강에 따라서 그 때의 IN의 신호를 페치하여 신호ψ1을 전환하므로, 스위치SWH1, SWL1이 온으로 되어 논리회로블럭LG1을 동작시킨다. 논리회로블럭LG1의 출력 ψG1이 전환하기 전후에(도면에서는 약간 앞) 다음의 CLK의 천이에 따라 출력 ψ2가 전환하고 스위치SWH2, SWL2가 온으로 되어 논리회로블럭LG2를 동작시킨다. 신호ψG1이 전환하여 논리회로블럭LG2의 동작을 개시하면, 논리회로블럭LG1에서는 출력레벨을 유지하면 좋다. 따라서, 적당한 타이밍(다음의 클럭CLK의 상승에 따라)에서 스위치SWH1, SWL1을 오프하여 논리회로블럭LG1내의 레벨홀드회로에 의해서 신호를 유지한다. 이 후, 신호ψ4까지 전원스위치의 제어를 실행한다. 그러므로, LSI칩내의 각 회로블럭에서는 전원스위치를 클럭CLK에 따라서 독립적으로 온/오프할 수 있으므로, 이 동작에 의해 서브스레쉬홀드 전류에 의한 소비전류를 저감할 수 있다.

제18도∼제27도의 실시예에서는 입력신호를 특정레벨로 가정하였다. 입력레벨이 의도한 값과 다른 경우에 서브스레쉬홀드 전류의 저감효과는 감소한다. 예를들어 전원이 투입되면, 입력신호레벨은 확정되지 않지만 큰 서브스레쉬홀드 전류가 흐를 가능성이 있다. 이를 방지하기 위해, 제55도∼제59도에 도시한 바와 같이, 본 발명의 실시예에 따라서 전원선에 스위치를 장착하는 것도 바람직하다.

[전원스위치 제어의 실시예 3]

제41도는 본 발명의 실시예 3에 따른 전원스위치의 제어예 1을 도시한 도면이다. K1은 제18도∼제27도에 도시한 논리게이트군이다. 전원스위치SCC는 제어회로SV에 의해서 제어된다. 이 회로SV중에는 외부인가전원VCC의 레벨을 검지하는 레벨검지회로LD1과 외부입력신호IN의 레벨을 검지하는 레벨검지회로LD2가 있고, 이들 회로는 각각 출력신호ψVC, ψSB를 발생하도록 동작한다. LL은 신호ψVC, ψSB에 따라서 스위치 제어신호ψ1을 발생하는 논리회로이다. 특히, 전원VCC의 상승에는 전원VCC가 소정의 레벨에 도달하고 또한 입력신호IN의 특정레벨(논리게이트군K1의 서브스레쉬홀드 전류를 작게 하는 레벨)로 된 것을 검출해서 스위치SCC를 온하고 있다. 전원VCC의 전환에는 전원VCC의 레벨하강을 검출해서 스위치를 오프로 한다.

제41도의 LSI의 동작예를 제42도에 도시한다. 전원VCC가 투입되면 전위는 예를 들면 레벨VCα로 상승한다. 그 후, 레벨검지회로LD1이 동작하고 이 예에서는 출력신호 ψVC를 저레벨에서 고레벨로 전환한다. 다음에 입력신호IN이 논리게이트군K1의 서브스레쉬홀드 전류를 저감시키는 효과가 큰 특정 신호레벨(예를 들면, 고레벨)로 되면 즉 그 레벨이 VCβ이상으로 되면, 레벨검지회로LD2는 그의 출력 ψSB를 전환한다. 따라서, 스위치 제어신호ψ1이 전환하여 전원스위치를 온으로 하므로 내부전원VC1은 상승한다. 반대로, 입력신호IN이 전원VCC보다 앞서 상승하는 경우, 입력신호IN이 VCβ이상으로 상승하면 레벨검지회로LD2의 출력 ψSB는 전환된다. 이 후, 전원VCC가 VCα값에 도달하면, 레벨검지회로LD1이 동작하여 출력신호ψVC를 저레벨에서 고레벨로 전환한다. 따라서, 신호ψ1이 전환하여 전원 스위치가 온으로 되므로 내부전원VC1이 상승한다. 어느 경우에도 입력신호IN의 레벨이 확정한 후에 스위치가 온으로 되므로, 큰 서브스레쉬홀드 전류가 흐르는 일은 없다. 논리회로LL은 전원VCC가 레벨VCα이상으로 되어 입력신호IN이 변화하고 이것에 의해서 레벨ψSB가 변화해도 신호ψ1은 변화하지 않도록 구성한다. 내부전원VC1은 외부전원VCC의 하강에 의해서 하강한다. 또한, 스위치는 도시한 예에 있어서는 전원VCC측에 배치되어 있지만, 전원VSS측에 삽입되어도 좋다. 또한, 여러개의 전원이 인가되는 경우, 전원중의 적어도 1개의 전원에 대해 레벨검지회로를 마련하면 좋다.

[전원스위치 제어의 실시예 4]

제43도는 본 발명의 실시예 4에 따른 전원스위치의 제어예 2를 도시한 도면이다. 이 실시예에는 논리게이트군K1의 입력신호레벨을 확정시키기 위한 회로LK1(예를 들면, NOR게이트)가 마련되어 있다는 것이 특징이다. 이 회로에 의해, 전원상승시에는 게이트군K1의 입력신호IN′의 레벨은 게이트군K1의 서브스레쉬홀드전류를 작게 하는 레벨(예를 들면, 저레벨)로 고정된다. 제44도에 동작예를 도시한다. 전원VCC가 투입되어 소정의 전위레벨VCα로 되면, 레벨검지회로LD1이 이것을 검지하여 신호ψVC를 이 예에서는 저레벨에서 고레벨로 전환한다. 따라서, 원쇼트(one-shot)발생회로 OSH의 신호ψK1에서 원쇼트펄스가 발생한다. 이 신호ψK1이 고레벨로 상승하는 경우, 게이트군K1의 입력신호IN′은 외부로부터의 입력신호IN의 레벨과 상관없이 저레벨로 된다. 이것과 동시에, 지연회로DLY에 의해서 신호ψVC에서 신호ψVC′가 발생되므로, 스위치SCC가 온으로 되고 내부전원VC1이 상승하여 게이트군K1로 전류가 공급된다. 한편, 이러한 구성에 의해 상술한 회로LK1에 의해서 신호IN′는 게이트군K1의 서브스레쉬홀드 전류를 작게 하는 레벨로 설정된다. 그러므로, 큰 전원을 투입하는 경우에는 전원투입시에 전위가 확정되는 것을 보증한다. 전원VCC가 하강하면 이것에 의해서 내부전원VC1도 하강한다. 제43도에서는 레벨검지회로가 전원VCC에 대해서만 응답하는 것을 도시하였지만, 제41도에 도시한 바와 같이 입력신호IN에 대한 레벨검지회로를 마련해도 좋다. 또한, 스위치는 이 도시한 예에서는 전원VCC측에 배치되어 있지만, 전원VSS측에 삽입해도 좋다.

제48도는 본 발명의 실시예 5에 따른 전원스위치의 제어예 3을 도시한 도면이다. 제41도∼제44도의 실시예에서는 전원스위치 제어회로SV에 외부전원VCC를 입력하고, 또 이것을 회로의 전원으로서 사용하므로 이 레벨을 검지할 수 있다. 그러나, 본 실시예에서는 LSI보드상에 외부전원VCC 이외에 전지를 마련하고, 이 전지에서 전원스위치 제어회로SV로 전원VCT를 공급하고 있다. 전지는 예를 들면 보드상에 1개만 마련하고 이것을 여러개의 칩에 의해 공용하면 좋다 이와 같은 구성에 의해서 전원VCC를 공급하지 않을 때에도 레벨검지회로가 동작하고 있으므로, 본래의 전원VCC의 변화를 용이하게 감시할 수 있다. 각 LSI칩은 제41도 또는 제43도와 마찬가지의 구성으로 하면 좋다. 단 전지로부터의 전기전류에 의해서 전원스위치 제어회로SV를 항상 활성화하여 외부전원VCC의 변화를 감시하도록 한다. 본 구성을 사용하면, 상술한 전원투입시의 과도한 서브스레쉬홀드 전류를 용이하게 방지할 수 있다. 또한, 제45도에서는 항상 일정전압이 얻어지는 전지를 사용하였지만, 최초에 레벨을 확정하는 전원이 준비되어 있으면 이 전지를 대신에 사용할 수 있다.

마이크로 프로세서 등의 랜덤 논리 LSI에 있어서 내부레지스터의 출력을 확정시키거나 리세트기능을 갖는 플립플롭회로의 논리를 부가하는 것에 의해서 문제로 되는 노드의 전압을 강제적인 방법으로 고정시키는 것도 유효하다. 제46도에 출력을 고정시킬 수 있는 래치회로의 구성예를 도시한다. 이 회로는 통상의 래치회로중의 인버터를 NAND회로로 치환했을 뿐인 간단한 구성으로 되어 있다. 제47도에 도시한 바와 같이 신호ψ_S가 고레벨일 때 이 회로는 통상의 래치회로로서 작용하고, 신호ψ_S가 저레벨일 때(슬립모드일 때) 출력신호Q를 고레벨로 확정한다. 여기에서, 슬립모드에 있어서 전체LSI 또는 회로블럭 단위의 동작을 차단하여 소비전류를 작게 한다. 또한, 슬립모드에 있어서 신호ψt를 저레벨로 설정하고 신호ψb를 고레벨로 설정하면, 래치회로 자신의 서브스레쉬홀드 전류도 저감할 수 있다. 이러한 래치회로를 사용하는 경우, 신호ψ_S는 고레벨로 되어 강제적으로 노드N₄₁을 고레벨로 한다. 따라서, 슬립모드에 있어서 레지스터외 데이타가 소거된다. 그러나, 사용시에 CPU의 필요한 데이타가 메인메모리에 저장되어 슬립모드후에 리세트상태가 재개되므로, 노트형 퍼스널 컴퓨터에서 입력이 소정 시간동안 공급되지 않을 때 대기상태로 되는 재개기능에는 문제가 발생하지 않는다. 제48도에 강제적으로 출력을 고정(확정)시킬 수 있고 전지를 사용할 수 있는 래치회로의 다른 구성예를 도시한다. 제49도에 도시한 바와 같이, 신호ψ_S가 고레벨일 때 이 회로는 통상의 래치회로로서 작용하고, 신호ψ_S가 저레벨일 때 출력신호Q의 레벨을 고레벨로 확정한다. 신호ψ_S가 저레벨일 때에도 노드N₄₁은 영향을 받지 않으므로, 이러한 래치회로는 슬립모드에서도 데이타를 유지할 수 있다. 슬립모드가 해제된 후, 동작은 슬립모드 전의 상태에서 그대로 재개되므로, CPU가 타스크를 실행하더라도 슬립모드를 실현할 수 있다. 따라서, 이러한 회로는 슬립모드에서 상대적으로 짧은 시간에 동작을 복귀하는 경우에 적합하다.

제50에 본 발명을 이중 위상클럭을 갖는 논리동작에 대한 논리회로에 적용하는 실시예를 도시한다. 통상의 마이크로 프로세서의 LSI에 있어서, 칩내의 대부분의 논리동작은 이중위상클럭과 자주 동기한다. 이 논리회로는 클럭CK1b, CK2b에 의해 제어되도록 그들 각각의 출력에 래치LT1, LT2가 부가적으로 구비된 논리회로LC1, LC2로 분할된다. 이 실시예에 있어서, 래치LT1, LT2는 레벨홀더의 역할을 한다. 여기에서, 논리회로LC1, LC2는 그들 각각이 하나 또는 여러개의 논리게이트로 구성된 조합논리회로이다. 이들 2개의 논리회로LC1, LC2는 또한 클럭과 동기해서 동작하므로, 스위치SWH1, SWL1과 스위치SWH2, SWL2도 클럭에 의해 온 및 오프되어 동작하지 않는 논리회로의 서브스레쉬홀드 전류를 차단한다. 본 실시예에 의하면, 저동작전압 및 작은 서브스레쉬홀드 전류를 갖는 저전원LSI를 실현할 수 있다.

제51도에 도시한 특정회로의 예를 사용하여 동작을 설명하고, 제어클럭의 타이밍을 제52도에 도시한다. 간단화를 위해, 논리회로LC1 및 LC2는 1개의 인버터에 의해 각각 실현된다. 또한, 래치LT1, LT2는 제35도에 도시한 레벨홀더에 의해 실현하였지만, 제30도에 도시한 회로에 의해 실현해도 좋다. 또한, 클럭CK1t, CK2t는 서로 겹치지 않고 고레벨로 된다. 클럭CK1b, CK2b는 클럭CK1t, CK2t에서 각각 반전된다. 여기에서, 논리회로LC1, LC2를 구성하는 MOS 트랜지스터가 저레벨에서 그들의 임계전압을 가지면, 고속동작을 달성할 수 있다. 한편, 클럭이 공급된 게이트를 갖는 MOS 트랜지스터는 오프될 때 서브스레쉬홀드 전류를 차단할 수 있어야 한다. 이러한 필요성 때문에 임계전압을 상승시키거나 또는 클럭의 고레벨을 고전압VHH보다 높게 설정하고, 저레벨을 저전압VLL보다 낮게 설정하면 좋다.

동작모드에 있어서, 논리회로LC1을 클럭CK1t가 고레벨일 때 동작시킨다. 이 때, 래치LT2가 데이타를 래치하여 공급하도록 클럭CK2t는 저레벨로 된다. 또한, 논리회로LC2를 동작시킬 필요가 없으므로, 트랜지스터MP12, MN12를 오프하여 서브스레쉬홀드 전류를 차단한다. 이와는 반대로, 클럭CK2t가 고레벨일 때, 래치LT1이 데이타를 래치하고, 논리회로LC2가 동작하여 논리회로LC1의 서브스레쉬홀드전류를 차단할 수 있다. 즉, 논리회로LC1 또는 LC2중의 어느 하나의 전류를 차단하는 것에 의해 서브스레쉬홀드 전류를 종래기술에 비해 절반으로 저감시킬 수 있다.

상기한 바와 같이, 3.3V∼5V에서 동작하는 최근의 마이크로 프로세서에 있어서의 전원을 저감시키기 위해, 저전원 백업모드(즉, 슬립모드)의 불필요한 회로로의 클럭의 공급을 차단하는 것에 의해 충방전전류를 저감한다. 이 실시예에서 클럭CK1t, CK2t가 모두 제52도에 도시한 바와 같이 슬립모드에 있어서의 저레벨로 유지되는 경우, 트랜지스터 MP11, MN11 및 트랜지스터MP12, MN12 모두 오프로 되어 논리회로LC1, LC2를 거쳐서 흐르는 전류를 차단한다. 따라서, 슬립모드에 있어서의 서브스레쉬홀드 전류를 저감하는 효과는 동작모드에 있어서 보다 상당히 크다.

제53(a)도 및 제53(b)도는 본 발명의 또 다른 실시예를 도시한 것으로서, 본 발명을 게이트어레이에 적용한 경우이다. 이 게이트어레이는 디지탈 논리회로이므로, 상기 실시예를 적용하여 서브스레쉬홀드 전류를 작게 할 수 있다. 그러나, 게이트어레이에 있어서 어떤 게이트는 다음에 설명하는 바와 같이, 논리회로가 구성되는 경우에 미사용 및 비활성으로 남는다. 제53(b)도에 도시한 논리가 그의 기본셀로서 2입력 NAND를 사용하는 게이트어레이의 하나의 회로블럭에 구성되는 실시예를 제53(a)도에 도시한다. 도면에 있어서, 점선으로 둘러싸인 블럭A001, A002, A003은 기본 NAND셀이다. 또한, INN1, OUT1은 이 논리회로블럭의 입력 및 출력을 각각 나타낸다. 도시한 바와 같이, 인버터가 NAND셀로 구성되는 경우, 입력A004, A005를 고레벨(V_CC)로 확정하는 것에 의해 대응하는 게이트를 비활성화하는 것이 최근에 실용화되고 있다. 그러므로, 비활성화된 게이트는 사용할 수 있는 게이트의 수십%를 차지한다. 그러므로, 트랜지스터의 서브스레쉬홀드 전압이 미세화된 저전압 게이트어레이에서 비활성화된 게이트를 거쳐서 흐르는 서브스레쉬홀드 전류를 무시할 수 없다. 도시한 바와 같이, 트랜지스터MA01, MA03은 트랜지스터M_C, 저항R_C를 거쳐서 전원V_CC에서 분리되는 제2 전원선V_CL과 접속한 소스를 갖는다. 저전원모드에 있어서, 신호ψ_C를 고레벨로 설정하여 트랜지스터M_C를 차단한다. 그때, 트랜지스터MA01, MA03은 그들의 게이트와 소스 사이에서 반대로 바이어스되어 깊게 차단되므로, 비활성화된 게이트의 서브스레쉬홀드 전류를 급격하게 작게 할 수 있다. 그러나, 활성게이트에 있어서 대기상태에 있어서의 저방열을 요구하는 기간동안 각각의 게이트출력의 논리상태(도시한 바와 같이, 고레벨“H” 또는 저레벨“L”)에 따라서, p채널 트랜지스터가 V_CC또는 V_CL과 접속한 소스를 갖고, n채널 트랜지스터가 V_SL또는 V_SS와 접속한 소스를 갖고 있으면, 누설전류를 방지할 수 있다. 또한, 비활성게이트에 있어서 동작시에도 트랜지스터에 전류를 공급해서는 안되므로 최소의 배선(interconnection)폭 및 고임피던스를 갖도록 형성된 전원선V_CL이외의 배선을 사용할 수 없다. 이와 같은 배선을 위해, 트랜지스터M_C가 항상 필요한 것은 아니고, 저항R_C만으로도 충분하다.

제54(a)도도 및 제54(b)도는 본 발명의 또 다른 실시예를 도시한 것으로서, 본 발명에 따라서 서브스레쉬홀드 전류의 방지를 2입력 NOR의 기본셀로 구성된 게이트어레이의 비활성 게이트에 적용한 것이다. 제54(a)도는 제54(b)도에 도시한 논리가 NOR셀로 구성되는 실시예를 도시한 것이다. 제54(a)도에 있어서, 점선의 AO11, AO12, AO13은 기본 NOR 셀이다. 인버터가 NOR셀로 구성되는 경우, 입력AO14 또는 AO15를 저레벨(V_SS)로 확정하는 것에 의해 대응하는 게이트를 비활성화하는 것이 최근에 실용화되고 있다. 트랜지스터MA11, MA13이 저전원선VSL과 접속된 소스를 가지면, 상술한 동작원리에 따라 깊게 차단되어 서브스레쉬홀드 전류를 방지할 수 있다.

또한, LSI칩에 있어서 미세화가 크게 확장되는 경우, 다른 회로군을 테스트하는 테스트회로가 칩상에 패키지된다. 이 테스트회로는 통상의 칩동작시(그 밖의 테스트시간) 그의 동작을 차단할 수 있다. 이 경우, 상술한 실시예는 테스트회로의 서브스레쉬홀드 전류를 작게 하는데 효과적이다.

그러므로, 지금까지 기술한 각각의 실시예를 단일칩 마이크로 프로세서에 적용하는 예를 다음에 기술한다. 우선, 상기 전원저감기구를 갖는 마이크로 프로세서에 대해서 기술한다. 종래의 마이크로 프로세서에 있어서는 전체 칩을 제어하는 것에 의해 전원을 제어한다. 예를 들면, 인텔사의 칩i386SL은 완전한 스테이틱 내부회로를 갖고 있으므로 그의 내부상태는 유지되고 칩으로의 클럭의 입력이 차단되더라도 클럭의 입력이 다시 인가되면 동작을 재개할 수 있다. 그러므로, 클럭의 입력을 차단하는 것에 의해 전체 시스템의 전원을 저감하도록 전체 칩의 동작을 차단한다. 그러나, 이것은 종래기술과 마찬가지로 전원전압이 3.3V∼5V정도 높을 때 가능하다. 그 이유는 CMOS회로를 구성하는 MOS 트랜지스터가 0.4V∼0.5V정도의 높은 임계전압으로 되어 그들의 서브스레쉬홀드 전압을 무시할 수 있는 값으로 저감할 수 있기 때문이다. 그러나, 상기한 바와 같이, 2V이하의 전원전압에 의해 또는 대략 0.9V 또는 1.6V인 1개의 전지전압에 의해 동작될 고속시스템은 클럭이 차단되더라도 더 이상 그의 전원을 감소시킬 수 없다. 일반적으로 예를 들면, 주로 랜덤 게이트 등의 논리게이트로 구성되는 LSI에 있어서, 다양한 입력전압을 갖는 논리게이트수는 칩내의 모든 다중 논리게이트의 대략 20%이다. 나머지 대략 80%의 논리게이트는 그들의 입력을 변화시키지 않는다. 종래기술의 CMOS회로의 이점은 고임계전압을 갖고 있으므로, 논리게이트의 80%의 대부분의 전원을 전체칩의 전원을 감소시키는데 무시할 수 있게 된다. 그러나, 이러한 이점도 저전원전압에서는 더 이상 기대할 수 없다. 다음에, 전체칩이 저전원전압에서 동작을 위해 그의 전원을 저감할 수 있는 전자기구의 1예로서의 마이크로 프로세서에 대해서 설명한다.

제55도에 본 발명의 전원저감기구가 패키지된 단일칩의 마이크로 프로세서를 도시한다. 이 마이크로 프로세서의 특징은 다음에 기술하는 바와 같이, 각 유닛에 대해 활성/대기모드를 제어하는 기구가 구비된 칩이 마련되어 있다는 점이다. (600)은 단일칩의 마이크로 프로세서이다. 이 마이크로 프로세서(600)상에는 중앙처리장치(CPU)(601), 부프로세서A(COPA)(602), 부프로세서B(COPB)(603), 로컬 메모리(LM)(604) 및 버스제어유닛(BUSC)(605)가 패키지되어 있다. 이들 각 유닛은 칩상의 내부버스(651)을 거쳐서 접속된다. 또한, 이 유닛은 BUSC(605)와 외부버스(652)를 거쳐서 외부에서 칩과 접속된다. 이 외부버스(652)에 의해 메인메모리(MS)(606), 입출력장치(IO) 등이 접속된다. CPG(606)은 클럭발생기로서, 칩내의 각 유닛은 CPG(606)에 의해 발생된 클럭신호(653)과 동기시켜 동작한다.

COPA(672), COPB(603) 및 LM(604)는 각각 2개의 동작상태를 가지며, 이중 하나는 슬립상태이다. 이 상태에서, 각 유닛이 동작하지 않으므로 방열될 전원은 상당히 저감된다. 다른 하나는 활성상태이다. 이 상태에서 유닛은 데이터의 리드/라이트동작 및 다른 실행동작을 실행한다. 그러므로, 전원방열은 상당히 작은 값으로 억제되지 않는다. 이들 각 유닛으로 구성된 논리회로는 제18도∼제27도, 제30도∼제33도 및 제50∼제52도의 회로에 의해 실현된다. 따라서, 슬립상태에 있어서의 전원방열을 저감할 수 있다. 또한, 활성상태에서도 예를 들면 제50∼제52도의 회로로 이중위상클럭의 각 위상에 대해 미세하게 활성상태를 제어하는 것에 의해 전원을 저감할 수 있다. MS(606) 및 IO(607)도 활성/슬립상태를 갖는다. 마이크로 프로세서(600)에서 출력될 신호(654) 및 (655)는 MS(606) 및 IO(607)의 활성화를 지시하는 신호이다.

부프로세서COPA(602) 및 COPB(603)은 기본적으로 동일종류의 유닛이고, CPU에서 실행되는 프로그램이 COPA 또는 COPB의 실행을 요구하는 지시를 포함할 때에만 특정동작을 실행한다. 나머지 기간에서 슬립상태가 대부분인 경우에만 활성상태가 실행되면 좋다. 일반적인 프로그램에 있어서, 이 실행에 대한 요청은 자주 사용되지 않는다. 이들 부프로세서의 특징은 많은 레지스터 파일 및 하나(또는 여러개)의 독점적인 실행유닛이 구비되어 전체에 있어서 많은 트랜지스터를 갖는다는 점이다.

한편, LM(604)에는 CPU에 의해 요구되는 데이타 및 프로그램이 저장되어 있으므로, 그의 액세스의 주파수는 높다. 그러나, CPU에 캐시메모리가 패키지되어 있는 경우, CPU에서 실행이 실행된다. 이 구성의 특징은 액세스 주파수가 하강하여 슬립상태의 기간을 연장한다는 점에 있다.

CPU(601)은 지시 및 처리데이타를 실행하고, 항상(100%의 사용율로) 프로그램을 실행하는 유닛이다. 이 CPU는 기본적으로 범용레지스터, 실행유닛 등 일반적인 프로세서를 포함하고, 이 경우에서와 같이 캐시메모리를 포함해도 좋다. LM(604) 또는 MS(606)에 명령 또는 데이타가 저장된다. LM(604)는 작은 용량이지만, 고속에서 액세스 가능한 온칩메모리이므로, CPU(601)에 의해 자주 사용될 지시 또는 데이타가 저장된다. 자주 액세스될 필요가 없는 명령 또는 데이타는 큰 용량을 갖지만, 중간속도인 메모리MS(606)에 저장된다. CPU(601)은 내부버스(651)을 통해서 직접 LM(604)를 액세스할 수 있다. 한편, MS(606)으로의 액세스는 내부버스(651), BUSC(605) 및 외부버스(652)를 통해서 실행된다. BUSC(605)는 대략 32∼128비트의 비트폭을 갖는 외부버스버퍼를 포함한다. BUSC를 칩의 외부장치 또는 메모리를 액세스하는 것만으로 활성화해도 좋다. BUSC는 그것이 필요한 프로그램 또는 데이타가 칩내에 존재하는 경우 슬힙상태로 유지해도 좋다.

COPA(602)는 루트 및 절대값의 계산, 곱셈, 나눗셈을 실행하는 부프로세서로서, 이들 계산을 고속으로 처리하는 독점적 실행유닛이 패키지되어 있다. COPB(603)은 삼각함수 및 거리의 함수계산을 실행하는 부프로세서로서, 고속으로 이들 계산을 처리하는 독점적 실행유닛을 갖는다. CPU(601)은 내부버스(651)에 의해 요구된 동작을 COPA(602) 및 COPB(603)의 코맨드 레지스터 CMDA(609) 및 CMDB(610)으로 지시하는 코맨드를 라이트하여 각각의 부프로세서의 실행을 개시한다. 각각의 부프로세서는 실행이 개시되기 전에는 슬립상태이므로, 전원이 방열되는 일은 없다.

제56도는 COPA(602)의 내부구성을 도시한 도면이다. 내부는 2개의 블럭ITFA(700)과 EXA(701)로 구성된다. ITFA(700)은 코맨드 레지스터 CMDA(609), 코맨드 디코더 DEC(706), 오퍼 랜드 레지스터 RA(702), RB(703), RC(704) 및 제어회로CNT(705)로 구성된다. EXA(701)은 고속으로 루트와 절대값의 계산, 곱셈 및 나눗셈을 처리하는 독점적 실행유닛과 실행유닛을 제어하는 제어회로를 갖는다.

내부버스(651)을 통해서 CPU(601)에서 보내진 코맨드는 CMDA(609)에 래치되고, DEC(706)에 의해 복호되어 EXA(701)이 이 코맨드에 의해 지시된 동작을 실행한다. 이 코맨드는 루트 또는 절대값의 계산, 곱셈, 나눗셈중의 하나로 분할된다. 소스오퍼랜드는 CPU(601)에서 보내져 RA(702), RB(703)에 저장되고, EXA(701)의 실행결과에 따라서 RC(704)에 저장되며, CPU(601)에 의해 리드된다. EXA(701)은 실행되지 않는 동안에는 슬립상태이다. 코맨드가 DEC(706)에 의해 복호될 때, EXA(701)이 이 코맨드에 의해 지시되는 동작을 실행하도록 하는 신호가 발생하여 EXA(701)이 실행을 개시한다. 이 실행동안에 EXA(701)은 활성상태이다. 이 실행후에, EXA(701)은 그 결과를 RC(704)에 저장하고 CMDA(609)를 0으로 클리어한다. DEC(706)이 CMDA(609)의 내용이 0이라는 것을 검지할 때, EXA(701)은 슬립신호(707)을 어서트하는 것에 의해 슬립상태로 된다. CNT(705)는 각각의 레지스터(609), (702), (703) 및 (704)에 대해 리드/라이트 및 제로클리어 동작을 제어한다. ITFA(700)은 항상 CPU에서 코맨드를 수신하도록 항상 활성상태이다. CPG(606)에 의해 발생하는 클럭신호(653)은 ITFA(700)에 사용된다. 한편, EXA클럭신호(710)은 게이트회로(709)를 통해서 출력되고 EXA(701)에 대한 를럭으로서 사용된다. 슬립신호(707)을 어서트하는 경우, 게이트회로(709)는 EXA클럭(710)을 차단하고 클럭을 EXA(701)에 공급하지 않는다. 따라서, EXA(701)의 클럭은 슬립상태에서도 차단된다. 이 슬립신호에 의해 예를 들면 제18도∼제27도 또는 제29도∼제33도의 회로의 스위치가 제어되어 슬립상태에 있어서의 서브스레쉬홀드 전류를 작게 한다.

EXA(701)은 독점적 실행유닛 이외에 이 실행의 중간결과를 래치하는 레지스터, 실행상태를 래치하는 레지스터 및 실행을 제어하는 래치도 포함한다. 사용되는 이들 레지스터 및 래치는 제46도 및 제48도의 회로에 의해 실현된다. 제46도의 회로인 경우에는 래치의 내부상태는 슬립상태가 개시되면 해제된다. 한편, 제48도의 회로의 경우에는 래치의 내부상재는 슬립상태가 개시되더라도 해제되지 않는다. 따라서, 슬립상태가 일단 개시된 후 활성상태가 복귀되는 경우, 정지된 일시적 실행을 재개할 수 있다.

COPB는 삼각함수 및 거리의 함수계산을 실행하는 부프로세서로서, COPA(602)와 마찬가지의 동작 및 내부구성으로 되어 있다.

제57도에 LM(604)의 내부구성을 도시한다. MEM(901)은 지시/데이타 등의 정보를 저장하는 메모리유닛이다. MCNT(902)는 MEM(901)에 저장된 데이터의 리드 및 MEM(901)의 데이타의 라이트를 위해 CPU(601)에서 액세스요구를 수신한다. 액세스요구가 CPU(601)에 의해 이루어지면, MCNT(902)는 MEM(901)을 활성화하는 신호ACT(903)을 어서트하고 MEM(901)을 활성화한다. 액세스요구가 없으면, ACT(903)이 무효로 되어 MEM(901)은 슬립상태이다. 이 ACT신호에 의해 예를 들면 제18도∼제27도 또는 제27도∼제33도의 회로의 스위치가 제어되어 슬립상태의 서브스레쉬홀드 전류를 작게 한다. 이 상태에서 또한 데이타는 메모리에 유지된다. MCNT(902)는 항상 활성상태이므로 CPU에서 항상 액세스요구를 수신할 수 있다.

CPU(601)은 내부버스(651), BUSC(605) 및 외부버스(652)를 통해서 지시 또는 데이타를 MS(606)으로 액세스한다. 이 때에만 BUSC(605)는 활성화된다. 제58도에 BUSC(605)의 내부구성을 도시한다. BCNT(800)은 CPU(601)의 요구에 따라 외부버스(652)로의 액세스를 제어하는 회로이다. OUTB(801)은 외부버스(652)를 구동하는 구동회로로서, 데이타가 내부버스(651)에서 외부버스(652)로 공급될 때에만 활성화한다. INB(802)는 내부버스(651)을 구동하는 구동회로로서, 데이타가 외부버스(652)에서 내부버스(651)로 공급될 때에만 활성화한다. BCNT(800)은 CPU(601)에서 칩의 외부의 MS(606) 또는 IO(607)에 대한 라이트요구를 수신하고, ACTW(803)을 어서트하여 OUTB(801)을 활성화시킨다. 한편, BCNT는 CPU(601)에서 칩외부의 MS(606) 또는 IO(607)의 리드요구를 수신할 때, ACTR(804)를 어서트하여 INB(802)를 활성화시킨다. 이들 동작 이외의 기간동안, OUTB(801) 및 INB(802)는 슬립상태이다. BCNT(800)은 항상 활성화이므로, 칩외부로의 액세스요구를 수신할 수 있다. BCNT(800)은 또 MS(605)에 대한 활성지원신호(654) 및 IO(607)에 대한 활성지시신호(655)를 출력한다. CPU(601)은 BCNT(800)을 요구하여 MS(606)을 액세스하는 경우, BCNT(800)은 이 요구를 검지하고 신호(654)를 어서트하여 MS(606)을 활성화한다. 또한, 신호(655)도 마찬가지의 동작에 사용된다.

OUTB(801)은 제27도의 출력버퍼에 의해 실현되고, 스위치S_S와 S_C는 ACTW신호에 의해 제어된다. 이 OUTB는 고부하(예를 들면 외부버스(652))를 구동하고 버스폭의 수(예를 들면, 64비트)의 큰 채널폭을 갖는 MOS 트랜지스터를 필요로 하므로, 전체의 채널폭은 상당히 크다. 따라서, OUTB의 서브스레쉬홀드 전류의 저감은 전체 시스템의 전류저감에 큰 공헌을 한다.

사용된 INB(802)는 제27도의 입력버퍼에 의해 실현되고, ACTR신호는 SB단자에 공급된다. 따라서, 내부버스(651)은 슬립상태로 확정된 전압레벨을 갖는다. 그러므로, 내부버스(651)에 접속된 유닛COPA, COPB, LM은 제18도∼제27도의 회로에 의해 실현되므로, 이들 유닛은 그들의 서브스레쉬홀드 전류를 용이하게 저감시킬 수 있다.

MS(606)은 DRAM에 의해 실현된다. 이 DRAM은 IEEE Spectrum, pp. 43-49(1992년 10월)에 기재된 바와 같은 통상의 DRAM 또는 동기 DRAM이어도 좋다. 이 동기DRAM에 있어서 칩내부로의 클럭의 공급은 클럭 인에이블/디스인에이블 신호로 제어할 수 있으므로, 이 신호를 활용하는 것에 의해 전류방열을 효과적으로 작게 할 수 있다. 특히, 칩내부로의 클럭공급은 슬립상태에서 차단된다. 또한, 동기DRAM의 입력버퍼로서의 제27도의 회로를 사용하는 것에 의해, 또 클럭인에이블/디스인에이블 신호를 SB단자에 인가하는 것에 의해. 내부회로의 서브스레쉬홀드 전류를 저감할 수 있다.

제59도는 마이크로 프로세서(600)의 전체의 동작예를 도시한 도면이다. 횡축은 시간을 나타내고, 빗금친 부분은 각각의 유닛 또는 블럭이 활성화하는 것을 나타낸다. 이 예에 있어서, CPU(601)은 시각T1에서 구동코맨드를 COPA(602)에 발행하고, COPA(602)는 시각T1에서 시각T2까지 분할을 실행하여 다시 슬립상태로 들어갈때까지 시각T2에서 계산의 종료를 CPU(601)에 알린다. 이 후, CPU(601)은 시각T3에서 거리계산 코맨드를 COPB(603)에 발행하고, COPB(603)은 시각T3에서 시각T4까지의 거리계산을 실행하여, 다시 슬립상태로 들어갈 때까지 시각T4에서 계산의 종료를 CPU(601)에 알린다. LM(604)는 데이타로의 액세스가 CPU(601)에 의해 요구될 때에만 활성화한다. 또한, BUSC(605)는 CPU(601)이 외부로 액세스할 때에만 활성화한다. 그러므로, 마이크로 프로세서(600)의 각각의 유닛 및 블럭은 활성/슬립상태를 간단하게 제어할 수 있어 마이크로 프로세서(600)은 그의 전원방열을 상당히 저감시킬 수 있다.

본 발명의 이 실시예는 칩의 내부에 인가하였지만, 본 발명을 여러개의 칩으로 구성된 컴퓨터시스템에도 적용할 수 있는 것은 물론이다. 예를 들면, 제55도의 각 유닛(601)∼(605)가 다른 칩으로 구성되는 경우에도 본 발명을 용이하게 적용할 수 있다.

이상 기술한 바와 같이, 본 발명은 MOS 트랜지스터 회로 및 이것으로 구성된 반도체집적회로의 저소비전력화에 상당히 효과적이다. 저전원 백업모드를 갖는 마이그로 프로세서 시스템에 있어서, 1991년 9월 2일 발행된 NIKKEI ELECTRONICS의 pp. 106-111에 기재된 바와 같이, 특히 최근에 반도체집적회로의 소비전력화에 대한 요구가 고려되었다. 백업모드에 있어서, 불필요한 부분에 대한 전원의 공급 및 클럭의 차단에 의해 소비전력을 작게 할 수 있다. 그러나, 서브스레쉬홀드 전류의 저검에 대한 고려는 없었다. 이들 프로세서 시스템은 3.3V∼5V에서 동작하므로, 서브스레쉬홀드 전류를 문제로 되지 않는 레벨로 저감시키는데 충분한 고임계전압을 갖는 트랜지스터를 사용할 수 있다. 그러나, 임계전압을 저하시키기 위해 동작전압을 2V∼1.5V로 낮추면, CMOS회로를 사용하는 종래기술로는 과잉의 서브스레쉬홀드 전류를 더 이상 작게 할 수 없다. 본 발명을 재개회로(백업모드에서도 전원이 공급되는)에 적용하면 소비전력을 더욱 저감시킬 수 있다.

이상 기술한 바와 같이 본 발명에 의하면, 저소비전력으로 고속으로 동작하는 MOS 트랜지스터 및 MOS 트랜지스터 회로로 구성된 반도체 집적회로를 실현할 수 있다.

상기 본 발명의 각각의 실시예에서는 MOS 반도체회로 장치를 예로 들었지만, 금속절연막 반도체(MIS) 회로장치에도 본 발명을 적용할 수 있다.

Claims

신호가 흐르는 여러개의 MOS 트랜지스터 회로를 가지며, 상기 여러개의 MOS 트랜지스터 회로의 각각이 제1 MOS 트렌지스터 및 제1 동작전압과 제2 동작전압 사이에 소스-드레인 경로가 접속되고 상기 제1 MOS 트랜지스터의 소스-드레인 경로에 직렬로 접속된 제2 MOS 트랜지스터를 갖고, 각각의 상기 MOS 트랜지스터 회로가 또 상기 제1 및 제2 MOS 트랜지스터중의 대응하는 하나의 소스-드레인 경로 사이에 결합된 소스-드레인경로를 갖는 적어도 하나의 MOS 트랜지스터를 구비하는 논리회로와 출력신호를 출력하는 출력노드를 구비하는 반도체 집적회로에 있어서, 상기 여러개의 MOS 트랜지스터 회로중의 적어도 하나에 접속되는 제어회로를 포함하고, 상기 제어회로는 상기 제1 및 제2 MOS 트랜지스터를 온/오프상태 중의 하나로 동시에 전환하기 위해, 상기 제1 및 제2 MOS 트랜지스터에 의해 수신된 제1 및 제2 동작상태를 갖는 제어신호를 마련하고, 상기 제어신호가 제1 동작상태일 때 상기 MOS 트랜지스터 회로의 다른 하나의 상기 논리회로중의 적어도 하나의 MOS 트랜지스터의 소스-드레인경로로 흐르도록 상기 제1 및 제2 MOS 트랜지스터의 적어도 하나는 비교적 큰 전류를 공급하고, 상기 제1 및 제2 MOS 트랜지스터의 양쪽은 상기 제1 동작상태와는 다른 상기 제2 동작상태에 있는 제어신호에 따라서, 상기 다른 MOS 트랜지스터 회로의 상기 논리회로의 적어도 하나의 MOS 트랜지스터의 소스-드레인 경로로의 전류흐름을 상기 비교적 큰 전류보다 작은 값으로 제한하고, 상기 제어신호는 상기 MOS 트랜지스터 회로 사이의 신호흐름에 따라서 상기 제1 및 제2 동작상태 사이에서 전환되는 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 상기 제어회로는 상기 제1 MOS 트랜지스터와 상기 제1 동작전압 또는 상기 제2 동작전압 중의 어느 하나에 접속되는 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 상기 제어신호가 상기 제1 동작상태일 때 상기 출력노드에서 얻어지는 출력신호의 전압진폭은 상기 제어신호가 상기 제2 동작상태에 있을 때 상기 출력노드에서 얻어지는 출력신호의 전압진폭보다 큰 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 상기 MOS 트랜지스터 회로중의 하나는 여러개의 제3 MOS 트랜지스터와 여러개의 제4 MOS 트랜지스터를 구비하고, 상기 여러개의 제3 MOS 트랜지스터의 각각은 상기 여러개의 제4 MOS 트랜지스터의 대응하는 소스-드레인 경로에 직렬로 접속된 소스-드레인 경로를 갖는 것을 특징으로 하는 반도체 집적회로.
제4항에 있어서, 상기 여러개의 제3 MOS 트랜지스터는 상기 여러개의 제4 MOS 트랜지스터의 대응하는 소스-드레인경로와 대응하는 제1 MOS 트랜지스터에 직렬로 접속된 각각의 소스-드레인경로를 갖는 것을 특징으로 하는 반도체 집적회로.
제4항에 있어서, 상기 여러개의 제3 MOS 트랜지스터와 상기 여러개의 제4 MOS 트랜지스터의 여러개의 MOS 트랜지스터는 공통으로 접속된 소스를 갖고, 상기 여러개의 MOS 트랜지스터의 공통으로 접속된 소스는 각각 상기 제1 동작전압 또는 상기 제2 동작전압을 갖는 상기 제1 및 제2 MOS 트랜지스터를 거쳐서 접속되는 것을 특징으로 하는 반도체 집적회로.
제4항에 있어서, 상기 여러개의 제3 MOS 트랜지스터와 상기 여러개의 제4 MOS 트랜지스터의 소스-드레인 경로의 여러개의 직렬접속은 전단과 후단을 갖는 여러개의 논리회로를 구성하고, 상기 전단 출력은 논리회로어레이를 구성하기 위해 대응하는 후단 입력에 순차 접속되는 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 상기 제1 MOS 트랜지스터의 임계전압은 상기 논리회로의 상기 적어도 하나의 MOS 트랜지스터의 임계전압보다 큰 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 상기 제1 및 제2 MOS 트랜지스터의 임계전압은 상기 제3 및 제4 MOS 트랜지스터의 임계전압보다 큰 것을 특징으로 하는 반도체 집적회로.
신호가 흐르는 여러개의 MOS 트랜지스터 회로를 가지며, 상기 여러개의 MOS 트랜지스터 회로의 각각이 제1 MOS 트랜지스터 및 제1 동작전압과 제2 동작전압 사이에 소스-드레인 경로가 접속되고 상기 제1 MOS 트랜지스터의 소스-드레인 경로에 직렬로 접속된 제2 MOS 트랜지스터를 갖고, 각각의 상기 MOS 트랜지스터 회로가 또 상기 제1 및 제2 MOS 트랜지스터중의 대응하는 하나의 소스-드레인 경로 사이에 결합된 소스-드레인경로를 갖는 적어도 하나의 MOS 트랜지스터를 구비하는 논리회로와 출력신호를 출력하는 출력노드를 구비하는 반도체 집적회로에 있어서, 모두 직렬로 접속된 상기 MOS 트랜지스터 회로와 상기 제1 및 제2 MOS 트랜지스터중의 하나를 온/오프상태중의 하나로 동시에 전환하기 위해 상기 MOS 트랜지스터 회로의 각각의 상기 제1 및 제2 MOS 트랜지스터에 접속된 제어회로를 포함하고, 상기 제어신호가 제1 동작상태일 때 상기 MOS 트랜지스터 회로의 다른 하나의 상기 논리회로중의 적어도 하나의 MOS 트랜지스터의 소스-드레인경로로 비교적 큰 전류가 흐르도록 제1 및 제2 동작상태의 하나에 따라서 상기 제1 및 제2 MOS 트랜지스터의 적어도 하나가 제어되고, 상기 제1 및 제2 MOS 트랜지스터의 양쪽은 상기 제2 동작상태의 상기 비교적 큰 전류보다 작은 값으로 상기 다른 MOS 트랜지스터 회로의 상기 논리회로의 MOS 트랜지스터의 소스-드레인 경로로의 전류흐름을 제어하고, 상기 제어회로는 상기 논리회로 사이의 신호흐름에 따라서 각각의 상기 논리회로에 대해 연속적으로 상기 제1 동작상태에서 상기 제2 동작상태로 전환하는 것을 특징으로 하는 반도체 집적회로.
제10항에 있어서, 상기 제어회로는 상기 제1 MOS 트랜지스터와 상기 제1 동작전압 또는 상기 제2 동작전압 중의 어느 하나에 접속되는 것을 특징으로 하는 반도체 집적회로.
제10항에 있어서, 상기 제어신호가 상기 제1 동작상태일 때 상기 출력노드에서 얻어지는 출력신호의 전압진폭은 상기 제어신호가 상기 제2 동작상태에 있을 때 상기 출력노드에서 얻어지는 출력신호의 전압진폭보다 큰 것을 특징으로 하는 반도체 집적회로.
제10항에 있어서, 상기 MOS 트랜지스터 회로중의 하나는 여러개의 제3 MOS 트랜지스터와 여러개의 제4 MOS 트랜지스터를 구비하고, 상기 여러개의 제3 MOS 트랜지스터의 각각은 상기 여러개의 제4 MOS 트랜지스터의 대응하는 소스-드레인 경로에 직렬로 접속된 소스-드레인 경로를 갖는 것을 특징으로 하는 반도체 집적회로.
제13항에 있어서, 상기 여러개의 제3 MOS 트랜지스터는 상기 여러개의 제4 MOS 트랜지스터의 대응하는 소스-드레인경로와 대응하는 제1 MOS 트랜지스터에 직렬로 접속된 각각의 소스-드레인경로를 갖는 것을 특징으로 하는 반도체 집적회로.
제13항에 있어서, 상기 여러개의 제3 MOS 트랜지스터와 상기 여러개의 제4 MOS 트랜지스터의 여러개의 MOS 트랜지스터는 공통으로 접속된 소스를 갖고, 상기 여러개의 MOS 트랜지스터의 공통으로 접속된 소스는 각각 상기 제1 동작전압 또는 상기 제2 동작전압을 갖는 상기 제1 및 제2 MOS 트랜지스터를 거쳐서 접속되는 것을 특징으로 하는 반도체 집적회로.
제13항에 있어서, 상기 여러개의 제3 MOS 트랜지스터와 상기 여러개의 제4 MOS 트랜지스터의 소스-드레인 경로의 여러개의 직렬접속은 전단과 후단을 갖는 여러개의 논리회로를 구성하고, 상기 전단 출력은 논리회로어레이를 구성하기 위해 대응하는 후단 입력에 순차 접속되는 것을 특징으로 하는 반도체 집적회로.
제10항에 있어서, 상기 제1 MOS 트랜지스터의 임계전압은 상기 논리회로의 상기 적어도 하나의 MOS 트랜지스터의 임계전압보다 큰 것을 특징으로 하는 반도체 집적회로.
제10항에 있어서, 상기 제1 및 제2 MOS 트랜지스터의 임계전압은 상기 제3 및 제4 MOS 트랜지스터의 임계전압보다 큰 것을 특징으로 하는 반도체 집적회로.
제1 노드와 제2 노드 사이에 소스-드레인경로가 결합된 제1 MOSFET를 적어도 갖는 논리게이트를 구비한 제1 논리블럭, 제3 노드와 제4 노드 사이에 소스-드레인경로가 결합된 제2 MOSFET를 적어도 갖는 논리게이트를 구비한 제2 논리블럭, 제1 제어회로 및 제2 제어회로를 포함하고, 상기 제2 논리블럭의 입력노드는 상기 제1 논리블럭의 출력노드에 접속되고, 상기 제1 MOSFET의 게이트와 소스간의 전압차가 0V일 때에는 상기 제1 MOSFET의 소스-드레인 경로를 통해서 누설전류가 흐르고, 상기 제2 MOSFET의 게이트와 소스간의 전압차가 0V일 때에는 상기 제2 MOSFET의 소스-드레인 경로를 통해서 누설전류가 흐르고, 상기 제1 제어회로는 제1 신호를 수신하고, 상기 제1 신호가 제1 모드일 때, 상기 제1 제어회로는 상기 제1 노드와 상기 제2 노드 사이로 제1 전류를 흐르게 하고, 상기 제1 신호가 제2 모드일 때, 상기 제1 제어회로는 상기 제1 노드와 상기 제2 노드 사이로 흐르는 전류를 상기 제1 전류보다 작은 제2 전류로 제한하고, 상기 제2 제어회로는 제2 신호를 수신하고, 상기 제2 신호가 상기 제1 모드일 때, 상기 제2 제어회로는 상기 제3 노드와 상기 제4 노드 사이로 제3 전류를 흐르게 하고, 상기 제2 신호가 제2 모드일 때, 상기 제2 제어회로는 상기 제3 노드와 상기 제4 노드 사이로 흐르는 전류를 상기 제3 전류보다 작은 제4 전류로 제한하고, 상기 제2 신호는 상기 제1 논리회로의 상기 논리게이트의 출력노드의 논리레벨의 변경에 따라서 상기 제2 모드에서 상기 제1 모드로 변경하는 것을 특징으로 하는 반도체회로.
제19항에 있어서, 상기 제1 논리블럭의 출력에 접속된 래치회로를 더 포함하고, 상기 래치회로는 상기 제1 논리블럭의 출력을 유지하는 것을 특징으로 하는 반도체회로.
제19항에 있어서, 상기 제1 제어회로는 제1 전위점과 상기 제1 노드 사이에 결합되고, 상기 제2 제어회로는 제2 전위점과 상기 제3 노드 사이에 결합되고, 상기 제1 제어회로는 상기 제1 전위점과 상기 제1 노드 사이에 소스-드레인경로가 결합된 제3 MOSFET 및 제1 모드와 제2 모드 사이에서 상기 제3 노드의 전압을 변경하는 전압변경회로를 포함하고, 상기 제2 제어회로는 상기 제2 전위점과 상기 제3 노드 사이에 소스-드레인경로가 결합된 제4 MOSFET 및 제1 모드와 제2 모드 사이에서 상기 제3 노드의 전압을 변경하는 전압변경회로를 포함하는 것을 특징으로 하는 반도체회로.
제21항에 있어서, 상기 제1 전위점과 상기 제2 전위점은 동일한 전압값을 갖고, 상기 제1 전위점의 전압은 상기 제2 노드와 상기 제4 노드보다 높은 것을 특징으로 하는 반도체회로.
제1 노드와 제2 노드 사이에 소스-드레인경로가 결합된 제1 MOSFET를 적어도 갖는 논리게이트를 구비한 제1 논리블럭, 제3 노드와 제4 노드 사이에 소스-드레인경로가 결합된 제2 MOSFET를 적어도 갖는 논리게이트를 구비한 제2 논리블럭, 제1 제어회로 및 제2 제어회로를 포함하고, 상기 제2 논리블럭의 입력노드는 상기 제1 논리블럭의 출력노드에 접속되고, 상기 제1 제어회로는 제1 신호를 수신하고, 상기 제1 신호가 제1 모드일 때, 상기 제1 제어회로는 상기 제1 노드와 상기 제2 노드 사이로 제1 전류를 흐르게 하고, 상기 제1 신호가 제2 모드일 때, 상기 제1 제어회로는 상기 제1 노드와 상기 제2 노드 사이로 흐르는 전류를 상기 제1 전류보다 작은 제2 전류로 제한하고, 상기 제2 제어회로는 제2 신호를 수신하고, 상기 제2 신호가 상기 제1 모드일 때, 상기 제2 제어회로는 상기 제3 노드와 상기 제4 노드 사이로 제3 전류를 흐르게 하고, 상기 제2 신호가 제2 모드일 때, 상기 제2 제어회로는 상기 제3 노드와 상기 제4 노드 사이로 흐르는 전류를 상기 제3 전류보다 작은 제4 전류로 제한하고, 제1 시간대가 제2 모드에서 제1 모드로 변경된 후, 상기 제1 신호는 상기 제 1 모드에서 상기 제2 모드로 설정되고, 상기 제1 시간대는 제2 모드에서 제1 모드로의 제1 신호의 변화타이밍과 제2 모드에서 제1 모드로의 제2 신호의 상기 변화타이밍의 시간차보다 긴 것을 특징으로 하는 반도체회로.
제23항에 있어서, 상기 제1 논리블럭의 출력노드에 접속된 래치회로를 더 포함하고, 상기 제1 시간대는 상기 제1 논리블럭의 출력노드에 도달하도록 상기 제1 논리블럭의 논리게이트로 입력신호가 들어가게 충분히 긴 것을 특징으로 하는 반도체회로.
제24항에 있어서, 상기 제1 제어회로는 제1 전위점과 상기 제1 노드 사이에 결합되고, 상기 제1 제어회로는 상기 제1 전위점과 상기 제1 노드 사이에 소스-드레인경로가 결합된 제3 MOSFET 및 상기 제1 신호가 상기 제1 모드일 때 상기 제1 전위점의 전압과 동일한 상기 제1 노드의 전압을 상기 제1 신호가 상기 제2 모드일때의 제2 전압으로 변경하는 전압변경회로를 구비하는 것을 특징으로 하는 반도체회로.
제1 노드와 제2 노드 사이에 소스-드레인경로가 결합된 제1 MOSFET를 적어도 갖는 논리게이트를 구비한 제1 논리블럭 및 제1 제어회로를 포함하고, 상기 제1 제어회로는 제1 신호를 수신하고, 상기 제1 신호가 제1 모드일 때, 상기 제1 제어회로는 상기 제1 노드와 상기 제2 노드 사이로 제1 전류를 흐르게 하고, 상기 제1 신호가 제2 모드일 때, 상기 제1 제어회로는 상기 제1 노드와 상기 제2 노드 사이로 흐르는 전류를 상기 제1 전류보다 작은 제2 전류로 제한하고, 상기 제1 신호는 상기 제1 논리블럭의 논리게이트의 출력노드의 논리레벨의 변경에 따라서 상기 제2 모드에서 상기 제1 모드로 변경되는 것을 특징으로 하는 반도체회로.
제26항에 있어서, 상기 제1 제어회로는 제1 전위점과 상기 제1 노드 사이에 결합되고, 상기 제1 제어회로는 상기 제1 전위점과 상기 제1 노드 사이에 소스-드레인경로가 결합된 제3 MOSFET 및 상기 제1 모드와 제2 모드 사이에서 상기 제1 노드의 전압을 변경하는 전압변경회로를 포함하는 것을 특징으로 하는 반도체회로.
제1 노드와 제2 노드 사이에 소스-드레인경로가 결합된 제1 MOSFET를 적어도 갖는 논리게이트를 구비한 제1 논리블럭, 제3 노드와 제4 노드 사이에 소스-드레인경로가 결합된 제2 MOSFET를 적어도 갖는 논리게이트를 구비한 제2 논리블럭, 제1 제어회로 및 제2 제어회로를 포함하고, 상기 제2 논리블럭은 상기 제1 논리블럭의 다음단이고, 상기 제1 제어회로는 제1 신호를 수신하고, 상기 제1 신호가 제1 모드일 때, 상기 제1 제어회로는 상기 제1 노드와 상기 제2 노드 사이로 제1 전류를 흐르게 하고, 상기 제1 신호가 제2 모드일 때, 상기 제1 제어회로는 상기 제1 노드와 상기 제2 노드 사이로 흐르는 전류를 상기 제1 전류보다 작은 제2 전류로 제한하고, 상기 제2 제어회로는 제2 신호를 수신하고, 상기 제2 신호가 제1 모드일 때, 상기 제2 제어회로는 상기 제3 노드와 상기 제4 노드 사이로 제3 전류를 흐르게 하고, 상기 제2 신호가 제2 모드일 때, 상기 제2 제어회로는 상기 제3 노드와 상기 제4 노드 사이로 흐르는 전류를 상기 제3 전류보다 작은 제4 전류로 제한하고, 상기 제1 신호는 상기 제2 논리블럭의 논리게이트의 출력노드의 논리레벨의 변경에 따라서 상기 제1 모드에서 상기 제2 모드로 변경되는 것을 특징으로 하는 반도체회로.
제28항에 있어서, 상기 제2 논리블럭의 출력에 접속되는 래치회로를 더 포함하는 것을 특징으로 하는 반도체회로.
제28항에 있어서, 상기 제1 제어회로는 제1 전위점과 상기 제1 노드 사이에 결합되고, 상기 제2 제어회로는 제2 전위점과 상기 제3 노드 사이에 결합되고, 상기 제1 제어회로는 상기 제1 전위점과 상기 제1 노드 사이에 소스-드레인경로가 결합된 제3 MOSFET를 구비하고, 상기 제2 제어회로는 상기 제2 전위점과 상기 제3 노드 사이에 소스-드레인경로가 결합된 제4 MOSFET를 구비하는 것을 특징으로 하는 반도체회로.
제1 노드와 제2 노드 사이에 소스-드레인경로가 결합된 제1 MOSFET를 적어도 갖는 논리게이트를 구비한 제1 논리블럭, 제3 노드와 제4 노드 사이에 소스-드레인경로가 결합된 제2 MOSFET를 적어도 갖는 논리게이트를 구비한 제2 논리블럭, 제1 전위점과 상기 제1 노드 사이에 결합된 제1 제어회로 및 제2 전위점과 상기 제3 노드 사이에 결합된 제2 제어회로를 포함하고, 상기 제2 논리블럭의 입력노드는 상기 제1 논리블럭의 출력노드에 접속되고, 상기 제1 제어회로는 제1 신호를 수신하고, 상기 제1 신호가 제1 모드일 때, 상기 제1 제어회로는 상기 제1 노드와 상기 제2 노드 사이로 제1 전류를 흐르게 하고, 상기 제1 신호가 제2 모드일 때, 상기 제1 제어회로는 상기 제1 노드와 상기 제2 노드 사이로 흐르는 전류를 상기 제1 전류보다 작은 제2 전류로 제한하고, 상기 제2 제어회로는 제2 신호를 수신하고, 상기 제2 신호가 상기 제1 모드일 때, 상기 제2 제어회로는 상기 제3 노드와 상기 제4 노드 사이로 제3 전류를 흐르게 하고, 상기 제2 신호가 상기 제2 모드일 때, 상기 제2 제어회로는 상기 제3 노드와 상기 제4 노드 사이에 흐르는 전류를 상기 제3 전류보다 작은 제4 전류로 제한하고, 상기 제1 신호는 제1 레벨에서 제2 레벨로 변경되는 클럭신호에 따라서 상기 제2 모드에서 상기 제1 모드로 변경되고, 제1 시간대가 상기 제2 모드에서 상기 제1 모드로의 변경의 타이밍 후이고, 상기 제1 신호는 상기 제1 모드에서 상기 제2 모드로 설정되고, 상기 제2 신호는 제1 레벨에서 제2 레벨로 변경되는 클럭신호에 따라서 상기 제2 모드에서 상기 제1 모드로 변경되고, 제2 시간대가 상기 제2 모드에서 상기 제1 모드로의 변경의 타이밍후이고, 상기 제2 신호는 상기 제1 모드에서 상기 제2 모드로 설정되고, 상기 제2 신호의 모드를 변경하는 클럭신호의 레벨변경의 타이밍은 상기 제1 신호의 모드를 변경하는 클럭신호의 레벨변경의 타이밍보다 n클럭 사이클후이고, 상기 제1 시간대는 제2 모드에서 제1 모드로의 제1 신호의 변경타이밍과 제2 모드에서 제1 모드로의 제2 신호의 상기 변경타이밍의 시간차보다 긴 것을 특징으로 하는 반도체회로.
제31항에 있어서, 상기 제1 논리블럭의 출력노드에 접속된 래치회로를 더 포함하고, 상기 제1 시간대는 상기 제1 논리블럭의 출력노드에 도달하도록 상기 제1 논리블럭의 논리게이트로 입력신호가 들어가게 충분히 긴 것을 특징으로 하는 반도체회로.
제31항에 있어서, 상기 제1 제어회로는 상기 제1 전위점과 상기 제1 노드 사이에 소스-드레인경로가 결합된 제3 MOSFET를 구비하고, 상기 제2 제어회로는 상기 제2 전위점과 상기 제3 노드사이에 소스-드레인경로가 결합된 제4 MOSFET를 구비하는 것을 특징으로 하는 반도체회로.