JP2006012968A - 半導体集積回路装置及びその設計方法 - Google Patents
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Abstract
【課題】
消費電力を低減し、かつ、高速に動作できる半導体集積回路装置を提供すること。
【解決手段】
本発明にかかる半導体集積回路装置は、NMOSトランジスタN21と、動作モードに応じてNMOSトランジスタN21のソース電位を制御するソース電位制御回路101と、を備える半導体集積回路装置であって、ソース電位制御回路101は、温度に基づき前記制御するソース電位を変化させるものである。これにより、消費電力を低減し、かつ、動作を高速にすることができる。
【選択図】 図2
消費電力を低減し、かつ、高速に動作できる半導体集積回路装置を提供すること。
【解決手段】
本発明にかかる半導体集積回路装置は、NMOSトランジスタN21と、動作モードに応じてNMOSトランジスタN21のソース電位を制御するソース電位制御回路101と、を備える半導体集積回路装置であって、ソース電位制御回路101は、温度に基づき前記制御するソース電位を変化させるものである。これにより、消費電力を低減し、かつ、動作を高速にすることができる。
【選択図】 図2
Description
本発明は、半導体集積回路装置及びその設計方法に関し、特に、MOSFETのソース電位を変化させる半導体集積回路装置及びその設計方法に関する。
近年、MOSLSI等の半導体集積回路装置の微細化が進んでおり、90nmプロセスの半導体集積回路装置も実用化されている。半導体集積回路装置では、このような微細化とともに、高速動作と低消費電力化が望まれている。
MOSLSIの微細化は、電源電圧を低下して消費電力を少なくする一方、集積度の増加やアクセス速度の向上は、消費電力の増大を招いている。従来のLSIでは、低消費電力化を図るために、動作時(アクティブ時)電流/電力よりも待機時(スタンバイ時)電流/電力を小さくするように設計されているが、微細化により、動作時(アクティブ時)電流/電力のみならず待機時(スタンバイ時)電流/電力が問題となってきている。この問題の主な理由は、微細化によりMOSFET(以下、MOSトランジスタともいう)の動作電圧が1V程度に低下し、高速化を図るためにMOSトランジスタのしきい値電圧はさらに0.2V程度まで低下したことから、サブスレッショールドリーク電流と、微細化によるゲート絶縁膜の薄膜化に起因するリーク電流が増加したためである。
このような問題に鑑み、スタンバイ電流の低減化を図る技術として、通常のロジック回路におけるMTCMOS(Multithreshold-Voltage CMOS)やVTCMOS(Variable Threshold-Voltage CMOS)が知られている(非特許文献1及び2参照)。非特許文献1に記載されているようにMTCMOSでは、仮想電源間にMOSトランジスタを配置し、アクティブ時とスタンバイ時でMOSトランジスタのソース電位を切り替えている。すなわち、スタンバイ時にソース電位を変化させることにより、リーク電流の低減を図っている。また、非特許文献2に記載されているようにVTCMOSでも、基板電位を変化させることによって実効的にソース電位を切り替えていると言える。
その他、MTCMOSと同様にMOSトランジスタのソース電位を制御する例として特許文献1が知られている。特許文献1には、ソース電位を制御する方法として、「抵抗」と「スイッチ」の並列回路をソースと基準電位配線(MOSFETの基板電位)間に設けることが記載されている。「抵抗」としては、所定のMOSFETをON状態などにし、「スイッチ」として所定の信号を入力してMOSFETをON/OFFさせることが記載されている。また、特許文献1には、ソース電位を基準電位(基板電位又はウェル電位)から変化させた時のリーク電流低減のメカニズムが記載されている。
一般のロジック回路ではなく、メモリセル部のスタンバイ電流低減の例として、非特許文献3及び4が知られている。非特許文献3及び4では、SRAMのスタンバイ電流の低減策として、メモリセルドライバートランジスタのソース電圧をGND電位から少し高くし、トランスファトランジスタのビット線電位を下げてスタンバイ電流を低減させている。非特許文献3には、ゲートトンネルリークやGIDL(gate-induced drain leakage)、サブスレッショールドリーク等のリーク電流成分や、常温(25℃)と高温(90℃)のリーク電流が示されており、高温時にはリーク電流が非常に多くなることが記載されている。また、非特許文献3では、SRAMのセルごとにソース電位を制御する構成が記載されている。非特許文献4では、NMOSトランジスタのソース電位を制御することによって、SRAM全体の電流削減を図っている。
一般にMOSLSIのスタンバイ電流は、MOSFETのサブスレッショールド特性の温度依存性から、高温で増加する。製品のスペックを満足するためには最大(現状は高温で)リーク電流がスペックを満足しなければならない。非特許文献3では、常温と高温のスタンバイ電流が成分別に概略示されているが、デバイス温度とメモリセルを構成するMOSトランジスタのソース電位を制御する回路(非特許文献3のFig.9)の温度依存性については記載されていない。
一方、スタンバイ電流が高温時にあまり増加しないようにする技術として、電源電圧を高温時に低下させる技術が知られている(特許文献2参照)。しかしながら、具体的なソース電位と温度の関係については、記載されていない。
他方、DRAMセルのリフレッシュ時間(タイマ周期)を温度に応じて制御する技術が特許文献3に記載されている。この特許文献3にはPN接合の温度特性を利用し、複数の温度検知回路と制御回路によって、所定温度までは、常温と同じリフレッシュ時間(タイマ周期)として、所定の温度を超えるとリフレッシュ時間(タイマ周期)を短くするようにしている。従来は高温時でリフレッシュ特性を満足するように設定していたリフレッシュ時間(タイマ周期)を上述のごとく温度に応じて変えることにより消費電力の低減化を図っている。
シンイチロウ・ムトウ(Shin'ichiro Mutoh)他著、「1V・パワー・サプライ・ハイ−スピード・デジタル・サーキット・テクノロジー・ウィズ・マルチスレッショールド−ボルテージ・シーモス(1-V Power Supply High-Speed Digital Circuit Technology with Multithreshold-Voltage CMOS)」、アイイーイーイー・ソリッド−ステート・サーキッツ(IEEE SOLID−STATE CIRCUITS)、VOL.30、NO.8、1995年8月、p.847−854 タダヒロ・クロダ(Tadahiro Kuroda)他著、「ア・0.9−V、150−MHz、10−mW、4mm2、2−D・ディスクリート・コサイン・トランスフォーム・コア・プロセッサー・ウィズ・バリアブル・スレッショールド−ボルテージ・スキーム(A 0.9-V,150-MHz,10-mW,4mm2,2-D Discrete Cosine Transform Core Processor with Variable Threshold-Voltage(VT) Scheme)」、アイイーイーイー・ソリッド−ステート・サーキッツ(IEEE SOLID−STATE CIRCUITS)、VOL.31、NO.11、1996年11月、p.1770−1779 ケンイチ・オサダ(Kenichi Osada)他著、「16.7−fA/セル・トンネル−リークエイジ・サプレスド・16−Mb・エスラム・フォー・ハンドリング・コスミック−レイ−インデュースド・マルチエラーズ(16.7-fA/Cell Tunnel-Leakage-Suppressed 16-Mb SRAM for Handling Cosmic-Ray-Induced)」、アイイーイーイー・ソリッド−ステート・サーキッツ(IEEE SOLID−STATE CIRCUITS)、VOL.38、NO.11、2003年11月、p.1952−1957 マサナオ・ヤマオカ(Masanao Yamaoka)他著、「ア・300MHz・25μA/Mb・リークエイジ・オン−チップ・エスラム・モジュール・フィーチャーリング・プロセス−バリエーション・インミュニティ・アンド・ロウ−リークエイジ・アクティブ・モード・フォー・モバイル−フォン・アプリケーション・プロセッサー(A 300MHz 25μA/Mb Leakage On-Chip SRAM Module Featuring Process-Variation Immunity and Low-Leakage-Active Mode for Mobile-Phone Application Processor)」、アイイーイーイー・インターナショナル・ソリッド−ステート・サーキッツ・カンファレンス(IEEE International Solid−State Circuits Conference)、542、2004年、p.494−495 特開平7−86916号公報
特開平6−314491号公報
特開2003−100074号公報
シンイチロウ・ムトウ(Shin'ichiro Mutoh)他著、「1V・パワー・サプライ・ハイ−スピード・デジタル・サーキット・テクノロジー・ウィズ・マルチスレッショールド−ボルテージ・シーモス(1-V Power Supply High-Speed Digital Circuit Technology with Multithreshold-Voltage CMOS)」、アイイーイーイー・ソリッド−ステート・サーキッツ(IEEE SOLID−STATE CIRCUITS)、VOL.30、NO.8、1995年8月、p.847−854 タダヒロ・クロダ(Tadahiro Kuroda)他著、「ア・0.9−V、150−MHz、10−mW、4mm2、2−D・ディスクリート・コサイン・トランスフォーム・コア・プロセッサー・ウィズ・バリアブル・スレッショールド−ボルテージ・スキーム(A 0.9-V,150-MHz,10-mW,4mm2,2-D Discrete Cosine Transform Core Processor with Variable Threshold-Voltage(VT) Scheme)」、アイイーイーイー・ソリッド−ステート・サーキッツ(IEEE SOLID−STATE CIRCUITS)、VOL.31、NO.11、1996年11月、p.1770−1779 ケンイチ・オサダ(Kenichi Osada)他著、「16.7−fA/セル・トンネル−リークエイジ・サプレスド・16−Mb・エスラム・フォー・ハンドリング・コスミック−レイ−インデュースド・マルチエラーズ(16.7-fA/Cell Tunnel-Leakage-Suppressed 16-Mb SRAM for Handling Cosmic-Ray-Induced)」、アイイーイーイー・ソリッド−ステート・サーキッツ(IEEE SOLID−STATE CIRCUITS)、VOL.38、NO.11、2003年11月、p.1952−1957 マサナオ・ヤマオカ(Masanao Yamaoka)他著、「ア・300MHz・25μA/Mb・リークエイジ・オン−チップ・エスラム・モジュール・フィーチャーリング・プロセス−バリエーション・インミュニティ・アンド・ロウ−リークエイジ・アクティブ・モード・フォー・モバイル−フォン・アプリケーション・プロセッサー(A 300MHz 25μA/Mb Leakage On-Chip SRAM Module Featuring Process-Variation Immunity and Low-Leakage-Active Mode for Mobile-Phone Application Processor)」、アイイーイーイー・インターナショナル・ソリッド−ステート・サーキッツ・カンファレンス(IEEE International Solid−State Circuits Conference)、542、2004年、p.494−495
上記の非特許文献3では、スタンバイ電流の低減方法として、スタンバイ時にメモリセルドライバートランジスタのソース電圧をGND電位(MOSトランジスタの基板電位)より0.5V高くすることが記載されている。この技術では、スタンバイ状態からアクティブ状態にする場合、常に、ソース電位を昇圧状態からGNDレベルに戻すために時間が必要であり、実際同文献では数ns遅れが出てしまう(非特許文献3のFig.10参照)。上記したソース電位を制御する従来例は、いずれも所定の2値の電位にソース電位を切り替える構成である。
MOSトランジスタのソース電位を基板電位より上げる(PMOSトランジスタでは下げる)ことの問題は、ON電流を減少させることである。従って、アクティブ動作(特に高速動作)をするときには、ソース電位は基板電位と一致させる必要がある。基板電位と同じ電位にソース電位を戻すためには、ソース電位と基板電位の差が大きいほどエネルギーが必要で、時間もかかり、動作(アクセス)遅れが生じてしまう。
本発明は、このような背景に鑑みてなされたもので、消費電力を低減し、かつ、高速に動作できる半導体集積回路装置を提供することを目的とする。
本発明にかかる半導体集積回路装置は、MOSFETと、前記MOSFETの動作モードに応じて前記MOSFETのソース電位を制御するソース電位制御回路と、を備える半導体集積回路装置であって、前記ソース電位制御回路は、温度に基づき前記制御するソース電位を変化させるものである。これにより、消費電力を低減し、動作を高速にすることができる。
上述の半導体集積回路装置において、前記ソース電位制御回路は、温度に対する前記MOSFETのリーク電流の特性と、前記MOSFETのソース電位に対する前記MOSFETのリーク電流の特性と、に基づいて前記制御するソース電位を決定してもよい。これにより、効率よく、消費電力を低減し、動作を高速にすることができる。
上述の半導体集積回路装置において、前記ソース電位制御回路は、前記MOSFETの動作モードがスタンバイの場合に、前記制御するソース電位を連続的に変化させてもよい。これにより、スタンバイ時の消費電力を低減し、動作モードを切り替え時の動作を高速にすることができる。
上述の半導体集積回路装置は、前記MOSFETを有する第1及び第2の回路ブロックと、前記第1の回路ブロックの前記MOSFETのソース電位を制御する第1の前記ソース電位制御回路と、前記第2の回路ブロックの前記MOSFETのソース電位を制御する第2の前記ソース電位制御回路と、をさらに備え、前記第1のソース電位制御回路が制御するソース電位と、前記第2のソース電位制御回路が制御するソース電位と、が異なる電位であってもよい。これにより、回路ブロックに応じて、消費電力の低減と動作の高速化を図ることができる。
上述の半導体集積回路装置は、前記第1の回路ブロックは、前記第1及び第2のソース電位制御回路と接続され、前記第1及び第2のソース電位制御回路の活性/非活性を切り替える切り替え部をさらに備えていてもよい。これにより、効率よく、消費電力の低減と動作の高速化を図ることができる。
上述の半導体集積回路装置において、前記ソース電位制御回路は、所定の温度以下の場合、前記制御するソース電位を一定に保ち、所定の温度を超えた場合、温度の変化に基づき前記制御するソース電位を変化させてもよい。これにより、効果的に、消費電力の低減と動作の高速化を図ることができる。
上述の半導体集積回路装置において、前記ソース電位制御回路は、温度に応じて前記制御するソース電位を指数関数的に変化させてもよい。これにより、効果的に、消費電力の低減と動作の高速化を図ることができる。
上述の半導体集積回路装置において、前記ソース電位制御回路は、基板電位又はウェル電位から前記MOSFETのしきい値電圧までの範囲内で、前記制御するソース電位を変化させてもよい。これにより、効率よく、消費電力を低減することができる。
上述の半導体集積回路装置において、前記ソース電位制御回路は、基板電位又はウェル電位から、ドレイン電流が温度に依存しないリーク電流成分と同じになるソース電位までの範囲内で、前記制御するソース電位を変化させてもよい。これにより、効率よく、消費電力を低減することができる。
上述の半導体集積回路装置において、前記ソース電位制御回路は、基板電位又はウェル電位から、前記半導体集積回路装置の使用温度上限においてドレイン電流が所定値以下となるソース電位までの範囲内で、前記制御するソース電位を変化させてもよい。これにより、効率よく、消費電力を低減することができる。
上述の半導体集積回路装置において、前記ソース電位制御回路は、温度に応じて流れるリーク電流をモニタし、前記リーク電流に基づいた電流を生成する電流モニタ回路と、前記電流モニタ回路によって生成された電流から前記制御するソース電位を生成する電位生成回路と、を備え、前記電位生成回路は、抵抗値が温度に依存しない抵抗またはリーク電流の温度依存性に比べて無視できる程度の温度依存性を持つ抵抗を有し、前記電流モニタ回路によって生成された電流と前記抵抗とによって前記制御するソース電位を生成してもよい。これにより、精度よく、消費電力を低減し、動作を高速にすることができる。
上述の半導体集積回路装置において、前記電位生成回路は、前記生成するソース電位を所定の電圧でクランプするクランプ回路をさらに有していてもよい。これにより、効率よく、消費電力を低減することができる。
上述の半導体集積回路装置において、前記電位生成回路は、前記抵抗をさらに複数有し、前記複数の抵抗を切り替えることによって、前記生成するソース電位を変更してもよい。これにより、効率よく、消費電力を低減し、動作を高速にすることができる。
上述の半導体集積回路装置において、前記複数の抵抗は、直列に接続され、前記複数の抵抗の切り替えは、前記半導体集積回路装置の配線層を形成するマスクのレイアウトを変更し、前記複数の抵抗から選択された抵抗の両端を前記配線層により接続し短絡することにより行われてもよい。これにより、半導体集積回路装置の製造時に制御するソース電位の特性を変更することができる。
上述の半導体集積回路装置において、前記複数の抵抗は、直列に接続され、前記電位生成回路は、前記複数の抵抗のそれぞれの両端を接続し短絡する複数のヒューズをさらに有し、前記複数の抵抗の切り替えは、前記複数のヒューズから選択されたヒューズを切断することにより行われてもよい。これにより、半導体集積回路装置の製造時に制御するソース電位の特性を変更することができる。
上述の半導体集積回路装置において、前記複数の抵抗は、直列に接続され、前記電位生成回路は、前記複数の抵抗のそれぞれの両端を接続し短絡する複数のスイッチ回路をさらに有し、前記複数の抵抗の切り替えは、前記複数のスイッチ回路から選択されたスイッチ素子をオンオフすることにより行われてもよい。これにより、半導体集積回路装置の動作時に制御するソース電位の特性を変更することができる。
上述の半導体集積回路装置において、前記MOSFETは、SRAMセルのドライバ素子であってもよい。これにより、SRAMにおける、消費電力を低減し、動作を高速にすることができる。
本発明にかかる半導体集積回路装置の設計方法は、MOSFETと、温度に基づき前記MOSFETのソース電位を制御するソース電位制御回路と、を備える半導体集積回路装置の設計方法であって、温度に対する前記MOSFETのリーク電流の特性を測定するステップと、前記MOSFETのソース電位に対する前記MOSFETのリーク電流の特性を測定するステップと、前記測定された温度に対する前記MOSFETのリーク電流の特性と、前記測定された前記MOSFETのソース電位に対する前記MOSFETのリーク電流の特性と、に基づいて前記ソース電位制御回路が制御するソース電位を決定するステップと、を有するものである。これにより、消費電力を低減し、動作を高速にすることができる。
本発明によれば、消費電力を低減し、かつ、高速に動作できる半導体集積回路装置を提供することを目的とする。
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略される。
発明の実施の形態1.
まず、図1を用いて、本発明の実施の形態1にかかる半導体集積回路装置の構成について説明する。この半導体集積回路装置は、図に示されるように、ソース電位制御回路101〜10n(以下、ソース電位制御回路101〜10nの1つをソース電位制御回路101ともいう)と、内部回路ブロック201〜20n(以下、内部回路ブロック201〜20nの1つを内部回路ブロック201ともいう)とを備えている。ソース電位制御回路101〜10nと内部回路ブロック201〜20nの間は、ソース電位線4を介して接続されている。
まず、図1を用いて、本発明の実施の形態1にかかる半導体集積回路装置の構成について説明する。この半導体集積回路装置は、図に示されるように、ソース電位制御回路101〜10n(以下、ソース電位制御回路101〜10nの1つをソース電位制御回路101ともいう)と、内部回路ブロック201〜20n(以下、内部回路ブロック201〜20nの1つを内部回路ブロック201ともいう)とを備えている。ソース電位制御回路101〜10nと内部回路ブロック201〜20nの間は、ソース電位線4を介して接続されている。
この例では、ソース電位制御回路101〜10nと内部回路ブロック201〜20nは、ソース電位線4によって1対1に接続されているが、これに限らず、1対多に接続されていてもよい。例えば、1つのソース電位制御回路101が複数の内部回路ブロック201と接続されていてもよい。また、この例では、ソース電位制御回路101〜10nと、内部回路ブロック201〜20nは、それぞれn個ずつ設けられているが、これに限らず、それぞれ任意の数のソース電位制御回路101と内部回路ブロック201を設けてもよい。
ソース電位制御回路101〜10nは、内部回路ブロック201〜20nへそれぞれ供給するソース電位を制御する回路である。ソース電位制御回路101は、例えば、アクティブとスタンバイ等、半導体集積回路装置や内部回路ブロック201の動作内容や動作モードごとに出力するソース電位を切り替える。ソース電位制御回路101は、例えば、アクティブ時には基準電位のソース電位を出力し、スタンバイ時には温度変化に応じたソース電位を出力する。
ソース電位制御回路101〜10nは、それぞれ個別に、コマンド入力端子301から、アクティブ又はスタンバイを示すコマンド信号が入力されて、ソース電位が切り替えられる。入力されるコマンド信号は、その他、メモリの書き込みや読み出しのコマンドやアドレス信号等でもよく、これらのコマンド信号に応じて、ソース電位を切り替えてもよい。ソース電位制御回路101〜10nが、スタンバイ時に出力するソース電位は、異なる電位でもよく、内部回路ブロック201〜20nのそれぞれに適したソース電位であることが好ましい。後述するように、ソース電位は、内部回路ブロック201〜20nのMOSトランジスタの特性によって決定される。尚、コマンド入力端子301に入力されるコマンドや、ソース電位制御回路101の出力するソース電位は、その他の制御回路によって制御されてもよい。
内部回路ブロック201〜20nは、それぞれ独立の機能を有する回路ブロックであり、例えば、セルやマクロ等である。内部回路ブロック201〜20nは、ソース電位制御回路101〜10nから供給されるソース電位によって、MOSトランジスタのリーク電流が低減される。
次に、図2を用いて、本実施形態にかかる内部回路ブロックの構成について説明する。内部回路ブロック201は、図に示されるように、インバータINV21及びINV22を備えている。インバータINV21及びINV22は、CMOSインバータであり、インバータINV21は、PMOSトランジスタP21とNMOSトランジスタN21を備え、インバータINV22は、PMOSトランジスタP22とNMOSトランジスタN22を備えている。
インバータINV21及びINV22は、様々な回路に利用することができ、例えば、NMOSトランジスタN21やN22をSRAMセル等のメモリセルのドライバ素子として利用することも可能である。
尚、この例では、内部回路ブロック201に2つのインバータが設けられているが、所望の回路構成に応じて、任意の数のインバータを設けてもよい。また、インバータを構成しないPMOSトランジスタやNMOSトランジスタ、その他の素子を設けてもよく、インバータを構成しないPMOSトランジスタやNMOSトランジスタに各々ソース電位線を接続してもよい。
PMOSトランジスタP21とNMOSトランジスタN21は、それぞれのゲートが互いに接続されて接続ノードが入力端となり、それぞれのドレインが互いに接続されて接続ノードが出力端となる。また、PMOSトランジスタP21のソースは、電源電位Vccに接続され、NMOSトランジスタN21は、ソースがソース電位線4に接続され、基板端子がGND電位に接続されている。同様に、PMOSトランジスタP22とNMOSトランジスタN22は互いに接続され、PMOSトランジスタP22に電源電位Vccが接続され、NMOSトランジスタN22にソース電位線4とGND電位が接続されている。また、NMOSトランジスタN21及びN22は、ソース電位線4から供給された電位によってリーク電流が変動する。尚、GND電位は当該NMOSトランジスタが設けられた基板又はウェルの電位である。
次に、図3を用いて、本実施形態にかかるソース電位制御回路の構成について説明する。尚、図3において、内部回路ブロック201のインバータINV21及びINV22は、図2と同じ回路である。
ソース電位制御回路101は、図に示されるように、電位発生回路111、スタンバイ/アクティブ制御回路112、トランスファ回路113を備えている。電位発生回路111は、温度に応じてソース電位を出力する回路であり、回路構成については、後述する。
スタンバイ/アクティブ制御回路112は、スタンバイとアクティブの切り替えを制御する回路である。スタンバイ/アクティブ制御回路112は、コマンド入力端子301とCS(チップセレクタ)バッファ302を介して接続されており、コマンド入力端子301は、例えば、CS(チップセレクタ)端子である。尚、CSバッファ302を設けずに、コマンド入力端子301とスタンバイ/アクティブ制御回路112を直接接続してもよい。
スタンバイ/アクティブ制御回路112は、コマンド入力端子301から入力されたコマンド信号に応じて、トランスファ回路113へソース電位を切り替える信号を出力する。
トランスファ回路113は、内部回路ブロック201のインバータINV21及びINV22へ供給するソース電位を切り替える回路であり、スイッチSW31及びSW32、インバータINV31を備えている。
スイッチSW31及びSW32は、例えば、トランスファーゲートであって、それぞれPMOSトランジスタとNMOSトランジスタを有している。インバータINV31によって、スイッチSW31又はSW32に設けられたPMOSトランジスタとNMOSトランジスタが同時にON/OFFされて、スイッチSW31及びSW32はスイッチとして動作する構成になっている。また、アクティブやスタンバイ等のどの状態においても、スイッチSW31あるいはスイッチSW32のいずれか一方のスイッチがONとなり、他方のスイッチがOFFとなる。スイッチSW31がONの場合、電位発生回路111とソース電位線4が接続され、スイッチSW32がONの場合、ソース電位線4とGND電位が接続される。
例えば、動作モードをスタンバイとする場合、コマンド入力端子301からCSバッファ302を介して、ハイレベルの信号がスタンバイ/アクティブ制御回路112に入力される。スタンバイ/アクティブ制御回路112は、ハイレベルの信号が入力されると、ローレベルの信号をトランスファ回路113へ出力する。
トランスファ回路113では、ローレベルの信号が入力されると、インバータINV31がハイレベルの信号を出力する。そして、ローレベルの信号がスイッチSW31のPMOSトランジスタに入力され、ハイレベルの信号がスイッチSW31のNMOSトランジスタに入力されてスイッチSW31がONとなる。また、ローレベルの信号がスイッチSW32のNMOSトランジスタに入力され、ハイレベルの信号がスイッチSW32のPMOSトランジスタに入力されてスイッチSW32がOFFとなる。
すなわち、スタンバイ時は、電位発生回路111から出力される電位が、ソース電位線4を介して、インバータINV21及びINV22のNMOSトランジスタN21及びN22のソース電位となる。
動作モードをアクティブとする場合は、コマンド入力端子301からCSバッファ302を介して、ローレベルの信号がスタンバイ/アクティブ制御回路112に入力される。スタンバイ/アクティブ制御回路112は、ローレベルの信号が入力されると、ハイレベルの信号をトランスファ回路113へ出力する。
トランスファ回路113では、ハイレベルの信号が入力されると、インバータINV31がローレベルの信号を出力する。そして、ハイレベルの信号がスイッチSW31のPMOSトランジスタに入力され、ローレベルの信号がスイッチSW31のNMOSトランジスタに入力されてスイッチSW31がOFFとなる。また、ハイレベルの信号がスイッチSW32のNMOSトランジスタに入力され、ローレベルの信号がスイッチSW32のPMOSトランジスタに入力されてスイッチSW32がONとなる。
すなわち、アクティブ時は、GND電位が、ソース電位線4を介して、インバータINV21及びINV22のNMOSトランジスタN21及びN22のソース電位となる。このようにして、スタンバイ時はリーク電流を下げて低消費電力化を図り、アクティブ時はソース電位を基準電位として高速動作を可能にしている。
次に、図4から図6を用いて、本実施形態にかかるソース電位制御回路で生成するソース電位について説明する。本実施形態では、温度に応じたソース電位をMOSトランジスタに供給することを特徴としている。以下に、MOSトランジスタのリーク電流の温度依存性について述べる。MOSトランジスタのリーク電流成分には次の(a)から(d)ような成分がある。尚、これらのリーク成分については、上記の非特許文献3に記載されている。
(a)MOSトランジスタOFF時のチャンネルリーク電流(サブスレッショールドリークと呼ばれる)
(b)ドレイン−基板の接合リーク(ジャンクションリークと呼ばれる)
(c)GIDL(ゲートードレイン間電界によるドレイン−基板間リークであり、バンド間(BTB)トンネルリークとも呼ばれる)
(d)ゲートードレイン/ソースまたはサブ間のトンネルリーク(ゲートトンネルリークとも呼ばれる)
(a)MOSトランジスタOFF時のチャンネルリーク電流(サブスレッショールドリークと呼ばれる)
(b)ドレイン−基板の接合リーク(ジャンクションリークと呼ばれる)
(c)GIDL(ゲートードレイン間電界によるドレイン−基板間リークであり、バンド間(BTB)トンネルリークとも呼ばれる)
(d)ゲートードレイン/ソースまたはサブ間のトンネルリーク(ゲートトンネルリークとも呼ばれる)
これらの成分中で、(c)及び(d)の成分は、温度依存性が(a)のサブスレッショールドリークに比べて小さい。(a)及び(b)は、大きな温度依存性を持つ。現状のデバイスにおいて、高温時では(a)の成分が支配的であり、(a)に比べて(b)は無視できる程度に小さい。
一方、これらのリーク成分はデバイス構造によって度合いが違ってくる。例えば、ゲート絶縁膜が薄くなると(c)及び(d)成分が増加する。温度依存性があるリーク電流成分(a)及び(b)で、現状の0.1μmルールのMOSトランジスタでは、電源電圧が1V前後で、しきい値電圧が0.2V程度と低く、(a)のサブスレショールドリークが支配的である。
次に、サブスッレショールド特性の温度依存性について述べる。図4は、NMOSトランジスタにおける、ドレイン電流の温度依存性(Id−T特性)を示すグラフである。尚、以下では主にNMOSトランジスタについて述べるが、PMOSトランジスタも同様に考えることができる。
図4において、横軸は温度Tを表しており、縦軸はドレイン電流Id0を表している。温度Tの単位はK(ケルビン)で、ドレイン電流Id0は対数によって表されている。ドレイン電流Id0は、ドレイン電圧を一定、ゲート電圧Vg=0Vとして、各温度で測定したドレイン電流である。図4のT0は、例えば、常温を示している。図4より、Vg=0Vでのドレイン電流Id0を温度の関数として表すと次の(1)式のような関係がある。
Id0=α*exp(β*T) (1)
この(1)式において、αとβはデバイス構造で決まる正の定数であり、αの単位はA(アンペア)、βの単位は1/K(ケルビン)である。すなわち、ドレイン電流Id0は、温度Tが変化すると指数関数的に変化する。また、ゲートトンネルリーク電流、すなわち、ゲート電圧Vg=0Vにおけるゲート電流は、簡単なモデルでは次の(2)式で表すことができる。
この(1)式において、αとβはデバイス構造で決まる正の定数であり、αの単位はA(アンペア)、βの単位は1/K(ケルビン)である。すなわち、ドレイン電流Id0は、温度Tが変化すると指数関数的に変化する。また、ゲートトンネルリーク電流、すなわち、ゲート電圧Vg=0Vにおけるゲート電流は、簡単なモデルでは次の(2)式で表すことができる。
Ig=A*exp(−B*Tox) (2)
この(2)式において、AとBはデバイス構造で決まる定数であり、Toxはゲート絶縁膜の厚さである。(2)式に表されるように、簡単なモデルでは、ゲートトンネルリークには、温度の項はなく、温度依存性は無視できる。
この(2)式において、AとBはデバイス構造で決まる定数であり、Toxはゲート絶縁膜の厚さである。(2)式に表されるように、簡単なモデルでは、ゲートトンネルリークには、温度の項はなく、温度依存性は無視できる。
図5は、MOSトランジスタにおける、ドレイン電流とソース電位との関係(Id−Vsf特性)を示すグラフである。この基板電位は、CMOS回路において、NMOSトランジスタが0V、PMOSトランジスタがVccである。図5において、横軸はソース電位と基板電位又はウェル電位との電位差Vsfを表しており、縦軸はドレイン電流Idvsを表している。図4と同様に、ドレイン電流Idvsは、対数によって表され、ドレイン電圧を一定、ゲート電圧Vg=0Vとして、各Vsfで測定したドレイン電流である。Vsfの単位はV(ボルト)であり、Vsfの値は、NMOSトランジスタの場合、基板電位より高くした値であり、PMOSトランジスタの場合、基板電位より低くした値である。図5より、Vg=0Vにおけるドレイン電流IdvsをVsfの関数として表すと次の(3)式のような関係がある。
Idvs=γ*exp(−δ*Vsf) (3)
この(3)式において、γとδはデバイス構造で決まる正の定数であり、γの単位はA(アンペア)、δの単位は1/V(ボルト)である。すなわち、ドレイン電流Idvsは、ソース電位が変化すると指数関数的に変化する。尚、ソース電位が変化したときのドレイン電流の変化については、上記の特許文献1に記載されている。
この(3)式において、γとδはデバイス構造で決まる正の定数であり、γの単位はA(アンペア)、δの単位は1/V(ボルト)である。すなわち、ドレイン電流Idvsは、ソース電位が変化すると指数関数的に変化する。尚、ソース電位が変化したときのドレイン電流の変化については、上記の特許文献1に記載されている。
設計者は、上記の図4及び図5の関係をTEG(Test Element Group)などを測定して求めれば、自由にソース電位を変化させた時の所定温度におけるドレイン電流(リーク電流)を知ることができる。例えば、設計者は、次のようなステップによって半導体集積回路装置を設計する。まず、TEG等を用いて、図4に示した温度とドレイン電流(リーク電流)の特性を測定する。次いで、TEG等を用いて、図5に示したソース電位とドレイン電流(リーク電流)の特性を測定する。次いで、測定した温度とドレイン電流(リーク電流)の特性と、ソース電位とドレイン電流(リーク電流)の特性から、温度とソース電位の特性を求め、電位発生回路111で制御するソース電位を決定する。こうして、所望の温度において所望のリーク電流となる半導体集積回路装置を設計することができる。
この温度とソース電位の特性(Vs−T特性)を図6に示す。図6の特性が、ソース電位制御回路の出力特性となる。図6において、横軸は温度Tを表しており、縦軸はソース電位Vsを表している。温度Tの単位はK(ケルビン)で、ソース電位Vsの単位は(ボルト)である。ソース電位Vsは、図4及び(1)式の各温度におけるドレイン電流を、図5及び(3)式のドレイン電流としたときのソース電位として求めることができる。また、ソース電位Vsは、基板電位又はウェル電位から所定の上限値までの範囲の電位であることが好ましい。さらに、ソース電位Vsは、所定の温度以下では一定であり、所定の温度を超えると指数関数的に変化することがより好ましい。
次に先ほど、温度依存性が少ないと述べたトンネル電流とサブスレッショールド電流の関係について述べる。現状のデバイスはゲート絶縁膜が薄膜化されたことにより、ゲートトンネルリーク電流成分とBTBトンネルリークによるドレイン電流(リーク成分)が無視できない。デバイス構造によっては、常温でVg=0V(OFF状態)の時、BTBトンネル電流が支配的である場合がある。このような場合にはソース電位を変化させてもドレイン電流は減らない。すなわち、高温時にこのBTBトンネル電流までサブスレッショールドリークを下げれば良いことになり、これ以上にソース電圧を変化させてもリーク電流低減効果がない。
尚、変化させるソース電位の上限は、しきい値電圧等の出力論理電圧の範囲でなければ、MOSトランジスタが正常に動作しない。
このように、変化させるソース電位の範囲(NMOSトランジスタでれば上限値、PMOSトランジスタであれば下限値)は次のような条件で決定される。
(1)高温時に、デバイスのリーク電流が所定の範囲(例えば、スペック)を満足するようにソース電位を決定する。
(2)温度に依存しないリーク電流(例えば、BTBトンネルリーク電流)値まで、ドレイン電流を減少させるためのソース電位を決定する。
(3)所定回路の論理レベルが、適切な値(例えば、しきい値)の範囲に収まるようにソース電位の上限値(下限値)を定める。
(1)高温時に、デバイスのリーク電流が所定の範囲(例えば、スペック)を満足するようにソース電位を決定する。
(2)温度に依存しないリーク電流(例えば、BTBトンネルリーク電流)値まで、ドレイン電流を減少させるためのソース電位を決定する。
(3)所定回路の論理レベルが、適切な値(例えば、しきい値)の範囲に収まるようにソース電位の上限値(下限値)を定める。
これらの上限値は、MOSトランジスタの温度−サブスレッショールド(リーク電流)特性、ソース電位−サブスレッショールド(リーク電流)特性の関係から決定される。
次に、図7を用いて、本実施形態にかかる電位発生回路の構成について説明する。電位発生回路111は、図に示されるように、電流モニタ回路71、電圧変換回路72、レベル検知回路73、ドライバ回路74を備えている。尚、図6に示した特性を出力できる回路であればその他の構成であってもよい。
電流モニタ回路71は、温度により変化するリーク電流(ドレイン電流)をモニタする回路である。電流モニタ回路71は、リーク電流Ioffを生成するPMOSトランジスタP71、カレントミラーを構成するNMOSトランジスタN71及びN72、モニタしたリーク電流Ioffを出力するPMOSトランジスタP72を有している。
PMOSトランジスタP71は、ソースとゲートが電源電位Vcc(不図示)に接続され、ドレインがNMOSトランジスタN71のドレインに接続されている。PMOSトランジスタP72は、ソースが電源電位Vccに接続され、ゲートとドレインがNMOSトランジスタN72のドレインに接続されている。また、PMOSトランジスタP72のゲートとドレインの接続ノードが電流モニタ回路71の出力端となる。さらに、NMOSトランジスタN71は、ゲートがドレインとNMOSトランジスタN72のゲートに接続され、ソースがGND電位に接続されている。NMOSトランジスタN72のソースは、GND電位に接続されている。
NMOSトランジスタN71とN72は同じサイズのトランジスタであることが好ましく、PMOSトランジスタP71とP72も同じサイズのトランジスタであることが好ましいが、電圧変換回路72等とともに所望の電圧を生成できれば、異なるサイズであってもよい。
電圧変換回路72は、入力された電流を所望の電圧レベルに変換する回路である。電圧変換回路72は、PMOSトランジスタP73、抵抗R1を有している。抵抗R1は、温度による抵抗値変化がほとんどない抵抗であることが好ましい。PMOSトランジスタP73は、所望の電圧レベルを出力できる特性のトランジスタであればよく、電流モニタ回路71のPMOSトランジスタP71やP72と同じサイズでもよいし、異なるサイズでもよい。
PMOSトランジスタP73は、ソースが電源電位Vccに接続され、ゲートが電流モニタ回路71の出力端に接続され、ドレインが抵抗R1の一端に接続されている。また、PMOSトランジスタP73のドレインが電圧変換回路72の出力端となる。さらに、抵抗R1の他端は、GND電位に接続されている。
レベル検知回路73は、次段のドライバ回路74の出力レベルを検出し、入力された電圧のレベルに応じて、次段のドライバ回路74の出力レベルを制御する回路である。レベル検知回路73は、差動増幅器として動作するオペアンプOPA1を有している。
オペアンプOPA1は、反転入力端子が電圧変換回路72の出力端に接続され、非反転入力端子がドライバ回路74の出力端に接続されている。また、オペアンプ出力端子がレベル検知回路73の出力端となる。
ドライバ回路74は、入力された電圧を増幅し、VOUTすなわちソース電位を出力する回路である。ドライバ回路74は、入力電圧を増幅するPMOSトランジスタP74、オペアンプOPA1のバイアスを決定する抵抗R2を有している。
PMOSトランジスタP74は、ソースが電源電位Vccに接続され、ゲートがレベル検知回路73の出力端に接続され、ドレインが抵抗R2の一端に接続されている。また、PMOSトランジスタP74のドレインが出力端となる。さらに、抵抗R2の他端は、GND電位に接続されている。
電流モニタ回路71において、PMOSトランジスタP71は常にOFF状態であり、リーク電流Ioffが流れる。このリーク電流Ioffは、図8(a)に示すように、温度に対して指数関数的に変化する。このリーク電流Ioffは、NMOSトランジスタN71に流れ、NMOSトランジスタN71とともにカレントミラーを構成するNMOSトランジスタN72にもリーク電流Ioffが流れる。そして、PMOSトランジスタP71とP72のサイズが同じであるので、PMOSトランジスタP72にも同じリーク電流Ioffが流れる。すなわち、図8(a)のリーク電流Ioffが電流モニタ回路71から出力される。
電圧変換回路72において、PMOSトランジスタP73は電流モニタ回路71のPMOSトランジスタP72とともにカレントミラーを構成するので、PMOSトランジスタP72とP73のサイズ比に応じた電流I1が、PMOSトランジスタP73に流れる。例えば、PMOSトランジスタP72とP73が同じサイズであれば、この電流I1はリーク電流Ioffと同じ電流となる。そして、電流I1が抵抗R1に流れることによって、所望の電圧(I1*R1)に変換されて、出力される。図8(b)に示すように、抵抗R1の抵抗値は温度により変化しないため、この出力電圧(I1*R1)はリーク電流Ioffと同様に温度に対して指数関数的に変化する。
レベル検知回路73において、オペアンプOPA1は、電圧変換回路72の出力電圧(I1*R1)をリファレンス電圧Vrefとして、リファレンス電圧Vrefとドライバ回路74の出力電圧VOUTを比較する。リファレンス電圧よりも出力電圧VOUTが低い場合、オペアンプOPA1はより低い電圧を出力し、リファレンス電圧よりも出力電圧VOUTが高い場合、オペアンプOPA1はより高い電圧を出力する。
ドライバ回路74において、PMOSトランジスタP74は、レベル検知回路73のオペアンプOPA1によってゲート電位が制御され、ゲート電位に応じた電流I2が流れる。そして、電流I2が抵抗R2に流れることによって、出力電圧VOUT(I2*R2)が発生し、出力電圧VOUTがソース電位として出力される。この出力電圧VOUTは、図6で示したように、温度に対して指数関数的に変化する。
図6のように、ソース電位の上限値があるため、使用温度の最高の温度でのI1を考慮し、I1*R1の電圧が、所望の上限値を超えないように、R1の抵抗値を決定する。また、本実施形態では、PMOSトランジスタのリーク電流をモニタすることで、図6のように、所定の温度から指数関数的に変化するように動作することができる。
このように、デバイスの温度変化に応じて、MOSトランジスタのソース電位を温度に応じて変化させることによって、動作速度(アクセス時間)の犠牲を少なくして、スタンバイ電流を低減することができる。スタンバイ電流を低減するために、温度とソース電位の関係を最適化して制御、すなわち、温度が高くなるとソース電位の基板電位からの変化を大きくするように制御しており、効率よく、動作速度を向上し、消費電力の低減を図っている。特に、常温等ではソース電位の変化を小さくできるため、スタンバイからアクティブへ切り替えたときの動作をより高速にすることができる。また、上記の温度とソース電位の関係は、MOSトランジスタのリーク電流の温度依存性及びソース電位とリーク電流の関係から決定しており、設計者が適切な範囲のソース電位を決定することができる。
発明の実施の形態2.
次に、図9を用いて本発明の実施の形態2にかかる電位発生回路の構成について説明する。この電位発生回路111は、図7の回路と同様に、図1から図3のソース電位制御回路101に用いることができる。本実施形態の電位発生回路111は、図7の構成に加えて、電圧変換回路72にNMOSトランジスタN91が設けられている。その他については図7と同様である。
次に、図9を用いて本発明の実施の形態2にかかる電位発生回路の構成について説明する。この電位発生回路111は、図7の回路と同様に、図1から図3のソース電位制御回路101に用いることができる。本実施形態の電位発生回路111は、図7の構成に加えて、電圧変換回路72にNMOSトランジスタN91が設けられている。その他については図7と同様である。
電圧変換回路72において、NMOSトランジスタN91は、電圧変換回路72の出力電圧(I1*R1)をクランプするクランプ素子である。NMOSトランジスタN91は、ゲートとドレインがPMOSトランジスタP73のドレインに接続され、ソースがGND電位に接続されている。
電圧変換回路72において、図7と同様に出力電圧(I1*R1)が発生し、所定のレベル、すなわちNMOSトランジスタN91のしきい値電圧まではNMOSトランジスタN91がOFFのため、この出力電圧がレベル検知回路73へ出力される。そして、出力電圧がしきい値電圧に達するとNMOSトランジスタN91がONするため、電流I1がNMOSトランジスタN91からGND電位へ流れて、出力電圧が低下する。こうして、電圧変換回路72の出力電圧が所定のレベルにクランプされる。
このように、クランプ素子を設けることによって、電位発生回路111の出力であるソース電位が、所定の上限値を超えないようにすることができる。
発明の実施の形態3.
次に、図10を用いて本発明の実施の形態3にかかる電位発生回路の構成について説明する。この電位発生回路111は、図7の回路と同様に、図1から図3のソース電位制御回路101に用いることができる。本実施形態の電位発生回路111は、図7の構成と比べて、抵抗R1を抵抗R3、R4、R5に置き換えている。その他については図7と同様である。尚、この例では、3つの抵抗を設けているが、これに限らず任意の抵抗を設けてもよい。抵抗の数を増やすことで、抵抗値のより詳細に調整することができる。
次に、図10を用いて本発明の実施の形態3にかかる電位発生回路の構成について説明する。この電位発生回路111は、図7の回路と同様に、図1から図3のソース電位制御回路101に用いることができる。本実施形態の電位発生回路111は、図7の構成と比べて、抵抗R1を抵抗R3、R4、R5に置き換えている。その他については図7と同様である。尚、この例では、3つの抵抗を設けているが、これに限らず任意の抵抗を設けてもよい。抵抗の数を増やすことで、抵抗値のより詳細に調整することができる。
電圧変換回路72において、抵抗R3、R4、R5は、図7と同様に電圧変換回路72の出力電圧を決定する抵抗である。抵抗R3、R4、R5は、直列に接続されている。すなわち、抵抗R3の一端がPMOSトランジスタP73のドレインに接続され、抵抗R3の他端が抵抗R4の一端に接続され、抵抗R5の一端が抵抗R4の他端に接続され、抵抗R5の他端がGND電位に接続されている。
また、抵抗R3、R4、R5は、それぞれメタルによって短絡することができ、メタルによって短絡されていない抵抗が有効な抵抗となる。すなわち、メタルによって抵抗値を切り替えることができる。例えば、全ての抵抗がメタルによって短絡されていない場合、実効的な抵抗Rは、抵抗R3、R4、R5の合計となり、抵抗R3をメタルによって短絡した場合、実効的な抵抗Rは、抵抗R4、R5の合計となる。
電圧変換回路72において、図7と同様に、PMOSトランジスタP73の電流I1が、メタルによって短絡されていない抵抗R3、R4、R5に流れ、電流I1と実効的な抵抗Rによる出力電圧(I1*R)が出力される。
抵抗を短絡するメタルの形状、すなわち配線層の形状は、半導体集積回路装置の製造時におけるマスクによって決まるため、あらかじめどの抵抗を短絡するか決定し、マスクのレイアウトを変更する必要がある。例えば、サンプルの半導体集積回路装置を製造し、TEG等によって測定することで抵抗値を求め、短絡する抵抗を決定する。
このように、複数の抵抗を設け、抵抗値をメタルによって可変とすることで、電位発生回路111の出力であるソース電位を調整することができる。また、図1のように、複数のソース電位制御回路101を設けている場合、ソース電位制御回路ごとにソース電位を容易に変更することができる。
発明の実施の形態4.
次に、図11を用いて本発明の実施の形態4にかかる電位発生回路の構成について説明する。この電位発生回路111は、図7の回路と同様に、図1から図3のソース電位制御回路101に用いることができる。本実施形態の電位発生回路111は、図10と同様に、抵抗R3、R4、R5を備えている。本実施形態では、抵抗R3、R4、R5は、それぞれ、Fuse1、Fuse2、Fuse3によって短絡可能であり、図10と同様に、Fuseによって抵抗値を切り替えることができる。Fuseを切断し、短絡されていない抵抗が有効な抵抗となる。抵抗を短絡するFuseは、半導体集積回路装置の製造後に、レーザ等によって切断される。抵抗値の切り替え方法以外は、図10と同様である。
次に、図11を用いて本発明の実施の形態4にかかる電位発生回路の構成について説明する。この電位発生回路111は、図7の回路と同様に、図1から図3のソース電位制御回路101に用いることができる。本実施形態の電位発生回路111は、図10と同様に、抵抗R3、R4、R5を備えている。本実施形態では、抵抗R3、R4、R5は、それぞれ、Fuse1、Fuse2、Fuse3によって短絡可能であり、図10と同様に、Fuseによって抵抗値を切り替えることができる。Fuseを切断し、短絡されていない抵抗が有効な抵抗となる。抵抗を短絡するFuseは、半導体集積回路装置の製造後に、レーザ等によって切断される。抵抗値の切り替え方法以外は、図10と同様である。
このように、複数の抵抗を設け、抵抗値をFuseによって可変とすることで、電位発生回路111の出力であるソース電位を調整することができる。特に、抵抗値をFuseによって切り替えるため、半導体集積回路装置の製造後に変更することができる。
発明の実施の形態5.
次に、図12を用いて本発明の実施の形態5にかかる電位発生回路の構成について説明する。この電位発生回路111は、図7の回路と同様に、図1から図3のソース電位制御回路101に用いることができる。本実施形態の電位発生回路111は、図10や図11と同様に、抵抗R3、R4、R5を備えている。本実施形態では、抵抗R3、R4は、それぞれ、スイッチSW71、SW72によって短絡可能であり、図10や図11と同様に、スイッチによって抵抗値を切り替えることができる。尚、抵抗R5にスイッチを設けて短絡してもよい。また、スイッチSW71、SW72は、例えば、トランスファーゲートでありPMOSトランジスタとNMOSトランジスタとインバータから構成されている。
次に、図12を用いて本発明の実施の形態5にかかる電位発生回路の構成について説明する。この電位発生回路111は、図7の回路と同様に、図1から図3のソース電位制御回路101に用いることができる。本実施形態の電位発生回路111は、図10や図11と同様に、抵抗R3、R4、R5を備えている。本実施形態では、抵抗R3、R4は、それぞれ、スイッチSW71、SW72によって短絡可能であり、図10や図11と同様に、スイッチによって抵抗値を切り替えることができる。尚、抵抗R5にスイッチを設けて短絡してもよい。また、スイッチSW71、SW72は、例えば、トランスファーゲートでありPMOSトランジスタとNMOSトランジスタとインバータから構成されている。
抵抗R3、R4のうち、スイッチSW71、SW72がOFFされて短絡されていない抵抗が有効な抵抗となる。スイッチSW71、SW72は、例えば、プログラムされたプログラム回路等の制御回路からの制御信号Prog1、Prog2によってON/OFFされる。抵抗値の切り替え方法以外は、図10や図11と同様である。
このように、複数の抵抗を設け、抵抗値をスイッチによって可変とすることで、電位発生回路111の出力であるソース電位を調整することができる。特に、抵抗値をスイッチによって切り替えるため、半導体集積回路装置の製造後、半導体集積回路装置の動作時であっても、何度でも変更することが可能である。
その他の発明の実施の形態.
上述の例では、主に、インバータにおいてNMOSトランジスタのソース電位を制御する場合について説明したが、これに限らず、インバータのPMOSトランジスタのソース電位を制御してもよく、インバータのNMOSトランジスタとPMOSトランジスタの両方あるいは一方のソース電位を制御してもよい。
上述の例では、主に、インバータにおいてNMOSトランジスタのソース電位を制御する場合について説明したが、これに限らず、インバータのPMOSトランジスタのソース電位を制御してもよく、インバータのNMOSトランジスタとPMOSトランジスタの両方あるいは一方のソース電位を制御してもよい。
例えば、図13では、PMOSトランジスタP21、P22において、ソースにソース電位線4が接続され、基板端子に電源電位Vccが接続されている。その他は、図2と同様である。このようにして、PMOSトランジスタとNMOSトランジスタの両方のソース電位を制御することができる。これにより、一方のトランジスタのソース電位を制御する場合よりも、より高い効果を得ることができる。
PMOSトランジスタのソース電位を制御する場合、NMOSトランジスタの場合とは逆に、温度の増加とともにソース電位を減少させるため、電位発生回路111の回路構成について、電源電位VccとGND電位、PMOSトランジスタとNMOSトランジスタを適宜入れ替えて構成する必要がある。
また、上述の例では、電位発生回路の回路構成等によってソース電位を切り替える場合について説明したが、これに限らず、内部回路ブロック201とソース電位制御回路101の接続や、ソース電位制御回路101と電源電位Vccとの接続を変えることで、ソース電位を切り替えてもよい。例えば、図14では、内部回路ブロック201はソース電位制御回路101、102の両方と接続されており、ソース電位制御回路101、102のいずれか一方がボンディングパッド及びボンディングワイヤを介して電源電位Vccと接続されている。すなわち、ソース電位制御回路101、102を、ボンディングワイヤの接続を変えることにより活性、非活性に切り替えている。この例では、ボンディングワイヤが接続されているソース電位制御回路101が活性となり、ソース電位制御回路101から内部回路ブロック201へソース電位が出力される。この場合、半導体集積回路装置の組み立てまでに、所望のソース電位を決定しておく必要がある。
101〜10n ソース電位制御回路
111 電位発生回路
112 スタンバイ/アクティブ制御回路
113 トランスファ回路
201〜20n 内部回路ブロック
301 コマンド入力端子
302 CSバッファ
4 ソース電位線
INV21、22、31 インバータ
P21、22 PMOSトランジスタ
N21、22 NMOSトランジスタ
SW31、32 スイッチ
111 電位発生回路
112 スタンバイ/アクティブ制御回路
113 トランスファ回路
201〜20n 内部回路ブロック
301 コマンド入力端子
302 CSバッファ
4 ソース電位線
INV21、22、31 インバータ
P21、22 PMOSトランジスタ
N21、22 NMOSトランジスタ
SW31、32 スイッチ
Claims (18)
- MOSFETと、前記MOSFETの動作モードに応じて前記MOSFETのソース電位を制御するソース電位制御回路と、を備える半導体集積回路装置であって、
前記ソース電位制御回路は、温度に基づき前記制御するソース電位を変化させる、
半導体集積回路装置。 - 前記ソース電位制御回路は、温度に対する前記MOSFETのリーク電流の特性と、前記MOSFETのソース電位に対する前記MOSFETのリーク電流の特性と、に基づいて前記制御するソース電位を決定する、
請求項1に記載の半導体集積回路装置。 - 前記ソース電位制御回路は、前記MOSFETの動作モードがスタンバイの場合に、前記制御するソース電位を連続的に変化させる、
請求項1又は2に記載の半導体集積回路装置。 - 前記MOSFETを有する第1及び第2の回路ブロックと、
前記第1の回路ブロックの前記MOSFETのソース電位を制御する第1の前記ソース電位制御回路と、
前記第2の回路ブロックの前記MOSFETのソース電位を制御する第2の前記ソース電位制御回路と、をさらに備え、
前記第1のソース電位制御回路が制御するソース電位と、前記第2のソース電位制御回路が制御するソース電位と、が異なる電位である、
請求項1乃至3のいずれかに記載の半導体集積回路装置。 - 前記第1の回路ブロックは、前記第1及び第2のソース電位制御回路と接続され、
前記第1及び第2のソース電位制御回路の活性/非活性を切り替える切り替え部をさらに備える、
請求項4に記載の半導体集積回路装置。 - 前記ソース電位制御回路は、所定の温度以下の場合、前記制御するソース電位を一定に保ち、所定の温度を超えた場合、温度の変化に基づき前記制御するソース電位を変化させる、
請求項1乃至5のいずれかに記載の半導体集積回路装置。 - 前記ソース電位制御回路は、温度に応じて前記制御するソース電位を指数関数的に変化させる、
請求項1乃至6のいずれかに記載の半導体集積回路装置。 - 前記ソース電位制御回路は、基板電位又はウェル電位から前記MOSFETのしきい値電圧までの範囲内で、前記制御するソース電位を変化させる、
請求項1乃至7のいずれかに記載の半導体集積回路装置。 - 前記ソース電位制御回路は、基板電位又はウェル電位から、ドレイン電流が温度に依存しないリーク電流成分と同じになるソース電位までの範囲内で、前記制御するソース電位を変化させる、
請求項1乃至8のいずれかに記載の半導体集積回路装置。 - 前記ソース電位制御回路は、基板電位又はウェル電位から、前記半導体集積回路装置の使用温度上限においてドレイン電流が所定値以下となるソース電位までの範囲内で、前記制御するソース電位を変化させる、
請求項1乃至9のいずれかに記載の半導体集積回路装置。 - 前記ソース電位制御回路は、
温度に応じて流れるリーク電流をモニタし、前記リーク電流に基づいた電流を生成する電流モニタ回路と、
前記電流モニタ回路によって生成された電流から前記制御するソース電位を生成する電位生成回路と、を備え、
前記電位生成回路は、抵抗値が温度に依存しない抵抗またはリーク電流の温度依存性に比べて無視できる程度の温度依存性を持つ抵抗を有し、前記電流モニタ回路によって生成された電流と前記抵抗とによって前記制御するソース電位を生成する、
請求項1乃至10のいずれかに記載の半導体集積回路装置。 - 前記電位生成回路は、前記生成するソース電位を所定の電圧でクランプするクランプ回路をさらに有する、
請求項11に記載の半導体集積回路装置。 - 前記電位生成回路は、前記抵抗をさらに複数有し、前記複数の抵抗を切り替えることによって、前記生成するソース電位を変更する、
請求項11又は12に記載の半導体集積回路装置。 - 前記複数の抵抗は、直列に接続され、
前記複数の抵抗の切り替えは、前記半導体集積回路装置の配線層を形成するマスクのレイアウトを変更し、前記複数の抵抗から選択された抵抗の両端を前記配線層により接続し短絡することにより行われる、
請求項13に記載の半導体集積回路装置。 - 前記複数の抵抗は、直列に接続され、
前記電位生成回路は、前記複数の抵抗のそれぞれの両端を接続し短絡する複数のヒューズをさらに有し、
前記複数の抵抗の切り替えは、前記複数のヒューズから選択されたヒューズを切断することにより行われる、
請求項13に記載の半導体集積回路装置。 - 前記複数の抵抗は、直列に接続され、
前記電位生成回路は、前記複数の抵抗のそれぞれの両端を接続し短絡する複数のスイッチ回路をさらに有し、
前記複数の抵抗の切り替えは、前記複数のスイッチ回路から選択されたスイッチ素子をオンオフすることにより行われる、
請求項13に記載の半導体集積回路装置。 - 前記MOSFETは、SRAMセルのドライバ素子である、
請求項1乃至16のいずれかに記載の半導体集積回路装置。 - MOSFETと、温度に基づき前記MOSFETのソース電位を制御するソース電位制御回路と、を備える半導体集積回路装置の設計方法であって、
温度に対する前記MOSFETのリーク電流の特性を測定するステップと、
前記MOSFETのソース電位に対する前記MOSFETのリーク電流の特性を測定するステップと、
前記測定された温度に対する前記MOSFETのリーク電流の特性と、前記測定された前記MOSFETのソース電位に対する前記MOSFETのリーク電流の特性と、に基づいて前記ソース電位制御回路が制御するソース電位を決定するステップと、
を有する半導体集積回路装置の設計方法。
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