JPH08171432A - 基準電位発生回路、電位検出回路および半導体集積回路装置 - Google Patents

基準電位発生回路、電位検出回路および半導体集積回路装置

Info

Publication number
JPH08171432A
JPH08171432A JP7000071A JP7195A JPH08171432A JP H08171432 A JPH08171432 A JP H08171432A JP 7000071 A JP7000071 A JP 7000071A JP 7195 A JP7195 A JP 7195A JP H08171432 A JPH08171432 A JP H08171432A
Authority
JP
Japan
Prior art keywords
potential
node
internal
transistor
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7000071A
Other languages
English (en)
Other versions
JP3626521B2 (ja
Inventor
Tsukasa Oishi
司 大石
Yuichiro Komiya
祐一郎 小宮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP00007195A priority Critical patent/JP3626521B2/ja
Priority to KR1019950003910A priority patent/KR100187804B1/ko
Publication of JPH08171432A publication Critical patent/JPH08171432A/ja
Priority to US08/755,933 priority patent/US5847597A/en
Priority to US09/126,709 priority patent/US6351178B1/en
Priority to US10/081,856 priority patent/US6597236B1/en
Application granted granted Critical
Publication of JP3626521B2 publication Critical patent/JP3626521B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

(57)【要約】 【目的】 ＤＲＡＭなどにおいて、より安定した中間電
位を正確にかつ速やかに発生する。 【構成】 この基準電位発生回路は、４つのトランジス
タ１０１〜１０４が直列接続されてなる基準電位発生段
１０と、２つのトランジスタ１２１，１２２が直列接続
されてなる出力段１２と、出力ノード１４とを備える。
出力ノード１４はトランジスタ１０１および１０４のゲ
ート電極に接続される。トランジスタ１０２および１０
３はダイオード接続され、各ドレインおよびゲート電極
はトランジスタ１２１および１２２の各ゲート電極に接
続される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、基準電位発生回路、
電位検出回路および半導体集積回路装置に関し、さらに
詳しくは、半導体記憶装置において用いられる中間電位
発生回路、半導体記憶装置において用いられる内部電位
発生回路を制御する内部電位検出回路およびその内部電
位検出回路を備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】図８１は、半導体記憶装置の１つである
ダイナミック・ランダム・アクセス・メモリ（以下「Ｄ
ＲＡＭ」という）の主要な構成を示す回路図である。
【０００３】図８１を参照して、このＤＲＡＭは、ビッ
ト線対ＢＬおよび／ＢＬと、ビット線対ＢＬおよび／Ｂ
Ｌに対して直交方向に配置されたワード線ＷＬと、ビッ
ト線対ＢＬおよび／ＢＬとワード線ＷＬとの交差点に対
応して配置されたメモリセルＭＣと、ビット線対ＢＬお
よび／ＢＬの間に発生された電圧を増幅するセンスアン
プＳＡｎ，ＳＡｐと、ビット線対ＢＬおよび／ＢＬを電
源電位ＶCCの中間電位（１／２）ＶCCにプリチャージす
るプリチャージ回路ＰＣとを備える。
【０００４】ここで、メモリセルＭＣは、トランスファ
ゲートＴＧとキャパシタＣとから構成され、ワード線Ｗ
Ｌの電位が立上がると、ビット線対ＢＬおよび／ＢＬ上
に発生されたデータがキャパシタＣに書込まれるか、あ
るいはキャパシタＣに蓄積されたデータがビット線対Ｂ
Ｌおよび／ＢＬに読出されるようにされている。
【０００５】また、センスアンプＳＡｎ，ＳＡｐは、Ｎ
チャネルセンスアンプＳＡｎおよびＰチャネルセンスア
ンプＳＡｐから構成される。ＮチャネルセンスアンプＳ
Ａｎはクロスカップルされた２つのＮチャネルＭＯＳト
ランジスタを備える。ＰチャネルセンスアンプＳＡｐ
は、クロスカップルされた２つのＰチャネルＭＯＳトラ
ンジスタから構成される。
【０００６】また、プリチャージ回路ＰＣは、プリチャ
ージ線ＶＢＬからの中間電位（１／２）ＶCCをビット線
対ＢＬおよび／ＢＬに供給するとともに、イコライズ線
ＥＱからの制御信号に応答してビット線対ＢＬおよび／
ＢＬの両電位を等しくする。
【０００７】次に、このＤＲＡＭの読出動作を図８２に
示されたタイミングチャートを参照して説明する。
【０００８】データが読出される前、ビット線対ＢＬお
よび／ＢＬは中間電位（１／２）Ｖ CCにプリチャージさ
れる。次いで、ワード線ＷＬの電位が昇圧電位ＶPPまで
上昇するとキャパシタＣのデータがトランスファゲート
ＴＧを介してビット線ＢＬに読出されるので、そのビッ
ト線ＢＬの電位は電源電位ＶCCか、あるいはグランド電
位Ｖss側へシフトする。
【０００９】次いで、センスアンプ駆動線ＳＮおよびＳ
Ｐに接続されたトランスファゲートＳ０および／Ｓ０
（図示せず）が導通状態になると、たとえばビット線Ｂ
Ｌの電位がグランド電位Ｖssになり、ビット線／ＢＬの
電位が電源電位ＶCCになる。
【００１０】以上のように、ＤＲＡＭにおいては、ビッ
ト線対ＢＬおよび／ＢＬを中間電位（１／２）ＶCCにプ
リチャージする必要がある。
【００１１】図８３は、米国特許第４，７８８，４５５
号に開示された従来の中間電位発生回路の全体構成を示
す回路図である。
【００１２】図８３を参照して、この中間電位発生回路
は、基準電位Ｖref １を発生する基準電位発生段１と、
基準電位Ｖref ２を発生する基準電位発生段２と、これ
らの基準電位Ｖref １およびＶref ２に応答して中間電
位（１／２）ＶCCを発生する出力段３と、出力ノード４
とを備える。
【００１３】基準電位発生段１は、電源電位ＶCCが与え
られる電源ノード１００とグランド電位Ｖssが与えられ
るグランドノード２００との間に直列に接続された、抵
抗要素１ａと、ＮチャネルＭＯＳトランジスタ１ｂと、
ＮチャネルＭＯＳトランジスタ１ｃと、抵抗要素１ｄと
を備える。基準電位発生段２は、電源ノード１００とグ
ランドノード２００との間に直列に接続された、抵抗要
素２ａと、ＰチャネルＭＯＳトランジスタ２ｂと、Ｐチ
ャネルＭＯＳトランジスタ２ｃと、抵抗要素２ｄとを備
える。出力段３は、電源ノード１００とグランドノード
２００との間に直列に接続された、ＮチャネルＭＯＳト
ランジスタ３ａと、ＰチャネルＭＯＳトランジスタ３ｂ
とを備える。
【００１４】ここで、ノードＮ１に発生される基準電位
Ｖref １は、ダイオード接続されたＮチャネルＭＯＳト
ランジスタ１ｂのしきい電圧Ｖdnによって決定される。
また、ノードＮ２に発生される基準電位Ｖref ２は、ダ
イオード接続されたＰチャネルＭＯＳトランジスタ２ｃ
のしきい電圧の絶対値｜Ｖtp｜によって決定される。
【００１５】したがって、出力段３におけるＰチャネル
ＭＯＳトランジスタ３ａのゲート電極には中間電位より
もそのしきい電圧だけ高い電圧（１／２）ＶCC＋Ｖtnが
与えられ、かつＰチャネルＭＯＳトランジスタ３ｂのゲ
ート電極には中間電位よりもそのしきい電圧の絶対値だ
け低い電位（１／２）ＶCC−｜Ｖtp｜が与えられるの
で、出力ノード４には出力電位Ｖout として中間電位
（１／２）ＶCCが発生される。
【００１６】図８５は、特開昭６３−１７４１１５号公
報の図４に示された中間電位発生回路の全体構成を示す
回路図である。
【００１７】図８５を参照して、この中間電位発生回路
は、２つの基準電位を発生する基準電位発生段５と、出
力段３と、出力ノード４とを備える。出力段３は、図８
３に示されたものと同一である。
【００１８】この中間電位発生回路における基準電位発
生段５は、グランドノード２００に接続されたゲート電
極を持つＰチャネルＭＯＳトランジスタ５ａと、ダイオ
ード接続されたＮチャネルＭＯＳトランジスタ５ｂと、
ダイオード接続されたＰチャネルＭＯＳトランジスタ５
ｃと、電源ノード１００に接続されたゲート電極を持つ
ＮチャネルＭＯＳトランジスタ５ｄとを備える。
【００１９】この中間電位発生回路も上記のものと同様
に、出力段３におけるＮチャネルＭＯＳトランジスタ３
ａのゲート電極には中間電位よりもそのしきい電圧だけ
高い電位が与えられ、かつＰチャネルＭＯＳトランジス
タ３ｂのゲート電極には中間電位よりもそのしきい電圧
の絶対値だけ低い電位が与えられるので、出力ノード４
には中間電位（１／２）ＶCCが発生される。
【００２０】図８６は、ＤＲＡＭにおいて用いられてい
る昇圧電位検出回路の一例を示す回路図である。昇圧電
位ＶPPは、たとえばワード線を駆動するワードドライバ
へ電源として供給される。図８６を参照して、この昇圧
電位検出回路は、検出ノード８０４とグランドノード２
００の間に直列に接続されたＰチャネルＭＯＳトランジ
スタ６ａ〜６ｄと、インバータ７とを備える。トランジ
スタ６ａ〜６ｄはそれぞれダイオード接続されている。
インバータ７は、ＰチャネルＭＯＳトランジスタ７ａと
ＮチャネルＭＯＳトランジスタ７ｂとから構成される。
【００２１】この昇圧電位検出回路においては、ノード
ＮＡの電位がインバータ７の論理しきい値よりも低い
と、Ｈ（論理ハイ）レベルのイネーブル信号ＧＥが出力
ノード８０１に生成される。このＨレベルのイネーブル
信号ＧＥに応答して昇圧電位発生回路（図示せず）が活
性化される。一方、ノードＮＡの電位がインバータ７の
論理しきい値よりも高くなると、Ｌ（論理ロー）レベル
のイネーブル信号ＧＥが出力ノード８０１に生成され
る。このＬレベルのイネーブル信号ＧＥに応答して昇圧
電位発生回路は不活性化される。
【００２２】
【発明が解決しようとする課題】しかしながら、図８３
に示された中間電位発生回路においては、基準電位発生
段１の中に電源ノード１００からグランドノード２００
に向かって流れる貫通電流を低減するため、それらの抵
抗要素１ａおよび１ｄの値を非常に大きく、たとえば数
ＭΩ程度にしなければならない。このことは、基準電位
発生段２においても同様である。
【００２３】これに対しＤＲＡＭにおいては、信号の伝
達速度を速めるため、その配線材料としては単位長さ当
たりの抵抗値が小さいものが用いられる傾向にある。し
たがって、このような単位長さ当たりの抵抗値が小さい
材料を用いて抵抗要素１ａおよび１ｄならびに２ａおよ
び２ｄを構成すると、レイアウト面積が非常に大きくな
るという問題があった。
【００２４】図８４は、図８３に示された中間電位発生
回路に電源が投入された当初における各ノードの電位の
時間変化を示すグラフである。
【００２５】図８４を参照して、電源が投入された当初
において、電源ノード１００の電位は０ＶからＶCCに向
かって徐々に上昇する。この表中の点線は、電源ノード
１００の電位の半分の電位を示す。
【００２６】基準電位発生段１における抵抗要素１ａは
非常に大きな値を持つため、電源ノード１００の電位が
上昇してもノードＮ１の電位は速やかには上昇しない。
また、基準電位発生段２における抵抗要素２ａも非常に
大きな値を持つため、ノードＮ２の電位も速やかには上
昇しない。そのため、出力電位Ｖout が中間電位（１／
２）ＶCCに到達するまで非常に長い時間がかかるという
問題があった。
【００２７】一方、図８５に示された中間電位発生回路
の基準電位発生段５の中に流れる電流Ｉは、次の式
（１）で表される。
【００２８】 Ｉ＝βp （ＶCC−Ｖtn）（ＶCC−Ｖtp） …（１） ここで、βp はＰチャネルＭＯＳトランジスタにおける
ホールの移動度を示す。ＶtnはＮチャネルＭＯＳトラン
ジスタのしきい電圧を示す。ＶtpはＰチャネルＭＯＳト
ランジスタのしきい電圧を示す。
【００２９】この中間電位発生回路においては、上記式
（１）で表される電流Ｉが基準電位発生段５の中に流れ
るとき、出力ノード４に中間電位（１／２）ＶCCが発生
される。したがって、しきい電圧ＶtnおよびＶtpが正確
に設定されなければ上記電流Ｉが所望の値にならず、出
力電位Ｖout が中間電位（１／２）ＶCCからずれるとい
う問題があった。
【００３０】図３は、電源電位ＶCCを２．５Ｖとしたと
き、しきい電圧Ｖtnのずれに対する出力電位Ｖout のシ
ミュレーション結果を示すグラフである。このグラフか
ら明らかなように、しきい電圧Ｖtnがずれると、出力電
位Ｖout は大幅に変化する。
【００３１】また、図８６に示された昇圧電位検出回路
においては、電源電位ＶCCが変動すると、インバータ７
の論理しきい値が変動するため、この昇圧電位検出回路
の検出レベルは安定しないという問題があった。また、
昇圧電位ＶPPがダイオード接続された３つのトランジス
タ６ａ〜６ｃを介してノードＮＡへ与えられるため、動
作温度が変動してもこの昇圧電位検出回路の検出レベル
が変動するという問題もあった。これは、動作温度が変
動すると、トランジスタのしきい電圧が変動するからで
ある。この昇圧電位検出回路では３つのトランジスタが
直列に接続されているため、しきい電圧の変動は３倍に
増幅される。
【００３２】この発明は上記のような問題を解決するた
めになされたもので、その目的は、より安定した基準電
位を発生することができる基準電位発生回路を提供する
ことである。
【００３３】この発明の他の目的は、所望の基準電位を
正確に発生することができる基準電位発生回路を提供す
ることである。
【００３４】この発明のさらに他の目的は、電源が投入
されると速やかに所望の基準電位を発生することができ
る基準電位発生回路を提供することである。
【００３５】この発明のさらに他の目的は、レイアウト
面積が十分に小さい基準電位発生回路を提供することで
ある。
【００３６】この発明のさらに他の目的は、安定した検
出レベルを有する内部電位検出回路を提供することであ
る。
【００３７】この発明のさらに他の目的は、電源電位の
変動に伴って検出レベルが変動しない内部電位検出回路
を提供することである。
【００３８】この発明のさらに他の目的は、動作温度の
変動に伴って検出レベルが変動しない内部電位検出回路
を提供することである。
【００３９】
【課題を解決するための手段】この発明に係る請求項１
に記載の基準電位発生回路は、第１の電位と第２の電位
との間の基準電位を発生するものであって、出力ノード
と、第１の第１導電型トランジスタ、たとえばＮチャネ
ルＭＯＳトランジスタと、第１の第２導電型トランジス
タ、たとえばＰチャネルＭＯＳトランジスタと、第２の
第２導電型トランジスタと、第２の第１導電型トランジ
スタと、第３の第１導電型トランジスタと、第３の第２
導電型トランジスタとを備える。上記出力ノードには上
記基準電位が発生される。上記第１の第１導電型トラン
ジスタは、上記出力ノードに接続された一方導通電極
と、第３の電位が与えられる第１のノードに接続された
他方導通電極とを持つ。上記第１の第２導電型トランジ
スタは、上記出力ノードに接続された一方導通電極と、
第４の電位が与えられる第２のノードに接続された他方
導通電極とを持つ。上記第２の第２導電型トランジスタ
は、上記第１の電位が与えられる第３のノードに接続さ
れた一方導通電極と、上記第１の第１導電型トランジス
タの制御電極に接続された他方導通電極と、上記出力ノ
ードに接続された制御電極とを持つ。上記第２の第１導
電型トランジスタは、上記第２の電位が与えられる第４
のノードに接続された一方導通電極と、上記第１の第２
導電型トランジスタの制御電極に接続された他方導通電
極と、上記出力ノードに接続された制御電極とを持つ。
上記第３の第１導電型トランジスタは、一方導通電極
と、上記第２の第２導電型トランジスタの上記他方導通
電極に接続されかつ互いに接続された他方導通電極およ
び制御電極とを持つ。上記第３の第２導電型トランジス
タは、上記第３の第１導電型トランジスタの上記一方導
通電極に接続された一方導通電極と、上記第２の第１導
電型トランジスタの上記他方導通電極に接続されかつ互
いに接続された他方導通電極および制御電極とを持つ。
【００４０】この発明に係る請求項２に記載の基準電位
発生回路は、第１の電位と第２の電位との間の基準電位
を発生するものであって、出力ノードと第１の第１導電
型トランジスタ、たとえばＮチャネルＭＯＳトランジス
タと、第１の第２導電型トランジスタ、たとえばＰチャ
ネルＭＯＳトランジスタと、第２の第２導電型トランジ
スタと、第２の第１導電型トランジスタと、第３の第１
導電型トランジスタと、第３の第２導電型トランジスタ
と、制御電位印加手段とを備える。上記出力ノードには
上記基準電位が発生される。上記第１の第１導電型トラ
ンジスタは、上記出力ノードに接続された一方導通電極
と、第３の電位が与えられる第１のノードに接続された
他方導通電極とを持つ。上記第１の第２導電型トランジ
スタは、上記出力ノードに接続された一方導通電極と、
第４の電位が与えられる第２のノードに接続された他方
導通電極とを持つ。上記第２の第２導電型トランジスタ
は、上記第１の電位が与えられる第３のノードに接続さ
れた一方導通電極と、上記第１の第１導電型トランジス
タの制御電極に接続された他方導通電極とを持つ。上記
第２の第１導電型トランジスタは、上記第２の電位が与
えられる第４ノードに接続された一方導通電極と、上記
第１の第２導電型トランジスタの制御電極に接続された
他方導通電極とを持つ。上記第３の第１導電型トランジ
スタは、一方導通電極と、上記第２の第２導電型トラン
ジスタの上記他方導通電極に接続されかつ互いに接続さ
れた他方導通電極および制御電極とを持つ。上記第３の
第２導電型トランジスタは、上記第３の第１導電型トラ
ンジスタの上記一方導通電極に接続された一方導通電極
と、上記第２の第１導電型トランジスタの上記他方導通
電極に接続されかつ互いに接続された他方導通電極およ
び制御電極とを持つ。上記制御電位印加手段は、上記第
２の第２導電型トランジスタの制御電極に第１の制御電
位を与えるとともに、上記第２の第１導電型トランジス
タの制御電極に第２の制御電位を与える。
【００４１】この発明に係る請求項３に記載の基準電位
発生回路においては、上記第２の第２導電型トランジス
タの構造が上記第３の第２導電型トランジスタの構造と
同一にされ、かつ上記第２の第１導電型トランジスタの
構造が上記第３の第１導電型トランジスタの構造と同一
にされている。
【００４２】この発明に係る請求項４に記載の基準電位
発生回路は、さらに、第４の第１導電型トランジスタ
と、第４の第２導電型トランジスタとを備える。上記第
４の第１導電型トランジスタは、上記出力ノードに接続
された一方導通電極と、上記第１のノードに接続された
他方導通電極と、上記第２の第２導電型トランジスタの
上記他方導通電極に接続された制御電極とを持つ。上記
第４の第２導電型トランジスタは、上記出力ノードに接
続された一方導通電極と、上記第２のノードに接続され
た他方導通電極と、上記第２の第１導電型トランジスタ
の上記他方導通電極に接続された制御電極とを持つ。
【００４３】この発明に係る請求項５に記載の基準電位
発生回路において、上記制御電位印加手段は、上記出力
ノードに発生される上記基準電位を上記第１の制御電位
として上記第２の第２導電型トランジスタの上記制御電
極に与えるとともに、上記第２の制御電位として上記第
２の第１導電型トランジスタの上記制御電極に与える。
【００４４】この発明に係る請求項６に記載の基準電位
発生回路は、第１の電位と第２の電位との間の基準電位
を発生するものであって、出力ノードと、第１の第１導
電型トランジスタ、たとえばＮチャネルＭＯＳトランジ
スタと、第１の第２導電型トランジスタ、たとえばＰチ
ャネルＭＯＳトランジスタと、第２の第１導電型トラン
ジスタと、第２の第２導電型トランジスタと、第１の印
加手段と、第２の印加手段とを備える。上記出力ノード
には、上記出力ノードには、上記基準電位が発生され
る。上記第１の第１導電型トランジスタは、上記出力ノ
ードに接続された一方導通電極と、第３の電位が与えら
れる第１のノードに接続された他方導通電極とを持つ。
上記第１の第２導電型トランジスタは、上記出力ノード
に接続された一方導通電極と、第４の電位が与えられる
第２のノードに接続された他方導通電極とを持つ。上記
第２の第１導電型トランジスタは、上記出力ノードに接
続された一方導通電極と、第５の電位が与えられる第３
のノードに接続された他方導通電極とを持ち、かつ上記
第１の第１導電型トランジスタのチャネル長よりも長い
チャネル長を持つ。上記第２の第２導電型トランジスタ
は、上記出力ノードに接続された一方導通電極と、第６
の電位が与えられる第４のノードに接続された他方導通
電極とを持ち、かつ上記第１の第２導電型トランジスタ
のチャネル長よりも長いチャネル長を持つ。上記第１の
印加手段は、上記基準電位よりも少なくとも上記第１の
第１導電型トランジスタのしきい電圧だけ高い第１の制
御電位を上記第１の第１導電型トランジスタの制御電極
と上記第２の第１導電型トランジスタの制御電極とにそ
れぞれ与える。上記第２の印加手段は、上記基準電位よ
りも少なくとも上記第１の第２導電型トランジスタのし
きい電圧だけ低い第２の制御電位を上記第１の第２導電
型トランジスタの制御電極と上記第２の第２導電型トラ
ンジスタの制御電極とにそれぞれ与える。
【００４５】この発明に係る請求項７に記載の基準電位
発生回路は、第１の電位と第２の電位との間の基準電位
を発生するものであって、出力ノードと、電源電圧変換
手段と、中間電位発生手段とを備える。上記出力ノード
には基準電位が発生される。上記電源電圧変換手段は、
上記第１の電位に基づいて第３の電位を発生する第１の
電位変換手段と、上記第２の電位に基づいて第４の電位
を発生する第２の電位変換手段とを含む。上記中間電位
発生手段は、上記第３の電位と上記第４の電位との間の
中間電位を上記基準電位として発生するものであって、
第１の第１導電型トランジスタ、たとえばＮチャネルＭ
ＯＳトランジスタと、第１の第２導電型トランジスタ、
たとえばＰチャネルＭＯＳトランジスタと、第２の第２
導電型トランジスタと、第２の第１導電型トランジスタ
と、第３の第１導電型トランジスタと、第３の第２導電
型トランジスタとを含む。上記第１の第１導電型トラン
ジスタは、上記出力ノードに接続された一方導通電極
と、第５の電位が与えられる第１のノードに接続された
他方導通電極とを持つ。上記第１の第２導電型トランジ
スタは、上記出力ノードに接続された一方導通電極と、
第６の電位が与えられる第２のノードに接続された他方
導通電極とを持つ。上記第２の第２導電型トランジスタ
は、上記第３の電位が与えられる第３のノードに接続さ
れた一方導通電極と、上記第１の第１導電型トランジス
タの制御電極に接続された他方導通電極と、上記出力ノ
ードに接続された制御電極とを持つ。上記第２の第１導
電型トランジスタは、上記第４の電位が与えられる第４
のノードに接続された一方導通電極と、上記第１の第２
導電型トランジスタの制御電極に接続された他方導通電
極と、上記出力ノードに接続された制御電極とを持つ。
上記第３の第１導電型トランジスタは、一方導通電極
と、上記第２の第２導電型トランジスタの上記他方導通
電極に接続されかつ互いに接続された他方導通電極およ
び制御電極とを持つ。上記第３の第２導電型トランジス
タは、上記第３の第１導電型トランジスタの上記一方導
通電極に接続された一方導通電極と、上記第２の第１導
電型トランジスタの上記他方導通電極に接続されかつ互
いに接続された他方導通電極および制御電極とを持つ。
【００４６】この発明に係る請求項８に記載の基準電位
発生回路はさらに、上記第３の電位のための第１の基礎
基準電位と、上記第４の電位のための第２の基礎基準電
位とをそれぞれ発生する基礎基準電位発生手段を備え、
上記第１の電位変換手段は、上記第３の電位を上記第１
の基礎基準電位と比較する第１の比較手段と、上記第１
の比較手段の出力に応答して、上記第３の電位が上記第
１の基礎基準電位よりも低いとき上記第３の電位を上昇
させ、上記第３の電位が上記第１の基礎基準電位よりも
高いとき上記第３の電位を下降させる手段とを備え、上
記第２の電位変換手段は、上記第４の電位を上記第２の
基礎基準電位と比較する第２の比較手段と、上記第２の
比較手段の出力に応答して、上記第４の電位が上記第２
の基礎基準電位よりも低いとき上記第４の電位を上昇さ
せ、上記第４の電位が上記第２の基礎基準電位よりも高
いとき上記第４の電位を下降させる手段とを備える。
【００４７】この発明に係る請求項９に記載の基準電位
発生回路において、上記基礎基準電位発生手段は、第１
の出力ノードと、第２の出力ノードと、定電流手段と、
第１の出力抵抗手段と、第２の出力抵抗手段と、フィー
ドバック手段とを備える。上記第１の出力ノードには上
記第１の基礎基準電位が発生される。上記第２の出力ノ
ードには上記第２の基礎基準電位が発生される。上記定
電流手段は、一定の基準電流を供給する。上記第１の出
力抵抗手段は、上記第１の出力ノードと上記第２のノー
ドとの間に接続され、その中には上記基準電流のうち一
部の電流が流れる。上記第２の出力抵抗手段は、上記第
２の出力ノードと第７の電位が与えられる第５のノード
との間に接続され、その中には上記一部の電流が流れ
る。上記フィードバック手段は、上記基準電流のうち上
記一部の電流以外の残りの電流を検知し、上記残りの電
流が減少すると上記定電流手段から供給される上記基準
電流を増加させ、上記残りの電流が増加すると上記定電
流手段から供給される上記基準電流を減少させる。
【００４８】この発明に係る請求項１０に記載の基準電
位発生回路において、上記基礎基準電位発生手段は、第
１の出力ノードと、第２の出力ノードと、第１の出力抵
抗手段と、第２の出力抵抗手段と、第４の第２導電型ト
ランジスタ、たとえばＰチャネルＭＯＳトランジスタ
と、制御電位発生手段とを備える。上記第１の出力ノー
ドには上記第１の基礎基準電位が発生される。上記第２
の出力ノードには上記第２の基礎基準電位が発生され
る。上記第１の出力抵抗手段は、上記第１の出力ノード
と上記第２の出力ノードとの間に接続される。上記第２
の出力抵抗手段は、上記第２の出力ノードと第７の電位
が与えられる第５のノードとの間に接続される。上記第
４の第２導電型トランジスタは、第８の電位が与えられ
る第６のノードに接続された一方導通電極と、上記第１
の出力ノードに接続された他方導通電極とを持つ。上記
制御電位発生手段は、所定の制御電位を発生して上記第
４の第２導電型トランジスタの制御電極に供給するもの
であって、第７のノードから第８のノードまでの第１の
経路と、上記第７のノードから上記第８のノードまでの
第２の経路と、上記第１の経路に流れる電流に応答して
上記第２の経路に流れる電流を制御する第１のカレント
ミラー手段と、上記第２の経路に流れる上記電流に応答
して上記第１の経路に流れる上記電流を制御する第２の
カレントミラー手段と、上記第１の経路中であって上記
第１のカレントミラー手段と上記第２のカレントミラー
手段との間に位置し、上記第４の第２導電型トランジス
タの上記制御電極に接続され、上記制御電位が発生され
る制御ノードと、上記第１の経路中であって上記制御ノ
ードと上記第１のカレントミラー手段との間に接続され
た第１の抵抗要素と、上記第１の経路中であって上記第
２のカレントミラー手段と上記第８のノードとの間に接
続された第２の抵抗要素とを備える。
【００４９】この発明に係る請求項１１に記載の基準電
位発生回路において、上記制御電位発生手段における上
記第１の抵抗要素は、正および負のうち一方の温度係数
を持ち、上記制御電位発生手段における上記第２の抵抗
要素は、当該他方の温度係数を持つ。
【００５０】この発明に係る請求項１２に記載の基準電
位発生回路において、上記制御電位発生手段における上
記第１の抵抗要素は、上記第８のノードに接続された制
御電極を持つ第５の第２導電型トランジスタ、たとえば
ＰチャネルＭＯＳトランジスタである。
【００５１】この発明に係る請求項１３に記載の基準電
位発生回路は１枚の半導体基板上に形成されていて、さ
らに所定の制御信号に応答して活性化され、上記半導体
基板に所定の基板電位を供給する基板電位供給手段と、
上記半導体基板の上記基板電位を上記第２の基礎基準電
位または上記第４の電位と比較し、その比較結果に応答
して上記基板電位供給手段のための上記制御信号を発生
する基板電位検知手段とを備える。
【００５２】この発明に係る請求項１４に記載の基準電
位発生回路はさらに、上記基板電位検知手段によって発
生される上記制御信号にヒステリシスを持たせるヒステ
リシス手段を備える。
【００５３】この発明に係る請求項１５に記載の基準電
位発生回路は、出力ノードと、第１導電型トランジス
タ、たとえばＰチャネルＭＯＳトランジスタと、出力抵
抗手段と、制御電位発生手段とを備える。上記出力ノー
ドには基準電位が発生される。第１導電型トランジスタ
は、上記第１の電位が与えられる第１のノードに接続さ
れた一方導通電極と、上記出力ノードに接続された他方
導通電極とを持つ。上記出力抵抗手段は、上記出力ノー
ドと第２の電位が与えられる第２のノードとの間に接続
される。上記制御電位発生手段は、第３の電位が与えら
れる第３のノードから第４の電位が与えられる第４のノ
ードまでの第１の経路と、第５の電位が与えられる第５
のノードから第６の電位が与えられる第６のノードまで
の第２の経路と、上記第１の経路に流れる電流に応答し
て上記第２の経路に流れる電流を制御する第１のカレン
トミラー手段と、上記第２の経路に流れる上記電流に応
答して上記第１の経路に流れる上記電流を制御する第２
のカレントミラー手段と、上記第１の経路中であって上
記第１のカレントミラー手段と上記第２のカレントミラ
ー手段との間に位置し、上記第１導電型トランジスタの
上記制御電極に接続された制御ノードと、上記第１の経
路中であって上記制御ノードと上記第１のカレントミラ
ー手段との間に接続された第１の抵抗要素と、上記第１
の経路中であって上記第２のカレントミラー手段と上記
第４のノードとの間に接続された第２の抵抗要素とを備
える。
【００５４】この発明に係る請求項１６に記載の基準電
位発生回路において、上記基準電位発生手段における上
記第１の抵抗要素は、正および負のうち一方の温度係数
を持ち、上記制御電位発生手段における上記第２の抵抗
要素は、当該他方の温度係数を持つ。
【００５５】この発明に係る請求項１７に記載の基準電
位発生回路において、上記基準電位発生手段における上
記第１の抵抗要素は、第７の電位が与えられる第７のノ
ードに接続された制御電極を持つ第１導電型トランジス
タ、たとえばＰチャネルＭＯＳトランジスタである。
【００５６】この発明に係る請求項１８に記載の基準電
位発生回路は、出力ノードと、制御電位発生手段と、第
１導電型トランジスタ、たとえばＰチャネルＭＯＳトラ
ンジスタと、出力抵抗手段と、カレントミラー手段とを
備える。上記出力ノードには基準電位が発生される。上
記制御電位発生手段は所定の制御電位を発生するもので
あって、第１の電位が与えられる第１のノードから上記
第２の電位が与えられる第２のノードまでの第１の経路
と、第３の電位が与えられる第３のノードから第４の電
位が与えられる第４のノードまでの第２の経路と、上記
第１の経路に流れる電流に応答して上記第２の経路に流
れる電流を制御する第１のカレントミラー手段と、上記
第２の経路に流れる電流に応答して上記第１の経路に流
れる上記電流を制御する第２のカレントミラー手段と、
上記第２の経路中であって上記第１のカレントミラー手
段と上記第２のカレントミラー手段との間に位置し、上
記制御電位が発生される制御ノードと、上記第１の経路
中であって上記第２のカレントミラー手段と上記第２の
ノードとの間に接続された第１の抵抗要素と、上記第２
の経路中であって上記制御ノードと上記第２のカレント
ミラー手段との間に接続された第２の抵抗要素とを含
む。上記第１導電型トランジスタは、第５の電位が与え
られる第５のノードに接続された一方導通電極と、他方
導通電極と、上記制御電位発生手段における上記制御ノ
ードに接続され、上記制御電位を受ける制御電極とを持
つ。上記出力抵抗手段は、上記出力ノードと第６の電位
が与えられる第６のノードとの間に接続される。上記カ
レントミラー手段は、上記第１導電型トランジスタの中
へ流れる電流に応答して上記出力抵抗手段の中へ流れる
電流を制御する。
【００５７】この発明に係る請求項１９に記載の基準電
位発生回路において、上記制御電位発生手段における上
記第２の抵抗要素は、第７の電位が与えられる第７のノ
ードに接続された制御電極を持つ第１導電型トランジス
タ、たとえばＰチャネルＭＯＳトランジスタである。
【００５８】この発明に係る請求項２０に記載の基準電
位発生回路はさらに、上記制御電位発生手段における上
記第１の経路および上記第２の経路のうち少なくとも一
方に電流を注入するスタートアップ手段を備える。
【００５９】この発明に係る請求項２１に記載の基準電
位発生回路は、上記基準電位が発生される出力ノード
と、上記出力ノードと第１の電位が与えられる第１のノ
ードとの間に接続された出力抵抗手段と、第２の電位が
与えられる第２のノードから第３の電位が与えられる第
３のノードまでの第１の経路と、第４の電位が与えられ
る第４のノードから第５の電位が与えられる第５のノー
ドまでの第２の経路と、第６の電位が与えられる第６の
ノードから第７の電位が与えられる第７のノードまでの
第３の経路と、上記第１の経路に流れる電流に応答して
上記第２の経路に流れる電流を制御する第１のカレント
ミラー手段と、上記第２の経路に流れる上記電流に応答
して上記第１の経路に流れる上記電流と上記第３の経路
に流れる電流とを制御する第２のカレントミラー手段
と、上記第３の経路に流れる上記電流に応答して上記出
力抵抗手段の中へ流れる電流を制御する第３のカレント
ミラー手段と、上記第１の経路中であって上記第２のカ
レントミラー手段と上記第３のノードとの間に接続され
た抵抗要素とを備える。上記第３のカレントミラー手段
は第１および第２のトランジスタを備える。上記第１の
トランジスタは、上記第３の経路中に設けられ、第１の
チャネル長を有し互いに接続されたドレイン電極および
ゲート電極を持つ。上記第２のトランジスタは、上記第
１のチャネル長よりも長い第２のチャネル長を有しかつ
上記第１のトランジスタのゲート電極に接続されたゲー
ト電極を持つ。
【００６０】この発明に係る請求項２２に記載の内部電
位検出回路は、内部電位を検出しかつその検出された内
部電位が所定の検出レベルに達しているか否かを判定す
るものであって、出力ノードと、基準電流供給手段と、
検出ノード、比較電流供給手段とを備える。上記基準電
流供給手段は、上記出力ノードへ所定の基準電流を供給
する。上記検出ノードは、上記内部電位を検出する。上
記比較電流供給手段は、上記検出ノードに与えられた上
記内部電位に応答して上記出力ノードへ比較電流を供給
する。ここで、上記出力ノードへ正の基準電流が供給さ
れるとき上記出力ノードへは負の比較電流が供給され
る。逆に、上記出力ノードへ負の基準電流が供給される
とき上記出力ノードへは正の比較電流が供給される。
【００６１】この発明に係る請求項２３に記載の内部電
位検出回路においては、上記比較電流供給手段が抵抗手
段とカレントミラー手段とを備える。上記抵抗手段の中
には、上記検出ノードに与えられた上記内部電位に応答
して検出電流が流れる。上記カレントミラー手段は、上
記検出電流に応答して上記比較電流を制御する。
【００６２】この発明に係る請求項２４に記載の内部電
位検出回路においては、上記比較電流供給手段がさらに
第１のトランジスタを備える。上記第１のトランジスタ
は、上記抵抗手段と上記カレントミラー手段との間に接
続され、かつ第１の基準電位が与えられるゲート電極を
有する。
【００６３】この発明に係る請求項２５に記載の内部電
位検出回路においては、上記抵抗手段が第２のトランジ
スタである。上記第２のトランジスタは、第２の基準電
位が与えられるゲート電極を有する。
【００６４】この発明に係る請求項２６に記載の内部電
位検出回路は、上記請求項２２〜２５の構成に加えて、
付加電流供給手段をさらに備える。上記付加電流供給手
段は、上記出力ノードの電位に応答して、上記内部電位
が所定の検出レベルに達しているとき上記比較電流に加
えて上記出力ノードへ付加電流を供給する。
【００６５】この発明に係る請求項２７に記載の内部電
位検出回路は、上記請求項２２〜２６の構成に加えて、
増幅手段をさらに備える。上記増幅手段は上記出力ノー
ドの電位を増幅する。
【００６６】この発明に係る請求項２８に記載の内部電
位検出回路においては、上記抵抗手段が第３のトランジ
スタである。上記第３のトランジスタは、上記第１のト
ランジスタに接続されたソース電極と、上記検出ノード
に接続されたゲート電極とを有する。
【００６７】この発明に係る請求項２９に記載の内部電
位検出回路においては、上記比較電流供給手段が可変抵
抗手段を含む。上記可変抵抗手段の中には、上記検出ノ
ードに与えられた内部電位に応答して上記比較電流が流
れる。
【００６８】この発明に係る請求項３０に記載の内部電
位検出回路は、上記請求項２４の構成に加えて、基準電
位発生手段をさらに備える。上記基準電位発生手段は、
変化可能な上記第１の基準電位を発生する。
【００６９】この発明に係る請求項３１に記載の内部電
位検出回路においては、上記基準電位発生手段が、出力
ノードと、可変抵抗手段と、一定電流供給手段とを備え
る。上記出力ノードには上記第１の基準電位が発生され
る。上記可変抵抗手段は、上記出力ノードと一定電位が
与えられるノードとの間に接続される。上記一定電流供
給手段は、上記可変抵抗手段へ一定電流を供給する。
【００７０】この発明に係る請求項３２に記載の内部電
位検出回路においては、上記基準電発生手段がさらに、
所定の制御信号に応答して、一定の値を有する抵抗要素
を上記出力ノードと上記可変抵抗手段との間に接続する
手段を備える。
【００７１】この発明に係る請求項３３に記載の半導体
集積回路装置は、第１および第２の内部電位に基づいて
所定の動作をするものであって、基準電位発生手段と、
第１および第２の内部電位検出手段とを備える。上記基
準電位発生手段は、基準電位を発生する。上記第１の内
部電位検出手段は、上記第１の内部電位を検出しかつそ
の検出された第１の内部電位が所定の第１の検出レベル
に達しているか否かを上記基準電位に基づいて判定す
る。上記第２の内部電位検出手段は、上記第２の内部電
位を検出しかつその検出された第２の内部電位が所定の
第２の検出レベルに達しているか否かを上記基準電位に
基づいて判定する。
【００７２】この発明に係る請求項３４に記載の半導体
集積回路装置は、降圧手段と、内部回路と、内部電位発
生手段と、内部電位検出手段と、テスト手段とを備え
る。上記降圧手段は、外部電源電位を降圧して内部電源
電位を発生する。内部回路は、上記内部電源電位に基づ
いて所定の動作をする。上記内部電位発生手段は、所定
の内部電位を発生して上記内部回路へ供給する。上記内
部電位検出手段は、上記内部電位を検出しかつその検出
された内部電位が検出レベルに達しているか否かを判定
し、その検出された内部電位が検出レベルに達していな
いとき上記内部電位発生手段を活性化する。ここで、検
出レベルが所定のテストモード信号に応答して変化す
る。上記テスト手段は、上記テストモード信号に応答し
て上記内部電源電位の代わりに上記外部電源電位を上記
内部回路に供給する。
【００７３】この発明に係る請求項３５に記載の半導体
集積回路装置は、内部回路と、内部電位発生手段と、第
１および第２の内部電位検出手段と、活性化手段とを備
える。上記内部回路は所定の動作をする。上記内部電位
発生手段は所定の内部電位を発生して上記内部回路へ供
給する。上記第１の内部電位検出手段は、上記内部電位
を検出しかつその検出された内部電位が電源電位と第１
の関係を有する第１の検出レベルに達しているか否かを
判定する。上記第２の内部電位検出手段は、上記内部電
位を検出しかつその検出された内部電位が上記電源電位
と第２の関係を有する第２の検出レベルに達しているか
否かを判定する。上記活性化手段は、上記第１および第
２の内部電位検出手段のうちいずれかがその検出された
内部電位は上記第１および第２の検出レベルのうち対応
する検出レベルに達していないと判定したとき上記内部
電位発生手段を活性化する。
【００７４】この発明に係る請求項３６に記載の半導体
集積回路装置は、降圧手段と、内部回路と、基板電位発
生手段と、基板電位検出手段とを備える。上記降圧手段
は、外部電源電位を降圧して内部電源電位を発生する。
上記内部回路はトランジスタを含み、かつ上記内部電源
電位に基づいて所定の動作をする。上記基板電位発生手
段は、上記外部電源電位に基づいて所定の基板電位を発
生しかつその発生された基板電位を上記内部回路のトラ
ンジスタへ供給する。上記基板電位検出手段は、上記基
板電位を検出しかつその検出された基板電位が所定の検
出レベルに達しているか否かを判定し、その検出された
基板電位が所定の検出レベルに達していないとき上記基
板電位発生手段を活性化する。
【００７５】この発明に係る請求項３７に記載の半導体
集積回路装置は、複数の内部回路と、複数の内部電位発
生手段と、複数の内部電位検出手段とを備える。上記複
数の内部回路は所定の動作をする。上記複数の内部電位
発生手段は、上記複数の内部回路に対応して設けられ
る。内部電位発生手段の各々は、所定の内部電位を発生
しかつその発生された内部電位を対応する内部回路へ供
給する。上記複数の内部電位検出手段は、上記複数の内
部電位発生手段に対応して設けられる。上記内部電位検
出手段の各々は、対応する内部電位発生手段によって発
生された内部電位を検出しかつその検出された内部電位
が所定の検出レベルに達しているか否かを判定し、その
検出された内部電位が所定の検出レベルに達していない
とき上記対応する内部電位発生手段を活性化する。
【００７６】この発明に係る請求項３８に記載の半導体
集積回路装置においては、上記複数の内部電位検出手段
の検出レベルのうち少なくとも１つの検出レベルが他の
検出レベルと異なる。
【００７７】この発明に係る請求項３９に記載の半導体
集積回路装置においては、上記複数の内部電位検出手段
の検出レベルが所定の制御信号に応答して変化する。
【００７８】この発明に係る請求項４０に記載の電位検
出回路は、電位を検出しかつその検出された電位が所定
の検出レベルに達しているか否かを判定するものであっ
て、出力ノードと、基準電流供給手段と、検出ノード
と、抵抗手段とを備える。上記基準電流供給手段は、上
記出力ノードへ所定の基準電流を供給する。上記検出ノ
ードは、上記電位を検出する。上記抵抗手段は、上記出
力ノードに接続され、かつ上記検出ノードに与えられた
上記電位に応答して変化する抵抗値を有する。
【００７９】この発明に係る請求項４１に記載の電位検
出回路においては、上記抵抗手段が上記電位が与えられ
るゲート電極を有するトランジスタである。
【００８０】
【作用】請求項１に記載の基準電位発生回路において
は、出力ノードに発生された基準電位が第２の第２導電
型トランジスタの制御電極と第２の第１導電型トランジ
スタの制御電極とにそれぞれフィードバックされている
ため、たとえ基準電位が変動しても速やかに元に戻され
る。したがって、より安定した基準電位が発生される。
また、電源が投入された当初において出力ノードの電位
は０Ｖであるが、この電位もまた第２の第２導電型トラ
ンジスタの制御電極と第２の第１導電型トランジスタの
制御電極とにそれぞれフィードバックされているため、
出力ノードの電位は速やかに基準電位に到達する。ま
た、第２の第２導電型トランジスタおよび第３の第１導
電型トランジスタと、第２の第１導電型トランジスタお
よび第３の第２導電型トランジスタとが対照的に配置さ
れているため、第３の第１導電型トランジスタの一方導
通電極と第３の第２導電型トランジスタの一方導通電極
とが互いに接続されたノードの電位は、第１の電位と第
２の電位との間のちょうど中間の電位になる。したがっ
て、正確な中間電位が基準電位として発生される。さら
に、第３の第１導電型トランジスタおよび第３の第２導
電型トランジスタへ電流を供給するために第２の第２導
電型トランジスタおよび第２の第１導電型トランジスタ
が用いられているため、抵抗要素が用いられた場合に比
べてレイアウト面積が小さくなる。
【００８１】請求項２に記載の基準電位発生回路におい
ては、第２の第２導電型トランジスタの制御電極に第１
の制御電位が与えられ、かつ第２の第１導電型トランジ
スタの制御電極に第２の制御電位が与えられているた
め、これらの第１および第２の制御電位を適宜変化させ
ることによって所望の基準電位を発生することができ
る。また、第３の第１導電型トランジスタおよび第２導
電型トランジスタへ電流を供給するために第２の第２導
電型トランジスタおよび第２の第１導電型トランジスタ
が用いられているため、抵抗要素が用いられた場合に比
べてレイアウト面積が小さくなる。
【００８２】請求項３に記載の基準電位発生回路におい
ては、第２の第２導電型トランジスタの構造が第３の第
２導電型トランジスタの構造と同一にされ、かつ第２の
第１導電型トランジスタの構造が第３の第１導電型トラ
ンジスタの構造と同一にされているため、より正確な中
間電位が基準電位として発生される。
【００８３】請求項４に記載の基準電位発生回路におい
ては、第１の第１導電型トランジスタおよび第１の第２
導電型トランジスタと並列的に第４の第１導電型トラン
ジスタおよび第４の第２導電型トランジスタが配置され
ているため、出力ノードの電位が変動すると、第１の第
１導電型トランジスタおよび第１の第２導電型トランジ
スタだけでなく、これらの第４の第１導電型トランジス
タおよび第４の第２導電型トランジスタにも電流が流れ
る。したがって、たとえ基準電位が変動しても速やかに
元に戻されることとなり、より安定した基準電位が発生
される。
【００８４】請求項５に記載の基準電位発生回路におい
ては、出力ノードに発生された基準電位が第２の第２導
電型トランジスタの制御電極と第２の第１導電型トラン
ジスタの制御電極とにそれぞれフィードバックされるこ
とになるため、たとえ基準電位が変動しても速やかに元
に戻される。したがって、より安定した基準電位が発生
される。また、電源が投入された当初において出力ノー
ドの電位は０Ｖであるが、この電位もまた第２の第２導
電型トランジスタの制御電極と第２の第１導電型トラン
ジスタの制御電極とにフィードバックされることになる
ため、出力ノードの電位は速やかに基準電位に到達す
る。
【００８５】請求項６に記載の基準電位発生回路におい
ては、第１の第１導電型トランジスタおよび第１の第２
導電型トランジスタと並列的に第２の第１導電型トラン
ジスタおよび第２の第２導電型トランジスタが配置され
ているため、出力ノードの電位が変動すると第１の第１
導電型トランジスタおよび第１の第２導電型トランジス
タだけでなく、第２の第１導電型トランジスタおよび第
２の第２導電型トランジスタにも電流が流れる。しか
も、第１の第１導電型トランジスタおよび第１の第２導
電型トランジスタのチャネル長よりも第２の第１導電型
トランジスタおよび第２の第２導電型トランジスタのチ
ャネル長の方が長く、第２の第１導電型トランジスタお
よび第２の第２導電型トランジスタのしきい電圧の方が
第１の第１導電型トランジスタおよび第１の第２導電型
トランジスタのしきい電圧よりも大きいため、出力ノー
ドの電位がわずかに変動したときは第１の第１導電型ト
ランジスタおよび第１の第２導電型トランジスタだけに
電流が流れ、出力ノードの電位が大幅に変動したとき初
めて第２の第１導電型トランジスタおよび第２の第２導
電型トランジスタにも電流が流れる。したがって、出力
ノードの電位が基準電位を中心として振動することな
く、速やかにその基準電位に収束する。
【００８６】請求項７に記載の基準電位発生回路におい
ては、出力ノードに発生された基準電位が第２の第２導
電型トランジスタの制御電極と第２の第１導電型トラン
ジスタの制御電極とにフィードバックされているため、
たとえ基準電位が変動しても速やかに元に戻される。し
たがって、より安定した基準電位が発生される。また、
電源が投入された当初において出力ノードの電位は０Ｖ
であるが、この電位もまた第２の第２導電型トランジス
タの制御電極と第２の第１導電型トランジスタの制御電
極とにフィードバックされているため、出力ノードの電
位は速やかに基準電位に到達する。また、第２の第２導
電型トランジスタおよび第３の第１導電型トランジスタ
と、第２の第１導電型トランジスタおよび第３の第２導
電型トランジスタとが対照的に配置されているため、第
３の第１導電型トランジスタの一方導通電極と第３の第
２導電型トランジスタの一方導通電極とが互いに接続さ
れたノードの電位は、第３の電位と第４の電位との間の
ちょうど中間の電位になる。したがって、正確な中間電
位が基準電位として発生される。さらに、第３の第１導
電型トランジスタおよび第３の第２導電型トランジスタ
へ電流を供給するために第２の第２導電型トランジスタ
および第２の第１導電型トランジスタが用いられている
ため、抵抗要素が用いられた場合に比べてレイアウト面
積が小さくなる。しかも、第１の第１導電型トランジス
タおよび第１の第２導電型トランジスタが第１のノード
と第２のノードとの間に直列接続されているため、第１
の電位と第２の電位とに基づいて第３の電位と第４の電
位との間の中間電位が発生される。
【００８７】請求項８に記載の基準電位発生回路におい
ては、第３の電位が第１の基礎基準電位と等しくなり、
第４の電位が第２の基礎基準電位と等しくなる。
【００８８】請求項９に記載の基準電位発生回路におい
ては、たとえ第１または第２の出力ノードから流出する
電流が増加しても、その増加した分の電流はフィードバ
ック手段によって定電流手段から補給されるため、常に
安定した第１および第２の基礎基準電位が発生される。
【００８９】請求項１０に記載の基準電位発生回路にお
いては、第１の抵抗要素の値を適宜変化させると、その
変化に応答して基礎基準電位発生手段における第２導電
型トランジスタの制御電極に供給される制御電位が変化
するため、第１および第２の出力抵抗手段の中に流れる
電流も変化する。したがって、第１および第２の出力ノ
ードにそれぞれ所望の第１および第２の基礎基準電位を
発生することができる。
【００９０】請求項１１に記載の基準電位発生回路にお
いては、第１の抵抗要素における電圧降下と、第２の抵
抗要素における電圧降下とが相殺されるため、制御電位
発生手段によって発生される制御電位は温度変化に対し
て依存しなくなる。したがって、第１および第２の基礎
基準電位、ひいては基準電位として出力ノードに発生さ
れる中間電位もまた温度変化に対して依存しなくなる。
【００９１】請求項１２に記載の基準電位発生回路にお
いては、たとえ第１の電位が上昇しても、第２導電型ト
ランジスタの導通抵抗が小さくなり、その第２導電型ト
ランジスタにおける電圧降下が小さくなるため、制御電
位発生手段によって発生される制御電位が第１の電位の
上昇に伴って上昇することはない。逆に、たとえ第１の
電位が下降しても、第２導電型トランジスタの導通抵抗
が大きくなり、その第２導電型トランジスタにおける電
圧降下が大きくなるため、制御電位が第１の電位の下降
に伴って下降することはない。すなわち、制御電位は第
１の電位の変化に対して依存しなくなるため、第１およ
び第２の基礎基準電位、ひいては出力ノードに発生され
る中間電位も第１の電位の変化に対して依存しなくな
る。
【００９２】請求項１３に記載の基準電位発生回路にお
いては、半導体基板の基板電位が第２の基礎基準電位ま
たは第４の電位と比較され、その基板電位が所定の電位
からずれていると、その所定電位に戻されるため、半導
体基板には常に安定した基板電位が供給される。
【００９３】請求項１４に記載の基準電位発生回路にお
いては、基板電位検知手段によって発生される制御信号
にヒステリシスが持たされているため、基板電位供給手
段が不用意に活性化されたりあるいは非活性化されたり
することはない。したがって、より安定した基板電位が
半導体基板に供給される。
【００９４】請求項１５に記載の基準電位発生回路にお
いては、第１の抵抗要素の値を適宜変化させると、その
変化に応答して第１導電型トランジスタの制御電極に供
給される制御電位が変化するため、出力抵抗手段の中に
流れる電流も変化する。したがって、出力ノードに所望
の基準電位を発生することができる。
【００９５】請求項１６に記載の基準電位発生回路にお
いては、第１の抵抗要素における電圧降下と、第２の抵
抗要素における電圧降下とが相殺されるため、制御電位
発生手段によって発生される制御電位は温度変化に対し
て依存しなくなる。したがって、出力ノードに発生され
る基準電位もまた温度変化に対して依存しなくなる。
【００９６】請求項１７に記載の基準電位発生回路にお
いては、たとえ第１の電位が上昇しても、第１導電型ト
ランジスタの導通抵抗が小さくなり、その第１導電型ト
ランジスタにおける電圧降下が小さくなるため、制御電
位発生手段によって発生される制御電位が第１の電位の
上昇に伴って上昇することはない。逆に、たとえ第１の
電位が下降しても、第１導電型トランジスタの導通抵抗
が大きくなり、その第１導電型トランジスタにおける電
圧降下が大きくなるため、制御電位が第１の電位の下降
に伴って下降することはない。すなわち、制御電位は第
１の電位の変化に対して依存しなくなるため、出力ノー
ドに発生される基準電位もまた第１の電位の変化に対し
て依存しなくなる。
【００９７】請求項１８に記載の基準電位発生回路にお
いては、第２の抵抗要素の値を適宜変化させると、その
変化に応答して第１導電型トランジスタの制御電極に与
えられる制御電位が変化するため、第１導電型トランジ
スタの中へ流れる電流も変化する。さらに、この第１導
電型トランジスタの中へ流れる電流に応答して、出力抵
抗手段の中へ流れる電流もまた変化する。したがって、
出力ノードに所望の基準電位を発生することができる。
【００９８】請求項１９に記載の基準電位発生回路にお
いては、たとえ第１の電位が上昇しても、第１導電型ト
ランジスタの導通抵抗が小さくなり、その第１導電型ト
ランジスタにおける電圧降下が小さくなるため、制御電
位が第１の電位の上昇に伴って上昇することはない。逆
に、たとえ第１の電位が下降しても、第１導電型トラン
ジスタの導通抵抗が大きくなり、その第１導電型トラン
ジスタにおける電圧降下が大きくなるため、制御電位が
第１の電位の下降に伴って下降することはない。すなわ
ち、制御電位は第１の電位の変化に対して依存しなくな
るため、出力ノードに発生される基準電位もまた第１の
電位の変化に対して依存しなくなる。
【００９９】請求項２０に記載の基準電位発生回路にお
いては、電源が投入され始めてから所定期間の間、制御
電位発生手段における第１および／または第２の経路に
電流が注入されるため、制御電位発生手段における制御
ノードの電位は速やかに所定の制御電位に到達する。し
たがって、電源が投入されると、直ちに所定の基準電位
が発生されることになる。
【０１００】請求項２１に記載の基準電位発生回路にお
いては、第１の経路に流れる電流に応答して第２の経路
に流れる電流が制御され、かつ第２の経路に流れる電流
に応答して第１の経路に流れる電流が制御されるため、
第１の経路および第２の経路には抵抗要素によって決定
される一定電流が流れる。この一定電流に等しい電流が
第３の経路に流れ、さらに出力抵抗手段の中へも流れる
ため、出力ノードには一定の基準電位が発生される。し
かも、第３のカレントミラー手段を構成する第２のトラ
ンジスタのチャネル長が第１のトランジスタのチャネル
長よりも長いため、第２のトランジスタのソース・ドレ
イン間にかかる電圧が高くても、第２のトランジスタ中
には一定のドレイン電流が流れる。
【０１０１】請求項２２に記載の内部電位検出回路にお
いては、検出ノードに与えられた内部電位に応答して基
準電流および比較電流の大小関係が変化する。したがっ
て、内部電位が検出レベルに達すると、出力ノードの電
位が変化する。
【０１０２】請求項２３に記載の内部電位検出回路にお
いては、内部電位が検出レベルよりも非常に高い場合ま
たは低い場合は、カレントミラー手段がオフ状態となる
ため、検出電流および比較電流が流れない。そのため、
消費電力が低減される。
【０１０３】請求項２４に記載の内部電位検出回路にお
いては、第１の基準電位に基づいて検出レベルが決定さ
れるため、たとえ電源電位が変動しても検出レベルが変
動することはない。
【０１０４】請求項２５に記載の内部電位検出回路にお
いては、第１のトランジスタのしきい電圧の温度依存性
が第２のトランジスタのドレイン抵抗の温度依存性によ
って相殺されるため、検出レベルが動作温度に依存して
変動することはない。
【０１０５】請求項２６に記載の内部電位検出回路にお
いては、出力ノードの信号にヒステリシスが持たされる
ので、チャタリングが生じることはない。
【０１０６】請求項２７に記載の内部電位検出回路にお
いては、出力ノードの電位が増幅されるので、この内部
電位検出回路は高速に動作する。
【０１０７】請求項２８に記載の内部電位検出回路にお
いては、第３のトランジスタがソースホロワで接続され
ているため、入力インピーダンスが高くなる。
【０１０８】請求項２９に記載の内部電位検出回路にお
いては、可変抵抗手段が接続されているため、その抵抗
値を変化させることによって検出レベルを所望の値に設
定することができる。
【０１０９】請求項３０に記載の内部電位検出回路にお
いては、第１の基準電位が変化可能にされているので、
この内部電位検出回路の検出レベルを所望の値に設定す
ることができる。
【０１１０】請求項３１に記載の内部電位検出回路にお
いては、一定電流が可変抵抗手段へ供給されているた
め、その抵抗値を変化させることによって検出レベルを
所望の値に設定することができる。
【０１１１】請求項３２に記載の内部電位検出回路にお
いては、可変抵抗手段に抵抗要素が追加されたり削除さ
れたりするので、検出レベルを２段階に切換えることが
できる。
【０１１２】請求項３３に記載の半導体集積回路装置に
おいては、１つの基準電位発生手段が第１および第２の
内部電位検出手段によって共有されているため、レイア
ウト面積が低減される。
【０１１３】請求項３４に記載の半導体集積回路装置に
おいては、テストモード信号に応答して内部電位検出手
段の検出レベルが変化するので、たとえばバーンインモ
ードでは内部電位が上昇する。
【０１１４】請求項３５に記載の半導体集積回路装置に
おいては、内部電位が第１および第２の検出レベルのう
ちいずれかに達していないとき、内部電位発生手段が活
性化されるので、いかなる電源電位が供給される場合に
おいても常に低い方の検出レベルと等しい内部電位が生
成される。
【０１１５】請求項３６に記載の半導体集積回路装置に
おいては、消費電力の大きい基板電位発生手段が外部電
源電位に基づいて動作するので、降圧手段が待機状態の
ときに基板電位発生手段が動作しても、内部電源電位が
低下することはない。
【０１１６】請求項３７に記載の半導体集積回路装置に
おいては、複数の内部回路に対応して複数の内部電位発
生手段および内部電位検出手段が設けられているので、
内部回路の各々に安定した内部電位が供給される。
【０１１７】請求項３８に記載の半導体集積回路装置に
おいては、内部電位検出回路の検出レベルがそれぞれ異
なっているので、各内部回路の特性に応じて最適の内部
電位が供給される。
【０１１８】請求項３９に記載の半導体集積回路装置に
おいては、検出レベルが制御信号に応答して変化するの
で、各内部回路の状態に応じて最適の内部電位が供給さ
れる。
【０１１９】請求項４０に記載の電位検出回路において
は、検出ノードに与えられた電位に応答して抵抗手段の
抵抗値が変化する。したがって、抵抗手段を介して出力
ノードに流れ込む電流と基準電流との大小関係が変化
し、検出ノードに与えられた電位が検出レベルに達する
と、出力ノードの電位が変化する。
【０１２０】請求項４１に記載の電位検出回路において
は、検出ノードに与えられた電位に応答してトランジス
タの導通抵抗が変化し、これにより検出ノードに与えら
れた電位が検出レベルに達すると、出力ノードの電位が
変化する。
【０１２１】
【実施例】次に、この発明の実施例を図面を参照して詳
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
【０１２２】［実施例１］図１は、この発明の実施例１
による中間電位発生回路の全体構成を示す回路図であ
る。
【０１２３】図１を参照して、この中間電位発生回路
は、２つの基準電位Ｖref １およびＶ ref ２を発生する
基準電位発生段１０と、これらの基準電位Ｖref １およ
びＶre f ２に応答して電源電位ＶCCとグランド電位Ｖss
との間の中間電位（１／２）Ｖ CCを発生する出力段１２
と、出力ノード１４とを備える。
【０１２４】基準電位発生段１０は、ＰチャネルＭＯＳ
トランジスタ１０１と、ＮチャネルＭＯＳトランジスタ
１０２と、ＰチャネルＭＯＳトランジスタ１０３と、Ｎ
チャネルＭＯＳトランジスタ１０４とを備える。これら
のトランジスタ１０１〜１０４は、電源電位ＶCCが与え
られる電源ノード１００とグランド電位Ｖssが与えられ
るグランドノード２００との間に直列接続されている。
【０１２５】ＰチャネルＭＯＳトランジスタ１０１は、
電源ノード１００に接続されたソース電極と、出力ノー
ド１４に接続されたゲート電極とを持つ。なお、バック
ゲート電極はソース電極と共通接続されている。
【０１２６】ＮチャネルＭＯＳトランジスタ１０２は、
ＰチャネルＭＯＳトランジスタ１０１のドレイン電極に
接続されたドレイン電極およびゲート電極を持つ。これ
らのドレイン電極およびゲート電極は互いに接続されて
いる。つまり、このＮチャネルＭＯＳトランジスタ１０
２は、ダイオード接続されている。
【０１２７】ＰチャネルＭＯＳトランジスタ１０３は、
ＮチャネルＭＯＳトランジスタ１０２のソース電極に接
続されたソース電極と、互いに接続されたドレイン電極
およびゲート電極とを持つ。つまり、このＰチャネルＭ
ＯＳトランジスタ１０３は、ダイオード接続されてい
る。なお、バックゲート電極はソースと共通接続されて
いる。
【０１２８】ＮチャネルＭＯＳトランジスタ１０４は、
ＰチャネルＭＯＳトランジスタ１０３のソース電極およ
びゲート電極に接続されたドレイン電極と、グランドノ
ード２００に接続されたソース電極と、出力ノード１４
に接続されたゲート電極とを持つ。
【０１２９】なお、上記ＮチャネルＭＯＳトランジスタ
１０２および１０４のバックゲート電極には、グランド
電位Ｖssよりも低い基板電位ＶBBが与えられている。ま
た、ＰチャネルＭＯＳトランジスタ１０１の構造は、Ｐ
チャネルＭＯＳトランジスタ１０３の構造と同一にされ
ている。さらに、ＮチャネルＭＯＳトランジスタ１０２
の構造は、ＮチャネルＭＯＳトランジスタ１０４の構造
と同一にされている。
【０１３０】出力段１２は、ＮチャネルＭＯＳトランジ
スタ１２１と、ＰチャネルＭＯＳトランジスタ１２２と
を備える。これらのトランジスタ１２１，１２２は、電
源ノード１００とグランドノード２００との間に直列接
続されている。
【０１３１】ＮチャネルＭＯＳトランジスタ１２１は、
電源ノード１００に接続されたドレイン電極と、出力ノ
ード１４に接続されたソース電極と、ＮチャネルＭＯＳ
トランジスタ１０２のドレイン電極およびゲート電極に
接続されたゲート電極とを持つ。なお、このＮチャネル
ＭＯＳトランジスタ１２１のしきい電圧は、Ｎチャネル
ＭＯＳトランジスタ１０２のしきい電圧Ｖtnにほぼ等し
いか、あるいはそれよりも大きくされている。
【０１３２】ＰチャネルＭＯＳトランジスタ１２２は、
出力ノード１４に接続されたソース電極と、グランドノ
ード２００に接続されたドレイン電極と、ＰチャネルＭ
ＯＳトランジスタ１０３のドレイン電極およびゲート電
極に接続されたゲート電極とを持つ。なお、このＰチャ
ネルＭＯＳトランジスタ１２２のしきい電圧は、Ｐチャ
ネルＭＯＳトランジスタ１０３のしきい電圧の絶対値｜
Ｖtp｜に等しいか、あるいはそれよりも大きくされてい
る。
【０１３３】次に、この中間電位発生回路の動作につい
て詳しく説明する。基準電位発生段１０においては、ノ
ードＮ３を中心として４つのトランジスタ１０１〜１０
４が対照的に配置されているため、そのノードＮ３には
電源電位Ｖ CCとグランド電位Ｖssとのちょうど中間の電
位（１／２）ＶCCが発生される。
【０１３４】また、ＮチャネルＭＯＳトランジスタ１０
２はダイオード接続されているため、ノードＮ１にはノ
ードＮ３よりもそのしきい電圧Ｖtnだけ高い電位、つま
り中間電位よりもそのしきい電圧だけ高い電位（１／
２）ＶCC＋Ｖtnが基準電位Ｖre f １として発生される。
【０１３５】一方、ＰチャネルＭＯＳトランジスタ１０
３もまたダイオード接続されているため、ノードＮ２に
はノードＮ３よりもそのしきい電圧の絶対値｜Ｖtp｜だ
け低い電位、つまり中間電位よりもそのしきい電圧の絶
対値だけ低い電位（１／２）ＶCC−｜Ｖtp｜が基準電位
Ｖref ２として発生される。
【０１３６】基準電位発生段１０において発生された基
準電位Ｖref １は、出力段１２のＮチャネルＭＯＳトラ
ンジスタ１２１のゲート電極に与えられる。また、基準
電位Ｖref ２は、ＰチャネルＭＯＳトランジスタ１２２
のゲート電極に与えられる。
【０１３７】ＮチャネルＭＯＳトランジスタ１２１のし
きい電圧は、ＮチャネルＭＯＳトランジスタ１０２のし
きい電圧に等しいか、またはそれよりもわずかに大きく
されているため、このＮチャネルＭＯＳトランジスタ１
２１はわずかに導通状態となる。また、ＰチャネルＭＯ
Ｓトランジスタ１２２のしきい電圧の絶対値はＰチャネ
ルＭＯＳトランジスタ１０３のしきい電圧の絶対値｜Ｖ
tp｜に等しいか、あるいはそれよりもわずかに大きくさ
れているため、このＰチャネルＭＯＳトランジスタ１２
２もわずかに導通状態となる。
【０１３８】この出力段１２においても、トランジスタ
１２１および１２２は対照的に配置されているため、出
力ノード１４には中間電位（１／２）ＶCCが発生され
る。
【０１３９】この中間電位発生回路において、その出力
ノード１４の電位（以下「出力電位」という）Ｖout が
中間電位（１／２）ＶCCからシフトしようとする場合に
ついて説明する。
【０１４０】もし出力電位Ｖout が下降すると、Ｎチャ
ネルＭＯＳトランジスタ１２１においてそのソース電位
に対するゲート電位が高くなるため、このＮチャネルＭ
ＯＳトランジスタ１２１の導通抵抗は小さくなり、電源
ノード１００からこのトランジスタ１２１を介して出力
ノード１４へ電流が流れる。そのため、出力電位Ｖou t
は上昇する。
【０１４１】しかも、このとき出力電位Ｖout はＰチャ
ネルＭＯＳトランジスタ１０１のゲート電極に与えられ
るため、そのトランジスタ１０１の導通抵抗が小さくな
り、電源ノード１００からこのトランジスタ１０１を介
してノードＮ１に電流が流れる。したがって、出力電位
Ｖout が下降すると速やかにＮチャネルＭＯＳトランジ
スタ１２１のゲート電位が上昇するため、出力電位Ｖ
out は速やかに元の中間電位（１／２）ＶCCに戻る。
【０１４２】一方、もし出力電位Ｖout が上昇するとＰ
チャネルＭＯＳトランジスタ１２２においてそのソース
電位に対するゲート電位が低くなるため、このトランジ
スタ１２２の導通抵抗は小さくなる。したがって、出力
電位Ｖout は下降する。
【０１４３】しかも、このとき出力電位Ｖout はＮチャ
ネルＭＯＳトランジスタ１０４のゲート電極に与えられ
るため、そのトランジスタ１０４の導通抵抗が小さくな
り、ノードＮ２の電位は速やかに低くなる。したがっ
て、出力電位Ｖout が中間電位（１／２）ＶCCから上昇
したときは速やかに元に戻る。
【０１４４】このように、実施例１による中間電位発生
回路においては出力電位Ｖout が基準電位発生段１０に
フィードバックされているため、出力電位Ｖout が中間
電位（１／２）ＶCCからずれても速やかに元の中間電位
（１／２）ＶCCに戻る。したがって、この中間電位発生
回路は、図８３および図８５に示された従来の中間電位
発生回路よりも安定した中間電位（１／２）ＶCCを発生
することができる。
【０１４５】図２は、この中間電位発生回路に電源が投
入された当初において、各ノード１００，Ｎ１，１４，
Ｎ２の電位が時間の経過に伴って変化する様子を示すグ
ラフである。
【０１４６】図２を参照して、電源が投入されると、電
源ノード１００の電位は０Ｖから電源電位ＶCCに向かっ
て上昇する。なお、図２中の点線は、電源ノード１００
の電位の半分の電位を示す。
【０１４７】出力電位Ｖout は最初０Ｖであるため、Ｐ
チャネルＭＯＳトランジスタ１０１の導通抵抗は十分に
小さくなっている。そのため、ノードＮ１の電位は急速
に上昇し、ＮチャネルＭＯＳトランジスタ１２１は速や
かに完全な導通状態となる。そのため、出力電位Ｖout
は速やかに電源ノード１００の電位の半分の電位に到達
する。したがって、出力電位Ｖout は、電源が投入され
てから短時間で中間電位（１／２）ＶCCに到達する。す
なわち、この中間電位発生回路においては、出力電位Ｖ
out が図８３に示された従来の中間電位発生回路よりも
速やかに中間電位（１／２）に到達する。
【０１４８】また、図８３に示された従来の中間電位発
生回路の基準電位発生段１および２においては、抵抗素
子１ａ，１ｄ，２ａ，２ｄが設けられているのに対し、
この実施例１による中間電位発生回路の基準電位発生段
１０においてはトランジスタ１０１，１０４が設けられ
ている。したがって、抵抗素子１ａ，１ｄ，２ａ，２ｄ
よりも小さな占有面積で、大きな抵抗値が実現される。
そのため、この中間電位発生回路のレイアウト面積は、
従来のそれよりも小さくなる。
【０１４９】図３は、ＮチャネルＭＯＳトランジスタ１
０２および１０４のしきい電圧Ｖtnが所望のしきい電圧
からずれた場合、出力電位Ｖout がどの程度ずれるのか
を示すグラフである。なお、このグラフは、電源電位Ｖ
CCを２．５Ｖとしたときのシミュレーション結果を示
す。
【０１５０】この中間電位発生回路においては、Ｎチャ
ネルＭＯＳトランジスタにおけるホールの移動度がＰチ
ャネルＭＯＳトランジスタにおけるホールの移動度に等
しいとき、出力ノード１４に中間電位（１／２）ＶCCが
発生される。したがって、図８５に示された従来の中間
電位発生回路のように、トランジスタのしきい電圧が所
望の値からずれても、出力電位Ｖout は中間電位（１／
２）ＶCCからほとんどずれることはない。したがって、
この中間電位発生回路は、従来よりも正確な中間電位
（１／２）ＶCCを発生することができる。
【０１５１】この実施例１において、出力ノード１４か
らトランジスタ１０１および１０４のゲート電極までの
配線は、中間電位（１／２）ＶCCを制御電位としてトラ
ンジスタ１０１および１０４のゲート電極にそれぞれ与
える制御電位印加手段を構成する。
【０１５２】［実施例２］図４は、この発明の実施例２
による中間電位発生回路の全体構成を示すブロック図で
ある。
【０１５３】図４を参照して、この中間電位発生回路
は、２つの制御電位Ｖcon １およびＶ con ２を発生する
制御電位発生回路２０と、これらの制御電位Ｖcon １お
よびＶ con ２に応答して、２つの基準電位Ｖref １およ
びＶref ２を発生する基準電位発生段１６と、これらの
基準電位Ｖref １およびＶref ２に応答して出力電位Ｖ
out を発生する出力段１８と、出力ノード１４とを備え
る。
【０１５４】基準電位発生段１６は、上記実施例１にお
ける基準電位発生段１０と同様に、ＰチャネルＭＯＳト
ランジスタ１６１と、ダイオード接続されたＮチャネル
ＭＯＳトランジスタ１６２と、ダイオード接続されたＰ
チャネルＭＯＳトランジスタ１６３と、ＮチャネルＭＯ
Ｓトランジスタ１６４とを備え、これらのトランジスタ
１６１〜１６４は電源ノード１００とグランドノード２
００との間に直列接続されている。
【０１５５】ただし、上記実施例１の基準電位発生段１
０と異なり、ＰチャネルＭＯＳトランジスタ１６１のゲ
ート電極には制御電位発生回路２０からの制御電位Ｖ
con １が与えられ、ＮチャネルＭＯＳトランジスタ１６
４のゲート電極には制御電位発生回路２０からの制御電
位Ｖcon ２が与えられている。
【０１５６】出力段１８は、上記実施例１における出力
段１２と同様にＮチャネルＭＯＳトランジスタ１８１
と、ＰチャネルＭＯＳトランジスタ１８２とを備え、こ
れらのトランジスタ１８１，１８２は電源ノード１００
とグランドノード２００との間に直列接続されている。
【０１５７】ただし、上記実施例１における出力段１２
と異なり、出力ノード１４は基準電位発生段１６におけ
るトランジスタ１６１および１６４のゲート電極に接続
されていない。
【０１５８】この中間電位発生回路において、制御電位
発生回路２０からトランジスタ１６１および１６４のゲ
ート電極に制御電位Ｖcon １およびＶcon ２として中間
電位（１／２）ＶCCがそれぞれ与えられると、上記実施
例１と同様にその出力ノード１４に中間電位（１／２）
ＶCCが発生される。ただし、トランジスタ１６１および
１６４のゲート電極に与えられる中間電位（１／２）Ｖ
CCは制御電位発生回路２０によって発生されたものであ
るから、出力ノード１４に発生された中間電位（１／
２）ＶCCと異なり、変動することはない。
【０１５９】この中間電位発生回路においては、制御電
位発生回路２０が所望の制御電位Ｖ con １およびＶcon
２を発生することができるため、たとえ基準電位発生段
１６が対照的に構成されていなくても、ノードＮ３の電
位を中間電位（１／２）ＶCCに設定することができる。
したがって、この中間電位発生回路は、その制御電位発
生回路２０が調整されることによって所望の中間電位
（１／２）ＶCCを発生することができる。
【０１６０】［実施例３］図５は、この発明の実施例３
による中間電位発生回路の全体構成を示す回路図であ
る。
【０１６１】図５を参照して、この中間電位発生回路
は、基準電位発生段１０と、第１の出力段１２と、第２
の出力段２２と、出力ノード１４とを備える。この中間
電位発生回路が上記実施例１による中間電位発生回路と
異なるところは、第２の出力段２２が新たに設けられて
いる点である。
【０１６２】この第２の出力段２２は、ＮチャネルＭＯ
Ｓトランジスタ２２１と、ＰチャネルＭＯＳトランジス
タ２２２とを備えてこれらのトランジスタ２２１および
２２２は電源ノード１００とグランドノード２００との
間に直列接続されている。
【０１６３】ＮチャネルＭＯＳトランジスタ２２１は、
電源ノード１００に接続されたドレイン電極と、出力ノ
ード１４に接続されたソース電極と、基準電位発生段１
０におけるＮチャネルＭＯＳトランジスタ１０２のドレ
イン電極およびゲート電極に接続されたゲート電極とを
持つ。また、このＮチャネルＭＯＳトランジスタ２２１
のチャネル長は、第１の出力段１２におけるＮチャネル
ＭＯＳトランジスタ１２１のチャネル長よりも長くされ
ている。したがって、このＮチャネルＭＯＳトランジス
タ２２１のしきい電圧は、ＮチャネルＭＯＳトランジス
タ１２１のしきい電圧よりも大きくされている。
【０１６４】また、このＮチャネルＭＯＳトランジスタ
２２１のチャネル幅は、ＮチャネルＭＯＳトランジスタ
１２１のチャネル幅よりも広くされている。したがっ
て、このＮチャネルＭＯＳトランジスタ２２１の駆動能
力は、ＮチャネルＭＯＳトランジスタ１２１の駆動能力
よりも大きくされている。
【０１６５】一方、ＰチャネルＭＯＳトランジスタ２２
２は、出力ノード１４に接続されたソース電極と、グラ
ンドノード２００に接続されたドレイン電極と、Ｐチャ
ネルＭＯＳトランジスタ１０３のドレイン電極およびゲ
ート電極に接続されたゲート電極とを持つ。このＰチャ
ネルＭＯＳトランジスタ２２２のチャネル長は、Ｐチャ
ネルＭＯＳトランジスタ１２２のチャネル長よりも長く
されている。したがって、このＰチャネルＭＯＳトラン
ジスタ２２２のしきい電圧は、ＰチャネルＭＯＳトラン
ジスタ１２２のしきい電圧よりも大きくされている。
【０１６６】また、このＰチャネルＭＯＳトランジスタ
２２２のチャネル幅は、ＰチャネルＭＯＳトランジスタ
１２２のチャネル幅よりも広くされている。したがっ
て、このＰチャネルＭＯＳトランジスタ２２２の駆動能
力は、ＰチャネルＭＯＳトランジスタ１２２の駆動能力
よりも大きくされている。
【０１６７】この中間電位発生回路が平衡状態にあると
き、つまり出力ノード１４に中間電位（１／２）ＶCCが
発生されているとき、第１の出力段１２の中にはサブス
レショルド電流程度の貫通電流が流れるが、第２の出力
段２２の中には全く電流は流れない。
【０１６８】ここで、出力電位Ｖout が中間電位（１／
２）ＶCCからわずかにずれると、第１の出力段１２にお
けるトランジスタ１２１または１２２が導通状態となっ
て出力電位Ｖout が中間電位（１／２）ＶCCに戻る。
【０１６９】また、出力電位Ｖout が中間電位（１／
２）ＶCCから大幅にずれると、第１の出力段１２だけで
なく、第２の出力段２２におけるトランジスタ２２１ま
たは２２２も導通状態となって出力電位Ｖout が中間電
位（１／２）ＶCCに戻る。
【０１７０】第２の出力段２２におけるトランジスタ２
２１および２２２の駆動能力は、第１の出力段２２にお
けるトランジスタ１２１および１２２よりも大きいた
め、出力電位Ｖout が大幅に変動しても速やかに元に戻
る。
【０１７１】この中間電位発生回路においては、出力電
位Ｖout の変動レベルに応じて、その変動した出力電位
Ｖout が元の中間電位（１／２）ＶCCに戻るようにされ
ているため、出力電位Ｖout が中間電位（１／２）ＶCC
付近で振動することはなく、速やかに元の中間電位（１
／２）ＶCCに戻る。
【０１７２】この実施例３において、第２の出力段２２
におけるトランジスタ２２１および２２２のチャネル長
およびチャネル幅は、第１の出力段１２よりも長くされ
ているが、それらの長さおよび幅が同じ場合であって
も、出力ノード１４には中間電位（１／２）ＶCCが発生
される。また、実施例３においては、２つの出力段１２
および２２が設けられているが、３つ以上の出力段が設
けられていてもよい。
【０１７３】［実施例４］図６は、この発明の実施例４
による中間電位発生回路の全体構成を示すブロック図で
ある。この実施例４は、上記実施例２に上記実施例３を
適用したものである。
【０１７４】図６を参照して、この中間電位発生回路
は、制御電位発生回路２０と、基準電位発生段１６と、
２つの出力段１８および２４と、出力ノード１４とを備
える。
【０１７５】この第２の出力段２２におけるＮチャネル
ＭＯＳトランジスタ２４１のしきい電圧は第１の出力段
１８におけるＮチャネルＭＯＳトランジスタ１８１のそ
れよりも大きくされ、かつそのトランジスタ２４１の駆
動能力もトランジスタ１８１のそれよりも大きくされて
いる。また、第２の出力段２４におけるＰチャネルＭＯ
Ｓトランジスタ２４２のしきい電圧の絶対値は、第１の
出力段１８におけるＰチャネルＭＯＳトランジスタ１８
２のそれよりも大きくされ、かつそのトランジスタ２４
２の駆動能力はトランジスタ１８２のそれよりも大きく
されている。
【０１７６】この中間電位発生回路においては、制御電
位発生回路２０によって発生される制御電位Ｖcon １お
よびＶcon ２を適宜調節することによって、ノードＮ３
の電位を中間電位（１／２）ＶCCに設定することができ
るので、出力ノード１４に正確な中間電位（１／２）Ｖ
CCが発生される。
【０１７７】また、出力電位Ｖout の変動レベルに応じ
て、その出力電位Ｖout が中間電位（１／２）ＶCCに戻
るように第１および第２の出力段１８および２４が動作
するため、常に安定した中間電位（１／２）ＶCCが発生
される。
【０１７８】［実施例５］図７は、この発明の実施例５
による中間電位発生回路におけるトランジスタの構造を
示す断面図である。
【０１７９】上記実施例３において、第２の出力段２２
におけるトランジスタ２２１および２２２のしきい電圧
は、そのチャネル長を第１の出力段１２におけるトラン
ジスタ１２１および１２２よりも長くすることによっ
て、それらのトランジスタ１２１および１２２よりも大
きいが、トランジスタのしきい電圧はバックバイアスを
変えることによって変えることも可能である。
【０１８０】図７を参照して、実施例５におけるＮチャ
ネルＭＯＳトランジスタ１２１および２２１は、半導体
基板２６１上に形成されたＰ型ウェル２６３および２６
４の中に形成されている。
【０１８１】すなわち、ＮチャネルＭＯＳトランジスタ
１２１は、Ｐ型ウェル２６３上に形成されたソース領域
１２１Ｓおよびドレイン領域１２１Ｄと、そのチャネル
領域上に絶縁膜を介して形成されたゲート電極１２１Ｃ
とから構成される。また、ＮチャネルＭＯＳトランジス
タ２２１は、Ｐ型ウェル２６４上に形成されたソース領
域２２１Ｓおよびドレイン領域２２１Ｄと、ゲート電極
２２１Ｇとから構成される。
【０１８２】また、これらのＰ型ウェル２６３および２
６４とＰ型の半導体基板２６１とを分離するため、Ｎ型
の埋込層と、３つのＮ型ウェル２６５ないし２６７が形
成されている。さらに、Ｐ型ウェル２６３上には、基板
電位ＶBB１を与えるためのコンタクト領域２６８が形成
されている。また、Ｐ型ウェル２６４上には、基板電位
ＶBB２を与えるためのコンタクト領域２６９が形成され
ている。
【０１８３】したがって、２つのＮチャネルＭＯＳトラ
ンジスタ１２１および２２１のバックゲートに独立して
基板電位ＶBB１およびＶBB２を与えることができるた
め、基板電位ＶBB２を基板電位ＶBB１よりも低くするこ
とによってトランジスタ２２１のしきい電圧をトランジ
スタ１２１のしきい電圧よりも大きくすることができ
る。
【０１８４】この実施例５から明らかなように、第１の
出力段および第２の出力段におけるトランジスタに異な
る基板電位ＶBB１およびＶBB２を与えることによって、
それらのしきい電圧が異なるようにしてもよい。ただ
し、基板電位を変えることによってしきい電圧を変える
よりも、チャネル長を変えることによってしきい電圧を
変える方が、トランジスタの構造が単純になる。
【０１８５】［実施例６］図６は、この発明の実施例６
による中間電位発生回路の全体構成を示す回路図であ
る。この実施例６は、上記実施例４における制御電位発
生回路２０および基準電位発生段１６の代わりに図３４
に示された従来の中間電位発生回路における基準電位発
生段１および２を備えたものである。
【０１８６】図８を参照して、この中間電位発生回路
は、２つの基準電位発生段１および２と、２つの出力段
１８および２４と、出力ノード１４とを備える。
【０１８７】この第２の出力段２４におけるＮチャネル
ＭＯＳトランジスタ２４１のチャネル長は第１の出力段
１８におけるＮチャネルＭＯＳトランジスタ１８１のそ
れよりも長くされ、かつＰチャネルＭＯＳトランジスタ
２４２のチャネル長はＰチャネルＭＯＳトランジスタ１
８２のそれよりも長くされている。
【０１８８】したがって、上記実施例４と同様に、出力
電位Ｖout の変動レベルに応じて第１および第２の出力
段１８および２４が適宜動作するため、出力ノード１４
に常に安定した中間電位（１／２）ＶCCが発生される。
【０１８９】［実施例７］図９は、ＤＲＡＭにおけるメ
モリセルの構造を示す断面図である。なお、図９中には
２つのメモリセルが示されている。
【０１９０】図９を参照して、メモリセルＭＣにおける
キャパシタＣは、ストレージノードＳＴＮと、セルプレ
ートＣＰとから構成される。また、メモリセルＭＣにお
けるトランスファゲートＴＧは、ワード線ＷＬであるゲ
ート電極と、Ｎ型のソース領域と、Ｎ型のドレイン領域
とから構成される。Ｎ型のソース領域にはビット線ＢＬ
が接続されている。
【０１９１】ここで、ストレージノードＳＴＮがＨレベ
ルであり、ワード線ＷＬがＬレベルであり、かつビット
線ＢＬがＬレベルであるとき、ワード線ＷＬ下のチャネ
ル領域にサブスレッショルド電流Ｉl が流れ、キャパシ
タＣに蓄積されたデータが破壊されるという問題があ
る。
【０１９２】そこで、図１０に示すように、ビット線Ｂ
ＬのＬレベルをワード線ＷＬのＬレベルよりも高くし、
それによりワード線ＷＬおよびビット線ＢＬが共にＬレ
ベルになった場合であっても、実質的にワード線ＷＬの
電位がビット線ＢＬの電位よりも低くなるようにする方
式がある。このような方式を階層電源方式という。
【０１９３】すなわち、このような階層電源方式におい
ては、ワード線ＷＬの電位は、昇圧電位ＶPPと外部グラ
ンド電位ｅｘｔＶssとの間で振幅し、ビット線ＢＬの電
位は、外部電源電位ｅｘｔＶCCよりも低い内部電源電位
ｉｎｔＶCCと、外部グランド電位ｅｘｔＶssよりも高い
内部グランド電位ｉｎｔＶssとの間で振幅する。したが
って、ストレージノードＳＴＮの電位がＨレベルとな
り、ワード線ＷＬの電位がＬレベルとなり、かつビット
線ＢＬの電位がＬレベルとなった場合においても、ワー
ド線ＷＬの電位がビット線ＢＬの電位よりも実質的に低
くなるため、サブスレッショルド電流がチャネル領域中
をリークするのが抑制される。そのため、キャパシタＣ
に蓄積されたデータは破壊されにくい。
【０１９４】図７は、この発明の第７実施例による中間
電位発生回路の全体構成を示す回路図である。
【０１９５】上記のような階層電源方式においては、ビ
ット線ＢＬの電位が内部電源電位ｉｎｔＶCCと内部グラ
ンド電位ｉｎｔＶssとの間で振幅するため、ビット線Ｂ
Ｌは内部電源電位ｉｎｔＶCCと内部グランド電位Ｖssと
の間の中間電位（１／２）（ｉｎｔＶCC−ｉｎｔＶss）
（以下便宜的に「（１／２）ＶCC」と表わす）がプリチ
ャージされる必要がある。
【０１９６】図１１中に示された中間電位発生回路３６
は、上記のような中間電位（１／２）ＶCCを発生するも
のである。図１１を参照してこの中間電位発生回路３６
は、上記実施例１と同様に基準電位発生段１０と、出力
段１２とを備える。この中間電位発生回路３６が上記実
施例１と異なるところは、基準電位発生段１０および出
力段１２がともに、内部電源電位ｉｎｔＶCCが与えられ
る内部電源ノード５００と、内部グランド電位ｉｎｔＶ
SSが与えられるグランドノード６００との間に接続され
ている点である。
【０１９７】内部電源電位ｉｎｔＶCCは、外部電源電位
ｅｘｔＶCCに基づいて降圧回路３２によって発生され
る。一方、内部グランド電位ｉｎｔＶSSは、外部グラン
ド電位ｅｘｔＶSSに基づいて昇圧回路３４によって発生
される。
【０１９８】降圧回路３２および昇圧回路３４は、外部
電源電圧を内部電源電圧に変換する電源電圧変換回路３
０を構成する。降圧回路３２は基礎基準電位Ｖrefcと、
内部電源電位ｉｎｔＶCCとを比較する差像増幅器３２１
と、その差像増幅器３２１からの出力信号に応答して動
作するＰチャネルＭＯＳトランジスタ３２２とを備え
る。この降圧回路３２によれば、基礎基準電位Ｖrefcと
等しい内部電源電位ｉｎｔＶCCが内部電源ノード５００
に発生される。
【０１９９】一方、昇圧回路３４は、基礎基準電位Ｖ
refsと、内部グランド電位ｉｎｔＶSSとを比較する差動
増幅器３４１と、この差像増幅器３４１の出力信号に応
答して動作するＮチャネルＭＯＳトランジスタ３４２と
を備える。この昇圧回路３４によれば、基礎基準電位Ｖ
refsと等しい内部グランド電位ｉｎｔＶSSが内部グラン
ドノード６００に発生される。
【０２００】この実施例７から明らかなように、内部電
源電位ｉｎｔＶCCと内部グランド電位ｉｎｔＶSSとの間
の中間電位（１／２）ＶSSが必要とされる場合は、中間
電位発生回路を内部電源ノード５００と内部グランドノ
ード６００との間に接続すればよい。
【０２０１】図１２は、２つの基礎基準電位Ｖrefcおよ
びＶrefsを発生するための基礎基準電位発生回路の一例
を示す概念図である。この場合、図１１中のトランジス
タ１２１または１２２のドレイン電極は内部電源ノード
５００または内部グランドノード６００以外の電源ノー
ド、たとえば外部電源ノード３００または外部グランド
ノード４００に接続されていてもよい。また、トランジ
スタ１２１および１２２の双方のドレイン電極がノード
５００，６００以外の電源ノードに接続されていてもよ
い。
【０２０２】図１２を参照して、この基礎基準電位発生
回路は、一定の基準電流Ｉconst を供給することができ
る定電流源３８と、直列に接続された２つの抵抗要素４
０および４２とを備える。抵抗要素４０は、一定の抵抗
値Ｒ１を有する。抵抗要素４２の抵抗値Ｒは適宜変化さ
せることができる。
【０２０３】図１３は、図１２に示された定電流源３８
の一例を示す回路図である。図１３を参照して、この定
電流源３８は、２つのＰチャネルＭＯＳトランジスタ３
８１および３８２から構成されるカレントミラー回路
と、２つのＮチャネルＭＯＳトランジスタ３８３および
３８４とから構成されるカレントミラー回路と、Ｎチャ
ネルＭＯＳトランジスタ３８３と外部グランドノード４
００との間に接続された抵抗要素３８５と、一定の基準
電流Ｉconst を供給するためのＰチャネルＭＯＳトラン
ジスタ３８６とを備える。
【０２０４】上記２つのカレントミラー回路はクロスカ
ップルされているため、外部電源ノード３００からトラ
ンジスタ３８１、３８３および抵抗要素３８５を介して
外部グランドノード４００へ流れる参照電流Ｉref と、
外部電源ノード３００からトランジスタ３８２および３
８４を介して外部グランドノード４００へ流れる参照電
流Ｉref とは、互いに等しくかつ一定となる。また、こ
れらの参照電流Ｉrefの大きさは抵抗要素３８５の大き
さによって決定される。
【０２０５】さらにＰチャネルＭＯＳトランジスタ３８
６は、ＰチャネルＭＯＳトランジスタ３８１とともにカ
レントミラー回路を構成するため、そのトランジスタ３
８６の中には上記参照電流Ｉref と等しい一定の基準電
流Ｉconst が流れる。
【０２０６】図１４は、図１２に示された基礎基準電位
発生回路が用いられた場合における内部電源電位、内部
グランド電位および中間電位を示すグラフである。
【０２０７】たとえば、図１２に示された抵抗要素４２
の値が０Ωにされた場合、基礎基準電位ＶrefcはＩ
const ×Ｒ１となり、基礎基準電位Ｖrefsは０Ｖとな
る。したがって、内部電源電位ｉｎｔＶCCは基礎基準電
位Ｖrefcと等しくなり、内部電源電位ｉｎｔＶSSは０Ｖ
となる。
【０２０８】次いで抵抗要素４２の値が大きくされる
と、基礎基準電位ＶrefcおよびＶrefsはともに上昇する
が、基礎基準電位ＶrefcおよびＶrefsの間の電圧は常に
一定である。したがって、内部電源電位ｉｎｔＶCCおよ
び内部グランド電位ｉｎｔＶSSの電圧も一定となる。
【０２０９】そのため、抵抗要素４２の値が変化刺せら
れても、出力ノード１４に発生される中間電位は常に内
部電源電位ｉｎｔＶCCと内部グランド電位ｉｎｔＶSSと
の間の電位となる。
【０２１０】［実施例８］図１５は、この発明の実施例
８による中間電位発生回路の構成を示す回路図である。
【０２１１】図１５を参照して、この中間電位発生回路
は、電源電圧変換回路３０と、中間電位発生部４４と、
出力ノード１４とを備える。この中間電位発生回路が上
記実施例７による中間電位発生回路と異なるところは、
中間電位発生部４４における出力段４６が、外部電源ノ
ード３００と外部グランドノード４００との間に接続さ
れている点である。
【０２１２】すなわち、出力段４６は、ＮチャネルＭＯ
Ｓトランジスタ４６１と、ＰチャネルＭＯＳトランジス
タ４６２とを備え、これらのトランジスタ４６１および
４６２は外部電源ノード３００と外部グランドノード４
００との間に直列接続されている。一方、中間電位発生
部４４における基準電位発生段１０は、上記実施例７と
同様に、内部電源ノード５００と内部グランドノード６
００との間に接続されている。
【０２１３】この中間電位発生回路によれば、基準電位
発生段１０におけるノードＮ３には内部電源電位ｉｎｔ
ＶCCと内部グランド電位ｉｎｔＶSSとの間の中間電位
（１／２）ＶCCが発生される。したがって、出力段４６
におけるＮチャネルＭＯＳトランジスタ４６１のゲート
電極には、中間電位よりもＮチャネルＭＯＳトランジス
タ１０２のしきい電圧だけ高い電位（１／２）ＶCC＋Ｖ
tnが与えられ、ＰチャネルＭＯＳトランジスタ４６２の
ゲート電極には、中間電位よりもＰチャネルＭＯＳトラ
ンジスタ１０３のしきい電圧の絶対値だけ低い電位（１
／２）ＶCC−｜Ｖ tpが与えられる。そのため、出力段４
６は外部電源ノード３００と外部グランドノード４００
との間に接続されているにもかかわらず、その出力ノー
ド１４には内部電源電位ｉｎｔＶCCと内部グランド電位
ｉｎｔＶSSとの間の中間電位（１／２）ＶCCが発生され
る。
【０２１４】［実施例９］図１６は、この発明の実施例
９による中間電位発生回路の構成を示す回路図である。
図１６を参照して、この中間電位発生回路は、電源電圧
変換回路３０と、中間電位発生部４５と、出力ノード１
４とを備える。この中間電位発生回路が上記実施例８に
よる中間電位発生回路と異なるところは、中間電位発生
部４５における出力段４７が、内部電源ノード５００と
外部グランドノード４００との間に接続されている点で
ある。
【０２１５】すなわち、出力段４７は、ＮチャネルＭＯ
Ｓトランジスタ４７１と、ＰチャネルＭＯＳトランジス
タ４７２とを備え、これらのトランジスタ４７１および
４７２は内部電源ノード５００と外部グランドノード４
００との間に直列接続されている。一方、中間電位発生
部４５における基準電位発生段１０は、上記実施例８と
同様に、内部電源ノード５００と内部グランドノード６
００との間に接続されている。
【０２１６】この中間電位発生回路によれば、基準電位
発生段１０におけるノードＮ３には内部電源電位ｉｎｔ
ＶCCと内部グランド電位ｉｎｔＶSSとの間の中間電位
（１／２）ＶCCが発生される。したがって、出力段４７
におけるＮチャネルＭＯＳトランジスタ４７１のゲート
電極には、中間電位よりもＮチャネルＭＯＳトランジス
タ１０２のしきい電圧だけ高い電位（１／２）ＶCC＋Ｖ
tnが与えられ、ＰチャネルＭＯＳトランジスタ４７２の
ゲート電極には、中間電位よりもＰチャネルＭＯＳトラ
ンジスタ１０３のしきい電圧の絶対値だけ低い電位（１
／２）ＶCC−｜Ｖ tp｜が与えられる。そのため、出力段
４７は内部電源ノード５００と外部グランドノード４０
０との間に接続されているにもかかわらず、その出力ノ
ード１４には内部電源電位ｉｎｔＶCCと内部グランド電
位ｉｎｔＶSSとの間の中間電位（１／２）ＶCCが発生さ
れる。
【０２１７】このように、出力段を構成するＮおよびＰ
チャネルＭＯＳトランジスタはソースホロア接続されて
いればよい。すなわち、ＮおよびＰチャネルＭＯＳトラ
ンジスタのドレイン電極にはいかなる電位が与えられて
いてもよい。
【０２１８】［実施例１０］図１７は、この発明の実施
例１０による中間電位発生回路における基礎基準電位発
生回路の構成を示す概念図である。
【０２１９】図１７を参照して、この基礎基準電位発生
回路は、基礎基準電位Ｖrefcが発生される第１の出力ノ
ード５０と、基礎基準電位Ｖrefsが発生される第２の出
力ノード５２と、出力抵抗要素４０と、可変出力抵抗要
素４２と、定電流源３８と、フィードバック回路４８と
を備える。
【０２２０】この基礎基準電位発生回路は、図１２に示
された基礎基準電位発生回路に代えて用いられる。この
基礎基準電位発生回路が図１２に示された基礎基準電位
発生回路と異なるところは、フィードバック回路４８が
新たに設けられている点である。
【０２２１】この基礎基準電位発生回路においては、定
電流源３８から供給される基準電流Ｉconst のうち一部
の電流Ｉ１は、抵抗要素４０および４２の中へ流れる。
したがって、第１の出力ノード５０には一定の基礎基準
電位Ｖrefcが発生され、第２の出力ノード５２には一定
の基礎基準電位Ｖrefsが発生される。
【０２２２】一方、基準電流Ｉconst のうち残りの電流
Ｉ２はフィードバック回路４８の中へ流れる。フィード
バック回路４８は、この残りの電流Ｉ２を検知し、その
電流Ｉ２が減少すると定電流源３８から供給される基準
電流Ｉconst を増加させ、その電流Ｉ２が増加すると定
電流源３８から供給される基準電流Ｉconst を減少させ
る。
【０２２３】たとえば出力ノード５０に接続されている
緩衝用の容量要素（図示せず）に電流が流れると、フィ
ードバック回路４８へ流れる電流Ｉ２が減少する。フィ
ード回路４８はこの電流Ｉ２の減少に応答して定電流源
３８から供給される基準電流Ｉconst が増加するように
制御する。
【０２２４】したがって、出力抵抗要素４０および４２
へ流れる電流が減少することはなく、それらの出力ノー
ド５０および５２には、常に一定の基礎基準電位Ｖrefc
およびＶrefsが発生される。
【０２２５】図１８は、図１７に示された基礎基準電位
発生回路の具体的構成を示す回路図である。
【０２２６】図１８を参照して、この基礎基準電位発生
回路は、ＰチャネルＭＯＳトランジスタ３８１および３
８２から構成される第１のカレントミラー回路と、Ｎチ
ャネルＭＯＳトランジスタ３８３および３８４から構成
される第２のカレントミラー回路と、第２のカレントミ
ラー回路と外部電源ノード４００との間に接続されたＮ
チャネルＭＯＳトランジスタ５４１と、ＰチャネルＭＯ
Ｓトランジスタ３８１とカレントミラー回路を構成する
ＰチャネルＭＯＳトランジスタ３８６と、上記抵抗要素
４０に相当するダイオード接続されたＰチャネルＭＯＳ
トランジスタ４０１と、上記抵抗要素４２に相当するダ
イオード接続されたＰチャネルＭＯＳトランジスタ４２
１と、第１の出力ノード５０と第２の出力ノード５２と
を備える。
【０２２７】ＰチャネルＭＯＳトランジスタ３８６のド
レイン電極は、ＮチャネルＭＯＳトランジスタ５４１の
ドレイン電極に接続される。ＮチャネルＭＯＳトランジ
スタ５４１のゲート電極は第２の出力ノード５２に接続
される。
【０２２８】この基礎基準電位発生回路において、上記
と同様に、たとえば第１の出力ノード５０に接続された
緩衝用の容量要素に電流が流れると、ＮチャネルＭＯＳ
トランジスタ５４１へ流れる電流Ｉ２が減少する。Ｎチ
ャネルＭＯＳトランジスタ５４１は抵抗要素として機能
しかつそのドレイン電極およびソース電極の間には一定
電圧が与えられているため、このトランジスタ５４１の
中に流れる電流は一定である。したがって、電流Ｉ２が
減少すると、ＰチャネルＭＯＳトランジスタ３８１およ
びＮチャネルＭＯＳトランジスタ３８３の中に流れる参
照電流Ｉref が増加する。ＰチャネルＭＯＳトランジス
タ３８１と、ＰチャネルＭＯＳトランジスタ３８６と
は、カレントミラー回路を構成するため、ＰチャネルＭ
ＯＳトランジスタ３８６には参照電流Ｉref と等しい基
準電流Ｉconst が流れる。したがって、参照電流Ｉref
の増加に応答して基準電流Ｉconst が増加するため、Ｐ
チャネルＭＯＳトランジスタ４０１および４２１へ流れ
る電流Ｉ１が減少することはなく、それらの出力ノード
５０および５２に発生される基礎基準電位Ｖrefcおよび
Ｖrefsが低下することはない。
【０２２９】なお、この実施例１０において、第１のカ
レントミラー回路を構成するＰチャネルＭＯＳトランジ
スタ３８１および３８２と、第２のカレントミラー回路
を構成するＮチャネルＭＯＳトランジスタ３８３および
３８４と、抵抗要素として機能するＮチャネルＭＯＳト
ランジスタ５４１と、ＰチャネルＭＯＳトランジスタ３
８６とは定電流源３８を構成するとともに、フィードバ
ック回路４８をも構成する。
【０２３０】［実施例１１］図１９は、この発明の実施
例１１による中間電位発生回路における基礎基準電位発
生回路の全体構成を示す回路図である。なお、この基礎
基準電位発生回路は、図１２に示された基礎基準電位発
生回路の代わりに用いられるものである。
【０２３１】図１９を参照して、この基礎基準電位発生
回路は、所定の制御電位Ｖcon を発生する制御電位発生
回路５４と、その制御電位Ｖcon を受けるゲート電極を
持つＰチャネルＭＯＳトランジスタ３８６と、第１の出
力ノード５０と、第２の出力ノード５２と、第１の出力
ノード５０と第２の出力ノード５２との間に接続された
ＰチャネルＭＯＳトランジスタ４０２と、第２の出力ノ
ード５２と外部グランドノード４００との間に接続され
たＰチャネルＭＯＳトランジスタ４２２とを備える。
【０２３２】ＰチャネルＭＯＳトランジスタ４０２は外
部グランドノード４００に接続されたゲート電極を持
ち、出力抵抗要素として機能する。ＰチャネルＭＯＳト
ランジスタ４２２は外部グランドノード４００に接続さ
れたゲート電極を持ち、出力抵抗要素として機能する。
【０２３３】この制御電位発生回路５４は、第１のカレ
ントミラー回路を構成する２つのＰチャネルＭＯＳトラ
ンジスタ３８１および３８２と、第２のカレントミラー
回路を構成する２つのＮチャネルＭＯＳトランジスタ３
８３および３８４と、ＰチャネルＭＯＳトランジスタ３
８１とＮチャネルＭＯＳトランジスタ３８３との間に接
続された抵抗要素５４２と、ＮチャネルＭＯＳトランジ
スタ３８３と外部グランドノード４００との間に接続さ
れた抵抗要素５４３とを備える。すなわち、この制御電
位発生回路５４が図１３に示されたものと異なるところ
は、抵抗要素５４２が新たに設けられている点である。
【０２３４】この制御電位発生回路５４によると、Ｐチ
ャネルＭＯＳトランジスタ３８１のゲート電極の電位が
そのまま制御電位としてＰチャネルＭＯＳトランジスタ
３８６のゲート電極に与えられるのではなく、そのゲー
ト電極の電位よりも抵抗要素５４２における電圧降下分
だけ低い電位が制御ノード５４５に発生され、その制御
ノード５４５に発生された電位が制御電位Ｖcon として
ＰチャネルＭＯＳトランジスタ３８６のゲート電極に与
えられる。
【０２３５】したがって、この基礎基準電位発生回路に
おいては、抵抗要素５４２の値が適宜変えられることに
よってＰチャネルＭＯＳトランジスタ３８６の中に流れ
る基準電流Ｉconst が変化させられ、それらの出力ノー
ド５０および５２に発生される基礎基準電位Ｖrefcおよ
びＶrefsが変化させられる。
【０２３６】さらにこの実施例１１において、抵抗要素
５４２が正の温度係数を持ち、かつ抵抗要素５４３が負
の温度係数を持つ場合は、抵抗要素５４２の温度依存性
と、抵抗要素５４３の温度依存性とが相殺されるため、
制御ノード５４５に発生される制御電位Ｖcon は温度変
化に依存しなくなる。
【０２３７】また、抵抗要素５４２が持つ温度係数の絶
対値と、抵抗要素５４３が持つ温度係数の絶対値との差
が十分に大きくされた場合は、その制御電位Ｖcon は温
度変化に対する依存性を持つことになる。したがって、
この差を適宜調節することによって所望の制御電位Ｖ
con を発生することができる。
【０２３８】なお、正の温度係数を持つ抵抗要素として
は、たとえば金属、ポリシリコンに多量の金属が注入さ
れたものが用いられる。負の温度係数を持つ抵抗要素と
しては、たとえばポリシリコン、ポリシリコンに少量の
金属が注入されたもの、Ｎ型ウェルなどの半導体が用い
られる。
【０２３９】また、抵抗要素５４３が正の温度係数を持
ち、かつ抵抗要素５４２が負の温度係数を持つようにし
てもよい。
【０２４０】［実施例１２］図２０は、この発明の実施
例１２による中間電位発生回路における基礎基準電位発
生回路の全体構成を示す回路図である。なお、この基礎
基準電位発生回路もまた、図１２に示された基礎基準電
位発生回路の代わりに用いられるものである。
【０２４１】図２０を参照して、この基礎基準電位発生
回路は、制御電位発生回路５４と、ＰチャネルＭＯＳト
ランジスタ３８６と、第１の出力ノード５０と、第２の
出力ノード５２と、出力抵抗要素として機能するＰチャ
ネルＭＯＳトランジスタ４０３と、出力抵抗要素として
機能するＮチャネルＭＯＳトランジスタ４２３とを備え
る。
【０２４２】この基礎基準電位発生回路が上記実施例１
１と異なるところは、第１の出力ノード５０と第２の出
力ノード５２との間に接続されたＰチャネルＭＯＳトラ
ンジスタがダイオード接続されている点と、第２の出力
ノード５２と外部電源ノード４００との間に接続された
ＮチャネルＭＯＳトランジスタ４２３のゲート電極が第
１の出力ノード５０に接続されている点である。
【０２４３】したがって、第１の出力ノード５０に安定
した基礎基準電位Ｖrefcが発生されている平衡状態にお
いては、ＮチャネルＭＯＳトランジスタ４２３は、その
ゲート電極に一定の基礎基準電位Ｖrefcが与えられてい
るため、単に抵抗要素として機能する。
【０２４４】しかしながら、第１の出力ノード５０に発
生された基礎基準電位Ｖrefcが低くなると、Ｎチャネル
ＭＯＳトランジスタ４２３の導通抵抗は大きくなるた
め、このトランジスタ４２３における電圧降下が大きく
なる。そのため、たとえ基礎基準電位Ｖrefcが低くなっ
たとしても直ちに所定の基礎基準電位Ｖrefcにもどされ
る。また同様に、基礎基準電位Ｖrefcが高くなったとし
ても直ちに所定の基礎基準電位Ｖrefcに戻される。
【０２４５】このように、実施例１２による基礎基準電
位発生回路においては、第１の出力ノード５０に発生さ
れた電位が出力抵抗要素として機能するＮチャネルＭＯ
Ｓトランジスタ４２３にフィードバックされているた
め、たとえ第１の出力ノード５０に発生される電位が変
動しても速やかに元に戻される。そのため、この基礎基
準電位発生回路は、常に安定した基礎基準電位Ｖrefcお
よびＶrefsを発生することができる。
【０２４６】［実施例１３］図２１は、この発明の実施
例１３による中間電位発生回路における基礎基準電位発
生回路の全体構成を示す回路図である。なお、この基礎
基準電位発生回路もまた、図１２に示された基礎基準電
位発生回路の代わりに用いられるものである。
【０２４７】図２１を参照して、この基礎基準電位発生
回路は、制御電位発生回路５５と、ＰチャネルＭＯＳト
ランジスタ３８６と、ＰチャネルＭＯＳトランジスタ４
０２とＰチャネルＭＯＳトランジスタ４２２と、第１の
出力ノード５０と第２の出力ノード５２とを備える。
【０２４８】この基礎基準電位発生回路が上記実施例１
１と異なるところは、制御電位発生回路５５において、
抵抗要素５４２の代わりにＰチャネルＭＯＳトランジス
タ５４４が設けられている点である。
【０２４９】すなわち、このＰチャネルＭＯＳトランジ
スタ５４４はＰチャネルＭＯＳトランジスタ３８１とＮ
チャネルＭＯＳトランジスタ３８３との間に接続され、
そのゲート電極は外部グランドノード４００に接続され
ている。したがって、このＰチャネルＭＯＳトランジス
タ５４４は抵抗要素として機能する。
【０２５０】ここで、もし外部電源電位ｅｘｔＶCCが上
昇したとすると、ＰチャネルＭＯＳトランジスタ５４４
におけるソース電極およびゲート電極の間の電圧が大き
くなるため、このトランジスタ５４４の導通抵抗は小さ
くなる。したがって、ＰチャネルＭＯＳトランジスタ５
４４における電圧降下が小さくなるため、制御ノード５
４５に発生される制御電位Ｖcon も高くなる。そのた
め、ＰチャネルＭＯＳトランジスタ３８６のソース電極
およびゲート電極には、常に一定の電圧が与えられるた
め、このトランジスタ３８６の中には常に一定の基準電
流Ｉconst が流れる。このように、実施例１３による基
礎基準電位発生回路においては、外部電源電位ｅｘｔＶ
CCが変動しても、常に安定した基礎基準電位Ｖrefcおよ
びＶrefsが発生される。
【０２５１】［実施例１４］図２２は、この発明の実施
例１４による基礎基準電位発生回路の全体構成を示す回
路図である。なお、この基礎基準電位発生回路は上記実
施例７、実施例８または実施例９における差動増幅器３
４１に基礎基準電位Ｖrefsを供給するためのものであ
る。
【０２５２】図２２を参照して、この基礎基準電位発生
回路は、所定の基準電位Ｖcon を発生する制御電位発生
回路５６と、この制御電位Ｖcon を受けるゲートを持つ
ＮチャネルＭＯＳトランジスタ６０３と、カレントミラ
ー回路を構成する２つのＰチャネルＭＯＳトランジスタ
６０１および６０２と、そのＰチャネルＭＯＳトランジ
スタ６０２と外部グランドノード４００との間に接続さ
れた抵抗要素４２４と、基礎基準電位Ｖrefsが発生され
る出力ノード５２とを備える。ここで、トランジスタ６
０２のチャネル長は、トランジスタ６０１のチャネル長
よりも長くされている。
【０２５３】この制御電位発生回路５６においては、２
つのカレントミラー回路がクロスカップルされているた
め、抵抗要素３８５によって決定される一定の参照電流
Ｉre f が流れる。ＮチャネルＭＯＳトランジスタ３８４
とＮチャネルＭＯＳトランジスタ６０３とは、カレント
ミラー回路を構成するため、そのＮチャネルＭＯＳトラ
ンジスタ６０３の中にも制御電位発生回路５６における
参照電流Ｉref と等しい参照電流Ｉref が流れる。
【０２５４】さらに、ＰチャネルＭＯＳトランジスタ６
０１と、ＰチャネルＭＯＳトランジスタ６０２とはカレ
ントミラー回路を構成するため、そのＰチャネルＭＯＳ
トランジスタ６０２の中には、そのＰチャネルＭＯＳト
ランジスタ６０１の中に流れる参照電流Ｉref と等しい
参照電流Ｉref が流れる。したがって、抵抗要素４２４
に一定の参照電流Ｉref が流れるため、その出力ノード
５２には一定の基礎基準電位Ｖrefsが発生される。
【０２５５】図２３は、ＭＯＳトランジスタの一般的な
ドレイン電流特性を示すグラフである。このグラフにお
いて、縦軸はドレイン電流を示し、横軸はソース・ドレ
イン間電圧を示す。また、このグラフ中にはゲート電位
が異なるいくつかのドレイン電流特性が示されている。
図２３中の実線で示されるように、チャネル長が長い場
合は、飽和領域においてドレイン電流はソース・ドレイ
ン間電圧に関係なく一定となる。しかし、図２３中の一
点鎖線で示されるように、チャネル長が短い場合は、飽
和領域においてドレイン電流はソース・ドレイン間電圧
の上昇に伴ってわずかに増加する。
【０２５６】この実施例１４による基礎基準電位発生回
路においては、出力ノード５２には内部グランド電位ｉ
ｎｔＶSSに等しい基礎基準電位Ｖrefsが発生されるた
め、トランジスタ６０２のソース・ドレイン間には高い
電圧が与えられる。もしこのトランジスタ６０２のチャ
ネル長がトランジスタ６０１のチャネル長に等しければ
トランジスタ６０２中に流れる参照電流Ｉref はトラン
ジスタ６０１中に流れる参照電流Ｉref よりも大きくな
るであろうが、このトランジスタ６０２のチャネル長は
トランジスタ６０１のチャネル長よりも長くされている
ため、このトランジスタ６０２のソース・ドレイン間に
高い電圧が与えられているにもかかわらず、このトラン
ジスタ６０２中にはトランジスタ６０１中に流れる参照
電流Ｉrefに等しい参照電流Ｉref が流れる。したがっ
て、抵抗要素４２４中には一定の参照電流Ｉref が流れ
るため、出力ノード５２には一定の基礎基準電位Ｖrefs
が発生される。
【０２５７】［実施例１５］図２４は、この発明の実施
例１５による基礎基準電位発生回路の全体構成を示す回
路図である。
【０２５８】図２４を参照して、この基礎基準電位発生
回路は、所定の制御電位Ｖcon を発生する制御電位発生
回路５７と、この制御電位Ｖcon を受けるゲート電極を
持つＮチャネルＭＯＳトランジスタ６０３と、カレント
ミラー回路構成する２つのＰチャネルＭＯＳトランジス
タ６０１および６０２と、抵抗要素４２４と、出力ノー
ド５２とを備える。
【０２５９】この基礎基準電位発生回路が上記実施例１
４と異なるところは、ＰチャネルＭＯＳトランジスタ３
８２とＮチャネルＭＯＳトランジスタ３８４との間に抵
抗要素６２２が接続されている点である。したがって、
この制御電位発生回路５７の制御ノード５７１には、Ｎ
チャネルＭＯＳトランジスタ３８４のゲート電位よりも
抵抗要素６２２における電圧降下の分だけ高い電位が制
御電位Ｖcon として発生される。したがって、Ｎチャネ
ルＭＯＳトランジスタ６０３のゲート電極には、Ｎチャ
ネルＭＯＳトランジスタ３８４のゲート電位よりも高い
制御電位Ｖconが与えられるため、そのトランジスタ３
８４の中に流れる参照電流Ｉref １よりも大きい参照電
流Ｉref ２が流れる。
【０２６０】この実施例１５による基礎基準電位発生回
路においては、抵抗要素６２２の値を適宜変化させるこ
とによって、制御電位Ｖcon を変化させ、ひいては出力
ノード５２に発生される基礎基準電位Ｖrefsを適宜変化
させることができる。
【０２６１】また、この制御電位発生回路５７におい
て、正の温度係数を有する抵抗要素６２１が用いられ、
かつ負の温度係数を有する抵抗要素６２２が用いられた
場合は、上記実施例１２と同様に、抵抗要素６２１およ
び６２２がそれぞれ持つ温度依存性が相殺されるため、
その出力ノード５２に発生される基礎基準電位Ｖrefsも
温度変化に対して依存しなくなる。
【０２６２】また、上記実施例１２で説明したように、
出力ノード５２に発生される基礎基準電位Ｖrefsに所望
の温度依存性を持たせることも可能である。
【０２６３】なお、抵抗要素６２２に正の温度係数を持
つ材料が用いられ、かつ抵抗要素６２１に負の温度係数
を有する材料が用いられてもよい。
【０２６４】［実施例１６］図２５は、この発明の実施
例１６による基礎基準電位発生回路の全体構成を示す回
路図である。
【０２６５】図２５を参照して、この基礎基準電位発生
回路は、所定の制御電位Ｖcon を発生する制御電位発生
回路５８と、ＮチャネルＭＯＳトランジスタ６０３と、
カレントミラー回路構成する２つのＰチャネルＭＯＳト
ランジスタ６０１および６０２と、抵抗要素４２４と、
出力ノード５２とを備える。
【０２６６】この基礎基準電位発生回路が上記実施例１
５と異なるところは、抵抗要素６２２の代わりにＮチャ
ネルＭＯＳトランジスタ６２３が設けられている点であ
る。このＮチャネルＭＯＳトランジスタ６２３のゲート
電極は外部電源ノード３００に接続されている。したが
って、このＮチャネルＭＯＳトランジスタ６２３は、そ
のゲート電極に外部電源電位ｅｘｔＶCCが与えられてい
るため、抵抗要素として機能する。
【０２６７】また、この基礎基準電位発生回路によれ
ば、上記実施例１３と同様に、外部電源電位ｅｘｔＶCC
が変動しても、抵抗要素４２４には常に一定の参照電流
Ｉref２が流れるため、出力ノード５２には常に一定の
基礎基準電位Ｖrefsが発生される。
【０２６８】［実施例１７］図２６は、この発明の実施
例１７による基礎基準電位発生回路の全体構成を示す回
路図である。
【０２６９】この基礎基準電位発生回路が、上記実施例
１５と異なるところは、抵抗要素４２４の代わりにＰチ
ャネルＭＯＳトランジスタ４２５が設けられている点で
ある。このＰチャネルＭＯＳトランジスタ４２５のゲー
ト電極には負の基板電位ＶBBが与えられる。
【０２７０】したがって、このＰチャネルＭＯＳトラン
ジスタ４２５は、抵抗要素として機能する。また、ゲー
ト電極には基板電位ＶBBが与えられているため、基板電
位Ｖ BBが変動すると基礎基準電位もＶrefsも変動する。
【０２７１】この実施例１７から明らかなように、抵抗
要素としてＰチャネルＭＯＳトランジスタを用いてもよ
い。
【０２７２】［実施例１８］図２７は、この発明の実施
例１８による基礎基準電位発生回路の全体構成を示す回
路図である。
【０２７３】この基礎基準電位発生回路が、上記実施例
１５と異なるところは、抵抗要素４２４の代わりにＮチ
ャネルＭＯＳトランジスタ４２６が設けられている点で
ある。このＮチャネルＭＯＳトランジスタ４２６のゲー
ト電極には外部電源電位ｅｘｔＶCCが与えられている。
【０２７４】したがって、このＮチャネルＭＯＳトラン
ジスタ４２６は、抵抗要素として機能する。また、基礎
基準電位発生回路においてはもし外部電源電位ｅｘｔＶ
CCが変動すると、ＮチャネルＭＯＳトランジスタ４２６
の導通抵抗も変動するため、出力ノード５２に発生され
る基礎基準電位Ｖrefsは外部電源電位ｅｘｔＶCCに伴っ
て変動する。
【０２７５】［実施例１９］図２８は、この発明の実施
例１９による基礎基準電位発生回路の構成を示す回路図
である。
【０２７６】この基礎基準電位発生回路が上記実施例１
７と異なるところは、基板電位検知回路６４が新たに設
けられている点である。
【０２７７】この基板電位検知回路６４は、カレントミ
ラー回路を構成する２つのＰチャネルＭＯＳトランジス
タ６４２および６４３と、ＰチャネルＭＯＳトランジス
タ６０２および４２５の間に接続されたＮチャネルＭＯ
Ｓトランジスタ６４１と、このトランジスタ６４１とと
もにカレントミラー回路を構成する２つのＮチャネルＭ
ＯＳトランジスタ６４４および６４５と、ダイオード接
続されたＰチャネルＭＯＳトランジスタ６４６と、抵抗
要素６４７とを備える。
【０２７８】この基板電位検知回路６４においては、基
礎基準電位ＶrefsよりもＮチャネルＭＯＳトランジスタ
６４１のしきい電圧だけ高い電位がＮチャネルＭＯＳト
ランジスタ６４４および６４５のゲート電極に与えられ
る。
【０２７９】したがって、抵抗要素６４７の一端で検知
された基板電位ＶBBが十分に低くない場合は、Ｎチャネ
ルＭＯＳトランジスタ６４５の中に電流が流れないた
め、制御信号ＥＮはＨレベルにある。基板電位供給回路
（図示せず）は、このＨレベルの制御信号ＥＮに応答し
て活性化され、ＤＲＡＭが形成されている半導体基板に
所定の基板電位ＶBBを供給する。
【０２８０】その後、基板電位ＶBBが十分に低くなる
と、ＰチャネルＭＯＳトランジスタ６４６および抵抗要
素６４７の中に電流が流れる。そして、ＰチャネルＭＯ
Ｓトランジスタ６４６のソース電位が基礎基準電位Ｖ
refsよりも低くなると、制御信号ＥＮはＬレベルとな
る。基板電位供給回路は、このＬレベルの制御信号ＥＮ
に応答して非活性化される。
【０２８１】なお、ＰチャネルＭＯＳトランジスタ６４
６および抵抗要素６４７における電圧降下は適宜設定さ
れることができる。
【０２８２】［実施例２０］図２９は、この発明の実施
例２０による基準電位発生回路の構成を示す回路図であ
る。
【０２８３】この基準電位発生回路が上記実施例１９と
異なるところは、ヒステリシス回路６６が新たに設けら
れている点である。
【０２８４】この実施例２０においては、基板電位ＶBB
が十分に低くなっていない場合、Ｈレベルの制御信号Ｅ
Ｎhys が発生される。このＨレベルの制御信号ＥＮhys
はインバータ６６２を介してＰチャネルＭＯＳトランジ
スタ６６１のゲート電極に与えられるため、このトラン
ジスタ６６１は導通状態となっている。
【０２８５】そして、基板電位ＶBBが十分に低くなって
制御信号ＥＮhys がＬレベルになると、このＰチャネル
ＭＯＳトランジスタ６６１は非導通状態となる。そのた
め、トランジスタ６４５および６４６に流れる電流は小
さくなる。したがって、再び基板電位ＶBBが上昇して十
分に低くなくなっても、制御信号ＥＮhys は直ぐにはＨ
レベルとならない。すなわち、このヒステリシス回路６
６は制御信号ＥＮにヒステリシスを持たせるものであ
る。したがって、この制御信号ＥＮhys にはチャタリン
グは生じない。
【０２８６】［実施例２１］図３０は、この発明の実施
例２１による基礎基準電位発生回路の構成を示す回路図
である。この基礎基準電位発生回路が上記実施例２０と
異なるところは、基板電位検知回路６４におけるＮチャ
ネルＭＯＳトランジスタ６４４のソース電極が、基礎基
準電位Ｖrefsが発生される出力ノード５２ではなく、内
部グランドノード６００に接続されている点である。こ
の基準電位発生回路によれば、基板電位検知回路６４が
動作しても、基礎基準電位Ｖrefsが変動することはな
い。
【０２８７】［実施例２２］図３１は、この発明の実施
例２２による基礎基準電位発生回路の主要構成を示す回
路図である。
【０２８８】図３１を参照して、この基準電位発生回路
には、上記実施例１５、実施例１７および実施例１８に
加えてスタートアップ回路６８が設けられている。
【０２８９】スタートアップ回路６８は、基板電位ＶBB
またはグランド電位を受けるゲート電極を持つＰチャネ
ルＭＯＳトランジスタ６８１と、ダイオード接続された
ＰチャネルＭＯＳトランジスタ６８２と、トランジスタ
６８１のドレイン電極と外部グランドノード４００との
間に接続されたＮチャネルＭＯＳトランジスタ６８３と
を備える。ＰチャネルＭＯＳトランジスタ６８２のドレ
イン電極と、ＮチャネルＭＯＳトランジスタ６８３のゲ
ート電極とは、制御電位発生回路５７におけるＮチャネ
ルＭＯＳトランジスタ３８３および３８４のゲート電極
に接続されている。
【０２９０】この実施例２２によれば、電源が投入され
た当初において、カレントミラー回路を構成する２つの
ＮチャネルＭＯＳトランジスタ３８３および３８４のゲ
ート電極に向かって外部電源ノード３００からトランジ
スタ６８１および６８２を介して電流が流れる。そのた
め、この制御電位発生回路５７の中には、電源が投入さ
れると速やかに電流が流れる。したがって、所定の制御
電位が速やかに発生される。
【０２９１】また、トランジスタ３８３および３８４の
ゲート電位が所定の値まで上昇すると、トランジスタ６
８３が導通状態となるため、外部電源ノード３００から
トランジスタ６８１を介して流れる電流は、トランジス
タ６８３を介して外部グランドノード４００へ流れる。
さらに、ダイオード接続されたＰチャネルＭＯＳトラン
ジスタ６８２が設けられているため、制御電位発生回路
５７からスタートアップ回路６８の方へ電流が逆流する
ことはない。
【０２９２】［実施例２３］図３２はこの発明の実施例
２３による中間電位発生回路の全体構成を示す回路図で
ある。
【０２９３】図３２を参照して、この実施例２３は、上
記実施例７、実施例１３、実施例１６、および実施例２
２が組合わされたものである。
【０２９４】なお、この発明は、上記のような組合わせ
以外に、これまで述べた実施例を適宜組み合わせること
によって実現されるものである。
【０２９５】［実施例２４］図３３は、この発明の実施
例２４による基準電位発生回路の構成を示す回路図であ
る。この実施例２４もまた、上記実施例２３と同様に、
これまで述べた実施例が組合わされたものである。
【０２９６】図３３を参照して、この基準電位発生回路
は、定電流発生器７４と、電流差発生器７２と、電圧発
生器７６と、基板電位検知回路７０と、降圧回路３２
と、昇圧回路３４とを備える。
【０２９７】定電流発生器７４は、図３１に示されたス
タートアップ回路６８と、制御電位発生回路７８とを備
える。この制御電位発生回路７８は、図２１に示された
制御電位発生回路５５と図２５に示された制御電位発生
回路５８とが組合わされたもので、ＰチャネルＭＯＳト
ランジスタ３８１とＮチャネルＭＯＳトランジスタ３８
３との間にはＰチャネルＭＯＳトランジスタ５４４が接
続され、ＰチャネルＭＯＳトランジスタ３８２とＮチャ
ネルＭＯＳトランジスタ３８４との間にＮチャネルＭＯ
Ｓトランジスタ６２３が接続されている。
【０２９８】したがって、外部電源電位ｅｘｔＶCCの変
化に対して依存性を有しない制御電位Ｖcon １が、基板
電位検知回路７０における２つのＮチャネルＭＯＳトラ
ンジスタ６４４および６４５のゲート電極に与えられ
る。また、外部電源電位ｅｘｔＶCCの変化に対して依存
性を有しない制御電位Ｖcon ２が、電圧発生器７６にお
けるＰチャネルＭＯＳトランジスタ３８６のゲート電極
に与えられる。
【０２９９】したがって、トランジスタ３８６は、制御
信号Ｖcon ２に応答してトランジスタ４０１および４２
８へ基準電流Ｉref を供給する。そのため、この電圧発
生器７６においては、この基準電流Ｉref に応答して基
礎基準電位ＶrefcおよびＶre fsが発生される。基礎基準
電位Ｖrefsはゲート電極に基板電位ＶBBが与えられたＰ
チャネルＭＯＳトランジスタ４２８の導通抵抗によって
決定される。基礎基準電位Ｖrefcは、この基礎基準電位
Ｖrefsに加えて、ダイオード接続されたＰチャネルＭＯ
Ｓトランジスタ４０１の導通抵抗およびしきい電圧によ
って決定される。
【０３００】一方、基板電位検知回路７０においては、
ゲート電極に制御電位Ｖcon １が与えられるトランジス
タ６４４のソース電極に内部グランド電位ｉｎｔＶSSが
与えられ、かつゲート電極に基礎基準電位Ｖrefcが与え
られるトランジスタ７０１のソース電極に基板電位ＶBB
が与えられている。
【０３０１】したがって、基板電位ＶBBが十分に低くな
ると、トランジスタ６４４の中に流れる電流よりもトラ
ンジスタ６４５の中に流れる電流のほうが大きくなるた
め、制御信号ＥＮはＬレベルとなる。そのため、基板電
位供給回路（図示せず）は、Ｌレベルの制御信号ＥＮに
応答して非活性化される。一方、基板電位ＶBBが十分に
は低くないと、制御信号ＥＮはＨレベルとなり、基板電
位供給回路が活性化される。
【０３０２】電流差発生器７２は、カレントミラー回路
を構成する２つのＰチャネルＭＯＳトランジスタ７２１
および７２２と、メモリセルにおけるトランスファーゲ
ートと同一構造を有するＮチャネルＭＯＳトランジスタ
７２３と、このトランジスタ７２３とともにカレントミ
ラー回路を構成するＮチャネルＭＯＳトランジスタ７２
４とを備える。
【０３０３】トランジスタ７２１および７２２のゲート
電極には制御電位Ｖcon ２が与えられているため、これ
らのトランジスタ７２１および７２２の中にはこの制御
電位Ｖcon ２に応答して参照電流Ｉref がそれぞれ流れ
る。
【０３０４】ここで、周辺温度が上昇するとトランジス
タ７２３および７２４のしきい電圧が小さくなる。この
電流差発生器７２においては、周辺温度が上昇するとト
ランジスタ７２４よりもトランジスタ７２３のしきい電
圧のほうが小さくなるように設定されている。
【０３０５】そのため、周辺温度が上昇すると、トラン
ジスタ７２４の中に流れる電流Ｉqが減少し、この電流
差発生器７２から電圧発生器７６へ流れる電流Ｉp が増
加する。電流Ｉp が増加すると、基礎基準電位Ｖrefsが
大きくなる。したがって、周辺温度が上昇するにつれ
て、内部グランド電位ｉｎｔＶSSが上昇する。
【０３０６】一般に、温度が上昇するにつれてメモリセ
ルにおけるトランスファーゲートの中に流れるサブスレ
ッショルド電流が増加する傾向にあるが、この実施例２
４においては温度が上昇するにつれて内部グランドノー
ドｉｎｔＶSSが上昇するため、温度が上昇するにつれて
トランスファーゲートのゲート電極には実質的に低い電
位が与えられることになる。そのため、温度が上昇して
もサブスレッショルド電流が増加することはない。
【０３０７】また、基板電位ＶBBが十分には低くなくな
ると、トランジスタ７２３のしきい電圧が小さくなるた
め、電流差発生器７２から電圧発生器７６へ流れる電流
Ｉpが増加する。電流Ｉp が増加すると、基礎基準電位
Ｖrefsは上昇し、内部グランド電位ｉｎｔＶSSも上昇す
る。したがって、この場合においても、温度が上昇する
につれてメモリセルにおけるトランスファーゲートのゲ
ート電極には実質的に低い電位が与えられることになる
ため、たとえ温度が上昇してもサブスレッショルド電流
が増加することはない。
【０３０８】［実施例２５］図３４は、この発明の実施
例２５による内部電位検出回路の構成を示す概念図であ
る。図３５は、図３４に示された内部電位検出回路の具
体的構成を示す回路図である。
【０３０９】図３４および図３５を参照して、この内部
電位検出回路は、出力ノード８０１と、一定の基準電流
Ｉref １を供給する定電流源８０２と、検出されるべき
低電位ＶＬが与えられる検出ノード８０４と、出力ノー
ド８０１と検出ノード８０４との間に接続された抵抗要
素８０３とから構成される。
【０３１０】定電流源８０２は、図３５に示されるよう
にたとえばＰチャネルＭＯＳトランジスタ８０５から構
成される。このトランジスタ８０５のゲート電極には一
定の基準電位Ｖref １が与えられる。したがって、トラ
ンジスタ８０５中には一定の基準電流Ｉref １が流れ
る。
【０３１１】一方、抵抗要素８０３は、図３５に示され
るようにたとえばＮチャネルＭＯＳトランジスタ８０６
から構成される。このトランジスタ８０６のゲート電極
には一定の基準電位Ｖref ２が与えられる。したがっ
て、トランジスタ８０６は一定のドレイン抵抗を有し、
これにより抵抗として機能する。
【０３１２】低い内部電位ＶＬとして、たとえば基板電
位ＶBBが検出ノード８０４に与えられる。この与えられ
た基板電位ＶBBが十分に深い場合、つまりグランド電位
よりも十分に低い場合は、トランジスタ８０６中に流れ
る比較電流Ｉcmp の方が基準電流Ｉref １よりも大きく
なるので、出力ノード８０１は放電される。これにより
Ｌ（論理ロー）レベルのイネーブル信号ＧＥが生成され
る。
【０３１３】一方、与えられた基板電位ＶBBが浅い場
合、つまりグランド電位よりも十分に低くない場合は、
比較電流Ｉcmp の方が基準電流Ｉref １よりも小さくな
るので、出力ノード８０１は充電される。これによりＨ
レベルのイネーブル信号ＧＥが生成される。
【０３１４】この生成されたイネーブル信号ＧＥは基板
電位発生回路（図示せず）に供給される。イネーブル信
号ＧＥがＬレベルのとき基板電位発生回路は不活性化さ
れる。イネーブル信号ＧＥがＨレベルのとき、基板電位
発生回路は活性化され、それにより基板電位ＶBBを生成
する。
【０３１５】したがって、この内部電位検出回路によれ
ば、基板電位ＶBBが所定レベルに達しているか否かが判
別される。しかも、電源電位ＶCCが変動しても出力ノー
ド８０１には一定の基準電流Ｉref １が供給されるた
め、この内部電位検出回路の検出レベルが変動すること
はない。したがって、この内部電位検出回路によって基
板電位発生回路を制御すれば、電源電位ＶCCの変動に依
存することのない一定の基板電位ＶBBが得られる。
【０３１６】［実施例２６］図３６は、この発明の実施
例２６による内部電位検出回路の構成を示す概念図であ
る。図３７は、図３６に示された内部電位検出回路の具
体的構成を示す回路図である。この実施例２６による内
部電位検出回路は、図３４の内部電位検出回路と異な
り、高い内部電位ＶＨを検出するためのものである。
【０３１７】図３６および図３７を参照して、この内部
電位検出回路においては、定電流源８０２は出力ノード
８０１とグランドノード２００との間に接続されてい
る。また、抵抗要素８０３は検出ノード８０４と出力ノ
ード８０１との間に接続されている。この検出ノード８
０４に高い内部電位ＶＨ（たとえば昇圧電位ＶPP）が与
えられる。
【０３１８】定電流源８０２は、図３７に示されるよう
にたとえばＮチャネルＭＯＳトランジスタ８０７から構
成される。このトランジスタ８０７のゲート電極には一
定の基準電位Ｖref １が与えられる。したがって、この
トランジスタ８０７中には一定の基準電流Ｖref １が流
れる。
【０３１９】一方、抵抗要素８０３は、図３７に示され
るようにたとえばＰチャネルＭＯＳトランジスタ８０８
から構成される。このトランジスタ８０８のゲート電極
には一定の基準電位Ｖref ２が与えられる。したがっ
て、このトランジスタ８０８は一定のドレイン抵抗を有
し、これにより抵抗として機能する。
【０３２０】この内部電位検出回路においては、昇圧電
位ＶPPが十分に高い場合は、トランジスタ８０８中に流
れる比較電流Ｉcmp の方が基準電流Ｉref １よりも大き
くなるので、出力ノード８０１は充電される。これによ
りＨレベルのイネーブル信号／ＧＥが生成される。
【０３２１】一方、昇圧電位ＶPPが十分に高くない場
合、つまり低い場合は、比較電流Ｉcm p の方が基準電流
Ｉref １よりも小さくなるので、出力ノード８０１は放
電される。これによりＬレベルのイネーブル信号／ＧＥ
が生成される。
【０３２２】この生成されたイネーブル信号／ＧＥは昇
圧電位発生回路へ供給される。昇圧電位発生回路はイネ
ーブル信号／ＧＥがＨレベルのとき不活性化される。一
方、イネーブル信号／ＧＥがＬレベルのとき昇圧電位発
生回路は活性化され、それにより昇圧電位ＶPPを生成す
る。
【０３２３】したがって、この内部電位検出回路によれ
ば、昇圧電位ＶPPが所定の検出レベルに達しているか否
かが判別される。しかも、たとえグランド電位ＶSSが変
動しても出力ノード８０１からグランドノード２００へ
一定の基準電流Ｉref １が供給されるので、検出レベル
がグランド電位ＶSSに伴って変動することはない。その
ため、この内部電位検出回路によって昇圧電位発生回路
を制御すれば、グランド電位ＶSSの変動に依存しない一
定の昇圧電位ＶPPが得られる。
【０３２４】［実施例２７］図３８は、この発明の実施
例２７による内部電位検出回路の構成を示す概念図であ
る。図３８を参照して、この内部電位検出回路は、図３
４の構成に加えて、ＮチャネルＭＯＳトランジスタ８０
９を備える。このトランジスタ８０９は出力ノード８０
１と抵抗要素８０３との間に接続されている。トランジ
スタ８０９のゲート電極には一定の基準電位Ｖref ３が
与えられる。この内部電位検出回路においては、検出ノ
ード８０４に与えられる基板電位ＶBBが浅い場合は、ト
ランジスタ８０９のソース・ゲート間にかかる電圧Ｖｓ
ｇがそのしきい電圧よりも小さいため、トランジスタ８
０９は非導通状態となる。したがって、比較電流Ｉcmp
は全く流れないので、出力ノード８０１は基準電流Ｉ
ref １によって充電される。これによりＨレベルのイネ
ーブル信号ＧＥが生成される。
【０３２５】一方、基板電位ＶBBが低くなり、それによ
りトランジスタ８０９のソース電位が基準電位Ｖref ３
よりもしきい電圧だけ低くなると、トランジスタ８０９
が導通状態となり、比較電流Ｉcmp が流れる。基板電位
ＶBBが十分に低い場合は比較電流Ｉcmp の方が基準電流
Ｉref １よりも大きくなるので、出力ノード８０１はこ
の比較電流Ｉcmp によって放電され、これによりＬレベ
ルのイネーブル信号ＧＥが生成される。
【０３２６】したがって、この内部電位検出回路の検出
レベルは基準電位Ｖref ３によって決定される。そのた
め、たとえ電源電位ＶCCが変動しても検出レベルが変動
することはない。また、この実施例２７の抵抗要素８０
３にかかる電圧は上記実施例２５の抵抗要素８０３にか
かる電圧よりも小さくなる。したがって、実施例２７の
比較電流Ｉcmp が実施例２５と同じ場合は、抵抗要素８
０３の値を小さくすることができる。一般に高い値の抵
抗要素を形成することは困難であるので、この実施例２
７は上記実施例２５よりも容易に実現することができ
る。
【０３２７】［実施例２８］図３９は、この発明の実施
例２８による内部電位検出回路の構成を示す概念図であ
る。図３９を参照して、この内部電位検出回路は、図３
６の構成に加えて、ＰチャネルＭＯＳトランジスタ８１
０を備える。トランジスタ８１０は抵抗要素８０３と出
力ノード８０１との間に接続される。トランジスタ８１
０のゲート電極には一定の基準電位Ｖref ３が与えられ
る。
【０３２８】昇圧電位ＶPPが低い場合は、トランジスタ
８１０が非導通状態となり、比較電流Ｉcmp は全く流れ
ない。したがって、出力ノード８０１は基準電流Ｉref
１によって放電され、それによりＬレベルのイネーブル
信号／ＧＥが生成される。
【０３２９】一方、昇圧電位ＶPPが高くなり、それによ
りトランジスタ８１０のソース電位が基準電位Ｖref ３
よりもそのしきい電圧だけ高くなると、トランジスタ８
１０は導通状態となり、それにより比較電流Ｉcmp が流
れる。昇圧電位ＶPPが十分に高い場合は、比較電流Ｉ
cmp の方が基準電流Ｉref １よりも大きくなるので、出
力ノード８０１はこの比較電流Ｉcmp によって充電され
る。そのため、Ｈレベルのイネーブル信号／ＧＥが生成
される。
【０３３０】この実施例２８の抵抗要素８０３にかかる
電圧は上記実施例２６の抵抗要素８０３にかかる電圧よ
りも小さくなるので、この抵抗要素８０３の値を小さく
することができる。したがって、この実施例２８は上記
実施例２６よりも容易に実現することができる。
【０３３１】［実施例２９］図４０は、この発明の実施
例２９による内部電位検出回路の構成を示す概念図であ
る。図４０を参照して、この内部電位検出回路は、出力
ノード８０１と、出力ノード８０１からグランドノード
２００へ一定の基準電流Ｉref １を供給する定電流源８
０２と、検出されるべき低い内部電位ＶＬが与えられる
検出ノード８０４と、検出ノード８０４と接続される抵
抗要素８０３と、抵抗要素８０３中に流れる検出電流Ｉ
det と等しい比較電流Ｉcmp を出力ノード８０１に供給
するカレントミラー回路８１１とを備える。カレントミ
ラー回路８１１は、ＰチャネルＭＯＳトランジスタ８１
２および８１３から構成される。トランジスタ８１２の
ゲート電極およびソース電極は互いに接続されている。
トランジスタ８１２のゲート電極はトランジスタ８１３
のゲート電極に接続されている。定電流源８０２は、図
３７の定電流源８０２と同様に、たとえば一定の基準電
位が与えられるゲート電極を有するＮチャネルＭＯＳト
ランジスタから構成される。また、抵抗要素８０３は、
図３５の抵抗要素８０３と同様に、たとえば一定の基準
電位が与えられるゲート電極を有するＮチャネルＭＯＳ
トランジスタから構成される。
【０３３２】この内部電位検出回路においては、検出ノ
ード８０４にたとえば基板電位ＶBBが低い内部電位ＶＬ
として与えられる。基板電位ＶBBが十分に深い場合は、
抵抗要素８０３中に検出電流Ｉdet が流れる。カレント
ミラー回路８１１は、この検出電流Ｉdet と等しい比較
電流Ｉcmp を出力ノード８０１へ供給する。基板電位Ｖ
BBが十分に深い場合は、比較電流Ｉcmp の方が基準電流
Ｉref １よりも大きいので、出力ノード８０１はこの比
較電流Ｉcmp によって十分される。したがって、Ｈレベ
ルのイネーブル信号／ＧＥが生成される。
【０３３３】一方、基板電位ＶBBが浅い場合は基準電流
Ｉref １の方が比較電流Ｉcmp よりも大きくなるので、
出力ノード８０１はその基準電流Ｉref １によって放電
される。したがって、Ｌレベルのイネーブル信号／ＧＥ
が生成される。また、基板電位ＶPPが非常に浅い場合
は、トランジスタ８１２のソース・ゲート間にかかる電
圧Ｖｓｇがそのしきい電圧よりも小さくなるため、トラ
ンジスタ８１２は非導通状態となる。これにより検出電
流Ｉdet は全く流れなくなるので、カレントミラー回路
を用いていない上記実施例よりも消費電力が小さくな
る。
【０３３４】［実施例３０］図４１は、この発明の実施
例３０による内部電位検出回路の構成を示す概念図であ
る。この内部電位検出回路は、図４０の内部電位検出回
路と異なり、昇圧電位ＶPPなどの比較的高い内部電位Ｖ
Ｈを検出するためのものである。図４１を参照して、こ
の内部電位検出回路は、出力ノード８０１と、電源ノー
ド１００から出力ノード８０１へ一定の基準電流Ｉref
１を供給する定電流源８０２と、内部電位ＶＨが与えら
れる検出ノード８０４と、検出ノード８０４と接続され
る抵抗要素８０３と、抵抗要素８０３中に流れる検出電
流Ｉdet と等しい比較電流Ｉcm p を出力ノード８０１か
らグランドノード２００へ供給するカレントミラー回路
８１４とを備える。カレントミラー回路８１４はＮチャ
ネルＭＯＳトランジスタ８１５および８１６から構成さ
れる。トランジスタ８１５のゲート電極およびドレイン
電極は互いに接続されている。トランジスタ８１５のゲ
ート電極は、トランジスタ８１６のゲート電極と接続さ
れている。
【０３３５】この内部電位検出回路において、検出ノー
ド８０４に与えられた内部電位ＶPPが十分に高い場合
は、抵抗要素８０３中に検出電流Ｉdet が流れる。カレ
ントミラー回路８１４は、この検出電流Ｉdet に等しい
比較電流Ｉcmp を出力ノード８０１からグランドノード
２００へ供給する。昇圧電位ＶPPが十分に高い場合は、
比較電流Ｉcmp の方が基準電流Ｉref １よりも大きいの
で、出力ノード８０１はその比較電流Ｉcmp によって放
電される。したがって、ＬレベルのイネーブルＧＥが生
成される。
【０３３６】一方、昇圧電位ＶPPが低い場合は、基準電
流Ｉref １の方が比較電流Ｉcmp よりも大きくなるの
で、出力ノード８０１は基準電流Ｉref １によって充電
される。したがって、Ｈレベルのイネーブル信号ＧＥが
生成される。また、昇圧電位Ｖ PPが非常に低い場合は、
トランジスタ８１５のソース・ゲート間にかかる電圧Ｖ
ｓｇがそのしきい電圧よりも小さくなるので、トランジ
スタ８１５は非導通状態となる。これより検出電流Ｉ
det が全く流れなくなるので、この実施例３０による内
部電位検出回路の消費電力はカレントミラー回路を用い
ていない上記実施例よりも小さくなる。
【０３３７】［実施例３１］図４２は、この発明の実施
例３１による内部電位検出回路の構成を示す概念図であ
る。図４２を参照して、この内部電位検出回路では、定
電流源８０２と抵抗要素８０３とが図４０と反対の位置
に設けられている。言換えると、この実施例３１におけ
る定電流源８０２およびカレントミラー回路８１１は図
３４の定電流源８０２に相当する。
【０３３８】この内部電位検出回路においては、トラン
ジスタ８１２中に一定の基準電流Ｉ ref １が流れる。カ
レントミラー回路８１１はその基準電流Ｉref １と等し
い基準電流Ｉref １を出力ノード８０１へ供給する。し
たがって、検出ノード８０４に与えられた基板電位ＶBB
が十分に深い場合は比較電流Ｉcmp の方が基準電流Ｉ
ref １よりも大きくなるので、Ｌレベルのイネーブル信
号ＧＥが生成される。一方、基板電位ＶBBが浅い場合は
基準電流Ｉref １の方が比較電流Ｉcmp よりも大きくな
るので、Ｈレベルのイネーブル信号ＧＥが生成される。
【０３３９】［実施例３２］図４３は、この発明の実施
例３２による内部電位検出回路の構成を示す概念図であ
る。図４３を参照して、この内部電位検出回路では、定
電流源８０２と抵抗要素８０３とが図４１と逆の位置に
設けられている。言換えると、この実施例３２における
定電流源８０２およびカレントミラー回路８１４は図３
６の定電流源８０２に相当する。
【０３４０】この内部電位検出回路においては、トラン
ジスタ８１５中に一定の基準電流Ｉ ref １が流れる。カ
レントミラー回路８１４は、その基準電流Ｉref １に等
しい基準電流Ｉref １を出力ノード８０１からグランド
ノード２００へ供給する。したがって、検出ノード８０
４に与えられる昇圧電位ＶPPが十分に高い場合は比較電
流Ｉcmp の方が基準電流Ｉref １よりも大きくなるの
で、Ｈレベルのイネーブル信号／ＧＥが生成される。一
方、昇圧電位ＶPPが低い場合は基準電流Ｉref １の方が
比較電流Ｉcmp よりも大きくなるので、Ｌレベルのイネ
ーブル信号／ＧＥが生成される。
【０３４１】［実施例３３］図４４は、この発明の実施
例３３による内部電位検出回路の構成を示す概念図であ
る。図４４を参照して、この内部電位検出回路は、図４
０の構成に加えて、ＮチャネルＭＯＳトランジスタ８０
９を備える。トランジスタ８０９はトランジスタ８１２
と抵抗要素８０３との間に接続される。トランジスタ８
０９のゲート電極には一定の基準電流Ｉref ３が与えら
れる。定電流源８０２は、図４５に示されるようにＮチ
ャネルＭＯＳトランジスタ８０７から構成される。トラ
ンジスタ８０７のゲート電極には上記基準電流Ｉref ３
が与えられる。抵抗要素８０３は、図４５に示されるよ
うにＮチャネルＭＯＳトランジスタ８０６から構成され
る。トランジスタ８０６のゲート電極には上記基準電流
Ｉref ３が与えられる。したがって、トランジスタ８０
７は定電流源として機能し、トランジスタ８０６は抵抗
として機能する。この内部電位検出回路は基板電位ＶBB
が所定のレベルに達しているか否かを判別するものであ
るから、以下これを基板電位検出回路という。
【０３４２】この基板電位検出回路においては、検出ノ
ード８０４に与えられた基板電位Ｖ BBが浅い場合、トラ
ンジスタ８０９および８１２はともに非導通状態となる
ので、トランジスタ８０６中に検出電流Ｉdet は全く流
れない。したがって、電源ノード１００からトランジス
タ８１３を介して出力ノード８０１へ比較電流Ｉcmpが
全く供給されないため、出力ノード８０１はトランジス
タ８０７中に流れる基準電流Ｉref １によって放電され
る。これによりＬレベルのイネーブル信号／ＧＥが生成
される。基板電位発生回路はこのＬレベルのイネーブル
信号／ＧＥに応答して活性化される。
【０３４３】基板電位発生回路が活性化されると、基板
電位ＶBBは徐々に低下する。これによりトランジスタ８
１２のソース・ゲート間電圧Ｖｓｇがそのしきい電圧よ
りも大きくなると、トランジスタ８１２が導通状態とな
る。また、トランジスタ８０９のソース・ゲート間電圧
Ｖｓｇがそのしきい電圧よりも大きくなると、トランジ
スタ８０９は導通状態となる。したがって、基板電位Ｖ
BBが低下するにつれて検出電流Ｉdet が増加し、さらに
比較電流Ｉcmp も増加する。基板電位ＶBBが次の式
（２）の関係を満たすとき、比較電流Ｉcmp は基準電流
Ｉref １と等しくなる。
【０３４４】 ＶBB＝Ｖref ３−Ｖtn−Ｖon …（２） ここで、Ｖtnはトランジスタ８０９のしきい電圧を示
す。Ｖonはトランジスタ８０６が導通状態のときそのソ
ース・ドレイン間にかかる電圧を示す。したがって、こ
の電圧Ｖonは、トランジスタ８０６の導通状態における
ドレイン抵抗をＲｄとすると、次の式（３）で表わされ
る。
【０３４５】Ｖon＝Ｉdet ×Ｒｄ…（３） 基板電位ＶBBが十分に深い場合は、基準電流Ｉref １よ
りも大きい比較電流Ｉ cmp が出力ノード８０１へ流れ
る。これにより出力ノード８０１が充電され、Ｈレベル
のイネーブル信号／ＧＥが生成される。基板電位発生回
路はこのＨレベルのイネーブル信号／ＧＥに応答して不
活性化される。
【０３４６】ここで、トランジスタ８０９のしきい電圧
Ｖtpは動作温度が上昇するにつれて小さくなる。トラン
ジスタ８０６のドレイン抵抗Ｒｄは動作温度が上昇する
につれて大きくなる。したがって、検出電流Ｉdet を一
定とすれば、トランジスタ８０６のソース・ドレイン間
にかかる電圧Ｖonは動作温度が上昇するにつれて大きく
なる。これら電圧ＶtpおよびＶonはいずれも動作温度に
対してほぼ線形的に変化するため、これら電圧Ｖtnおよ
びＶonの動作温度による変動は相殺される。したがっ
て、この内部電位検出回路の検出レベルは、動作温度に
かかわらず常に一定である。
【０３４７】この実施例３３によれば、基準電流Ｉref
３によって検出レベルが決定されるので、たとえ電源電
位ＶCCが変動しても検出レベルが変動することはない。
したがって、この基板電位検出回路で基板電位発生回路
を制御すれば、電源電位ＶCCの変動に依存しない安定し
た基板電位ＶBBが得られる。
【０３４８】また、トランジスタ８０６および８０９が
直列に接続されているため、動作温度の変動に依存しな
い安定した検出レベルが得られる。さらに、基板電位Ｖ
BBが十分に低くない場合はトランジスタ８１２が非導通
状態となるので、消費電流が低減される。
【０３４９】［実施例３４］図４６は、この発明の実施
例３４による基板電位検出回路の構成を示す回路図であ
る。図４６を参照して、この基板電位検出回路は、基板
電位検出部８０と、差動増幅器８２と、インバータ８３
および８４とを備える。基板電位検出部８０は、図４５
の構成に加えて、ＰチャネルＭＯＳトランジスタ８１７
を備える。トランジスタ８１７はトランジスタ８１３と
並列に接続される。トランジスタ８１７のゲート電極に
は、インバータ８４の出力が与えられる。
【０３５０】差動増幅器８２は、ＰチャネルＭＯＳトラ
ンジスタ８２１〜８２３と、ＮチャネルＭＯＳトランジ
スタ８２４および８２５とを備える。トランジスタ８２
１のソース電極は電源ノード１００に接続され、ゲート
電極には一定の基準電位Ｖre f ４が与えられる。したが
って、このトランジスタ８２１は定電流源として機能す
る。トランジスタ８２２および８２３のソース電極はと
もにトランジスタ８２１のドレイン電極に接続される。
トランジスタ８２２のゲート電極は、基板電位検出部８
０におけるトランジスタ８１２のゲート電極に接続され
る。トランジスタ８２３のゲート電極は、基板電位検出
部８０における出力ノードＮＹに接続される。トランジ
スタ８２４はトランジスタ８２２とグランドノード２０
０との間に接続され、トランジスタ８２５はトランジス
タ８２３とグランドノード２００との間に接続される。
トランジスタ８２４のゲート電極およびドレイン電極は
互いに接続される。トランジスタ８２４のゲート電極は
さらに、トランジスタ８２５のゲート電極に接続され
る。したがって、トランジスタ８２４および８２５はカ
レントミラー回路を構成する。差動増幅器８２における
出力ノードＮＺの電位はインバータ８３に与えられ、イ
ンバータ８３からイネーブル信号／ＧＥが出力される。
【０３５１】図４７は、図４６の構成に加えて、上記基
準電位Ｖref ３およびＶref ４を発生するための基準電
位発生回路５８を備えた基板電位検出回路の全体構成を
示す回路図である。図４７に示された基準電位発生回路
５８は上述した実施例に示されたもので、電源電位ＶCC
および動作温度の変動にかかわらず常に一定の基準電位
Ｖref ３および基準電位Ｖref ４を発生する。
【０３５２】図４８は、基板電位ＶBBが次第に下降し、
さらに次第に上昇した場合において図４６および図４７
に示された基板電位検出回路における各ノードの電位が
変化する様子を示す。図４８（ａ）に示されるように、
基板電位ＶBBが浅い場合、さらに具体的に言うと、基板
電位ＶBBが検出レベルＬ１よりも高い場合は、基板電位
検出部８０におけるトランジスタ８１２が非導通状態で
あるため、図４８（ｂ）に示されるようにそのソースノ
ードＮＸの電位はほぼ電源電位ＶCCに等しい。また、ト
ランジスタ８１３も非導通状態であるため、比較電流Ｉ
cmp が全く流れず、それにより出力ノードＮＹの電位は
グランド電位ＶSSとなる。
【０３５３】図４８（ａ）に示されるように基板電位Ｖ
BBが次第に下降し、それによりトランジスタ８１２のソ
ース・ゲート間の電圧Ｖｓｇがそのしきい電圧に達する
と、トランジスタ８１２は導通状態となり、ノードＮＸ
の電位は電源電位ＶCCよりもトランジスタ８１２のしき
い電圧だけ低い電位となる。一方、基板電位ＶBBが下降
するに従ってトランジスタ８１３中に比較電流Ｉcmp が
流れ始めるため、ノードＮＹの電位は次第に上昇する。
【０３５４】ノードＮＸおよびＮＹの電位は差動増幅器
８２によって比較される。ノードＮＸの電位がノードＮ
Ｙの電位よりも高い間は、差動増幅器８２における出力
ノードＮＺの電位は、図４８（ｃ）に示されるように電
源電位ＶCC、つまりＨ（論理ハイ）レベルとなる。した
がって、インバータ８３からはＬレベルのイネーブル信
号／ＧＥが出力される。
【０３５５】さらに、ノードＮＹの電位がノードＮＸの
電位よりも高くなると、差動増幅器８２における出力ノ
ードＮＺの電位は、図４８（ｃ）に示されるようにＨレ
ベルからＬレベルへ変化する。出力ノードＮＺの電位が
Ｌレベルになると、インバータ８３からはＨレベルのイ
ネーブル信号／ＧＥが出力される。
【０３５６】イネーブル信号／ＧＥがＨレベルにある
間、インバータ８４からトランジスタ８１７のゲート電
極へＬレベルの信号が与えられる。これによりトランジ
スタ８１７は導通状態となるので、電源ノード１００か
ら出力ノードＮＹへ付加電流Ｉ add が供給される。
【０３５７】続いて図４８（ａ）に示されるように、基
板電位ＶBBが次第に上昇すると、トランジスタ８１３中
に流れる比較電流Ｉcmp が減少し、それにより出力ノー
ドＮＹの電位が次第に低下する。トランジスタ８１７中
に付加電流Ｉadd が流れているため、比較電流Ｉcmp と
付加電流Ｉadd との和よりも基準電流Ｉref １の方が大
きくなると、出力ノードＮＹの電位もＬレベルとなる。
出力ノードＮＹの電位がノードＮＸの電位よりも低くな
ると、差動増幅器８２における出力ノードＮＺの電位が
ＬレベルからＨレベルへ変化し、それによりイネーブル
信号／ＧＥがＨレベルからＬレベルへ変化する。
【０３５８】このように、基板電位ＶBBが基板電位ＶBB
が検出レベルＬ１よりも高い検出レベルＬ２に達したと
き、イネーブル信号／ＧＥがＬレベルとなる。すなわ
ち、この基板電位検出回路の検出レベルはヒステリシス
を有している。
【０３５９】トランジスタ８１７およびインバータ８４
が設けられていない場合は、基板電位ＶBBが下降すると
きの検出レベルと、基板電位ＶBBが上昇するときの検出
レベルとが互いに等しくなるため、基板電位ＶBBが検出
レベル付近にあるとき、イネーブル信号にチャタリング
が生じる。しかしながら、この実施例３４による基板電
位検出回路には検出レベルにヒステリシスを持たせるた
めのトランジスタ８１７およびインバータ８４が設けら
れているため、そのようなチャタリングがイネーブル信
号／ＧＥに生じることはない。
【０３６０】また、トランジスタ８０７中に流れる基準
電流Ｉref １は、好ましくは数μＡ以下に設定される。
したがって、出力ノードＮＹの寄生容量が充放電される
のに長時間を要すれば、この実施例３４による内部電位
検出回路では差動増幅器８２が設けられているため、出
力ノードＮＹの電位は差動増幅器８２によって増幅され
る。したがって、イネーブル信号／ＧＥの立上がりおよ
び立下がり速度がともに速くなる。
【０３６１】図４９は、電源電位ＶCCと検出レベルＬ１
およびＬ２との関係を示すグラフである。横軸は電源電
位ＶCCを示し、縦軸は検出レベルを示す。図４９のグラ
フから明らかなように、電源電位ＶCCに関係なく検出レ
ベルＬ１およびＬ２はほぼ一定である。これは、検出レ
ベルＬ１およびＬ２が電源電位ＶCCを基準に決定される
のではなく、一定の基準電位Ｖref ３を基準に決定され
るからである。
【０３６２】［実施例３５］図５０は、この発明の実施
例３５による昇圧電位検出回路の構成を示す概念図であ
る。図５０を参照して、この昇圧電位検出回路は、図４
１の構成に加えて、ＰチャネルＭＯＳトランジスタ８１
０を備える。トランジスタ８１０は抵抗要素８０３とト
ランジスタ８１５との間に接続される。トランジスタ８
１０のゲート電極には一定の基準電位Ｖref ３が与えら
れる。すなわち、この昇圧電位検出回路は、図４４に示
された基板電位検出回路が昇圧電位ＶPP用に変更された
ものである。したがって、この昇圧検出回路は、図４４
に示された基板電位検出回路とほぼ同様に動作する。
【０３６３】図５１は、図５０に示された基板電位検出
回路の具体的構成を示す回路図であって、図４５に対応
するものである。図５１に示されるように、抵抗要素８
０３は、基準電位Ｖref ３が与えられるゲート電極を有
するＰチャネルＭＯＳトランジスタ８０８から構成され
る。定電流源８０２は、基準電位Ｖref ４が与えられる
ゲート電極を有するＰチャネルＭＯＳトランジスタ８０
５から構成される。したがって、トランジスタ８０８は
抵抗として機能し、トランジスタ８０５は定電流源とし
て機能する。
【０３６４】この昇圧電位検出回路においては、検出ノ
ード８０４に与えられる昇圧電位Ｖ PPが十分に高くない
場合、トランジスタ８１６中に流れる比較電流Ｉcmp よ
りもトランジスタ８０５中に流れる基準電流Ｉref １の
方が大きいので、出力ノード８０１が充電され、それに
よりＨレベルのイネーブル信号ＧＥが生成される。Ｈレ
ベルのイネーブル信号ＧＥに応答して昇圧電位発生回路
が活性化される。
【０３６５】一方、昇圧電位ＶPPが十分に高い場合は、
基準電流Ｉref １よりも比較電流Ｉ cmp の方が大きいの
で、出力ノード８０１は放電され、それによりＬレベル
のイネーブル信号ＧＥが生成される。このＬレベルのイ
ネーブル信号ＧＥに応答して昇圧電位発生回路は不活性
化される。
【０３６６】この実施例３５によれば、電源電位ＶCCで
はなく基準電位Ｖref ３を基準に検出レベルが決定され
るため、たとえ電源電位ＶCCが変動してもそれに伴って
この昇圧電位検出回路の検出レベルが変動することはな
い。また、トランジスタ８０８のドレイン抵抗は動作温
度の上昇に伴って大きくなり、トランジスタ８１０のし
きい電圧は動作温度の上昇に伴って小さくなるため、ト
ランジスタ８０８による電圧降下の温度依存性と、トラ
ンジスタ８１０による電圧降下の温度依存性とは互いに
相殺される。したがって、動作温度に依存しない安定し
た検出レベルが得られる。さらに、昇圧電位ＶPPが非常
に低い場合は、トランジスタ８１５が非導通状態となる
ため、検出電流Ｉdet ひいては比較電流Ｉcmp が全く流
れないため、消費電流が低減される。
【０３６７】［実施例３６］図５２は、この発明の実施
例３６による昇圧電位検出回路の構成を示す回路図であ
る。図５２を参照して、この昇圧電位検出回路は、昇圧
電位検出部８１と、昇圧電位検出部８１の出力を増幅す
る差動増幅器８５と、インバータ８３および８４とを備
える。この昇圧電位発生部８１は、図５１の構成に加え
て、ＮチャネルＭＯＳトランジスタ８１８が設けられて
いる。トランジスタ８１８はトランジスタ８１６と並列
に接続され、そのゲート電極にはインバータ８４の出力
が与えられる。この図５２に示された昇圧電位検出回路
は、図４６に示された基板電位検出回路が昇圧電位ＶPP
用に変更されたものである。したがって、この昇圧電位
検出回路は、図４６の基板電位検出回路とほぼ同様に動
作する。
【０３６８】図５３は、図５２の昇圧電位検出回路に基
準電位発生回路５８および８６が加えられたもので、図
４７に対応するものである。図５２および図５３を参照
して、この作動増幅回路８５は、ＰチャネルＭＯＳトラ
ンジスタ８５１および８５２と、ＮチャネルＭＯＳトラ
ンジスタ８５３〜８５５とを備える。トランジスタ８５
１および８５２はカレントミラー回路を構成する。トラ
ンジスタ８５３のゲート電極は昇圧電位検出部８１にお
けるトランジスタ８１５のゲート電極と接続される。ト
ランジスタ８５４のゲート電極は、昇圧電位検出部８１
における出力ノードＮＹと接続される。トランジスタ８
５５のゲート電極には基準電位発生回路５８によって生
成された一定の基準電位Ｖref ５が与えられるので、こ
のトランジスタ８５５は定電流源として機能する。
【０３６９】図５３を参照して、基準電位発生回路８６
は、ＰチャネルＭＯＳトランジスタ８６１〜８６３を備
える。トランジスタ８６１のゲート電極には、基準電位
発生回路５８によって生成された一定の基準電位Ｖref
４が与えられるので、このトランジスタ８６１は定電流
源として機能する。トランジスタ８６２および８６３は
直列に接続され、さらにそれらのゲート電極にはグラン
ド電位ＶSSが与えられるので、これらトランジスタ８６
２および８６３は全体として抵抗として機能する。これ
らトランジスタ８６２および８６３中にはトランジスタ
８６１から一定の電流が供給されるので、トランジスタ
８６２のソースノードには電源電位ＶCCに依存しない一
定の基準電位Ｖref ３が生成される。この基準電位Ｖ
ref ３は、昇圧電位検出部８１におけるトランジスタ８
０８および８１０のゲート電極に与えられる。基準電位
発生回路５８によって生成された基準電位Ｖref ４が直
接トランジスタ８０８および８１０のゲート電極に与え
られてもよいが、このように基準電位発生回路８６が設
けられれば、トランジスタ８６２および８６３のサイズ
を変更することによって基準電位Ｖref ３を適宜変更す
ることができる。
【０３７０】図５４は、昇圧電位ＶPPが次第に上昇し、
さらに次第に下降する場合において、図５２および図５
３に示された昇圧電位検出回路の各ノードの電位が変化
する様子を示す。図５４（ａ）に示されるように昇圧電
位ＶPPが十分に高くない場合は、昇圧電位検出部８１に
おけるトランジスタ８１５が導通状態となるため、ノー
ドＮＸの電位はグランド電位ＶSSにほぼ等しくなる。昇
圧電位ＶPPが上昇してトランジスタ８１５が導通状態と
なると、ノードＮＸの電位はグランド電位ＶSSよりもト
ランジスタ８１５のしきい電圧だけ高くなる。さらに、
出力ノードＮＹの電位がノードＮＸの電位よりも低くな
ると、作動増幅回路８５における出力ノードＮＺの電位
は、図５４（ｃ）に示されるようにＬレベルからＨレベ
ルへ変化する。したがって、イネーブル信号ＧＥは、図
５４（ｄ）に示されるようにＨレベルからＬレベルへ変
化する。
【０３７１】イネーブル信号ＧＥがＬレベルの間は、イ
ンバータ８４から昇圧電位検出部８１におけるトランジ
スタ８１８のゲート電極へＨレベルの信号が与えられる
ため、トランジスタ８１６中に流れる比較電流Ｉcmp に
加えて、トランジスタ８１８中に付加電流Ｉadd が流れ
る。
【０３７２】続いて図５４（ａ）に示されるように、昇
圧電位ＶPPが次第に低下すると、比較電流Ｉcmp が次第
に減少するため、出力ノードＮＹの電位は次第に上昇す
る。出力ノードＮＹの電位がノードＮＸの電位よりも高
くなると、作動増幅回路８５における出力ノードＮＺの
電位は、図５４（ｃ）に示されるようにＨレベルからＬ
レベルへ変化する。したがって、イネーブル信号ＧＥ
は、図５４（ｂ）に示されるようにＬレベルからＨレベ
ルへ変化する。
【０３７３】ここで、昇圧電位ＶPPが低下し、それによ
り比較電流Ｉcmp が基準電流Ｉref１よりも小さくなっ
ても、付加電流Ｉadd が流れているため、出力ノードＮ
Ｙの電位はＨレベルにならない。出力ノードＮＹの電位
がＨレベルになるのは、比較電流Ｉcmp と付加電流Ｉ
add との和が基準電流Ｉref １よりも小さくなったとき
である。したがって、図５４（ａ）に示されるように、
昇圧電位検出回路の検出レベルにはヒステリシスが持た
されている。すなわち、昇圧電位ＶPPが上昇するときに
イネーブル信号ＧＥがＨレベルからＬレベルへ変化する
検出レベルＬ１よりも、昇圧電位ＶPPが下降するときに
イネーブル信号ＧＥがＬレベルからＨレベルへ変化する
検出レベルＬ２の方が低い。そのため、イネーブル信号
ＧＥにチャタリングが生じることはない。
【０３７４】［実施例３７］図５５は、この発明の実施
例３７による基板電位検出回路の全体構成を示す回路図
である。図５５を参照して、この実施例３７における基
板電位検出部８７では、図４７に示された基板電位検出
部８０におけるトランジスタ８０６の代わりにＰチャネ
ルＭＯＳトランジスタ８７１が設けられている。このト
ランジスタ８７１はトランジスタ８０９のソース電極と
グランドノード２００との間に接続され、そのゲート電
極には検出ノード８０４が接続されている。すなわち、
このトランジスタ８７１はトランジスタ８０９にソース
ホロワ態様で接続されている。
【０３７５】この基板電位検出部８７においては、検出
ノード８０４に与えられる基板電位ＶBBが十分に低くな
い場合、トランジスタ８７１中に検出電流Ｉdet がほと
んど流れないため、比較電流Ｉcmp は基準電流Ｉref １
よりも小さくなる。したがって、出力ノードＮＹの電位
はＬレベルとなる。一方、基板電位ＶBBが十分に低い場
合は、トランジスタ８７１中に十分な検出電流Ｉdet が
流れるため、比較電流Ｉcmp が基準電流Ｉref １よりも
大きくなる。したがって、出力ノードＮＹの電位はＨレ
ベルとなる。
【０３７６】この実施例３７によれば、トランジスタ８
７１がソースホロワ態様で接続されているため、入力イ
ンピーダンスが高くなる。したがって、基板電位発生回
路からこの基板電位検出回路へは電流はほとんど流れな
い。
【０３７７】［実施例３８］図５６は、この発明の実施
例３８による基板電位検出回路の全体構成を示す回路図
である。図５６を参照して、この実施例３８における基
板電位検出部８８は、図５５に示された基板電位検出部
８７の構成に加えて、ＰチャネルＭＯＳトランジスタ８
８１が設けられている。トランジスタ８８１はトランジ
スタ８０９のソース電極とトランジスタ８７１のソース
電極との間に接続され、そのゲート電極は検出ノード８
０４が接続されている。
【０３７８】この内部電位検出部８８は、図５５に示さ
れた内部電位検出部８７とほぼ同様に動作する。ただ
し、この内部電位検出部８８ではトランジスタ８８１が
設けられているため、このトランジスタ８８１のドレイ
ン抵抗による電圧降下の温度依存性がトランジスタ８０
９のしきい電圧の温度依存性と相殺される。したがっ
て、たとえ動作温度が変動してもこの基板電位検出部８
８の検出レベルは変動しない。
【０３７９】［実施例３９］図５７は、この発明の実施
例３９による昇圧電位検出回路の構成を示す回路図であ
る。図５７を参照して、この実施例３９では、図５１に
示されたＮチャネルカレントミラー回路８１４の代わり
にＰチャネルカレントミラー回路８８２が設けられてい
る。また、トランジスタ８１０とグランドノード２００
との間にはＮチャネルＭＯＳトランジスタ８８５が接続
され、出力ノード８０１とグランドノード２００との間
にはＮチャネルＭＯＳトランジスタ８８６が接続されて
いる。
【０３８０】カレントミラー回路８８２は、ダイオード
接続されたＰチャネルＭＯＳトランジスタ８８３と、そ
のトランジスタ８８３のゲート電極と接続されたゲート
電極を有するＰチャネルＭＯＳトランジスタ８８４とか
ら構成される。トランジスタ８８５および８８６のゲー
ト電極には一定の基準電位Ｖref ６が与えられる。した
がって、これらトランジスタ８８５および８８６はとも
に定電流源として機能する。トランジスタ８８６中には
一定の基準電流Ｉref １が流れる。
【０３８１】この昇圧電位検出回路においては、検出ノ
ード８０４に与えられる昇圧電位Ｖ PPが十分に高くない
場合、トランジスタ８０８中に検出電流Ｉdet はほとん
ど流れない。カレントミラー回路８８２はこの検出電流
Ｉdet と等しい比較電流Ｉcm p を出力ノード８０１へ供
給する。したがって、この比較電流Ｉcmp は基準電流Ｉ
ref １よりも小さいため、出力ノード８０１は放電さ
れ、これによりＬレベルのイネーブル信号／ＧＥが生成
される。このＬレベルのイネーブル信号／ＧＥに応答し
て昇圧電位発生回路が活性化される。
【０３８２】一方、昇圧電位ＶPPが十分に高い場合は、
トランジスタ８０８中に十分な検出電流Ｉdet が流れる
ため、基準電流Ｉref １よりも大きい比較電流Ｉcmp が
流れる。そのため、出力ノード８０１は充電され、これ
によりＨレベルのイネーブル信号／ＧＥが生成される。
このＨレベルのイネーブル信号／ＧＥに応答して昇圧電
位発生回路は不活性化される。
【０３８３】この実施例３９から明らかなように、カレ
ントミラー回路は出力ノード８０１よりもグランドノー
ド２００側ではなく、検出ノード８０４側に設けられて
もよい。
【０３８４】［実施例４０］図５８は、この発明の実施
例４０による内部電位検出回路の構成を示す概念図であ
る。図５８を参照して、この実施例４０では、図３４に
示された抵抗要素８０３の代わりに可変抵抗要素８８７
が設けられている。可変抵抗要素８８７は、たとえば並
列に接続された複数の固定抵抗要素から構成される。各
固定抵抗要素にはヒューズリンクが直列に接続され、い
ずれかのヒューズリンクをレーザービームで溶断するこ
とによってその抵抗値を適宜変更することができる。ま
た、ヒューズリンクの代わりにスイッチング素子が固定
抵抗要素と直列に接続されてもよい。この場合は、スイ
ッチング素子が所定の制御信号に応答してオン／オフす
ることにより、上記ヒューズリンクの溶断と同様にその
抵抗値を適宜変更することができる。さらに、プログラ
ム素子を用いて上記スイッチング素子のオン／オフを制
御すれば、アセンブリ工程後であっても任意にスイッチ
ング素子のオン／オフを制御することができる。これら
の手法は、他の実施例においてもこの実施例４０と同様
に用いられ得る。
【０３８５】この実施例４０によれば、抵抗要素８８７
の値を適宜変更することができるので、この内部電位検
出回路の検出レベルを所望の値に設定することができ
る。
【０３８６】［実施例４１］図５９は、この発明の実施
例４１による内部電位検出回路の構成を示す概念図であ
る。図５９を参照して、この実施例４１では、図３６に
示された抵抗要素８０３の代わりに可変抵抗要素８８７
が設けられている。この可変抵抗要素８８７の値は、上
記実施例４０と同様に、適宜変更可能である。したがっ
て、この可変抵抗要素８８７の値を適宜変更することに
よって、この内部電位検出回路の検出レベルを所望の値
に設定することができる。
【０３８７】［実施例４２］図６０は、この発明の実施
例４２による基板電位検出回路の全体構成を示す概念図
である。図６０を参照して、この基板電位検出回路は、
図４５に示された基板電位検出部８０に加えて、基準電
位発生回路８９を備える。基準電位発生回路８９は、可
変抵抗要素８９０と、抵抗要素８９０に一定の基準電流
Ｉref ２を供給する定電流源８８０とを備える。この可
変抵抗要素８９０の値は、図５８および図５９に示され
た可変抵抗要素８８７と同様に、適宜変更することがで
きる。したがって、基準電位発生回路８９における出力
ノード８８９に生成される基準電位Ｖref ３が適宜変更
されることができる。この基準電位Ｖref ３は内部電位
検出部８０におけるトランジスタ８０６および８０９の
ゲート電極に与えられているため、この基板電位検出部
８０の検出レベルを所望の値に変更することができる。
【０３８８】［実施例４３］図６１は、この発明の実施
例４３による昇圧電位検出回路の構成を示す概念図であ
る。図６１を参照して、この昇圧電位検出回路は、図５
１に示された昇圧電位検出部８１に加えて、基準電位Ｖ
ref ３を発生する基準電位発生回路９０を備える。
【０３８９】基準電位発生回路９０は、直列に接続され
たＰチャネルＭＯＳトランジスタ８９１および８９２
と、それらトランジスタ８９１，８９２へ一定の基準電
流Ｉre f ２を供給する定電流源８８８を備える。トラン
ジスタ８９１は抵抗として機能し、その抵抗値は適宜変
更可能にされている。このようなトランジスタ８９１
は、たとえば並列に接続された複数のＰチャネルＭＯＳ
トランジスタから構成され、各トランジスタと直列に接
続されたヒューズリンクをレーザービームで溶断するこ
とによってその抵抗値を適宜変更することができる。ま
た、トランジスタ８９２はダイオード接続され、それに
よりトランジスタ８９２のソース電位はグランド電位Ｖ
SSよりもトランジスタ８９２のしきい電圧だけ高くな
る。
【０３９０】この実施例４３によれば、トランジスタ８
９１のドレイン抵抗をチューニングすることによって出
力ノード８８９に生成される基準電位Ｖref ３を適宜変
化させることができる。基準電位Ｖref ３は昇圧電位検
出部８１におけるトランジスタ８０８および８１０のゲ
ート電極に与えられているため、この昇圧電位検出部８
１の検出レベルを所望の値に変化させることができる。
【０３９１】図６１に示されたトランジスタ８９１およ
び８９２の代わりに、図６０に示された可変抵抗８９０
が用いられてもよい。また、図６０に示された可変抵抗
要素８９０の代わりに、図６１に示されたトランジスタ
８９１および８９２が用いられてもよい。さらに、トラ
ンジスタ８９２のようにダイオード接続されたトランジ
スタの数を変更することによって基準電位Ｖref ３を変
化させるように構成してもよい。
【０３９２】［実施例４４］図６２は、この発明の実施
例４４による基板電位検出回路の全体構成を示す回路図
である。図６２を参照して、この実施例４４における基
準電位発生回路９１は、図６０に示された基準電位発生
回路８９の構成に加えて、抵抗要素８９３およびＮチャ
ネルＭＯＳトランジスタ８９４を備える。抵抗要素８９
３は出力ノード８８９と可変抵抗要素８９０との間に接
続される。トランジスタ８９４は抵抗要素８９３と並列
に接続される。トランジスタ８９４のゲート電極には制
御信号／ＣＮＴが与えられる。
【０３９３】ノーマルモードではＨレベルの制御信号／
ＣＮＴが与えられるため、トランジスタ８９４は導通状
態となっている。したがって、この基板電位検出回路は
図６０と同様に動作する。
【０３９４】一方、Ｌレベルの制御信号／ＣＮＴが与え
られると、トランジスタ８９４は非導通状態となるた
め、可変抵抗要素８９０に抵抗要素８９３が追加され
る。そのため、基準電位Ｖref ３が上昇し、これにより
内部電位検出部８０の検出レベルがノーマルモードのと
きよりも高くなる。したがって、このような基板電位検
出回路によって基板電位発生回路が制御されると、ノー
マルモードのときよりも浅い基板電位ＶBBが生成され
る。制御信号／ＣＮＴがＨレベルに戻ったときは、基板
電位発生回路によって生成される基板電位ＶBBは元の深
いレベルに戻る。
【０３９５】［実施例４５］図６３は、この発明の実施
例４５による昇圧電位検出回路の全体構成を示す回路図
である。図６３を参照して、この実施例４５における基
準電位発生回路９２は、図６１に示された基準電位発生
回路９０の構成に加えて、ＰチャネルＭＯＳトランジス
タ８９６および８９７を備える。トランジスタ８９６は
出力ノード８８９とトランジスタ８９１との間に接続さ
れる。トランジスタ８９６のゲート電極にはグランドノ
ードＶSSが与えられる。したがって、このトランジスタ
８９６は抵抗として機能する。トランジスタ８９７はト
ランジスタ８９６と並列に接続される。トランジスタ８
９７のゲート電極には制御信号／ＣＮＴが与えられる。
【０３９６】ノーマルモードではＨレベルの制御信号／
ＣＮＴが与えられるため、トランジスタ８９７は非導通
状態となっている。したがって、トランジスタ８９１お
よび８９２だけでなく、トランジスタ８９６もまた抵抗
として機能する。
【０３９７】一方、Ｌレベルの制御信号／ＣＮＴが与え
られると、トランジスタ８９７は導通状態となるため、
トランジスタ８９６のソース・ドレイン間は短絡され
る。したがって、トランジスタ８９６は実質的に削除さ
れるので、基準電位Ｖref ３はノーマルモードのときよ
りも低くなる。この基準電位Ｖref ３は昇圧電位検出部
８１におけるトランジスタ８０８および８１０のゲート
電極に与えられるため、昇圧電位検出部８１の検出レベ
ルはノーマルモードのときよりも低くなる。したがっ
て、このような昇圧電位検出回路によって昇圧電位発生
回路が制御されると、昇圧電位発生回路によって生成さ
れる昇圧電位ＶPPも低くなる。制御信号／ＣＮＴがＬレ
ベルからＨレベルへ戻ると、昇圧電位検出部８１の検出
レベルも元通り高くなる。したがって、昇圧電位発生回
路によって生成される昇圧電位ＶPPも元通り高くなる。
【０３９８】［実施例４６］図６４は、この発明の実施
例４６による内部電位検出回路の全体構成を示す回路図
である。図６４を参照して、この内部電位検出回路は、
図４５に示された基板電位検出部８０と、図５１に示さ
れた昇圧電位検出部８１と、図４７に示された基準電位
発生回路５８とを備える。基準電位発生回路５８によっ
て生成された基準電位Ｖref ３は基板電位検出部８０に
おけるトランジスタ８０６，８０７および８０９のゲー
ト電極に与えられるとともに、昇圧電位検出部８１にお
けるトランジスタ８０８および８１０のゲート電極に与
えられる。
【０３９９】この実施例４６によれば、内部電位検出部
８０および昇圧電位検出部８１が１つの基準電位発生回
路５８を共有しているため、検出部８０，８１の各々に
対応して１つの基準電位発生回路が設けられる場合と比
較して、基準電位発生回路の数が少なくなる。そのた
め、この内部電位検出回路全体のレイアウト面積は小さ
くなる。
【０４００】［実施例４７］図６５は、この発明の実施
例４７によるＤＲＡＭの一部構成を示すブロック図であ
る。図６５を参照して、このＤＲＡＭは、ワード線駆動
回路などを含む内部回路９３と、昇圧電位ＶPPを発生し
それを内部回路９３へ供給する内部電位発生器９４と、
内部回路９３へ供給するための内部電源電位ｉｎｔＶCC
を外部電源電位ｅｘｔＶCCを降圧することによって生成
する降圧回路３２と、降圧回路３２のための基準電位Ｖ
refcを発生する基準電位発生器９８と、図５１に示され
た昇圧電位検出回路８１とを備える。
【０４０１】基準電位発生器９８は外部電源ノード３０
０および外部グランドノード４００の間に接続され、所
定の基準電位Ｖrefcを発生する。降圧回路３２は外部電
源電位ｅｘｔＶCCを基準電位Ｖrefcと等しい内部電源電
位ｉｎｔＶCCまで降圧する。内部回路９３は内部電源ノ
ード５００および内部グランドノード６００の間に接続
され、所定の動作を行なう。昇圧電位発生器９４によっ
て生成された昇圧電位ＶPPは内部回路９３へ供給される
とともに、昇圧電位検出回路８１の検出ノード８０４に
も供給される。内部回路９３では、昇圧電位ＶPPがたと
えばワード線駆動用の電位として用いられる。昇圧電位
検出回路８１におけるトランジスタ８０８および８１０
のゲート電極には基準電位発生器９８によって生成され
た基準電位Ｖrefcが与えられる。したがって、この昇圧
電位発生回路８１の検出レベルは基準電位Ｖrefcによっ
て決定される。昇圧電位検出回路８１からのイネーブル
信号ＧＥは昇圧電位発生器９４へ供給される。検出ノー
ド８０４に供給された昇圧電位ＶPPがその検出レベルよ
りも低い場合はＨレベルのイネーブル信号ＧＥが生成さ
れ、これにより昇圧電位発生器９４は活性化される。昇
圧電位ＶPPがその検出レベルに達すると、イネーブルＧ
ＥはＨレベルからＬレベルへ変化し、これにより昇圧電
位発生器９４は不活性化される。
【０４０２】この実施例４７においては、外部電源ノー
ド３００および基準電位発生器９８の出力ノードの間に
ＰチャネルＭＯＳトランジスタ９００が接続されてい
る。このトランジスタ９００のゲート電極にはバーンイ
ン信号／ＢＩＮが与えられる。ノーマルモードではバー
ンイン信号／ＢＩＮはＨレベルであるため、トランジス
タ９００は非導通状態となっている。したがって、基準
電位発生器９８によって生成された基準電位Ｖrefcに等
しい内部電源電位ｉｎｔＶCCが生成される。
【０４０３】一方、バーンインモードではＬレベルのバ
ーンイン信号／ＢＩＮがトランジスタ９００のゲート電
極に与えられる。ここで、バーンインモードとは内部回
路９３に通常よりも高い電源電圧を与え、それにより内
部回路９３の加速試験を行なうモードである。したがっ
て、Ｌレベルのバーンイン信号／ＢＩＮが与えられる
と、トランジスタ９００は導通状態となり、これにより
基準電位Ｖrefcは外部電源電位ｅｘｔＶCCへプルアップ
される。降圧回路３２は外部電源電位ｅｘｔＶCCに等し
い基準電位Ｖrefcを基準とするため、外部電源電位ｅｘ
ｔＶCCに等しい内部電源電位ｉｎｔＶCCが生成される。
これにより内部回路９３には外部電源電位ｅｘｔＶCCが
供給される。
【０４０４】図６６は、外部電源電位ｅｘｔＶCCが０Ｖ
から７Ｖまで上昇したときの昇圧電位検出回路８１の検
出レベルと基準電位Ｖrefcとを示すグラフである。な
お、図６６のグラフにおいて、実線で示される検出レベ
ルは昇圧電位ＶPPが低下したときの検出レベルであり、
点線で示される検出レベルは昇圧電位ＶPPが上昇したと
きの検出レベルである。
【０４０５】基準電位発生器９８は、２．５〜４．０Ｖ
の範囲の外部電源電位ｅｘｔＶCCが与えられる場合は、
一定の基準電位Ｖrefc（ここでは２．５Ｖ）を発生す
る。また、供給される外部電源電位ｅｘｔＶCCが２．５
Ｖよりも低いと、基準電位発生器９８は供給される外部
電源電位よりも高い基準電位Ｖrefcを発生することはで
きないので、供給される外部電源電位ｅｘｔＶCCに等し
い基準電位Ｖrefcを発生する。さらに、供給される外部
電源電位ｅｘｔＶCCが４Ｖよりも高いと、この基準電位
発生器９８は、その供給された外部電源電位ｅｘｔＶCC
よりも一定電圧だげ低い基準電位Ｖrefcを発生する。し
たがって、図６６に示されるように、外部電源電位ｅｘ
ｔＶCCが０Ｖから２．５Ｖまで上昇する間、基準電位Ｖ
refcは外部電源電位ｅｘｔＶCCの上昇に伴って上昇す
る。ノーマルモードでは外部電源電位ｅｘｔＶCCが２．
５Ｖから４Ｖまで上昇する間、基準電位Ｖrefcは一定で
ある。さらに、外部電源電位ｅｘｔＶCCが４Ｖを超える
と、基準電位Ｖrefcは供給された外部電源電位ｅｘｔＶ
CCと一定の間隔を保ちながら再び上昇する。このような
基準電圧発生器９８は、たとえば特開平４−２６３１９
３号公報に開示されている。
【０４０６】一方、バーンインモードではＬレベルのバ
ーンイン信号／ＢＩＮがトランジスタ９００のゲート電
極に与えられるため、基準電位Ｖrefcが外部電源電位ｅ
ｘｔＶCCと等しくなる。したがって、図６６に示される
ようにバーンインモードにおける基準電位Ｖrefcは外部
電源電位ｅｘｔＶCCの上昇に伴って上昇する。
【０４０７】昇圧電位検出回路８１の検出レベルはこの
ような基準電位Ｖrefcによって決定されるため、検出レ
ベルは基準電位Ｖrefcよりも一定電圧だけ高くなる。す
なわち、図６６に示されるように、ノーマルモードにお
ける検出レベルは外部電源電位ｅｘｔＶCCが２．５Ｖま
では外部電源電位ｅｘｔＶCCの上昇に伴って上昇する。
外部電源電位ｅｘｔＶCCが２．５Ｖを超えると、ノーマ
ルモードにおける検出レベルは一定になる。さらに、外
部電源電位ｅｘｔＶCCが４．０Ｖを超えると、ノーマル
モードにおける検出レベルは再び外部電源電位ｅｘｔＶ
CCに伴って上昇する。一方、バーンインモードにおける
検出レベルは外部電源電位ｅｘｔＶCCに伴って上昇す
る。
【０４０８】このように実施例４７によれば、バーンイ
ンモードになると、昇圧電位検出回路８１の検出レベル
も高くなるため、ノーマルモードにおける昇圧電位ＶPP
よりも高い昇圧電位ＶPPが内部回路９３へ供給される。
そのため、バーンインテストをより忠実に行なうことが
できる。
【０４０９】［実施例４８］図６７は、この発明の実施
例４８によるＤＲＡＭの一部構成を示すブロック図であ
る。図６７を参照して、この実施例４８では図６５と異
なり、２つの基準電位発生器９７，９８と、２つの昇圧
電位検出器９５，９６と、ＯＲゲート９９とを備える。
基準電位発生器９７は外部電源電位ｅｘｔＶCCに基づい
て一定の基準電位Ｖref １を発生する。基準電位発生器
９８は図６５に示されたものと同じで、外部電源電位ｅ
ｘｔＶCCに基づいてその外部電源電位ｅｘｔＶCCと所定
の関係を有する基準電位Ｖref ２を発生する。
【０４１０】昇圧電位検出器９５は上記実施例と同様に
昇圧電位ＶPPを検出し、その検出された昇圧電位ＶPPが
所定の検出レベルに達しているか否かを判定する。昇圧
電位ＶPPが所定の検出レベルに達していないときは、Ｌ
レベルのイネーブル信号／ＧＥ１が生成される。この昇
圧電位検出器９５の検出レベルは、基準電位発生器９７
によって生成された基準電位Ｖref １によって決定され
る。
【０４１１】もう１つの昇圧電位検出器９６もまた上記
実施例と同様に構成され、昇圧電位発生器９４によって
生成された昇圧電位ＶPPを検出し、その検出された昇圧
電位ＶPPが所定の検出レベルに達しているか否かを判定
する。昇圧電位ＶPPが所定の検出レベルに達していない
ときは、Ｌレベルのイネーブル信号／ＧＥ２が生成され
る。この昇圧電位検出器９６の検出レベルは、基準電位
発生器９８によって生成された基準電位Ｖref ２によっ
て決定される。
【０４１２】昇圧電位検出器９５および９６からのイネ
ーブル信号／ＧＥ１および／ＧＥ２はともにＯＲゲート
９９へ与えられ、ＯＲゲート９９はイネーブル信号／Ｇ
Ｅを昇圧電位発生器９４に供給する。昇圧電位発生器９
４はイネーブル信号／ＧＥがＬレベルのとき活性化され
る。
【０４１３】図６８は、外部電源電位ｅｘｔＶCCが上昇
したときの各検出器の検出レベルと基準電位Ｖref １お
よびＶref ２を示すグラフである。図６８に示されるよ
うに、基準電位Ｖref １は、供給される外部電源電位ｅ
ｘｔＶCCが約２．５Ｖを超えると一定になる。基準電位
Ｖref ２は、供給される外部電源電位ｅｘｔＶCCが約
２．５Ｖを超えると一定になり、さらに４Ｖを超えると
再び上昇する。昇圧電位検出器９５の検出レベルは基準
電位Ｖref １によって決定されるので、この検出レベル
もまた外部電源電位ｅｘｔＶCCが約２．５Ｖを超えると
一定になる。昇圧電位検出器９６の検出レベルは基準電
位Ｖref ２によって決定されるので、この検出レベルも
また外部電源電位ｅｘｔＶCCが約２．５Ｖを超えると一
定となり、さらに４Ｖを超えると再び上昇する。
【０４１４】外部電源電位ｅｘｔＶCCが３Ｖ程度で、か
つ昇圧電位ＶPPが昇圧電位検出器９６の検出レベルより
も低い場合は、イネーブル信号／ＧＥ１および／ＧＥ２
ともにＬレベルとなる。したがって、Ｌレベルのイネー
ブル信号／ＧＥに応答して昇圧電位発生器９４は活性化
される。外部電源電位ｅｘｔＶCCが３Ｖ程度で、かつ昇
圧電位ＶPPが昇圧電位検出器９５の検出レベルよりも低
くかつ昇圧電位検出器９６の検出レベルよりも高い場合
は、イネーブル信号／ＧＥ１はＬレベルとなり、かつイ
ネーブル信号／ＧＥ２はＨレベルとなる。そのため、イ
ネーブル信号／ＧＥはＨレベルとなるので、昇圧電位発
生器９４は不活性化される。
【０４１５】また、外部電源電位ｅｘｔＶCCが６Ｖ程度
で、かつ昇圧電位ＶPPが昇圧電位検出器９５の検出レベ
ルよりも低い場合は、イネーブル信号／ＧＥ１および／
ＧＥ２ともにＬレベルとなる。したがって、イネーブル
信号／ＧＥがＬレベルとなるため、昇圧電位発生器９４
は活性化される。
【０４１６】外部電源電位ｅｘｔＶCCが６Ｖ程度で、か
つ昇圧電位検出器９６の検出レベルよりも低くかつ昇圧
電位検出器９５の検出レベルよりも高い場合は、イネー
ブル信号／ＧＥ１はＨレベルとなり、かつイネーブル信
号／ＧＥ２はＬレベルとなる。したがって、イネーブル
信号／ＧＥはＨレベルとなるため、昇圧電位発生器９４
は不活性化される。
【０４１７】このように、昇圧電位検出器９５および９
６の検出レベルは外部電源電位ｅｘｔＶCCと互いに異な
る関係を有しているが、それらのイネーブル信号／ＧＥ
１および／ＧＥ２はＯＲゲート９９を介してイネーブル
信号／ＧＥとして昇圧電位発生器９４へ供給されるの
で、昇圧電位発生器９４は低い方の検出レベルによって
制御される。したがって、外部電源電位ｅｘｔＶCCが約
５．１Ｖを超えると、昇圧電位ＶPPは約６Ｖにクランプ
される。この実施例４８は昇圧電位ＶPPが一定のレベル
で制限される場合において特に有効なものである。
【０４１８】［実施例４９］図６９は、この発明の実施
例４９によるＤＲＡＭの一部構成を示すブロック図であ
る。図６９を参照して、このＤＲＡＭは、メモリセルア
レイ、デコーダ、センスアンプなどを含む内部回路９３
と、内部回路９３を構成するトランジスタへ基板電位Ｖ
BBを供給する基板電位発生器１０００と、基板電位発生
器１０００を制御する基板電位検出器８０と、外部電源
電位ｅｘｔＶCCに基づいて内部電源電位ｉｎｔＶCCを生
成する降圧回路３２とを備える。
【０４１９】内部回路９３は内部電源ノード５００およ
び内部グランドノード６００の間に接続され、内部電源
電位ｉｎｔＶCCに基づいて所定の動作をする。基板電位
発生器１０００は外部電源ノード３００および外部グラ
ンドノード４００の間に接続され、所定の基板電位ＶBB
を発生する。基板電位検出器８０は上記実施例と同様に
構成され、基板電位ＶBBを検出し、その検出された基板
電位ＶBBが所定の検出レベルに達しているか否かを判定
する。基板電位ＶBBが所定の検出レベルに達していない
と、基板電位発生器１０００は基板電位検出器８０から
のイネーブル信号ＧＥに応答して活性化される。これに
より一定の基板電位ＶBBが内部回路９３へ供給される。
【０４２０】内部回路９３が待機状態の場合は、内部回
路９３の最低限の動作を保証するための電流が降圧回路
３２から供給される。すなわち、内部回路９３が待機状
態のとき、降圧回路３２の供給能力は低くされる。
【０４２１】内部回路９３が待機状態の場合において、
基板電位ＶBBが所定の検出レベルよりも浅くなると、基
板電位発生器１０００は動作し始める。一般に基板電位
発生器１０００の消費電流は非常に大きいが、この基板
電位発生器１０００は内部電源ノード５００ではなく、
外部電源ノード３００に接続されているため、基板電位
発生器１０００が動作しても内部電源電位ｉｎｔＶCCが
低下することはない。
【０４２２】［実施例５０］図７０は、この発明の実施
例５０によるＤＲＡＭの一部構成を示すブロック図であ
る。図７０を参照して、この実施例５０では図６９と異
なり、基板電位検出器８０が内部電源ノード５００およ
び内部グランドノード６００の間に接続されている。こ
の実施例５０によれば、内部回路９３が待機状態のとき
に、基板電位発生器１０００が動作しても、この基板電
位発生器１０００は外部電源ノード３００および外部グ
ランドノード４００の間に接続されているため、内部電
源電位ｉｎｔＶCCが低下することはない。この実施例５
０から明らかなように、少なくとも消費電流の大きい基
板電位発生器１０００が外部電源ノード３００と接続さ
れていればよく、消費電流の小さい基板電位検出器８０
は内部電源ノード５００と接続されていてもよい。
【０４２３】［実施例５１］図７１は、この発明の実施
例５１によるＤＲＡＭの全体構成を示すブロック図であ
る。図７１を参照して、このＤＲＡＭは、複数の内部回
路９３１〜９３ｎと、内部回路に対応して設けられた基
板電位発生器１００１〜１００ｎと、基板電位発生器に
対応して設けられた複数の基板電位検出器８００１〜８
００ｎとを備える。内部回路９３１〜９３ｎ、基板電位
発生器１００１〜１００ｎおよび基板電位検出器８００
１〜８００ｎは、シリコン基板などからなる１枚の半導
体チップＣＨ上に形成されている。
【０４２４】内部回路９３１を構成するトランジスタに
は、基板電位発生器１００１によって生成された負の基
板電位ＶBB１が与えられる。基板電位ＶBB１は基板電位
検出器８００１によって検出される。その検出された基
板電位ＶBB１が基板電位検出器８００１の検出レベルよ
りも浅い場合は、基板電位検出器８００１からのイネー
ブル信号ＧＥ１に応答して基板電位発生器１００１が活
性化される。したがって、内部回路９３１には常に一定
の基板電位ＶBB１が供給される。
【０４２５】他の内部回路についてもこの内部回路９３
１と同様である。ただし、基板電位検出器８００１〜８
００ｎの検出レベルはそれぞれ異なっている。すべての
検出レベルがそれぞれ異なっていてもよいが、いくつか
の検出レベルは同じであってもよい。すなわち、いずれ
かの検出レベルが他の検出レベルと異なっていればよ
い。
【０４２６】この実施例５１によれば、基板電位検出器
８００１〜８００ｎの検出レベルがそれぞれ異なってい
るため、内部回路９３１〜９３ｎにはそれぞれ異なる基
板電位ＶBB１〜ＶBBｎが供給される。したがって、浅い
基板電位が供給される内部回路においては、その内部回
路を構成するトランジスタは高速で動作する。一方、深
い基板電位が供給される内部回路においては、その内部
回路を構成するトランジスタ中にリーク電流はほとんど
流れない。
【０４２７】［実施例５２］図７２は、この発明の実施
例５２によるＤＲＡＭの全体構成を示すブロック図であ
る。図７２を参照して、このＤＲＡＭにおいては、図７
１の基板電位発生器１００１〜１００ｎの代わりに昇圧
電位発生器９４１〜９４ｎが配置されている。また、図
７１の基板電位検出器８００１〜８００ｎの代わりに昇
圧電位検出器８１０１〜８１０ｎが配置されている。昇
圧電位検出器８１０１〜８１０ｎの検出レベルは、実施
例５１と同様にそれぞれ異なっている。したがって、内
部回路９３１〜９３ｎには、それぞれ異なる昇圧電位Ｖ
PP１〜ＶPPｎが供給される。
【０４２８】内部回路に供給された昇圧電位は、その内
部回路を構成するＰチャネルＭＯＳトランジスタの基板
電位として用いられたり、あるいはその内部回路内の電
源として用いられたりする。
【０４２９】ＰチャネルＭＯＳトランジスタへ昇圧電位
が基板電位として供給される場合、低い昇圧電位が供給
される内部回路においては、その内部回路を構成するＰ
チャネルＭＯＳトランジスタは高速で動作する。一方、
高い昇圧電位が供給される内部回路においては、その内
部回路を構成するＰチャネルＭＯＳトランジスタ中にリ
ーク電流はほとんど流れない。
【０４３０】昇圧電位が内部回路内の電源として供給さ
れる場合、高い昇圧電位が供給される内部回路において
は、その内部回路を構成するトランジスタは高速に動作
する。内部回路に供給された昇圧電位はその内部回路の
すべてにおいて電源として用いられてもよいが、その内
部回路の一部において電源として用いられるのが好まし
い。これは、昇圧電位発生器９４１〜９４ｎの供給能力
が一般的にさほど大きくないからである。
【０４３１】［実施例５３］図７３は、この発明の実施
例５３によるＤＲＡＭの全体構成を示すブロック図であ
る。図７３を参照して、この実施例５３では図７１と異
なり、基板電位発生器１００１〜１００ｎの代わりに内
部グランド電位発生器１０１１〜１０１ｎが配置されて
いる。また、図７１の基板電位検出器８００１〜８００
ｎの代わりに内部電源電位検出器１０２１〜１０２ｎが
配置されている。内部グランド電位検出器１０２１〜１
０２ｎの検出レベルはそれぞれ異なっている。したがっ
て、内部回路９３１〜９３ｎには、それぞれ異なる内部
グランド電位ｉｎｔＶSS１〜ｉｎｔＶSSｎが供給され
る。
【０４３２】［実施例５４］図７４は、この発明の実施
例５４によるＤＲＡＭの全体構成を示すブロック図であ
る。図７４を参照して、この実施例５４では図７１と異
なり、基板電位発生器１００１〜１００ｎの代わりに内
部電源電位発生器１０３１〜１０３ｎが配置されてい
る。また、図７１の基板電位検出器８００１〜８００ｎ
の代わりに内部電源電位検出器１０４１〜１０４ｎが配
置されている。内部電源電位検出器１０４１〜１０４ｎ
の検出レベルはそれぞれ異なっている。したがって、内
部回路９３１〜９３ｎには、それぞれ異なる内部電源電
位ｉｎｔＶCC１〜ｉｎｔＶCCｎが供給される。
【０４３３】上述した実施例５３〜５４から明らかなよ
うに、内部回路９３１〜９３ｎへ供給される内部電位と
しては、たとえば基板電位、昇圧電位、内部グランド電
位、内部電源電位などがある。また、図７３の実施例５
３と図７４の実施例５４とを組合わせることも可能であ
る。すなわち、内部回路９３１〜９３ｎに対応して複数
の内部電源電位発生器１０３１〜１０３ｎおよび内部電
源電位検出器１０４１〜１０４ｎを配置するとともに、
複数の内部グランド電位発生器１０１１〜１０１ｎおよ
び内部グランド電位検出器１０２１〜１０２ｎを配置し
てもよい。
【０４３４】［実施例５５］図７５は、この発明の実施
例５５によるＤＲＡＭの全体構成を示すブロック図であ
る。図７５を参照して、この実施例５５では図７３と異
なり、内部グランド電位検出器１０２１〜１０２ｎへチ
ューニング信号ＴＵＮ１〜ＴＵＮｎがそれぞれ供給され
ている。内部グランド電位検出器１０２１〜１０２ｎの
検出レベルはチューニング信号ＴＵＮ１〜ＴＵＮｎに応
答して変化する。したがって、内部グランド電位検出器
１０２１〜１０２ｎの検出レベルを適宜チューニングす
ることができる。なお、チューニングは各内部グランド
電位検出器において独立して行なわれてもよい。また、
１つのチューニング信号をいくつかの内部グランド電位
検出器へ供給し、これによりそれらの内部グランド電位
検出器の検出レベルがすべて同じになるように構成して
もよい。
【０４３５】［実施例５６］図７６は、この発明の実施
例５６によるＤＲＡＭの全体構成を示すブロック図であ
る。図７６を参照して、このＤＲＡＭは、図７３の構成
に加えて、複数の制御回路１０９１〜１０９ｎを備え
る。各制御回路は、内部グランド電位検出器１０２１〜
１０２ｎの各々に対応して設けられる。制御回路１０９
１〜１０９ｎから内部グランド電位検出器１０２１〜１
０２ｎへはそれぞれ時間的に変化する制御信号ＣＮＴ１
〜ＣＮＴｎが供給される。制御回路１０９１〜１０９ｎ
は、たとえば半導体チップＣＨの外部から与えられる信
号によって制御されてもよく、動作温度または外部電源
電位によって制御されてもよい。制御回路は動作温度に
よって制御される場合、たとえば動作温度が所定のレベ
ルを超えると、制御信号が内部グランド電位検出器へ与
えられ、その制御信号に応答して内部グランド電位検出
器の検出レベルが変化するように構成されてもよい。ま
た、外部電源電位によって制御回路が制御される場合
は、たとえば外部電源電位が所定のレベルを超えると、
制御回路から内部グランド電位検出器へ制御信号か与え
られ、その制御信号に応答して内部グランド電位検出器
の検出レベルが変化するように構成されてもよい。さら
に、このような検出レベルの変更は各内部グランド電位
検出器において独立して行なわれてもよく、あるいはい
くつかの内部グランド電位検出器において一括して行な
われてもよい。
【０４３６】［実施例５７］図７７は、この発明の実施
例５７による内部電位検出回路の原理を示す概念図であ
る。図７７を参照して、この内部電位検出回路は、出力
ノード８０１と、一定の基準電流Ｉref １を出力ノード
８０１に供給する定電流源８０２と、出力ノード８０１
と接地ノード２００との間に接続され、かつ検出される
べき電位に応答してその抵抗値が変化する抵抗素子８３
０とを備える。ここで、抵抗素子８３０の抵抗値は、検
出される電位が低下するにつれて大きくなる。したがっ
て、抵抗素子８３０中に流れる検出電流Ｉdet が減少す
る。これにより出力ノード８０１が充電され、Ｈレベル
のイネーブル信号ＧＥが生成される。
【０４３７】図７８は、図７７に示された内部電位検出
回路の具体的構成を示す回路図である。ここで、図７７
の抵抗素子８３０はＮチャネルＭＯＳトランジスタ８３
１から構成され、そのゲート電極は検出ノード８０４に
接続される。この検出ノード８０４には昇圧電位ＶPPが
与えられる。また、この内部電位検出回路には、カレン
トミラー回路８１４が設けられている。このカレントミ
ラー回路８１４は、ダイオード接続されたＮチャネルＭ
ＯＳトランジスタ８１５と、トランジスタ８１５のゲー
ト電極と接続されたゲート電極を有するＮチャネルＭＯ
Ｓトランジスタ８１６とを備える。すなわち、図７８に
示された内部電位検出回路では、検出電流Ｉdet が出力
ノード８０１から直接的に流れ出すのではなく、カレン
トミラー回路８１４によって生成された、検出電流Ｉ
det に等しい比較電流Ｉcmp が出力ノード８０１から直
接的に流出する。
【０４３８】この実施例５７による内部電位検出回路に
おいては、検出ノード８０４に与えられた昇圧電位ＶPP
が低下すると、トランジスタ８３１の導通抵抗が増加
し、それによりトランジスタ８３１中に流れる検出電流
Ｉdet が減少する。したがって、カレントミラー回路８
１４によって生成される比較電流Ｉcmp も検出電流Ｉde
t と同様に減少する。このように、昇圧電位ＶPPが所定
の検出レベルよりも低下すると、比較電流Ｉcmp が基準
電流Ｉref １よりも小さくなり、これによりＨレベルの
イネーブル信号ＧＥが出力ノード８０１に生成され、さ
らにこのＨレベルのイネーブル信号ＧＥに応答して昇圧
電位発生回路（図示せず）が活性化される。
【０４３９】この実施例５７による内部電位検出回路に
よれば、昇圧電位ＶPPが所定レベルに達しているか否か
が判別される。しかも、電源電位ＶCCが変動しても出力
ノード８０１には一定の基準電流Ｉref １が供給される
ため、この内部電位検出回路の検出レベルが変動するこ
とはない。したがって、この内部電位検出回路によって
昇圧電位発生回路を制御すれば、電源電位ＶCCの変動に
依存することのない一定の昇圧電位ＶPPが得られる。
【０４４０】［実施例５８］図７９は、この発明の実施
例５８による内部電位検出回路の原理を示す概念図であ
る。図７９を参照して、この内部電位検出回路は、出力
ノード８０１と、出力ノード８０１に一定の基準電流
（−Ｉref １）を供給する定電流源８０２と、電源ノー
ド１００と出力ノード８０１との間に接続され、かつ検
出されるべき電位に応答してその抵抗値が変化する抵抗
要素８３０とを備える。
【０４４１】図８０は、図７９に示される内部電位検出
回路の具体的構成を示す回路図である。図８０を参照し
て、図７９の抵抗素子８３０はＰチャネルＭＯＳトラン
ジスタ８３２から構成され、そのゲート電極は検出ノー
ド８０４に接続される。この検出ノード８０４には基板
電位ＶBBが与えられる。また、この内部電位検出回路に
は、ＰチャネルＭＯＳトランジスタ８８３および８８４
から構成されるカレントミラー回路８８２が設けられて
いる。すなわち、図８０の内部電位検出回路では、検出
電流Ｉdet が出力ノード８０１に直接的に供給されるの
ではなく、検出電流Ｉdet に応答してカレントミラー回
路８８２によって生成された比較電流Ｉ cmp が出力ノー
ド８０１に直接的に供給される。
【０４４２】この内部電位検出回路においては、検出ノ
ード８０４に与えられた基板電位Ｖ BBが上昇すると、ト
ランジスタ８３２の導通抵抗が増加し、それにより検出
電流Ｉdet が減少する。この検出電流Ｉdet に応答して
比較電流Ｉcmp も減少するため、出力ノード８０１は基
準電流Ｉref １によって放電される。したがって、基板
電位ＶBBが所定レベルよりも高くなると、比較電流Ｉ
cmp が基準電流Ｉref １よりも大きくなり、これにより
イネーブル信号／ＧＥがＬレベルとなる。このＬレベル
のイネーブル信号／ＧＥに応答して基板電位発生回路が
活性化される。
【０４４３】この実施例５８による内部電位検出回路に
よれば、基板電位ＶBBが所定レベルに達しているか否か
が判別される。しかも、接地電位ＶSSが変動しても出力
ノード８０１からは一定の基準電流Ｉref １が流出する
ため、この内部電位検出回路の検出レベルが変動するこ
とはない。したがって、この内部電位検出回路によって
基板電位発生回路を制御すれば、接地電位ＶSSの変動に
依存することのない一定の基板電位ＶBBが得られる。
【０４４４】以上、この発明の実施例を詳述したが、こ
の発明の範囲は上述した実施例に限定されることはな
い。したがって、この発明はその趣旨を逸脱しない範囲
内で当業者が上述した実施例に追加、修正、改良などを
加えた態様で実施し得るものである。
【０４４５】
【発明の効果】請求項１に記載の基準電位発生回路によ
れば、基準電位が第２の第１導電型トランジスタと第２
の第２導電型トランジスタとにフィードバックされてい
るため、基準電位はほとんど変動せず、より安定したも
のとなる。しかも、電源が投入されると、出力ノードの
電位は速やかに所定の基準電位に到達する。また、第２
の第２導電型トランジスタおよび第３の第１導電型トラ
ンジスタと、第２の第１導電型トランジスタおよび第３
の第２導電型トランジスタとが対称的に配置されている
ため、所望の基準電位を正確に発生することができる。
さらに、第３の第１導電型トランジスタおよび第３の第
２導電型トランジスタへ電流を供給するために第２の第
１導電型トランジスタおよび第２の第２導電型トランジ
スタが用いられているため、抵抗が用いられる場合に比
べてレイアウト面積が小さくなる。
【０４４６】請求項２に記載の基準電位発生回路によれ
ば、第１および第２の制御電位を適宜調節することがで
きるので、所望の基準電位を発生することができる。ま
た、第３の第１導電型トランジスタおよび第３の第２導
電型トランジスタへ電流を供給するために、第２の第１
導電型トランジスタおよび第２の第２導電型トランジス
タが用いられているため、抵抗が用いられる場合に比べ
てレイアウト面積が小さくなる。
【０４４７】請求項３に記載の基準電位発生回路によれ
ば、第２の第２導電型トランジスタの構造が第３の第２
導電型トランジスタの構造と同一にされ、かつ第２の第
１導電型のトランジスタの構造が第３の第１導電型トラ
ンジスタの構造と同一にされているため、より正確な中
間電位を発生することができる。
【０４４８】請求項４に記載の基準電位発生回路によれ
ば、出力ノードの電位が変動すると第１の第１導電型ト
ランジスタおよび第１の第２導電型トランジスタだけで
なく第４の第１導電型トランジスタおよび第４の第２導
電型トランジスタにも電流が流れるため、より安定した
基準電位を発生することができる。
【０４４９】請求項５に記載の基準電位発生回路によれ
ば、基準電位が第２の第２導電型トランジスタと第２の
第１導電型トランジスタとにフィードバックされている
ため、より安定した基準電位を発生することができる。
しかも、電源が投入されると、出力ノードの電位は速や
かに所定の基準電位に到達する。
【０４５０】請求項６に記載の基準電位発生回路によれ
ば、出力ノードの電位が変動すると第１の第１導電型ト
ランジスタおよび第１の第２導電型トランジスタだけで
なく第４の第１導電型トランジスタおよび第４の第２導
電型トランジスタにも電流が流れるため、より安定した
基準電位を発生することができる。
【０４５１】請求項７に記載の基準電位発生回路によれ
ば、基準電位が第２の第１導電型トランジスタと第２の
第２導電型トランジスタとにフィードバックされている
ため、より安定した基準電位を発生することができる。
しかも、電源が投入されると、出力ノードの電位は速や
かに所定の基準電位に到達する。また、第２の第２導電
型トランジスタおよび第３の第１導電型トランジスタ
と、第２の第１導電型トランジスタおよび第３の第２導
電型トランジスタとが対称的に配置されているため、所
望の基準電位を正確に発生することができる。また、第
３の第１導電型のトランジスタおよび第３の第２導電型
トランジスタに電流を供給するために第２の第１導電型
トランジスタおよび第２の第２導電型トランジスタが用
いられているため、抵抗が用いられる場合に比べてレイ
アウト面積が小さくなる。さらに、第１の第１導電型ト
ランジスタおよび第１の第２導電型トランジスタが第１
のノードおよび第２のノードの間に直列接続されている
ため、第１の電位および第２の電位に基づいて第３の電
位と第４の電位との中間電位を発生することができる。
【０４５２】請求項８に記載の基準電位発生回路によれ
ば、第３の電位は第１の基礎基準電位と等しくなり、第
４の電位は第２の基礎基準電位と等しくなる。
【０４５３】請求項９に記載の基準電位発生回路によれ
ば、たとえ第１の出力ノードまたは第２の出力ノードか
ら流失する電流が増加しても、その増加分の電流はフィ
ード回路によって定電流源から普及されるため、常に安
定した第１および第２の基礎基準電位を発生することが
できる。
【０４５４】請求項１０に記載の基準電位発生回路によ
れば、第１の抵抗要素の値を適宜変化させると制御電位
が変化するため、所望の基礎基準電位を発生することが
できる。
【０４５５】請求項１１に記載の基準電位発生回路によ
れば、第１の抵抗要素における電圧降下と、第２の抵抗
要素における電圧降下とが相殺されるため、基礎基準電
位は温度変化に対して依存しなくなる。
【０４５６】請求項１２に記載の基準電位発生回路によ
れば、たとえ第１の電位が上昇しても第２導電型トラン
ジスタの一方導通電極および制御電極の間に与えられる
電圧は一定であるため、第１の電位に依存しない基準電
位を発生することができる。
【０４５７】請求項１３に記載の基準電位発生回路によ
れば、基板電位が所定の電位からずれると速やかに元に
戻されるため、半導体基板には常に所定の基板電位を供
給することができる。
【０４５８】請求項１４に記載の基準電位発生回路によ
れば、基板電位供給回路のための制御信号にヒステリシ
スが持たされているため、基板電位供給手段が不用意に
活性化されたり、非活性化されたりしない。
【０４５９】請求項１５に記載の基準電位発生回路によ
れば、第１の抵抗要素の値を適宜変化させると、制御電
位が変化するため、所望の基準電位を発生することがで
きる。
【０４６０】請求項１６に記載の基準電位発生回路によ
れば、第１の抵抗要素における電圧降下と、第２の抵抗
要素における電圧降下とが相殺されるため、温度依存性
を持たない基準電位を発生することができる。
【０４６１】請求項１７に記載の基準電位発生回路によ
れば、たとえ第１の電位が上昇しても第１導電型トラン
ジスタの一方導通電極および制御電極の間に与えられる
電圧は一定であるため、第１の電位に対して依存性を持
たない基準電位を発生することができる。
【０４６２】請求項１８に記載の基準電位発生回路によ
れば、第２の抵抗要素の値を変化させると制御電位が変
化するため、所望の基準電位を発生することができる。
【０４６３】請求項１９に記載の基準電位発生回路によ
れば、たとえ第１の電位が上昇しても第１導電型トラン
ジスタの一方導通電極および制御電極の間に与えられる
電圧は一定であるため、第１の電位に対して依存性しな
い基準電位を発生することができる。
【０４６４】請求項２０に記載の基準電位発生回路によ
れば、電源が投入されると速やかに第１の経路および／
または第２の経路に電流が注入されるため、速やかに所
定の基準電位を発生することができる。
【０４６５】請求項２１に記載の基準電位発生回路によ
れば、第３のカレントミラー手段を構成する第２のトラ
ンジスタのチャネル長が第１のトランジスタのチャネル
長よりも長いため、第２のトランジスタのソース・ドレ
イン間にかかる電圧が高くても第２のトランジスタ中に
は一定のドレイン電流が流れる。したがって、この基準
電位発生回路は安定した基準電位を発生することができ
る。
【０４６６】請求項２２に記載の電位検出回路によれ
ば、所定の基準電流が供給される出力ノードへ所定電位
に応答する比較電流が供給されるため、基準電流および
比較電流の大小関係によって所定電位が所定の検出レベ
ルに達しているか否かを判定することができる。
【０４６７】請求項２３に記載の電位検出回路によれ
ば、所定電位が所定の検出レベルよりも非常に高いかま
たは低い場合、カレントミラー手段がオフ状態となるた
め、消費電力が低減される。
【０４６８】請求項２４に記載の電位検出回路によれ
ば、第１の基準電位に基づいて検出レベルが決定される
ため、電源電位が変動しても検出レベルが変動すること
はない。
【０４６９】請求項２５に記載の電位検出回路によれ
ば、第１のトランジスタのしきい電圧の温度依存性が第
２のトランジスタのドレイン抵抗の温度依存性によって
相殺されるため、動作温度が変動しても検出レベルが変
動することはない。
【０４７０】請求項２６に記載の電位検出回路によれ
ば、所定電位が所定の検出レベルに達しているとき出力
ノードに付加電流が供給されるため、検出レベルにヒス
テリシスが与えられる。そのため、出力信号にヒステリ
シスが生じることはない。
【０４７１】請求項２７に記載の電位検出回路によれ
ば、出力ノードの電位が増幅されるため、動作速度がさ
らに速くなる。
【０４７２】請求項２８に記載の電位検出回路によれ
ば、第３のトランジスタがソースホロワで接続されてい
るため入力インピーダンスが高くなる。
【０４７３】請求項２９に記載の電位検出回路によれ
ば、可変抵抗手段が設けられているため、その抵抗値を
変化させることによって検出レベルを所望の値に設定す
ることができる。
【０４７４】請求項３０に記載の電位検出回路によれ
ば、第１の基準電位が変化可能にされているため、検出
レベルを所望の値に設定することができる。
【０４７５】請求項３１に記載の電位検出回路によれ
ば、一定電流が可変抵抗手段に供給されているため、そ
の抵抗値を変化させることによって検出レベルを所望の
値に設定することができる。
【０４７６】請求項３２に記載の電位検出回路によれ
ば、可変抵抗手段に抵抗要素が追加されたり削除された
りするため、検出レベルを２段階で切換えることができ
る。
【０４７７】請求項３３に記載の半導体集積回路装置に
よれば、１つの基準電位発生手段が第１および第２の内
部電位検出手段によって共有されているため、レイアウ
ト面積が低減される。
【０４７８】請求項３４に記載の半導体集積回路装置に
よれば、テストモード信号に応答して検出レベルが変化
するため、テストモードに応じた最適の内部電位が内部
回路に供給される。
【０４７９】請求項３５に記載の半導体集積回路装置に
よれば、内部回路がいずれかの検出レベルに達していな
いとき内部電位発生手段が活性化されるため、いかなる
電源電位が供給される場合においても常に低い方の検出
レベルに等しい内部電位が内部回路へ供給される。
【０４８０】請求項３６に記載の半導体集積回路装置に
よれば、基板電位発生回路は外部電源電位に基づいて動
作するため、降圧手段が待機状態のとき基板電位発生手
段が動作しても、内部電源電位が低下することはない。
【０４８１】請求項３７に記載の半導体集積回路装置に
よれば、複数の内部回路に対応して複数の内部電位発生
手段および内部電位検出手段が設けられているため、内
部回路の各々に安定した内部電位が供給される。
【０４８２】請求項３８に記載の半導体集積回路装置に
よれば、それぞれの検出レベルが異なっているため、各
内部回路の特性に応じた最適の内部電位を供給すること
ができる。
【０４８３】請求項３９に記載の半導体集積回路装置に
よれば、検出レベルが制御信号に応答して変化するた
め、各内部回路の状態に応じた最適の内部電位をその内
部回路へ供給することができる。
【０４８４】請求項４０に記載の電位検出回路によれ
ば、検出されるべき電位に応答して抵抗手段の抵抗値が
変化するため、この抵抗手段中に流れる電流と基準電流
との大小関係によってその検出されるべき電位が所定の
検出レベルに達しているか否かが判別され得る。
【０４８５】請求項４１に記載の電位検出回路によれ
ば、上記抵抗手段が検出されるべき電位をゲート電極に
受けるトランジスタから構成されるため、上記電位検出
回路を容易に実現することができる。
【図面の簡単な説明】
【図１】 この発明の実施例１による中間電位発生回路
の全体構成を示す回路図である。
【図２】 図１に示された中間電位発生回路に電源が投
入された当初において、各ノードの電位が時間経過に伴
って変化する様子を表わしたグラフである。
【図３】 図１に示された中間電位発生回路におけるト
ランジスタのしきい電圧のずれに対して、出力電位が変
化する様子を表わしたグラフである。
【図４】 この発明の実施例２による中間電位発生回路
の全体構成を示すブロック図である。
【図５】 この発明の実施例３による中間電位発生回路
の全体構成を示す回路図である。
【図６】 この発明の実施例４による中間電位発生回路
の全体構成を示すブロック図である。
【図７】 この発明の実施例５による中間電位発生回路
におけるトランジスタの構造を示す断面図である。
【図８】 この発明の実施例６による中間電位発生回路
の全体構成を示す回路図である。
【図９】 ＤＲＡＭにおけるメモリセルの構造を示す断
面図である。
【図１０】 階層電源方式における電源電位の関係を示
すグラフである。
【図１１】 この発明の実施例７による中間電位発生回
路の全体構成を示す回路図である。
【図１２】 この発明の実施例７による中間電位発生回
路における基礎基準電位発生回路の構成を示す概念図で
ある。
【図１３】 図１２に示した基礎基準電位発生回路にお
ける定電流源の具体的構成を示す回路図である。
【図１４】 図１２および図１３に示された基礎基準電
位発生回路を用いた中間電位発生回路において、各電源
電位の関係を示すグラフである。
【図１５】 この発明の実施例８による中間電位発生回
路の構成を示す回路図である。
【図１６】 この発明の実施例９による中間電位発生回
路の構成を示す回路図である。
【図１７】 この発明の実施例１０による中間電位発生
回路における基礎基準電位発生回路の構成を示す概念図
である。
【図１８】 図１７に示された基礎基準電位発生回路の
具体的構成を示す回路図である。
【図１９】 この発明の実施例１１による中間電位発生
回路における基礎基準電位発生回路の全体構成を示す回
路図である。
【図２０】 この発明の実施例１２による中間電位発生
回路における基礎基準電位発生回路の全体構成を示す回
路図である。
【図２１】 この発明の実施例１３による中間電位発生
回路における基礎基準電位発生回路の全体構成を示す回
路図である。
【図２２】 この発明の実施例１４による中間電位発生
回路における基礎基準電位発生回路の全体構成を示す回
路図である。
【図２３】 ＭＯＳトランジスタの一般的な動作特性を
示すグラフである。
【図２４】 この発明の実施例１５による中間電位発生
回路における基礎基準電位発生回路の全体構成を示す回
路図である。
【図２５】 この発明の実施例１６による中間電位発生
回路における基礎基準電位発生回路の全体構成を示す回
路図である。
【図２６】 この発明の実施例１７による中間電位発生
回路における基礎基準電位発生回路の全体構成を示す回
路図である。
【図２７】 この発明の実施例１８による中間電位発生
回路における基礎基準電位発生回路の全体構成を示す回
路図である。
【図２８】 この発明の実施例１９による中間電位発生
回路における基礎基準電位発生回路および基板電位検知
回路の構成を示す回路図である。
【図２９】 この発明の実施例２０による中間電位発生
回路における基礎基準電位発生回路および基板電位検知
回路の構成を示す回路図である。
【図３０】 この発明の実施例２１による中間電位発生
回路における一部構成を示す回路図である。
【図３１】 この発明の実施例２２による中間電位発生
回路における一部構成を示す回路図である。
【図３２】 この発明の実施例２３による中間電位発生
回路の全体構成を示す回路図である。
【図３３】 この発明の実施例２４による中間電位発生
回路の一部構成を示す回路図である。
【図３４】 この発明の実施例２５による内部電位検出
回路の構成を示す回路図である。
【図３５】 図３４に示された内部電位発生回路の具体
的構成を示す回路図である。
【図３６】 この発明の実施例２６による内部電位検出
回路の構成を示す回路図である。
【図３７】 図３６に示された内部電位検出回路の具体
的構成を示す回路図である。
【図３８】 この発明の実施例２７による内部電位検出
回路の構成を示す回路図である。
【図３９】 この発明の実施例２８による内部電位検出
回路の構成を示す回路図である。
【図４０】 この発明の実施例２９による内部電位検出
回路の構成を示す回路図である。
【図４１】 この発明の実施例３０による内部電位検出
回路の構成を示す回路図である。
【図４２】 この発明の実施例３１による内部電位検出
回路の構成を示す回路図である。
【図４３】 この発明の実施例３２による内部電位検出
回路の構成を示す回路図である。
【図４４】 この発明の実施例３３による内部電位検出
回路の構成を示す回路図である。
【図４５】 図４４に示された内部電位検出回路の具体
的構成を示す回路図である。
【図４６】 この発明の実施例３４による基板電位検出
回路の構成を示す回路図である。
【図４７】 図４６に示された基板電位検出回路の全体
構成を示す回路図である。
【図４８】 図４６および図４７に示された基板電位検
出回路の動作を示す波形図である。
【図４９】 図４６および図４７に示された基板電位検
出回路の検出レベルと電源電位との関係を示すグラフで
ある。
【図５０】 この発明の実施例３５による内部電位検出
回路の構成を示す回路図である。
【図５１】 図５０に示された内部電位検出回路の具体
的構成を示す回路図である。
【図５２】 この発明の実施例３６による昇圧電位検出
回路の構成を示す回路図である。
【図５３】 図５２に示された昇圧電位検出回路の全体
構成を示す回路図である。
【図５４】 図５２および図５３に示された昇圧電位検
出回路の動作を示す波形図である。
【図５５】 この発明の実施例３７による基板電位検出
回路の全体構成を示す回路図である。
【図５６】 この発明の実施例３８による基板電位検出
回路の全体構成を示す回路図である。
【図５７】 この発明の実施例３９による昇圧電位検出
回路の構成を示す回路図である。
【図５８】 この発明の実施例４０による内部電位検出
回路の構成を示す回路図である。
【図５９】 この発明の実施例４１による内部電位検出
回路の構成を示す回路図である。
【図６０】 この発明の実施例４２による基板電位検出
回路の全体構成を示す回路図である。
【図６１】 この発明の実施例４３による昇圧電位検出
回路の全体構成を示す回路図である。
【図６２】 この発明の実施例４４による基板電位検出
回路の全体構成を示す回路図である。
【図６３】 この発明の実施例４５による昇圧電位検出
回路の全体構成を示す回路図である。
【図６４】 この発明の実施例４６による内部電位検出
回路の全体構成を示す回路図である。
【図６５】 この発明の実施例４７によるＤＲＡＭの一
部構成を示すブロック図である。
【図６６】 図６５に示されたＤＲＡＭにおいて、昇圧
電位検出回路の検出レベルおよび基準電位と電源電位と
の関係を示すグラフである。
【図６７】 この発明の実施例４８によるＤＲＡＭの一
部構成を示すブロック図である。
【図６８】 図６７に示されたＤＲＡＭにおいて、２つ
の昇圧電位検出器の検出レベルおよびそれらのための基
準電位と外部電源電位との関係を示すグラフである。
【図６９】 この発明の実施例４９によるＤＲＡＭの一
部構成を示すブロック図である。
【図７０】 この発明の実施例５０によるＤＲＡＭの一
部構成を示すブロック図である。
【図７１】 この発明の実施例５１によるＤＲＡＭの全
体構成を示すブロック図である。
【図７２】 この発明の実施例５２によるＤＲＡＭの全
体構成を示すブロック図である。
【図７３】 この発明の実施例５３によるＤＲＡＭの全
体構成を示すブロック図である。
【図７４】 この発明の実施例５４によるＤＲＡＭの全
体構成を示すブロック図である。
【図７５】 この発明の実施例５５によるＤＲＡＭの全
体構成を示すブロック図である。
【図７６】 この発明の実施例５６によるＤＲＡＭの全
体構成を示すブロック図である。
【図７７】 この発明の実施例５７による内部電位検出
回路の原理を示す概念図である。
【図７８】 図７７に示された内部電位検出回路の具体
的構成を示す回路図である。
【図７９】 この発明の実施例５８による内部電位検出
回路の原理を示す概念図である。
【図８０】 図７９に示された内部電位検出回路の具体
的構成を示す回路図である。
【図８１】 ＤＲＡＭの主要な構成を示す回路図であ
る。
【図８２】 図８１に示されたＤＲＡＭの動作を示すタ
イミングチャートである。
【図８３】 従来の中間電位発生回路の全体構成を示す
回路図である。
【図８４】 図８３に示された中間電位発生回路に電源
が投入された当初において、各ノードの電位が時間の経
過に伴って変化する様子を表したグラフである。
【図８５】 従来の他の中間電位発生回路の全体構成を
示す回路図である。
【図８６】 従来の昇圧電位検出回路の構成を示す回路
図である。
【符号の説明】
１００ 電源ノード、２００ グランドノード、３００
外部電源ノード、４００ 外部グランドノード、５０
０ 内部電源ノード、６００ 内部グランドノード、１
０，１６ 基準電位発生段、１２，１８，２２，２４，
４６ 出力段、１４，５０，５２，８０１，ＮＹ，ＮＺ
出力ノード、２０ 制御電位発生回路、３０ 電源電
圧変換回路、３２ 降圧回路、３４ 昇圧回路、３６，
４４ 中間電位発生部、３８，８０２，８８８ 定電流
源、４０，４２ 出力抵抗、４８フィードバック回路、
５４〜５８ 制御電位発生回路、５４５，５６１，５７
１，５８１ 制御ノード、６４，７０ 基板電位検知回
路、６６ ヒステリシス回路、６８ スタートアップ回
路、８０３ 抵抗要素、８０４ 検出ノード、８１１，
８１４，８８２ カレントミラー回路、８２，８５ 作
動増幅回路、８３０ 抵抗素子、８８７，８９０ 可変
抵抗要素、９４，９４１〜９４ｎ 昇圧電位発生器、９
３，９３１〜９３ｎ 内部回路、９５，９６ 昇圧電位
検出器、９７，９８ 基準電位発生器、８０，１００１
〜１００ｎ 内部電位発生器、８００１〜８００ｎ 基
板電位検出器、８１０１〜８１０ｎ 昇圧電位検出器、
１０１１〜１０１ｎ 内部グランド電位発生器、１０２
１〜１０２ｎ 内部グランド電位検出器、１０３１〜１
０３ｎ 内部電源電位発生器、１０４１〜１０４ｎ内部
電源電位検出器、１０９１〜１０９ｎ 制御回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (41)

    【特許請求の範囲】
  1. 【請求項１】 第１の電位と第２の電位との間の基準電
    位を発生する基準電位発生回路であって、 前記基準電位が発生される出力ノードと、 前記出力ノードに接続された一方導通電極と、第３の電
    位が与えられる第１のノードに接続された他方導通電極
    とを持つ第１の第１導電型トランジスタと、 前記出力ノードに接続された一方導通電極と、第４の電
    位が与えられる第２のノードに接続された他方導通電極
    とを持つ第１の第２導電型トランジスタと、 前記第１の電位が与えられる第３のノードに接続された
    一方導通電極と、前記第１の第１導電型トランジスタの
    制御電極に接続された他方導通電極と、前記出力ノード
    に接続された制御電極とを持つ第２の第２導電型トラン
    ジスタと、 前記第２の電位が与えられる第４のノードに接続された
    一方導通電極と、前記第１の第２導電型トランジスタの
    制御電極に接続された他方導通電極と、前記出力ノード
    に接続された制御電極とを持つ第２の第１導電型トラン
    ジスタと、 一方導通電極と、前記第２の第２導電型トランジスタの
    前記他方導通電極に接続されかつ互いに接続された他方
    導通電極および制御電極とを持つ第３の第１導電型トラ
    ンジスタと、 前記第３の第１導電型トランジスタの前記一方導通電極
    に接続された一方導通電極と、前記第２の第１導電型ト
    ランジスタの前記他方導通電極に接続されかつ互いに接
    続された他方導通電極および制御電極とを持つ第３の第
    ２導電型トランジスタとを備えた基準電位発生回路。
  2. 【請求項２】 第１の電位と第２の電位との間の基準電
    位を発生する基準電位発生回路であって、 前記基準電位が発生される出力ノードと、 前記出力ノードに接続された一方導通電極と、第３の電
    位が与えられる第１のノードに接続された他方導通電極
    とを持つ第１の第１導電型トランジスタと、 前記出力ノードに接続された一方導通電極と、第４の電
    位が与えられる第２のノードに接続された他方導通電極
    とを持つ第１の第２導電型トランジスタと、 前記第１の電位が与えられる第３のノードに接続された
    一方導通電極と、前記第２の第１導電型トランジスタの
    制御電極に接続された他方導通電極とを持つ第２の第２
    導電型トランジスタと、 前記第２の電位が与えられる第４のノードに接続された
    一方導通電極と、前記第１の第２導電型トランジスタの
    制御電極に接続された他方導通電極とを持つ第２の第１
    導電型トランジスタと、 一方導通電極と、前記第２の第２導電型トランジスタの
    前記他方導通電極に接続されかつ互いに接続された他方
    導通電極および制御電極とを持つ第３の第１導電型トラ
    ンジスタと、 前記第３の第１導電型トランジスタの前記一方導通電極
    に接続された一方導通電極と、前記第２の第１導電型ト
    ランジスタの前記他方導通電極に接続されかつ互いに接
    続された他方導通電極および制御電極とを持つ第３の第
    ２導電型トランジスタと、 前記第２の第２導電型トランジスタの制御電極に第１の
    制御電位を与えるとともに、前記第２の第１導電型トラ
    ンジスタの制御電極に第２の制御電位を与える制御電位
    印加手段とを備えた基準電位発生回路。
  3. 【請求項３】 前記第２の第２導電型トランジスタの構
    造が前記第３の第２導電型トランジスタの構造と同一に
    され、かつ前記第２の第１導電型トランジスタの構造が
    前記第３の第１導電型トランジスタの構造と同一にされ
    ていることを特徴とする請求項１または請求項２に記載
    の基準電位発生回路。
  4. 【請求項４】 前記出力ノードに接続された一方導通電
    極と、前記第１のノードに接続された他方導通電極と、
    前記第２の第２導電型トランジスタの前記他方導通電極
    に接続された制御電極とを持つ第４の第１導電型トラン
    ジスタと、 前記出力ノードに接続された一方導通電極と、前記第２
    のノードに接続された他方導通電極と、前記第２の第１
    導電型トランジスタの前記他方導通電極に接続された制
    御電極とを持つ第４の第２導電型トランジスタとをさら
    に備えたことを特徴とする請求項１から請求項３のいず
    れかに記載の基準電位発生回路。
  5. 【請求項５】 前記制御電位印加手段は、前記出力ノー
    ドに発生される前記基準電位を前記第１の制御電位とし
    て前記第２の第２導電型トランジスタの前記制御電極に
    与えるとともに、前記第２の制御電位として前記第２の
    第１導電型トランジスタの前記制御電極に与えることを
    特徴とする請求項２から請求項４のいずれかに記載の基
    準電位発生回路。
  6. 【請求項６】 第１の電位と第２の電位との間の基準電
    位を発生する基準電位発生回路であって、 前記基準電位が発生される出力ノードと、 前記出力ノードに接続された一方導通電極と、第３の電
    位が与えられる第１のノードに接続された他方導通電極
    とを持つ第１の第１導電型トランジスタと、 前記出力ノードに接続された一方導通電極と、第４の電
    位が与えられる第２のノードに接続された他方導通電極
    とを持つ第１の第２導電型トランジスタと、 前記出力ノードに接続された一方導通電極と、第５の電
    位が与えられる第３のノードに接続された他方導通電極
    とを持ち、かつ前記第１の第１導電型トランジスタのチ
    ャネル長よりも長いチャネル長を持つ第２の第１導電型
    トランジスタと、 前記出力ノードに接続された一方導通電極と、第６の電
    位が与えられる第４のノードに接続された他方導通電極
    とを持ち、かつ前記第１の第２導電型トランジスタのチ
    ャネル長よりも長いチャネル長を持つ第２の第２導電型
    トランジスタと、 前記基準電位よりも少なくとも前記第１の第１導電型ト
    ランジスタのしきい電圧だけ高い第１の制御電位を前記
    第１の第１導電型トランジスタの制御電極と前記第２の
    第１導電型トランジスタの制御電極とにそれぞれ与える
    第１の印加手段と、 前記基準電位よりも少なくとも前記第１の第２導電型ト
    ランジスタのしきい電圧だけ低い第２の制御電位を前記
    第１の第２導電型トランジスタの制御電極と前記第２の
    第２導電型トランジスタの制御電極とにそれぞれ与える
    第２の印加手段とを備えた基準電位発生回路。
  7. 【請求項７】 第１の電位と第２の電位との間の基準電
    位を発生する基準電位発生回路であって、 前記基準電位が発生される出力ノードと、 前記第１の電位に基づいて第３の電位を発生する第１の
    電位変換手段と、前記第２の電位に基づいて第４の電位
    を発生する第２の電位変換手段とを含む電源電圧変換手
    段と、 前記第３の電位と前記第４の電位との間の中間電位を前
    記基準電位として発生するためのものであって、 前記出力ノードに接続された一方導通電極と、第５の電
    位が与えられる第１のノードに接続された他方導通電極
    とを持つ第１の第１導電型トランジスタと、 前記出力ノードに接続された一方導通電極と、第６の電
    位が与えられる第２のノードに接続された他方導通電極
    とを持つ第１の第２導電型トランジスタと、 前記第３の電位が与えられる第３のノードに接続された
    一方導通電極と、前記第１の第１導電型トランジスタの
    制御電極に接続された他方導通電極と、前記出力ノード
    に接続された制御電極とを持つ第２の第２導電型トラン
    ジスタと、 前記第４の電位が与えられる第４のノードに接続された
    一方導通電極と、前記第１の第２導電型トランジスタの
    制御電極に接続された他方導通電極と、前記出力ノード
    に接続された制御電極とを持つ第２の第１導電型トラン
    ジスタと、 一方導通電極と、前記第２の第２導電型トランジスタの
    前記他方導通電極に接続されかつ互いに接続された他方
    導通電極および制御電極とを持つ第３の第１導電型トラ
    ンジスタと、 前記第３の第１導電型トランジスタの前記一方導通電極
    に接続された一方導通電極と、前記第２の第１導電型ト
    ランジスタの前記他方導通電極に接続されかつ互いに接
    続された他方導通電極および制御電極とを持つ第３の第
    ２導電型トランジスタとを含む中間電位発生手段とを備
    えた基準電位発生回路。
  8. 【請求項８】 前記第３の電位のための第１の基礎基準
    電位と、前記第４の電位のための第２の基礎基準電位と
    をそれぞれ発生する基礎基準電位発生手段をさらに備
    え、 前記第１の電位変換手段は、 前記第３の電位を前記第１の基礎基準電位と比較する第
    １の比較手段と、 前記第１の比較手段の出力に応答して、前記第３の電位
    が前記第１の基礎基準電位よりも低いとき前記第３の電
    位を上昇させ、前記第３の電位が前記第１の基礎基準電
    位よりも高いとき前記第３の電位を下降させる手段とを
    備え、 前記第２の電位変換手段は、 前記第４の電位を前記第２の基礎基準電位と比較する第
    ２の比較手段と、 前記第２の比較手段の出力に応答して、前記第４の電位
    が前記第２の基礎基準電位よりも低いとき前記第４の電
    位を上昇させ、前記第４の電位が前記第２の基礎基準電
    位よりも高いとき前記第４の電位を下降させる手段とを
    備えたことを特徴とする請求項７に記載の基準電位発生
    回路。
  9. 【請求項９】 前記基礎基準電位発生手段は、 前記第１の基礎基準電位が発生される第１の出力ノード
    と、 前記第２の基礎基準電位が発生される第２の出力ノード
    と、 一定の基準電流を供給する定電流手段と、 前記第１の出力ノードと前記第２の出力ノードとの間に
    接続され、前記基準電流のうち一部の電流が流れる第１
    の出力抵抗手段と、 前記第２の出力ノードと第７の電位が与えられる第５の
    ノードとの間に接続され、前記一部の電流が流れる第２
    の出力抵抗手段と、 前記基準電流のうち前記一部の電流以外の残りの電流を
    検知し、前記残りの電流が減少すると前記定電流手段か
    ら供給される前記基準電流を増加させ、前記残りの電流
    が増加すると前記定電流手段から供給される前記基準電
    流を減少させるフィードバック手段とを備えたことを特
    徴とする請求項８に記載の基準電位発生回路。
  10. 【請求項１０】 前記基礎基準電位発生手段は、 前記第１の基礎基準電位が発生される第１の出力ノード
    と、 前記第２の基礎基準電位が発生される第２の出力ノード
    と、 前記第１の出力ノードと前記第２の出力ノードとの間に
    接続された第１の出力抵抗手段と、 前記第２の出力ノードと第７の電位が与えられる第５の
    ノードとの間に接続された第２の出力抵抗手段と、 第８の電位が与えられる第６のノードに接続された一方
    導通電極と、前記第１の出力ノードに接続された他方導
    通電極とを持つ第４の第２導電型トランジスタと、 所定の制御電位を発生して前記第４の第２導電型トラン
    ジスタの制御電極に供給するためのものであって、 第７のノードから第８のノードまでの第１の経路と、 前記第７のノードから前記第８のノードまでの第２の経
    路と、 前記第１の経路に流れる電流に応答して前記第２の経路
    に流れる電流を制御する第１のカレントミラー手段と、 前記第２の経路に流れる前記電流に応答して前記第１の
    経路に流れる前記電流を制御する第２のカレントミラー
    手段と、 前記第１の経路中であって前記第１のカレントミラー手
    段と前記第２のカレントミラー手段との間に位置し、前
    記第４の第２導電型トランジスタの前記制御電極に接続
    され、前記制御電位が発生される制御ノードと、 前記第１の経路中であって前記制御ノードと前記第１の
    カレントミラー手段との間に接続された第１の抵抗要素
    と、 前記第１の経路中であって前記第２のカレントミラー手
    段と前記第８のノードとの間に接続された第２の抵抗要
    素とを含む制御電位発生手段とを備えたことを特徴とす
    る請求項８に記載の基準電位発生回路。
  11. 【請求項１１】 前記制御電位発生手段における前記第
    １の抵抗要素は、正および負のうち一方の温度係数を持
    ち、かつ前記制御電位発生手段における前記第２の抵抗
    要素は、当該他方の温度係数を持つことを特徴とする請
    求項１０に記載の基準電位発生回路。
  12. 【請求項１２】 前記制御電位発生手段における前記第
    １の抵抗要素は、前記第８のノードに接続された制御電
    極を持つ第５の第２導電型トランジスタであることを特
    徴とする請求項１０に記載の基準電位発生回路。
  13. 【請求項１３】 前記基準電位発生回路は１枚の半導体
    基板上に形成されていて、 所定の制御信号に応答して活性化され、前記半導体基板
    に所定の基板電位を供給する基板電位供給手段と、 前記半導体基板の前記基板電位を前記第２の基礎基準電
    位または前記第４の電位と比較し、その比較結果に応答
    して前記基板電位供給手段のための前記制御信号を発生
    する基板電位検知手段とをさらに備えたことを特徴とす
    る請求項８から請求項１２のいずれかに記載の基準電位
    発生回路。
  14. 【請求項１４】 前記基板電位検知手段によって発生さ
    れる前記制御信号にヒステリシスを持たせるヒステリシ
    ス手段をさらに備えたことを特徴とする請求項１３に記
    載の基準電位発生回路。
  15. 【請求項１５】 基準電位が発生される出力ノードと、 第１の電位が与えられる第１のノードに接続された一方
    導通電極と、前記出力ノードに接続された他方導通電極
    とを持つ第１導電型トランジスタと、 前記出力ノードと第２の電位が与えられる第２のノード
    との間に接続された出力抵抗手段と、 所定の制御電位を発生しかつその発生された制御電位を
    前記第１導電型トランジスタの制御電極に供給するため
    のものであって、 第３の電位が与えられる第３のノードから第４の電位が
    与えられる第４のノードまでの第１の経路と、 第５の電位が与えられる第５のノードから第６の電位が
    与えられる第６のノードまでの第２の経路と、 前記第１の経路に流れる電流に応答して前記第２の経路
    に流れる電流を制御する第１のカレントミラー手段と、 前記第２の経路に流れる前記電流に応答して前記第１の
    経路に流れる前記電流を制御する第２のカレントミラー
    手段と、 前記第１の経路中であって前記第１のカレントミラー手
    段と前記第２のカレントミラー手段との間に位置し、前
    記第１導電型トランジスタの前記制御電極に接続された
    制御ノードと、 前記第１の経路中であって前記制御ノードと前記第１の
    カレントミラー手段との間に接続された第１の抵抗要素
    と、 前記第１の経路中であって前記第２のカレントミラー手
    段と前記第４のノードとの間に接続された第２の抵抗要
    素とを含む制御電位発生手段とを備えた基準電位発生回
    路。
  16. 【請求項１６】 前記制御電位発生手段における前記第
    １の抵抗要素は、正および負のうち一方の温度係数を持
    ち、かつ前記制御電位発生手段における前記第２の抵抗
    要素は、当該他方の温度係数を持つことを特徴とする請
    求項１５に記載の基準電位発生回路。
  17. 【請求項１７】 前記制御電位発生手段における前記第
    １の抵抗要素は、第７の電位が与えられる第７のノード
    に接続された制御電極を持つ第１導電型トランジスタで
    あることを特徴とする請求項１５に記載の基準電位発生
    回路。
  18. 【請求項１８】 基準電位が発生される出力ノードと、 所定の制御電位を発生するためのものであって、 第１の電位が与えられる第１のノードから第２の電位が
    与えられる第２のノードまでの第１の経路と、 第３の電位が与えられる第３のノードから第４の電位が
    与えられる第４のノードまでの第２の経路と、 前記第１の経路に流れる電流に応答して前記第２の経路
    に流れる電流を制御する第１のカレントミラー手段と、 前記第２の経路に流れる前記電流に応答して前記第１の
    経路に流れる前記電流を制御する第２のカレントミラー
    手段と、 前記第２の経路中であって前記第１のカレントミラー手
    段と前記第２のカレントミラー手段との間に位置し、前
    記制御電位が発生される制御ノードと、 前記第１の経路中であって前記第２のカレントミラー手
    段と前記第２のノードとの間に接続された第１の抵抗要
    素と、 前記第２の経路中であって前記制御ノードと前記第２の
    カレントミラー手段との間に接続された第２の抵抗要素
    とを含む制御電位発生手段と、 第５の電位が与えられる第５のノードに接続された一方
    導通電極と、他方導通電極と、前記制御電位発生手段に
    おける前記制御ノードに接続され前記制御電位を受ける
    制御電極とを持つ第１導電型トランジスタと、 前記出力ノードと第６の電位が与えられる第６のノード
    との間に接続された出力抵抗手段と、 前記第１導電型トランジスタの中へ流れる電流に応答し
    て前記出力抵抗手段の中へ流れる電流を制御するカレン
    トミラー手段とを備えた基準電位発生回路。
  19. 【請求項１９】 制御電位発生手段における前記第２の
    抵抗要素は、第７の電位が与えられる第７のノードに接
    続された制御電極を持つ第１導電型トランジスタである
    ことを特徴とする請求項１８に記載の基準電位発生回
    路。
  20. 【請求項２０】 前記制御電位発生手段における前記第
    １の経路および前記第２の経路のうち少なくとも一方に
    電流を注入するスタートアップ手段をさらに備えたこと
    を特徴とする請求項１０から請求項１２ならびに請求項
    １５から請求項１９のいずれかに記載の基準電位発生回
    路。
  21. 【請求項２１】 基準電位が発生される出力ノードと、 前記出力ノードと第１の電位が与えられる第１のノード
    との間に接続された出力抵抗手段と、 第２の電位が与えられる第２のノードから第３の電位が
    与えられる第３のノードまでの第１の経路と、 第４の電位が与えられる第４のノードから第５の電位が
    与えられる第５のノードまでの第２の経路と、 第６の電位が与えられる第６のノードから第７の電位が
    与えられる第７のノードまでの第３の経路と、 前記第１の経路に流れる電流に応答して前記第２の経路
    に流れる電流を制御する第１のカレントミラー手段と、 前記第２の経路に流れる前記電流に応答して前記第１の
    経路に流れる前記電流と前記第３の経路に流れる電流と
    を制御する第２のカレントミラー手段と、 前記第３の経路に流れる前記電流に応答して前記出力抵
    抗手段の中へ流れる電流を制御する第３のカレントミラ
    ー手段と、 前記第１の経路中であって前記第２のカレントミラー手
    段と前記第３のノードとの間に接続された抵抗要素とを
    備え、 前記第３のカレントミラー手段は、 前記第３の経路中に設けられ、第１のチャネル長を有し
    かつ互いに接続されたドレイン電極およびゲート電極を
    持つ第１のトランジスタと、 前記第１のチャネル長よりも長い第２のチャネル長を有
    しかつ前記第１のトランジスタのゲート電極に接続され
    たゲート電極を持つ第２のトランジスタとを備えたこと
    を特徴とする基準電位発生回路。
  22. 【請求項２２】 所定電位を検出しかつその検出された
    所定電位が所定の検出レベルに達しているか否かを判定
    する電位検出回路であって、 出力ノードと、 前記出力ノードへ所定の基準電流を供給する基準電流供
    給手段と、 前記所定電位を検出する検出ノードと、 前記検出ノードに与えられた前記所定電位に応答して前
    記出力ノードへ比較電流を供給する比較電流供給手段と
    を備えた電位検出回路。
  23. 【請求項２３】 前記比較電流供給手段は、 前記検出ノードに与えられた前記所定電位に応答してそ
    の中に検出電流が流れる抵抗手段と、 前記検出電流に応答して前記比較電流を制御するカレン
    トミラー手段とを備えたことを特徴とする請求項２２に
    記載の電位検出回路。
  24. 【請求項２４】 前記比較電流供給手段はさらに、 前記抵抗手段と前記カレントミラー手段との間に接続さ
    れかつ第１の基準電位が与えられるゲート電極を有する
    第１のトランジスタを備えたことを特徴とする請求項２
    ３に記載の電位検出回路。
  25. 【請求項２５】 前記抵抗手段は、第２の基準電位が与
    えられるゲート電極を有する第２のトランジスタである
    ことを特徴とする請求項２４に記載の電位検出回路。
  26. 【請求項２６】 前記出力ノードの電位に応答して、前
    記所定電位が所定の検出レベルに達しているとき前記比
    較電流に加えて前記出力ノードへ付加電流を供給する付
    加電流供給手段をさらに備えたことを特徴とする請求項
    ２２から請求項２５のいずれかに記載の電位検出回路。
  27. 【請求項２７】 前記出力ノードの電位を増幅する増幅
    手段をさらに備えたことを特徴とする請求項２２から請
    求項２６のいずれかに記載の電位検出回路。
  28. 【請求項２８】 前記抵抗手段は、前記第１のトランジ
    スタに接続されたソース電極と前記検出ノードに接続さ
    れたゲート電極とを有する第３のトランジスタであるこ
    とを特徴とする請求項２４に記載の電位検出回路。
  29. 【請求項２９】 前記比較電流供給手段は、前記検出ノ
    ードに与えられた前記所定電位に応答してその中に前記
    比較電流が流れる可変抵抗手段を含むことを特徴とする
    請求項２２に記載の電位検出回路。
  30. 【請求項３０】 変化可能な前記第１の基準電位を発生
    する基準電位発生手段をさらに備えたことを特徴とする
    請求項２４に記載の電位検出回路。
  31. 【請求項３１】 前記基準電位発生手段は、 前記第１の基準電位が発生される出力ノードと、 前記出力ノードと一定電位が与えられるノードとの間に
    接続された可変抵抗手段と、 前記可変抵抗手段へ一定電流を供給する一定電流供給手
    段とを備えたことを特徴とする請求項３０に記載の電位
    検出回路。
  32. 【請求項３２】 前記基準電位発生手段はさらに、所定
    の制御信号に応答して、一定の値を有する抵抗要素を前
    記出力ノードと前記可変抵抗手段との間に接続する手段
    を備えたことを特徴とする請求項３１に記載の電位検出
    回路。
  33. 【請求項３３】 第１および第２の内部電位に基づいて
    所定の動作をする半導体集積回路装置であって、 基準電位を発生する基準電位発生手段と、 前記第１の内部電位を検出しかつその検出された第１の
    内部電位が所定の第１の検出レベルに達しているか否か
    を前記基準電位に基づいて判定する第１の内部電位検出
    手段と、 前記第２の内部電位を検出しかつその検出された第２の
    内部電位が所定の第２の検出レベルに達しているか否か
    を前記基準電位に基づいて判定する第２の内部電位検出
    手段とを備えた半導体集積回路装置。
  34. 【請求項３４】 外部電源電位を降圧して内部電源電位
    を発生する降圧手段と、 前記内部電源電位に基づいて所定の動作をする内部回路
    と、 所定の内部電位を発生して前記内部回路へ供給する内部
    電位発生手段と、 前記内部電位を検出しかつその検出された内部電位が所
    定のテストモード信号に応答して変化する検出レベルに
    達しているか否かを判定し、その検出された内部電位が
    前記検出レベルに達していないとき前記内部電位発生手
    段を活性化する内部電位検出手段と、 前記テストモード信号に応答して前記内部電源電位の代
    わりに前記外部電源電位を前記内部回路へ供給するテス
    ト手段とを備えた半導体集積回路装置。
  35. 【請求項３５】 所定の動作をする内部回路と、 所定の内部電位を発生して前記内部回路へ供給する内部
    電位発生手段と、 前記内部電位を検出しかつその検出された内部電位が電
    源電位と第１の関係を有する第１の検出レベルに達して
    いるか否かを判定する第１の内部電位検出手段と、 前記内部電位を検出しかつその検出された内部電位が前
    記電源電位と第２の関係を有する第２の検出レベルに達
    しているか否かを判定する第２の内部電位検出手段と、 前記第１および第２の内部電位検出手段のうちいずれか
    がその検出された内部電位は前記第１および第２の検出
    レベルのうち対応する検出レベルに達していないと判定
    したとき前記内部電位発生手段を活性化する活性化手段
    とを備えた半導体集積回路装置。
  36. 【請求項３６】 外部電源電位を降圧して内部電源電位
    を発生する降圧手段と、 トランジスタを含みかつ前記内部電源電位に基づいて所
    定の動作をする内部回路と、 前記外部電源電位に基づいて所定の内部電位を発生しか
    つその発生された内部電位を前記内部回路のトランジス
    タへ供給する内部電位発生手段と、 前記内部電位を検出しかつその検出された内部電位が所
    定の検出レベルに達しているか否かを判定し、その検出
    された内部電位が所定の検出レベルに達していないとき
    前記内部電位発生手段を活性化する内部電位検出手段と
    を備えた半導体集積回路装置。
  37. 【請求項３７】 所定の動作をする複数の内部回路と、 前記複数の内部回路に対応して設けられ、各々が所定の
    内部電位を発生しかつその発生された内部電位を対応す
    る内部回路へ供給する複数の内部電位発生手段と、 前記複数の内部電位発生手段に対応して設けられ、各々
    が対応する内部電位発生手段によって発生された内部電
    位を検出しかつその検出された内部電位が所定の検出レ
    ベルに達しているか否かを判定し、その検出された内部
    電位が所定の検出レベルに達していないとき前記対応す
    る内部電位発生手段を活性化する複数の内部電位検出手
    段とを備えた半導体集積回路装置。
  38. 【請求項３８】 前記複数の内部電位検出手段の検出レ
    ベルのうち少なくとも１つの検出レベルが他の検出レベ
    ルと異なることを特徴とする請求項３７に記載の半導体
    集積回路装置。
  39. 【請求項３９】 前記複数の内部電位検出手段の検出レ
    ベルが所定の制御信号に応答して変化することを特徴と
    する請求項３７に記載の半導体集積回路装置。
  40. 【請求項４０】 電位を検出しかつその検出された電位
    が所定の検出レベルに達しているか否かを判定する電位
    検出回路であって、 出力ノードと、 前記出力ノードへ所定の基準電流を供給する基準電流供
    給手段と、 前記電位を検出する検出ノードと、 前記出力ノードに接続されかつ前記検出ノードに与えら
    れた前記電位に応答して変化する抵抗値を有する抵抗手
    段とを備えた電位検出回路。
  41. 【請求項４１】 前記抵抗手段は、前記電位が与えられ
    るゲート電極を有するトランジスタであることを特徴と
    する請求項４０に記載の電位検出回路。
JP00007195A 1994-02-28 1995-01-04 基準電位発生回路、電位検出回路および半導体集積回路装置 Expired - Lifetime JP3626521B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP00007195A JP3626521B2 (ja) 1994-02-28 1995-01-04 基準電位発生回路、電位検出回路および半導体集積回路装置
KR1019950003910A KR100187804B1 (ko) 1994-02-28 1995-02-27 기준전위 발생회로와 전위 검출회로 및 그들을 포함한 반도체 직접회로 장치
US08/755,933 US5847597A (en) 1994-02-28 1996-11-25 Potential detecting circuit for determining whether a detected potential has reached a prescribed level, and a semiconductor integrated circuit including the same
US09/126,709 US6351178B1 (en) 1994-02-28 1998-07-31 Reference potential generating circuit
US10/081,856 US6597236B1 (en) 1994-02-28 2002-02-25 Potential detecting circuit for determining whether a detected potential has reached a prescribed level

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2987394 1994-02-28
JP6-29873 1994-10-17
JP6-251002 1994-10-17
JP25100294 1994-10-17
JP00007195A JP3626521B2 (ja) 1994-02-28 1995-01-04 基準電位発生回路、電位検出回路および半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH08171432A true JPH08171432A (ja) 1996-07-02
JP3626521B2 JP3626521B2 (ja) 2005-03-09

Family

ID=27274283

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00007195A Expired - Lifetime JP3626521B2 (ja) 1994-02-28 1995-01-04 基準電位発生回路、電位検出回路および半導体集積回路装置

Country Status (3)

Country Link
US (3) US5847597A (ja)
JP (1) JP3626521B2 (ja)
KR (1) KR100187804B1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10188585A (ja) * 1996-12-19 1998-07-21 Toshiba Corp 不揮発性半導体記憶装置とその定電圧発生回路
US6650152B2 (en) 2000-03-28 2003-11-18 Nec Electronics Corporation Intermediate voltage control circuit having reduced power consumption
WO2003100753A1 (fr) * 2002-05-29 2003-12-04 Seiko Epson Corporation Dispositif electro-optique, son procede de production, dispositif de commande d'element, son procede de production, substrat d'element et equipement electronique
JP2006012968A (ja) * 2004-06-23 2006-01-12 Nec Electronics Corp 半導体集積回路装置及びその設計方法
KR100792440B1 (ko) * 2005-09-29 2008-01-10 주식회사 하이닉스반도체 반도체 장치의 승압전압 검출회로
US7961037B2 (en) 2009-03-19 2011-06-14 Renesas Electronics Corporation Intermediate potential generation circuit

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE40552E1 (en) 1990-04-06 2008-10-28 Mosaid Technologies, Inc. Dynamic random access memory using imperfect isolating transistors
JP3886590B2 (ja) * 1997-03-12 2007-02-28 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JPH1139886A (ja) * 1997-07-14 1999-02-12 Rohm Co Ltd 半導体メモリ
JPH1186548A (ja) * 1997-09-16 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
US5942809A (en) * 1997-12-24 1999-08-24 Oki Electric Industry Co., Ltd. Method and apparatus for generating internal supply voltage
KR100280428B1 (ko) * 1998-01-16 2001-02-01 김영환 다수의문턱전압을가지는메모리셀을센싱하는회로
US6271067B1 (en) 1998-02-27 2001-08-07 Micron Technology, Inc. Methods of forming field effect transistors and field effect transistor circuitry
JP2000019200A (ja) 1998-07-01 2000-01-21 Mitsubishi Electric Corp 電位検出回路
US6226205B1 (en) 1999-02-22 2001-05-01 Stmicroelectronics, Inc. Reference voltage generator for an integrated circuit such as a dynamic random access memory (DRAM)
JP2001014877A (ja) * 1999-06-25 2001-01-19 Mitsubishi Electric Corp 電圧発生回路およびそれを備えた半導体記憶装置
JP3399433B2 (ja) 2000-02-08 2003-04-21 松下電器産業株式会社 基準電圧発生回路
JP2001291385A (ja) * 2000-04-05 2001-10-19 Nec Corp 半導体記憶装置並びにその試験装置および試験方法
JP2002109900A (ja) * 2000-09-28 2002-04-12 Mitsubishi Electric Corp 半導体装置、および半導体記憶装置のテスト方法
US7569849B2 (en) * 2001-02-16 2009-08-04 Ignis Innovation Inc. Pixel driver circuit and pixel circuit having the pixel driver circuit
JP2003085997A (ja) * 2001-09-07 2003-03-20 Mitsubishi Electric Corp 半導体記憶装置
KR100607168B1 (ko) * 2002-01-21 2006-08-01 삼성전자주식회사 1/2 전원전압 발생회로 및 이를 이용한 반도체 메모리 장치
JP3960848B2 (ja) * 2002-04-17 2007-08-15 株式会社ルネサステクノロジ 電位発生回路
KR100475745B1 (ko) * 2002-10-21 2005-03-10 삼성전자주식회사 반도체 메모리 장치에 적합한 중간 전압 발생기
US6788134B2 (en) * 2002-12-20 2004-09-07 Freescale Semiconductor, Inc. Low voltage current sources/current mirrors
DE10323501B4 (de) * 2003-05-23 2005-03-10 Infineon Technologies Ag Schaltungsanordnung und Verfahren zur Einstellung einer Spannungsversorgung für einen Schreib-Lese-Verstärker eines integrierten Speichers
JP4530709B2 (ja) * 2004-04-21 2010-08-25 Ｈｏｙａ株式会社 一定電圧を供給可能な電源回路
KR101051794B1 (ko) * 2004-09-08 2011-07-25 매그나칩 반도체 유한회사 멀티 레벨 입/출력 회로, 중간전위 발생 회로 및 전위비교 회로
US7528648B2 (en) * 2006-02-23 2009-05-05 Cypress Semiconductor Corporation Replica biased system
EP1826766B1 (en) * 2006-02-28 2009-09-30 STMicroelectronics S.r.l. Circuit and method for generating a controlled current and suppressing disturbance thereof
WO2008001255A1 (en) * 2006-06-26 2008-01-03 Nxp B.V. A constant voltage generating device
US9147443B2 (en) * 2011-05-20 2015-09-29 The Regents Of The University Of Michigan Low power reference current generator with tunable temperature sensitivity
US8704591B1 (en) * 2012-11-08 2014-04-22 Lsi Corporation High-voltage tolerant biasing arrangement using low-voltage devices
JP2016170303A (ja) * 2015-03-13 2016-09-23 シナプティクス・ジャパン合同会社 半導体装置及び電子機器
US10056898B2 (en) * 2015-09-30 2018-08-21 Mediatek Inc. Input stage of chip and method for controlling source driver of chip
US10261537B2 (en) * 2016-03-23 2019-04-16 Avnera Corporation Wide supply range precision startup current source
TWI672576B (zh) * 2017-05-02 2019-09-21 立積電子股份有限公司 帶差參考電路、電壓產生器及其電壓控制方法
KR101926381B1 (ko) * 2017-05-02 2018-12-07 엘지전자 주식회사 Bldc 모터의 상 전류 제어 방법 및 이를 이용한 구동 제어장치
US10613569B2 (en) * 2018-04-12 2020-04-07 Analog Devices Global Unlimited Company Low power half-VDD generation circuit with high driving capability
US10581423B1 (en) * 2018-08-17 2020-03-03 Analog Devices Global Unlimited Company Fault tolerant low leakage switch
KR102555006B1 (ko) * 2019-02-22 2023-07-14 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
TWI723944B (zh) * 2020-09-21 2021-04-01 崛智科技有限公司 記憶體裝置
US20230057051A1 (en) * 2021-08-20 2023-02-23 Semiconductor Components Industries, Llc Self clocked low power doubling charge pump

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60103827A (ja) * 1983-11-11 1985-06-08 Fujitsu Ltd 電圧変換回路
US4634894A (en) * 1985-03-04 1987-01-06 Advanced Micro Devices, Inc. Low power CMOS reference generator with low impedance driver
JPS61221812A (ja) * 1985-03-27 1986-10-02 Mitsubishi Electric Corp 電圧発生回路
US4663584B1 (en) * 1985-06-10 1996-05-21 Toshiba Kk Intermediate potential generation circuit
US4788455A (en) * 1985-08-09 1988-11-29 Mitsubishi Denki Kabushiki Kaisha CMOS reference voltage generator employing separate reference circuits for each output transistor
US5187685A (en) * 1985-11-22 1993-02-16 Hitachi, Ltd. Complementary MISFET voltage generating circuit for a semiconductor memory
US4706011A (en) * 1986-07-07 1987-11-10 Texas Instruments Incorporated High voltage pulse detector with controllable current consumption
JP2509596B2 (ja) * 1987-01-14 1996-06-19 株式会社東芝 中間電位生成回路
US4994688A (en) * 1988-05-25 1991-02-19 Hitachi Ltd. Semiconductor device having a reference voltage generating circuit
JPH0727424B2 (ja) * 1988-12-09 1995-03-29 富士通株式会社 定電流源回路
KR910004737B1 (ko) * 1988-12-19 1991-07-10 삼성전자 주식회사 백바이어스전압 발생회로
US5184031A (en) * 1990-02-08 1993-02-02 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
JP2585450B2 (ja) * 1990-04-18 1997-02-26 東芝マイクロエレクトロニクス株式会社 半導体回路装置
US5341035A (en) * 1990-06-04 1994-08-23 Matsushita Electric Industrial Co., Ltd. Substrate potential generator
JPH04129264A (ja) * 1990-09-20 1992-04-30 Fujitsu Ltd 半導体集積回路
US5202587A (en) * 1990-12-20 1993-04-13 Micron Technology, Inc. MOSFET gate substrate bias sensor
US5187386A (en) * 1991-01-16 1993-02-16 Samsung Semiconductor, Inc. Low standby current intermediate dc voltage generator
JP2870277B2 (ja) * 1991-01-29 1999-03-17 日本電気株式会社 ダイナミック型ランダムアクセスメモリ装置
KR930001236A (ko) * 1991-06-17 1993-01-16 김광호 전원전압 변동에 둔감한 특성을 갖는 기판 전압 레벨 감지회로
JPH0564424A (ja) * 1991-08-28 1993-03-12 Sharp Corp 半導体装置の電圧降下回路
JP2876854B2 (ja) * 1991-10-25 1999-03-31 日本電気株式会社 電位検出回路
US5463333A (en) * 1991-12-31 1995-10-31 Square D Company Proximity switches
JP2838344B2 (ja) * 1992-10-28 1998-12-16 三菱電機株式会社 半導体装置
US5270591A (en) * 1992-02-28 1993-12-14 Xerox Corporation Content addressable memory architecture and circuits
JPH05274876A (ja) * 1992-03-30 1993-10-22 Mitsubishi Electric Corp 半導体記憶装置
US5362988A (en) * 1992-05-01 1994-11-08 Texas Instruments Incorporated Local mid-rail generator circuit
JPH06103748A (ja) * 1992-09-16 1994-04-15 Mitsubishi Electric Corp Ｉｃメモリカードの電源制御回路
JPH06104672A (ja) * 1992-09-22 1994-04-15 Mitsubishi Electric Corp クランプ回路
JP3114391B2 (ja) * 1992-10-14 2000-12-04 三菱電機株式会社 中間電圧発生回路
JPH06152334A (ja) * 1992-11-06 1994-05-31 Mitsubishi Electric Corp リングオシレータおよび定電圧発生回路
JPH06223568A (ja) * 1993-01-29 1994-08-12 Mitsubishi Electric Corp 中間電位発生装置
US5394026A (en) * 1993-02-02 1995-02-28 Motorola Inc. Substrate bias generating circuit
JP3253726B2 (ja) * 1993-02-26 2002-02-04 株式会社東芝 半導体記憶装置の基板バイアス発生回路および基板バイアスレベルの制御方法
KR960003219B1 (ko) * 1993-04-16 1996-03-07 삼성전자주식회사 반도체 집적회로의 중간전위 발생회로
JPH0757463A (ja) * 1993-08-18 1995-03-03 Texas Instr Japan Ltd 電圧発生回路及び１／２ｖｄｄ発生回路
US5414669A (en) * 1993-09-10 1995-05-09 Intel Corporation Method and apparatus for programming and erasing flash EEPROM memory arrays utilizing a charge pump circuit
US5467050A (en) * 1994-01-04 1995-11-14 Texas Instruments Incorporated Dynamic biasing circuit for semiconductor device
JP3207680B2 (ja) * 1994-08-30 2001-09-10 株式会社東芝 半導体集積回路
KR0142970B1 (ko) * 1995-06-24 1998-08-17 김광호 반도체 메모리 장치의 기준전압 발생회로
JP3586502B2 (ja) * 1995-09-04 2004-11-10 株式会社ルネサステクノロジ 電圧発生回路
JP3597281B2 (ja) * 1995-11-28 2004-12-02 株式会社ルネサステクノロジ 電位検出回路及び半導体集積回路
JPH09330590A (ja) * 1996-06-07 1997-12-22 Mitsubishi Electric Corp 内部電圧検出回路、および基板電圧検出回路

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10188585A (ja) * 1996-12-19 1998-07-21 Toshiba Corp 不揮発性半導体記憶装置とその定電圧発生回路
US6650152B2 (en) 2000-03-28 2003-11-18 Nec Electronics Corporation Intermediate voltage control circuit having reduced power consumption
WO2003100753A1 (fr) * 2002-05-29 2003-12-04 Seiko Epson Corporation Dispositif electro-optique, son procede de production, dispositif de commande d'element, son procede de production, substrat d'element et equipement electronique
US7183582B2 (en) 2002-05-29 2007-02-27 Seiko Epson Coporation Electro-optical device and method of manufacturing the same, element driving device and method of manufacturing the same, element substrate, and electronic apparatus
US7364928B2 (en) 2002-05-29 2008-04-29 Seiko Epson Corporation Electro-optical device and method of manufacturing the same, element driving device and method of manufacturing the same, element substrate, and electronic apparatus
JP2006012968A (ja) * 2004-06-23 2006-01-12 Nec Electronics Corp 半導体集積回路装置及びその設計方法
KR100792440B1 (ko) * 2005-09-29 2008-01-10 주식회사 하이닉스반도체 반도체 장치의 승압전압 검출회로
US7961037B2 (en) 2009-03-19 2011-06-14 Renesas Electronics Corporation Intermediate potential generation circuit

Also Published As

Publication number Publication date
JP3626521B2 (ja) 2005-03-09
US5847597A (en) 1998-12-08
US6597236B1 (en) 2003-07-22
KR100187804B1 (ko) 1999-06-01
KR950025774A (ko) 1995-09-18
US6351178B1 (en) 2002-02-26

Similar Documents

Publication Publication Date Title
JP3626521B2 (ja) 基準電位発生回路、電位検出回路および半導体集積回路装置
JP2851767B2 (ja) 電圧供給回路および内部降圧回路
US5442277A (en) Internal power supply circuit for generating internal power supply potential by lowering external power supply potential
JP3510335B2 (ja) 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路
KR100414319B1 (ko) 내부 전압 발생 회로
JP3156447B2 (ja) 半導体集積回路
US5097303A (en) On-chip voltage regulator and semiconductor memory device using the same
JP4392740B2 (ja) 半導体記憶回路
US7592862B2 (en) Digital temperature sensing device using temperature depending characteristic of contact resistance
JP3586502B2 (ja) 電圧発生回路
KR970006622B1 (ko) 기준전압을 소정레벨에 클램핑 하는 클램프 회로
US7349275B2 (en) Semiconductor memory
JP2000011649A (ja) 半導体装置
JPH1166890A (ja) 半導体集積回路装置
US6411554B1 (en) High voltage switch circuit having transistors and semiconductor memory device provided with the same
JPH05101658A (ja) ダイナミツク型ランダムアクセスメモリ装置
JP3186034B2 (ja) 基準電圧発生回路
US5276651A (en) Voltage generating device generating a voltage at a constant level and operating method thereof
JP3938410B2 (ja) 半導体集積回路
KR20030081625A (ko) 전원 전압에 가변되지 않는 지연 회로 및 이를 포함하는반도체 메모리 장치
JP2000339962A (ja) 電圧発生回路
JPH10172280A (ja) 半導体集積回路
KR100554840B1 (ko) 파워 업 신호 발생 회로
KR100543909B1 (ko) 반도체 메모리 장치의 위들러형 기준전압 발생 장치
KR20080092085A (ko) 반도체 메모리 장치의 내부 전압 발생회로

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040706

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040928

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041028

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041203

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071210

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081210

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091210

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091210

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101210

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111210

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111210

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121210

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121210

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131210

Year of fee payment: 9

EXPY Cancellation because of completion of term