JPH06152334A - リングオシレータおよび定電圧発生回路 - Google Patents

リングオシレータおよび定電圧発生回路

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JPH06152334A
JPH06152334A JP4296945A JP29694592A JPH06152334A JP H06152334 A JPH06152334 A JP H06152334A JP 4296945 A JP4296945 A JP 4296945A JP 29694592 A JP29694592 A JP 29694592A JP H06152334 A JPH06152334 A JP H06152334A
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JP
Japan
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ring oscillator
transistor
electrode
transistors
voltage
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Application number
JP4296945A
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Inventor
Motoko Hara
素子 原
Takeshi Kajimoto
毅 梶本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/354—Astable circuits

Abstract

(57)【要約】 【目的】 消費電流の少ないリングオシレータの実現を
目的とする。 【構成】 入力端子ＩＮと出力端子ＯＵＴとの間にカス
ケード接続される複数のインバータ１〜５を含むリング
オシレータであって、インバータ１〜５の各々は、入力
信号のレベルに応答して相補的にオン／オフするトラン
ジスタ１ａおよび１ｄと、トランジスタ１ａおよび１ｄ
のサイズに関係付けられた電流コンダクタンスを有し、
所定周期の出力信号を得るようにトランジスタ１ａおよ
び１ｄへの電流供給量を制限するトランジスタ１ｂおよ
び１ｃを含む。トランジスタ１ａ〜１ｄは、電源ノード
と接地ノードとの間に直列的に接続される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、複数のインバータを
カスケード接続し、出力端子の信号を入力端子に帰還さ
せることにより所定周期の出力信号を発生するリングオ
シレータおよびリングオシレータを組込んだ定電圧発生
回路に関するものである。
【０００２】
【従来の技術】図１５は、従来のリングオシレータを示
す回路図である。図１５を参照して、このリングオシレ
ータは、インバータ１５、２５、３５、４５および５５
を備える。初段インバータ１５は、その入力ノードが終
段インバータ５５の出力ノードに接続され、その出力ノ
ードが第２段インバータ２５の入力ノードに接続され
る。第２段から第４段インバータの各々は、その入力ノ
ードが前段のインバータの出力ノードに接続され、その
出力ノードが後段のインバータの入力ノードに接続され
る。
【０００３】なお、図１５では、インバータの段数を５
段構成にしているが、３段以上の奇数段であってもよ
い。
【０００４】次に、図１５に示したリングオシレータの
動作について説明する。入力信号をインバータ１５に入
力すると、入力信号ＩＮを反転した出力信号ＯＵＴが終
段インバータ５５から出力される。その出力信号ＯＵＴ
を初段インバータ１５の入力ノードに帰還させることに
より、出力信号ＯＵＴは図１６に示すような一定周期Ｔ
で反転する信号となる。
【０００５】リングオシレータの発振周期がどのように
定められるかを図１７を用いて説明する。図１７は、図
１５に示したリングオシレータのうちの初段インバータ
１５および第２段インバータ２５の詳細を示す回路図で
ある。
【０００６】各インバータ１５および２５は、コンプリ
メンタリ接続されたＰＭＯＳトランジスタ１ｐおよびＮ
ＭＯＳトランジスタ１ｎを含む。ＰＭＯＳトランジスタ
１ｐおよびＮＭＯＳトランジスタ１ｎの各々は、オン抵
抗値Ｒを有する。また、各インバータ１５および２５
は、ＰＭＯＳトランジスタ１ｐとＮＭＯＳトランジスタ
１ｎのチャネル長Ｌおよびチャネル幅Ｗで決定されるキ
ャパシタＣを有する。
【０００７】リングオシレータの発振周期Ｔは、各イン
バータにより遅延時間ｔの総和であり、遅延時間ｔは、
次の式で示される。
【０００８】 ｔ∝Ｒ×Ｃ Ｒ∝Ｌ／Ｗ，Ｃ∝ Ｗ×Ｌ （１） ｔ∝Ｌ2 （２） 上記（２）式より、各インバータの遅延時間ｔは、ＭＯ
Ｓトランジスタのチャネル長Ｌにより定まる。したがっ
て、出力信号の周期を長くするには、チャネル長を長
くする。インバータの段数を増加する。インバータ
への電流供給量を少なくすることが考えられる。また、
Ｒ（＝Ｌ／Ｗ）を大きくすることにより、ゲートへの充
放電電流が減少するが、Ｃ（＝Ｗ×Ｌ）も増大するの
で、ゲートへの充放電電流が増大するという相反する関
係がある。
【０００９】したがって、消費電流を小さくするには、
Ｒを大きくするかＣを小さくするかの２つの方法が考え
られる。
【００１０】たとえば、図１５に示したリングオシレー
タの周期を２００ｎｓにするには、ＰＭＯＳトランジス
タ１ｐおよびＮＭＯＳトランジスタ１ｎのチャネル幅Ｗ
／チャネル長Ｌを（１／４，１／２）に形成し、周期を
７．６μｓ消費電流を１．９μＡにするには、図１８に
示すように、ＰＭＯＳトランジスタ１ｐおよびＮＭＯＳ
トランジスタ１ｎのＷ／Ｌを（２／５０，２／１００）
に形成する。
【００１１】図１９は、特開平３−２５９６１９に開示
されたリングオシレータを示す回路図である。このリン
グオシレータは、インバータの段数を制御するととも
に、インバータへの電流供給量を制限することにより発
振周期を変化させる。
【００１２】図１９を参照して、このリングオシレータ
は、バッファ６５と、インバータ１５〜５５と、セレク
タ７とを含む。セレクタ７は、制御信号に応答して第３
段インバータ３５または第５段インバータ５５の出力を
選択して、初段インバータ１５に帰還させる。各インバ
ータ１５、２５、３５、４５、および５５は、電源ノー
ドと接地ノードとの間に直列的に接続されたＰＭＯＳト
ランジスタ１１ｐおよび１２ｐと、ＮＭＯＳトランジス
タ１１ｎおよび１２ｎとを含む。ＰＭＯＳトランジスタ
１１ｐとＮＭＯＳトランジスタ１１ｎとは、入力信号に
応答して相補的にオン／オフする。ＰＭＯＳトランジス
タ１２ｐおよびＮＭＯＳトランジスタ１２ｎは、バッフ
ァ６５の出力に応答して、オン抵抗値が変化する。
【００１３】動作において、制御信号に応答してインバ
ータの段数を選択し、発振周期を変更する。また、制御
電圧に応答して、バッファ６５がＰＭＯＳトランジスタ
１２ｐおよびＮＭＯＳトランジスタ１２ｎのオン抵抗値
を制御するので、発振周期を変更することができる。
【００１４】
【発明が解決しようとする課題】上記図１５〜図１８に
示したリングオシレータは、長い周期の出力信号を発生
する場合には、チャネル長Ｌを大きくするので、抵抗値
Ｒが増大し、電源端子から出力ノードに流れる電流およ
び出力ノードから接地ノードに流れる電流が減少するの
で、リングオシレータの消費電流は小さくなる。
【００１５】しかし、キャパシタＣは増大するので、キ
ャパシタによる消費電流は大きくなる。このような消費
電流は、メモリ装置のバックアップ電圧を発生するため
の回路、たとえば基板バイアス電圧発生回路などに適用
する場合には、大きな問題となる。
【００１６】また、図１９に示した電流制限用のトラン
ジスタ１２ｐおよび１２ｎは、ＰＬＬ回路装置にのみ適
用されて発振周期を制御するためにのみ用いられる。し
たがって、リングオシレータのサイズは、ほとんどスイ
ッチング用のトランジスタ１１ｐおよび１１ｎのゲート
長Ｌに依存する。このため、たとえば、発振周期７．６
μｓ、消費電流１．９１μＡのリングオシレータを得る
には、スイッチング用のトランジスタ１１ｐおよび１１
ｎのゲート長Ｌを図１８と同様な大きさにする必要があ
る。したがって、入力キャパシタＣによる消費電流を減
少させることはできない。
【００１７】それゆえに、この発明の１つの目的は、所
定周期の出力信号を発生するリングオシレータにおい
て、消費電流を抑制することである。
【００１８】この発明のもう１つの目的は、リングオシ
レータを用いた定電圧発生回路において、消費電流を抑
制することである。
【００１９】
【課題を解決するための手段】請求項１の発明に係るリ
ングオシレータは、入力端子と出力端子との間にカスケ
ード接続される複数のインバータを含み、出力端子の信
号を入力端子に帰還させることにより、所定周期の出力
信号を発生するリングオシレータであって、複数のイン
バータの各々は、第１および第２のトランジスタ、およ
び電流制限手段を含む。第１および第２のトランジスタ
は、入力信号のレベルに応答して相補的にオン／オフす
る。電流制限手段は、第１および第２のトランジスタの
サイズで決まる入力キャパシタに関係付けられた相互コ
ンダクタンスを有し、所定周期の出力信号を得るように
前記第１および第２のトランジスタへの電流供給量を制
限する。
【００２０】また、第１および第２のトランジスタは、
一方電極、他方電極および制御電極を含み、第１のトラ
ンジスタは、その一方電極が電源ノードに接続され、そ
の他方電極が電流制限手段に接続され、第２のトランジ
スタは、その一方電極が接地ノードに接続され、その他
方電極が電流制限手段に接続され、その制御電極が第１
のトランジスタの制御電極とともに入力信号を受けるよ
うに接続される。
【００２１】また、電流制限手段は、第３のトランジス
タ、第４のトランジスタおよび電流決定手段を含む。第
３のトランジスタは、第１のトランジスタの他方電極と
当該インバータの出力ノードとの間に接続される。第４
のトランジスタは、第２のトランジスタの他方電極と当
該インバータの出力ノードとの間に接続される。電流決
定手段は、第３および第４のトランジスタの制御電極に
作動的に結合され、第３および第４のトランジスタに流
れる電流量を決定する。
【００２２】請求項４の発明に係る定電圧発生回路は、
第１のリングオシレータ、第１の電圧発生手段、第２の
リングオシレータ、第２の電圧発生手段、およびレベル
低下検出手段を含む。第１のリングオシレータは、各々
が入力信号のレベルに応答して相補的にオン／オフする
第１および第２のトランジスタを含む複数の第１のイン
バータを、入力端子と出力端子との間にカスケード接続
し、ある周期の出力信号を発生する。第１の電圧発生手
段は、発生されたある周期の出力信号に応答して第１の
電圧を発生する。第２のリングオシレータは、入力信号
のレベルに応答して相補的にオン／オフする第３および
第４のトランジスタと、第３および第４のトランジスタ
のサイズで決まる入力キャパシタに関係付けられた相互
コンダクタンスを有し、ある周期の出力信号よりも長い
周期の出力信号を得るように第３および第４のトランジ
スタの電流供給量を制限するための電流制限手段とを、
各々が含む複数の第２のインバータを、入力端子と出力
端子との間にカスケード接続し、ある周期よりも長い周
期の出力信号を発生する。第２の電圧発生手段は、第２
のリングオシレータにより発生されるある周期よりも長
い周期の出力信号に応答して、第２の電圧を常時発生す
る。レベル低下検出手段は、第２の電圧発生手段により
発生される第２の電圧のレベル低下を検出し、第１のリ
ングオシレータを駆動する。
【００２３】
【作用】請求項１の発明では、電流制限手段が、第１お
よび第２のトランジスタのサイズで決まる入力キャパシ
タに関係付けられた相互コンダクタンスを有し、所定周
期の出力信号を得るように第１および第２のトランジス
タへの電流供給量を制限しているので、入力キャパシタ
による消費電流を抑制することができる。
【００２４】また、第１のトランジスタの他方電極と第
２のトランジスタの他方電極との間に電流制限手段を接
続した場合には、電源ノードから接地ノードに流れる貫
通電流を少なくすることができるので、消費電流をさら
に小さくすることができる。
【００２５】さらに第３のトランジスタおよび第４のト
ランジスタに流れる電流量を決定するための電流決定手
段を設けた場合には、第３および第４のトランジスタの
オン抵抗値を制御することができるので、第３および第
４のトランジスタのゲート長を小さくしても、所定周期
の出力信号を発生させることができリングオシレータの
占有面積を小さくすることができる。
【００２６】請求項４の発明では、第２のリングオシレ
ータは、第１のリングオシレータよりも長い周期に設定
され、かつ入力キャパシタによる消費電流を抑制するこ
とができるので、第２の電圧を発生するために要する消
費電力は小さくなる。そして、第２の電圧のレベルが低
下した場合には、レベル低下分を第１の電圧で補うこと
により、定電圧を発生することができる。
【００２７】
【実施例】
実施例１ 図１は、この発明の一実施例を示すリングオシレータの
回路図である。図１を参照して、このリングオシレータ
は、インバータ１〜５と、カレントミラー回路の一部を
構成する回路６とを含む。インバータ１は、Ｐチャネル
トランジスタ１ａおよび１ｂと、Ｎチャネルトランジス
タ１ｃおよび１ｄを含む。Ｐチャネルトランジスタ１ａ
は、その一方電極が電源ノードに接続され、その他方電
極がＰチャネルトランジスタ１ｂの一方電極に接続さ
れ、そのゲート電極がＮチャネルトランジスタ１ｄのゲ
ート電極とともに入力ノードＩＮに接続される。Ｐチャ
ネルトランジスタ１ｂは、その他方電極がＮチャネルト
ランジスタ１ｃの他方電極とともに出力ノード７に接続
され、そのゲート電極がカレントミラー回路の一部を構
成する回路６に接続される。Ｎチャネルトランジスタ１
ｄは、その一方電極が接地ノードに接続され、その他方
電極がＮチャネルトランジスタ１ｃの一方電極に接続さ
れる。Ｎチャネルトランジスタ１ｃは、その制御電極が
カレントミラー回路の一部を構成する回路６に接続され
る。上記Ｐチャネルトランジスタ１ｂと回路６およびＮ
チャネルトランジスタ１ｃと回路６とでカレントミラー
回路が構成されている。また、Ｐチャネルトランジスタ
１ａとＮチャネルトランジスタ１ｄとでスイッチング回
路が構成されている。インバータ２、３、４、および５
は、各々インバータ１と同様な構成である。
【００２８】次に、図１に示したリングオシレータの動
作について説明する。入力信号ＩＮが０ボルトから電源
電圧Ｖｃｃに立上った例を示す。入力信号ＩＮが０ボル
トから電源電圧Ｖｃｃに立上ったとき、Ｐチャネルトラ
ンジスタ１ａおよびＮチャネルトランジスタ１ｄのうち
のＮチャネルトランジスタ１ｄがオンする。Ｎチャネル
トランジスタ１ｄが完全にオンし、電流を制限するため
のＮチャネルトランジスタ１ｃのゲート−ソース間電圧
ＶGSがしきい値電圧ＶTHより大きくなったとき、Ｎチャ
ネルトランジスタ１ｃがオンする。応答して、ノード７
の電圧がＧＮＤにまで低下し、インバータ１の出力は
“Ｌ”レベルとなる。この“Ｌ”レベルの出力を受け、
第２段目のインバータに含まれるトランジスタ２ａおよ
び２ｄのうちのＰチャネルトランジスタ２ａがオンす
る。Ｐチャネルトランジスタ２ａが完全にオンし、電流
を制限するためのＰチャネルトランジスタ２ｂのゲート
−ソース間電圧ＶGSがしきい値電圧ＶTHより小さくなっ
たとき、Ｐチャネルトランジスタ１ｂがオンし、ノード
８の電圧がＶｃｃまで上昇する。応答して、インバータ
２の出力が“Ｈ”レベルとなる。
【００２９】同様にインバータ３の出力は、“Ｌ”レベ
ルとなり、インバータ４の出力は“Ｈ”レベルとなり、
インバータ５の出力すなわち出力信号ＯＵＴは、“Ｌ”
レベルとなる。この出力信号ＯＵＴが次の入力信号ＩＮ
に使われ、インバータ５段分の遅延時間を周期とし、出
力信号ＯＵＴは反転する。
【００３０】ここでは例として、リングオシレータを構
成するインバータを５段としたが３段以上の奇数段であ
ってもよい。
【００３１】図２は図１に示したリングオシレータのイ
ンバータ１段分の動作を説明するための図である。
【００３２】図２を参照して、Ｐチャネルトランジスタ
１ａおよびＮチャネルトランジスタ１ｄのオン抵抗値を
それぞれＲ２とし、Ｐチャネルトランジスタ１ｂおよび
Ｎチャネルトランジスタ１ｃのオン抵抗値をＲ１として
いる。また、Ｐチャネルトランジスタ２ａおよびＮチャ
ネルトランジスタ２ｄのゲートによりキャパシタをＣと
している。以上の条件の下で、インバータ１段分の遅延
時間は、 ｔ∝（Ｒ１＋Ｒ２）×Ｃ Ｒ２∝Ｌ／Ｗ，Ｃ∝Ｗ×Ｌ （３） ｔ∝Ｒ１＋Ｌ2 （４） に示される（４）式よりＲ１を大きくすることによっ
て、Ｒ２およびＣを変えることなく発振周期を長くする
ことができ、かつ消費電流を小さくすることができるこ
とが分かる。上記の抵抗Ｒ２およびキャパシタＣを変更
しないことは、Ｐチャネルトランジスタ１ａおよびＮチ
ャネルトランジスタ１ｄのゲート長さおよびゲート幅を
変更しないことを意味する。
【００３３】図３は、図１に示したインバータ１のゲー
ト幅／ゲート長を示した図である。図３のインバータに
よる発振周期と消費電流の関係を表１に示す。
【００３４】
【表１】
【００３５】以上のように、インバータは、スイッチン
グ用のトランジスタ１ａおよび１ｄと、スイッチング用
のトランジスタ１ａ，１ｄのサイズとの関係で電流コン
ダクタンスが決められた電流制限用のトランジスタ１ｂ
および１ｃとを含み、電源ノードと接地ノードとの間に
これらのトランジスタ１ａ〜１ｄが直列に接続されてい
るので、次段の負荷となるインバータ２を構成するトラ
ンジスタのＷ／Ｌのサイズを小さくすることができ、ゲ
ートの充放電で消費される電流を減らすことができる。
【００３６】また、電流を制限するトランジスタ１ｂお
よび１ｃをカレントミラー回路により構成しているの
で、Ｗ／Ｌを小さくせず（ゲート長Ｌのサイズを大きく
せず）電流ミラー回路の一部を構成する回路６からの電
圧によりゲートに流れる電流を制御することができる。
【００３７】さらに、電流制御用のトランジスタ１ｂお
よび１ｃの他方電極（ドレイン電極）をインバータの出
力ノードとして入力ので、スイッチング用のトランジス
タ１ａおよび１ｄが完全にオンしない限り、電流制御の
トランジスタ１ｂおよび１ｃがオンしない。したがって
このことから、長周期でも波形の立上りおよび立下りの
時間が短縮され、貫通電流を抑制することができる。
【００３８】実施例２ 図４は、この発明の第２の実施例を示す回路図である。
図４に示すリングオシレータが図１に示すリングオシレ
ータと異なるところは、抵抗６ａの一端とＮＭＯＳトラ
ンジスタ６ｃのドレイン電極との間に、抵抗６ｄとＮＭ
ＯＳトランジスタ６ｅとが追加されていることである。
【００３９】次に、動作について説明する。入力信号φ
を“Ｈ”レベルにしたとき、Ｎチャネルトランジスタ６
ｅがオンし、抵抗６ａの抵抗値Ｒ１となる。このとき、
回路６に流れる電流ｉはｉ1 ＝Ｖ／Ｒ1 となる。入力信
号φが“Ｌ”レベルになった場合には、Ｎチャネルトラ
ンジスタ６ｅはオフし、抵抗は抵抗６ａと６ｄとの剛性
値Ｒ１＋Ｒ２となり、回路６に流れる電流Ｉは、Ｉ2 ＝
Ｖ／（Ｒ１＋Ｒ２）となる。ゆえに、ｉ1 ＞ｉ2 とな
り、ｉ＝Ｃ・Ｖ／Ｔより周期は、Ｔ1 ＜Ｔ2 となる。す
なわち抵抗を大きくすると、電流が小さくなり、周期が
長くなる。
【００４０】この実施例では、入力信号φによって抵抗
Ｒの値を切換えてリングオシレータの周期を変えること
ができる。
【００４１】なお、図４の実施例では、抵抗を切換える
スイッチとして、Ｎチャネルトランジスタ６ｅを用いた
が、入力信号／φで制御されるＰチャネルトランジスタ
を用いてもよい。
【００４２】実施例３ 図５は、この発明の第３の実施例を示す回路図である。
図５に示したリングオシレータが図１に示したリングオ
シレータと異なるところは、カレントミラー回路の一部
を構成する回路をＰチャネルトランジスタ６ｈおよび６
ｆとＮチャネルトランジスタ６ｄおよび６ｉとで構成し
たことである。その他の回路については図１の回路と同
様である。
【００４３】図１の回路６は電源電圧Ｖｃｃより２ＶTH
低下したところで回路６が動作する。これに対し、図５
に示した回路６１は、電源電圧ＶｃｃよりＶTH低下した
ところで動作するので、第１の実施例よりも動作範囲を
広くすることができる。
【００４４】実施例４ 図６は、この発明の第４の実施例を示すリングオシレー
タの回路図である。実施例１は、電流制限用のトランジ
スタ１ｂおよび１ｃのドレイン側を次段への出力に接続
したが、第４の実施例では、スイッチング回路を構成す
るトランジスタ１ａおよび１ｄのドレイン側を次段の出
力に接続している。なお、図６において、スイッチング
回路を構成するトランジスタ１ａおよび１ｄのドレイン
を、次段への出力であるノード７としている。
【００４５】図７は、図６に示したリングオシレータ
を、発振周期；２００ｎｓ，消費電流；９．５５μＡで
動作させる場合のゲート幅／ゲート長の具体例を示す図
である。
【００４６】実施例５ 図８は、この発明に係るリングオシレータの第５の実施
例を示す回路図である。図１ないし第４の実施例では、
電流制限用のトランジスタ１ｂおよび１ｃをカレントミ
ラー回路で構成したが、図８に示すリングオシレータ
は、Ｐチャネルトランジスタ１ｂのゲート電極をＧＮＤ
に、Ｎチャネルトランジスタ１ｃのゲート電極を電源電
位Ｖｃｃに接続し、常に一定の抵抗を発生している状態
にしている。第２段ないし第５段のインバータ２１、３
１、４１および５１は、第１段のインバータ１１と同様
の構成である。
【００４７】図９は図８に示したリングオシレータの第
１段の各トランジスタ１ａ〜１ｄのゲート幅／ゲート長
の具体例を示す図である。図９のインバータは、電流制
限用のトランジスタ１ｂおよび１ｃのＷ／Ｌが（４／２
００，２／２００）となっており、第１ないし第４の実
施例と比較して非常に大きい。ただし、スイッチング回
路１ａおよび１ｄのゲート幅／ゲート長の比は第１ない
し第４の実施例と同様である。すなわち、第５の実施例
においても、スイッチング回路のサイズを変更すること
なく、電流消費量を小さくすることができる。
【００４８】実施例６ 図１０は、この発明に係るリングオシレータの第６の実
施例を示す回路図である。図１０に示すリングオシレー
タと図８に示すリングオシレータとが異なるところは、
電源ノードＶｃｃと接地ノードとの間にＰチャネルトラ
ンジスタ１ａおよび１ｂと、Ｎチャネルトランジスタ１
ｃおよび１ｄとを直列的に接続するのに変えて、電源ノ
ードＶｃｃと接地ノードとの間に、Ｐチャネルトランジ
スタ１ｂ、Ｐチャネルトランジスタ１ａ、Ｎチャネルト
ランジスタ１ｂ、Ｎチャネルトランジスタ１ｃの順番に
接続していることである。
【００４９】動作において、図８のインバータと比較し
て、貫通電流の抑制ができないが、その他については図
８に示したリングオシレータと同様の動作を行う。
【００５０】図１１は、図１０に示したインバータ１２
のゲート幅／ゲート長の具体例を示す図である。
【００５１】図１１に示すように、電流制限用のトラン
ジスタ１ｂおよび１ｃのゲート長を長くすることによ
り、スイッチング用トランジスタ１ａおよび１ｄのドレ
イン電極間の抵抗値を大きくすることができるので、実
施例１のごとく外部的に設けられる回路６により電流制
限用のトランジスタｂおよび１ｄを制御する必要がなく
なる。
【００５２】図１２は、ＶＢＢ発生発生回路およびＶｐ
ｐ発生回路を含むＤＲＡＭのブロック図を示す。
【００５３】図１２を参照して、このＤＲＡＭ１００
は、沢山のメモリセルを備えたメモリセルアレイ８５
と、外部的に与えられるアドレス信号Ａ０ないしＡｎを
受けるアドレスバッファ８１と、受信されたアドレス信
号に応答してメモリセルアレイ８５の行および列をそれ
ぞれ指定するためのロウアドレスレコーダ８２およびカ
ラムデコーディング８３と、メモリセルから読出された
データ信号を増幅するためのセンスアンプ８４とを含
む。入力データＤｉは、データインバッファ８６を介し
て与えられる。出力データＤｏは、データアウトバッフ
ァ８７を介して出力される。ＤＲＡＭ１００は、その中
に設けられた様々な回路を制御するためのクロック信号
を発生するクロック信号発生器８３を含む。このＤＲＡ
Ｍ１００は、さらに基板バイアス電圧ＶＢＢを発生する
ためのＶＢＢ発生回路８９と、ワード線を活性化する際
に電源電圧Ｖｃｃよりも高い電圧Ｖｐｐを発生するため
のＶｐｐ発生回路９３とを含む。
【００５４】図１３は、ＶＢＢ発生回路８９のブロック
図である。このＶＢＢ発生回路８９は、ディテクタ８９
ａ、短周期リングオシレータ８９ｂ、第１のチャージポ
ンプ回路８９ｃ、長周期リングオシレータ８９ｄおよび
第２のチャージポンプ回路８９ｅを含む。ディテクタ８
９ａは、第２のチャージポンプ回路８９ｅの出力電圧が
一定電圧ＶＢＢ（−３Ｖ）よりも低下することを検出
し、短周期リングオシレータ８９ｂを活性化する。短周
期リングオシレータ８９ｂは、図１５に示すごとく２つ
のスイッチングトランジスタ１ｐおよび１ｎを含む単位
インバータ１５〜３５をカスケード接続している。第１
のチャージポンプ回路８９ｃは、短周期リングオシレー
タ８９ｐの出力に応答して、メモリセルに含まれるトラ
ンジスタが活性化しないように、基板端子を負の電圧
（−３Ｖ）にバイアスするための電圧を発生する。
【００５５】長周期リングオシレータ８９ｄは、前述し
た第１ないし第６実施例に示されたインバータをカスケ
ード接続し、常時一定周期で発振する。短周期リングオ
シレータ８９ｂは、たとえば２００ｎｓの周期で発振す
るのに対し、長周期リングオシレータ８９ｄは、たとえ
ば７．６μｓの発振周期を持つ。
【００５６】第２のチャージポンプ回路８９ｅは、長周
期リングオシレータ８９ｄの出力に応答して第２のチャ
ージポンプ回路８９ｃと同様に基板端子を負の電位（−
３Ｖ）にバイアスするための電圧を発生する。第２のチ
ャージポンプ回路８９ｅの出力ノードは、第１のチャー
ジポンプ回路８９ｃの出力ノードとともに基板端子およ
びディテクタ８９ａに接続される。
【００５７】動作において、長周期リングオシレータ８
９ｄは常時活性化される。第２のチャージポンプ回路８
９ｅは、長周期リングオシレータ８９ｄの出力に応答し
て基板バイアス電圧ＶＢＢを発生する。この長周期リン
グオシレータ８９ｄの発振周期は、短周期リングオシレ
ータ８９ｂの周期よりも長くされているので、消費電流
は少なくなる。しかも、第１ないし第６の実施例に示さ
れた構成を持つので、従来の長周期用のリングオシレー
タ（図１８）よりも消費電流はさらに小さくなる。
【００５８】以上説明したように、図１３に示したＶＢ
Ｂ発生回路は、消費電力を非常に小さくすることができ
るので、ＤＲＡＭ装置のバックアップ電圧に用いると、
非常に有効である。
【００５９】図１４は、図１２に示したＶｐｐ発生回路
９３のブロック図である。このＶｐｐ発生回路９３は、
図１３に示したＶＢＢ発生回路８９と同様に、ディクタ
９３ａ、短周期リングオシレータ９３ｂ、第１のチャー
ジポンプ回路９３ｃ、長周期リングオシレータ９３ｄお
よび第２のチャージポンプ回路９３ｅを含む。Ｖｐｐ発
生回路とＶＢＢ発生回路とが異なるところは、第１およ
び第２のチャージポンプ回路９３ｃおよび９３ｅが正の
電圧Ｖｐｐを発生していることである。正の電圧Ｖｐｐ
は、ワード線ＷＬを書込サイクル期間中電源電圧Ｖｃｃ
よりも若干高い電位（たとえば５．８Ｖ）に設定するた
めの電圧である。行デコーダ８２は、多入力ＮＡＮＤ回
路８２ａ、ＰＭＯＳトランジスタ８２ｄ、８２ｅおよび
８２ｆ、およびＮＭＯＳトランジスタ８２ｂ、８２ｃお
よび８２ｈを含む。行デコーダ８２は、行アドレス信号
をデコードし、Ｖｐｐ発生回路９３により発生された一
定電位Ｖｐｐをワード線ＷＬに供給する。
【００６０】動作において、長周期リングオシレータ９
３ｄにより長周期の出力信号が発生され、この長周期の
出力信号に応答して、第２のチャージポンプ回路９３ｅ
が正の電圧Ｖｐｐを発生する。この電圧Ｖｐｐが低下す
ると、ディテクタ９３ａが電圧Ｖｐｐの低下を検出し、
短周期リングオシレータ９３ｂを活性化する。それによ
り、第２のチャージポンプ回路９３ｅにより発生された
電圧Ｖｐｐに第１のチャージポンプ回路９３ｃにより発
生された電圧が加えられ、ワード線ＷＬの電位が低電位
となる。
【００６１】以上説明したように、図１４に示したＶｐ
ｐ発生回路９３を用いると、低消費電力の定電圧発生回
路が得られる。
【００６２】
【発明の効果】請求項１の発明によれば、第１および第
２のトランジスタのサイズを小さくし、入力キャパシタ
を小さくすることができるので、消費電流が少ないリン
グオシレータを得ることができる。
【００６３】また、請求項２の発明では、電源ノードか
ら接地ノードに流れる貫通電流を少なくすることができ
る。このため、消費電流をさらに小さくすることができ
る。
【００６４】請求項３の発明では、第３および第４のト
ランジスタのオン抵抗値を制御できるので、第３および
第４のトランジスタのゲート長を小さくすることができ
る。
【００６５】請求項４の発明によれば、第２の電圧のレ
ベルが低下した場合に、レベル低下分を、第１の電圧で
補うことにより一定電圧を発生することができる。その
際に、第２のリングオシレータは、第１のリングオシレ
ータよりも長い周期に設定され、かつ入力キャパシタに
よる消費電力も抑制されるので、第２の電圧を発生する
ために要する消費電力は非常に小さくなる。
【図面の簡単な説明】
【図１】この発明に係るリングオシレータの一実施例を
示す回路図である。
【図２】図１に示したインバータ１段分の動作を説明す
るための回路図である。
【図３】図１に示したインバータを所定周期かつ所定消
費電流で動作させるための具体例を示す回路図である。
【図４】この発明に係るリングオシレータの第２の実施
例を示す回路図である。
【図５】この発明に係るリングオシレータの第３の実施
例を示す回路図である。
【図６】この発明に係るリングオシレータの第４の実施
例を示す回路図である。
【図７】図６に示したリングオシレータを、所定周期か
つ所定消費電流で動作させるための具体例を示す回路図
である。
【図８】この発明に係るリングオシレータの第５の実施
例を示す回路図である。
【図９】図８に示したインバータを、所定周期かつ所定
消費電流で動作させるための具体例を示す回路図であ
る。
【図１０】この発明に係るリングオシレータの第６の実
施例を示す回路図である。
【図１１】図１０に示したインバータを、所定周期かつ
所定消費電流で動作させるための具体例を示す回路図で
ある。
【図１２】ＶＢＢ発生回路およびＶｐｐ発生回路を含む
ＤＲＡＭのブロック図である。
【図１３】図１２に示したＶＢＢ発生回路のブロック図
である。
【図１４】図１２に示したＶｐｐ発生回路のブロック図
である。
【図１５】従来のリングオシレータを示す回路図であ
る。
【図１６】図１５に示したリングオシレータの出力波形
図である。
【図１７】図１５に示した初段インバータ１５および第
２段インバータ２５の詳細を示す回路図である。
【図１８】図１５に示したリングオシレータを７．６μ
ｓ、１．９１μＡで動作させるための具体例を示す回路
図である。
【図１９】従来のリングオシレータのもう１つの例を示
す回路図である。
【符号の説明】
１〜５ インバータ １ａ〜５ａ Ｐチャネルトランジスタ １ｂ〜５ｂ Ｐチャネルトランジスタ １ｃ〜５ｃ Ｎチャネルトランジスタ １ｄ〜５ｄ Ｎチャネルトランジスタ ６ 電流ミラー回路の一部を構成する回路 ８９ ＶＢＢ発生回路 ８９ｂ 短周期リングオシレータ ８９ｃ 第１のチャージポンプ回路 ８９ｄ 長周期リングオシレータ ８９ｅ 第２のチャージポンプ回路 ９３ Ｖｐｐ発生回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】図２を参照して、Ｐチャネルトランジスタ
１ａおよびＮチャネルトランジスタ１ｄのオン抵抗値を
それぞれＲ２とし、Ｐチャネルトランジスタ１ｂおよび
Ｎチャネルトランジスタ１ｃのオン抵抗値をＲ１として
いる。また、Ｐチャネルトランジスタ２ａおよびＮチャ
ネルトランジスタ２ｄのゲートによりキャパシタをＣと
している。以上の条件の下で、インバータ１段分の遅延
時間は、ｔ∝Ｃ／ｉに示される。この式よりｉを小さく
することによって、Ｃを変えることなく発振周期を長く
することができ、かつ消費電流を小さくすることができ
ることが分かる。上記の抵抗Ｒ２およびキャパシタＣを
変更しないことは、Ｐチャネルトランジスタ１ａおよび
Ｎチャネルトランジスタ１ｄのゲート長さおよびゲート
幅を変更しないことを意味する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】図１２を参照して、このＤＲＡＭ１００
は、沢山のメモリセルを備えたメモリセルアレイ８５
と、外部的に与えられるアドレス信号Ａ０ないしＡｎを
受けるアドレスバッファ８１と、受信されたアドレス信
号に応答してメモリセルアレイ８５の行および列をそれ
ぞれ指定するためのロウデコーダー８２およびカラムデ
コーダー８３と、メモリセルから読出されたデータ信号
を増幅するためのセンスアンプ８４とを含む。入力デー
タＤｉは、データインバッファ８６を介して与えられ
る。出力データＤｏは、データアウトバッファ８７を介
して出力される。ＤＲＡＭ１００は、その中に設けられ
た様々な回路を制御するためのクロック信号を発生する
クロック信号発生器８３を含む。このＤＲＡＭ１００
は、さらに基板バイアス電圧ＶＢＢを発生するためのＶ
ＢＢ発生回路８９と、ワード線を活性化する際に電源電
圧Ｖｃｃよりも高い電圧Ｖｐｐを発生するためのＶｐｐ
発生回路９３とを含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】図１３は、ＶＢＢ発生回路８９のブロック
図である。このＶＢＢ発生回路８９は、ディテクタ８９
ａ、短周期リングオシレータ８９ｂ、第１のチャージポ
ンプ回路８９ｃ、長周期リングオシレータ８９ｄおよび
第２のチャージポンプ回路８９ｅを含む。ディテクタ８
９ａは、第２のチャージポンプ回路８９ｅの出力電圧が
一定電圧ＶＢＢ（−２Ｖ）よりも低下することを検出
し、短周期リングオシレータ８９ｂを活性化する。短周
期リングオシレータ８９ｂは、図１５に示すごとく２つ
のスイッチングトランジスタ１ｐおよび１ｎを含む単位
インバータ１５〜３５をカスケード接続している。第１
のチャージポンプ回路８９ｃは、短周期リングオシレー
タ８９ｐの出力に応答して、メモリセルに含まれるトラ
ンジスタが活性化しないように、基板端子を負の電圧
（−３Ｖ）にバイアスするための電圧を発生する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】動作において、長周期リングオシレータ９
３ｄにより長周期の出力信号が発生され、この長周期の
出力信号に応答して、第２のチャージポンプ回路９３ｅ
が正の電圧Ｖｐｐを発生する。この電圧Ｖｐｐが低下す
ると、ディテクタ９３ａが電圧Ｖｐｐの低下を検出し、
短周期リングオシレータ９３ｂを活性化する。それによ
り、第２のチャージポンプ回路９３ｅにより発生された
電圧Ｖｐｐに第１のチャージポンプ回路９３ｃにより発
生された電圧が加えられ、ワード線ＷＬの電位が上が
る。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 入力端子と出力端子との間にカスケード
    接続される複数のインバータを含み、出力端子の信号を
    入力端子に帰還させることにより所定周期の出力信号を
    発生するリングオシレータであって、 前記複数のインバータの各々は、 入力信号のレベルに応答して相補的にオン／オフする第
    １および第２のトランジスタと、 前記第１および第２のトランジスタのサイズで決まる入
    力キャパシタに関係付けられた相互コンダクタンスを有
    し、前記所定周期の出力信号を得るように前記第１およ
    び第２のトランジスタへの電流供給量を制限するための
    電流制限手段と、 を含むことを特徴とするリングオシレータ。
  2. 【請求項２】 前記第１および第２のトランジスタの各
    々は、一方電極、他方電極および制御電極を含み、前記
    第１のトランジスタは、その一方電極が電源ノードに接
    続され、その他方電極が前記電流制限手段に接続され、
    前記第２のトランジスタは、その一方電極が接地ノード
    に接続され、その他方電極が前記電流制限手段に接続さ
    れ、その制御電極が前記第１のトランジスタの制御電極
    とともに入力信号を受けるように接続される、前記請求
    項１記載のリングオシレータ。
  3. 【請求項３】 前記電流制限手段は、第１のトランジス
    タの他方電極と当該インバータの出力ノードとの間に接
    続される第３のトランジスタと、前記第２のトランジス
    タの他方電極と当該インバータの出力ノードとの間に接
    続される第４のトランジスタと、前記第３および第４の
    トランジスタの制御電極に作動的に結合され、前記第３
    および第４のトランジスタに流れる電流量を決定するた
    めの電流決定手段を含む、前記請求項２記載のリングオ
    シレータ。
  4. 【請求項４】 各々が入力信号のレベルに応答して相補
    的にオン／オフする第１および第２のトランジスタを含
    む複数の第１のインバータを、入力端子と出力端子との
    間にカスケード接続し、ある周期の出力信号を発生する
    第１のリングオシレータと、 前記発生されたある周期の出力信号に応答して第１の電
    圧を発生する第１の電圧発生手段と、 入力信号のレベルに応答して相補的にオン／オフする第
    ３および第４のトランジスタと、前記第３および第４の
    トランジスタのサイズで決まる入力キャパシタに関係付
    けられた相互コンダクタンスを有し前記ある周期の出力
    信号よりも長い周期の出力信号を得るように前記第３お
    よび第４のトランジスタへの電流供給量を制限するため
    の電流制限手段とを各々が含む複数の第２のインバータ
    を、入力端子と出力端子との間にカスケード接続し、前
    記ある周期よりも長い周期の出力信号を発生する第２の
    リングオシレータと、 前記第２のリングオシレータにより発生された出力信号
    に応答して第２の電圧を常時発生する第２の電圧発生手
    段と、 前記第２の電圧発生手段により発生される第２の電圧の
    レベル低下を検出し、前記第１のリングオシレータを駆
    動するレベル低下検出手段と、 を含むことを特徴とする定電圧発生回路。
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