JPH10312689A - 安定したデータラッチ動作のためのｓｒａｍ及びその駆動方法 - Google Patents
安定したデータラッチ動作のためのｓｒａｍ及びその駆動方法Info
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- JPH10312689A JPH10312689A JP10124956A JP12495698A JPH10312689A JP H10312689 A JPH10312689 A JP H10312689A JP 10124956 A JP10124956 A JP 10124956A JP 12495698 A JP12495698 A JP 12495698A JP H10312689 A JPH10312689 A JP H10312689A
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Abstract
(57)【要約】
【課題】 より低い電源電圧（Ｖｃｃ）を使用するＳＲ
ＡＭセルが安定したデータラッチがなされうるようにす
る。 【解決手段】 本発明はＳＲＡＭセルの駆動トランジス
タ３０１、３０２のソースが接地電圧に接続されずに、
負電圧又は接地電圧を発生する負電圧駆動部３００に接
続されている。負電圧駆動部３００は読み出しサイクル
でワードライン（Ｗ／Ｌ）がイネーブルされた時のみに
駆動トランジスタ３０１、３０２のソース側を負電圧で
駆動し、その他の動作では駆動トランジスタ３０１、３
０２のソース側に接地電圧を供給する。
ＡＭセルが安定したデータラッチがなされうるようにす
る。 【解決手段】 本発明はＳＲＡＭセルの駆動トランジス
タ３０１、３０２のソースが接地電圧に接続されずに、
負電圧又は接地電圧を発生する負電圧駆動部３００に接
続されている。負電圧駆動部３００は読み出しサイクル
でワードライン（Ｗ／Ｌ）がイネーブルされた時のみに
駆動トランジスタ３０１、３０２のソース側を負電圧で
駆動し、その他の動作では駆動トランジスタ３０１、３
０２のソース側に接地電圧を供給する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特にＳＲＡＭ（ＳＲＡＭ：Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関す
るものであり、より詳しくは安定したデータラッチ動作
のためのＳＲＡＭ及びその駆動方法に関する。
関するもので、特にＳＲＡＭ（ＳＲＡＭ：Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関す
るものであり、より詳しくは安定したデータラッチ動作
のためのＳＲＡＭ及びその駆動方法に関する。
【０００２】
【従来の技術】図１０に通常のＳＲＡＭセルが示されて
いるが、図１０に示すように、駆動トランジスタ１０
１、１０２のソース端には接地電圧（ＧＮＤ）が接続さ
れ、ドレイン端にはデータが貯蔵されるセルノード（ノ
ード１（Ｎ１）、ノード２（Ｎ２））が接続される。そ
して、ワードライン（Ｗ／Ｌ）によりオン／オフが制御
されるアクセストランジスタ１１１、１１２を通じてセ
ルノードはデータアクセスラインであるビットライン
（ＢＩＴ、＾ＢＩＴ（なお、＾ＢＩＴはＢＩＴの反転を
表し、図中においてはＢＩＴの上にバーを付して記載し
ている））に連結される。また、ＰＭＯＳトランジスタ
１２１、１２２はセルノード（ノード１（Ｎ１）、ノー
ド２（Ｎ２））に接続され、高負荷抵抗として動作す
る。
いるが、図１０に示すように、駆動トランジスタ１０
１、１０２のソース端には接地電圧（ＧＮＤ）が接続さ
れ、ドレイン端にはデータが貯蔵されるセルノード（ノ
ード１（Ｎ１）、ノード２（Ｎ２））が接続される。そ
して、ワードライン（Ｗ／Ｌ）によりオン／オフが制御
されるアクセストランジスタ１１１、１１２を通じてセ
ルノードはデータアクセスラインであるビットライン
（ＢＩＴ、＾ＢＩＴ（なお、＾ＢＩＴはＢＩＴの反転を
表し、図中においてはＢＩＴの上にバーを付して記載し
ている））に連結される。また、ＰＭＯＳトランジスタ
１２１、１２２はセルノード（ノード１（Ｎ１）、ノー
ド２（Ｎ２））に接続され、高負荷抵抗として動作す
る。
【０００３】
【発明が解決しようとする課題】このような構成を有す
る従来のＳＲＡＭセルはつぎのような問題点がある。ビ
ットライン（ＢＩＴ、＾ＢＩＴ）は電源電圧のレベルで
プリチャージ（ｐｒｅｃｈａｒｇｅ）されているため、
ワードライン（Ｗ／Ｌ）がイネーブル（ｅｎａｂｌｅ）
されつつビットラインの正（＋）電荷がセルノードであ
るノード１（Ｎ１）、ノード２（Ｎ２）に流入され、ノ
ード１、ノード２の電圧が上昇することになる。
る従来のＳＲＡＭセルはつぎのような問題点がある。ビ
ットライン（ＢＩＴ、＾ＢＩＴ）は電源電圧のレベルで
プリチャージ（ｐｒｅｃｈａｒｇｅ）されているため、
ワードライン（Ｗ／Ｌ）がイネーブル（ｅｎａｂｌｅ）
されつつビットラインの正（＋）電荷がセルノードであ
るノード１（Ｎ１）、ノード２（Ｎ２）に流入され、ノ
ード１、ノード２の電圧が上昇することになる。
【０００４】この際、電源電圧が低いと、ハイセルノー
ド（ノード１）の電圧が低くなるので、ローセルノード
（ノード２）の駆動トランジスタ１０２に流れる電流量
が減少してローセルノード（ノード２）の電圧がもっと
上昇することになり、ローセルノード（ノード２）の電
圧が高いとハイセルノード（ノード１）の駆動トランジ
スタ１０１を弱くターンオンさせ、ハイセルノード（ノ
ード１）の電圧が高く維持されない。
ド（ノード１）の電圧が低くなるので、ローセルノード
（ノード２）の駆動トランジスタ１０２に流れる電流量
が減少してローセルノード（ノード２）の電圧がもっと
上昇することになり、ローセルノード（ノード２）の電
圧が高いとハイセルノード（ノード１）の駆動トランジ
スタ１０１を弱くターンオンさせ、ハイセルノード（ノ
ード１）の電圧が高く維持されない。
【０００５】これにより、二つのノード間（ノード１、
ノード２）の電圧差が減少することになる。なお、低い
温度では駆動トランジスタ１０１，１０２のしきい値電
圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）が上昇する
ため、上記の如き現象を加速させる。このことは、つま
り低い電源電圧ではハイセルノードとローセルノードの
電圧差が減少して、セルが雑音に極めて弱く、セル電流
が減少してセルが全般的に不安定になることを指す。な
お、セル電流が減少することにより、ビットラインに読
み出されるセルデータの読出時間が遅延される短所があ
る。
ノード２）の電圧差が減少することになる。なお、低い
温度では駆動トランジスタ１０１，１０２のしきい値電
圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）が上昇する
ため、上記の如き現象を加速させる。このことは、つま
り低い電源電圧ではハイセルノードとローセルノードの
電圧差が減少して、セルが雑音に極めて弱く、セル電流
が減少してセルが全般的に不安定になることを指す。な
お、セル電流が減少することにより、ビットラインに読
み出されるセルデータの読出時間が遅延される短所があ
る。
【０００６】図１１（ａ）および図１１（ｂ）は図１０
に示すような従来のＳＲＡＭセルの過渡電圧解析図（ｔ
ｒａｎｓｉｅｎｔ ｖｏｌｔａｇｅ ａｎａｌｙｓｉ
ｓ）であって、図１１（ａ）は電源電圧Ｖｃｃが２．５
Ｖである場合を、図１１（ｂ）は電源電圧Ｖｃｃが２．
０Ｖである場合をシミュレーション（ｓｉｍｕｌａｔｉ
ｏｎ）したものである。図１１（ａ）より、電源電圧Ｖ
ｃｃが２．５Ｖである場合、ノード１、ノード２の二つ
のセルノード間の電圧差（ΔＶ）は１．３１Ｖである。
また、図１１（ｂ）より、電源電圧Ｖｃｃが２Ｖである
場合、ノード１、ノード２の二つのセルノード間の電圧
差（ΔＶ）は０．４５Ｖである。すなわち、電源電圧Ｖ
ｃｃが低いほど二つのセルノード間の電圧差は少ないこ
とが分かる。
に示すような従来のＳＲＡＭセルの過渡電圧解析図（ｔ
ｒａｎｓｉｅｎｔ ｖｏｌｔａｇｅ ａｎａｌｙｓｉ
ｓ）であって、図１１（ａ）は電源電圧Ｖｃｃが２．５
Ｖである場合を、図１１（ｂ）は電源電圧Ｖｃｃが２．
０Ｖである場合をシミュレーション（ｓｉｍｕｌａｔｉ
ｏｎ）したものである。図１１（ａ）より、電源電圧Ｖ
ｃｃが２．５Ｖである場合、ノード１、ノード２の二つ
のセルノード間の電圧差（ΔＶ）は１．３１Ｖである。
また、図１１（ｂ）より、電源電圧Ｖｃｃが２Ｖである
場合、ノード１、ノード２の二つのセルノード間の電圧
差（ΔＶ）は０．４５Ｖである。すなわち、電源電圧Ｖ
ｃｃが低いほど二つのセルノード間の電圧差は少ないこ
とが分かる。
【０００７】ＳＲＡＭの電源電圧は５Ｖから３．３Ｖ
に、３．３Ｖから２．２Ｖに段々と低い電源電圧を使用
する趨勢であるが、上述したように、電源電圧が低くな
れば、セルでのデータラッチ（ｌａｔｃｈ）が不安定と
なる問題点があった。
に、３．３Ｖから２．２Ｖに段々と低い電源電圧を使用
する趨勢であるが、上述したように、電源電圧が低くな
れば、セルでのデータラッチ（ｌａｔｃｈ）が不安定と
なる問題点があった。
【０００８】本発明は、このような従来の問題点に鑑み
てなされたものであって、より低い電源電圧（Ｖｃｃ）
を使用するＳＲＡＭのセルが安定したデータラッチがな
されるようにするＳＲＡＭ及びその駆動方法を提供する
ことを目的としている。
てなされたものであって、より低い電源電圧（Ｖｃｃ）
を使用するＳＲＡＭのセルが安定したデータラッチがな
されるようにするＳＲＡＭ及びその駆動方法を提供する
ことを目的としている。
【０００９】
【課題を解決するための手段】本発明は、上記課題を解
決するために、駆動トランジスタ及びアクセストランジ
スタを含む単位セルを備えたＳＲＡＭにおいて、前記Ｓ
ＲＡＭの読み出しサイクルで前記単位セルに接続された
ワードラインがイネーブルされる間に前記駆動トランジ
スタのソースを負電圧で駆動し、その他は前記駆動トラ
ンジスタのソースを接地電圧で駆動する駆動手段を備え
る。
決するために、駆動トランジスタ及びアクセストランジ
スタを含む単位セルを備えたＳＲＡＭにおいて、前記Ｓ
ＲＡＭの読み出しサイクルで前記単位セルに接続された
ワードラインがイネーブルされる間に前記駆動トランジ
スタのソースを負電圧で駆動し、その他は前記駆動トラ
ンジスタのソースを接地電圧で駆動する駆動手段を備え
る。
【００１０】そして、前記駆動手段が、前記駆動トラン
ジスタのソースに接続された出力端と、多数の制御信号
に応じ、前記ＳＲＡＭが読み出しサイクルであるか否か
と前記単位セルに接続されたワードラインがイネーブル
されたか否かを判別して、前記ＳＲＡＭが読み出しサイ
クルで前記ワードラインがイネーブルされた場合、その
出力を論理レベルハイからローに遷移させる論理回路部
と、前記論理回路部の出力に応じ、前記ＳＲＡＭが読み
出しサイクルで、前記ワードラインがイネーブルされた
場合ではない時に、前記出力端を接地電圧ヘ放電させる
放電手段と、前記論理回路部と前記出力端を接続するキ
ャパシタンス提供手段とを備える。
ジスタのソースに接続された出力端と、多数の制御信号
に応じ、前記ＳＲＡＭが読み出しサイクルであるか否か
と前記単位セルに接続されたワードラインがイネーブル
されたか否かを判別して、前記ＳＲＡＭが読み出しサイ
クルで前記ワードラインがイネーブルされた場合、その
出力を論理レベルハイからローに遷移させる論理回路部
と、前記論理回路部の出力に応じ、前記ＳＲＡＭが読み
出しサイクルで、前記ワードラインがイネーブルされた
場合ではない時に、前記出力端を接地電圧ヘ放電させる
放電手段と、前記論理回路部と前記出力端を接続するキ
ャパシタンス提供手段とを備える。
【００１１】又、前記駆動手段が、前記単位セルに電源
が印加された初期状態に前記出力端の電圧レベルを自己
のしきい値電圧とする第１ＭＯＳトランジスタをさらに
備え、前記論理回路部が、前記多数の制御信号が入力さ
れる第１ナンドゲートと、前記第１ナンドゲートの出力
の反転信号とその遅延信号が入力される第２ナンドゲー
トと、前記第２ナンドゲートの出力をバッファリングし
て前記キャパシタンス提供手段へ出力するバッファリン
グ部を備え、前記放電手段が、前記出力端と接地電源端
との間に接続され、ターンオンの際、前記出力端を接地
電圧に放電させる第２ＭＯＳトランジスタと、前記遅延
信号により制御され前記第２ＭＯＳトランジスタのオン
／オフを制御する第３ＭＯＳトランジスタ及び第４ＭＯ
Ｓトランジスタを備え、前記キャパシタンス提供手段
が、前記バッファリング部の出力端にソース及びドレイ
ンが接続され、前記出力端にゲートが接続された第５Ｍ
ＯＳトランジスタからなる。
が印加された初期状態に前記出力端の電圧レベルを自己
のしきい値電圧とする第１ＭＯＳトランジスタをさらに
備え、前記論理回路部が、前記多数の制御信号が入力さ
れる第１ナンドゲートと、前記第１ナンドゲートの出力
の反転信号とその遅延信号が入力される第２ナンドゲー
トと、前記第２ナンドゲートの出力をバッファリングし
て前記キャパシタンス提供手段へ出力するバッファリン
グ部を備え、前記放電手段が、前記出力端と接地電源端
との間に接続され、ターンオンの際、前記出力端を接地
電圧に放電させる第２ＭＯＳトランジスタと、前記遅延
信号により制御され前記第２ＭＯＳトランジスタのオン
／オフを制御する第３ＭＯＳトランジスタ及び第４ＭＯ
Ｓトランジスタを備え、前記キャパシタンス提供手段
が、前記バッファリング部の出力端にソース及びドレイ
ンが接続され、前記出力端にゲートが接続された第５Ｍ
ＯＳトランジスタからなる。
【００１２】そして、駆動トランジスタ及びアクセスト
ランジスタを含む単位セルを備えたＳＲＡＭにおいて、
前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続
されたワードラインがイネーブルされる間に前記駆動ト
ランジスタのソースと前記駆動トランジスタを含むウェ
ルと前記アクセストランジスタを含むウェルとの夫々を
負電圧で駆動し、その他は前記駆動トランジスタのソー
スと、前記駆動トランジスタを含むウェルと、前記アク
セストランジスタを含むウェルとの夫々を接地電圧で駆
動する駆動手段を備える。
ランジスタを含む単位セルを備えたＳＲＡＭにおいて、
前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続
されたワードラインがイネーブルされる間に前記駆動ト
ランジスタのソースと前記駆動トランジスタを含むウェ
ルと前記アクセストランジスタを含むウェルとの夫々を
負電圧で駆動し、その他は前記駆動トランジスタのソー
スと、前記駆動トランジスタを含むウェルと、前記アク
セストランジスタを含むウェルとの夫々を接地電圧で駆
動する駆動手段を備える。
【００１３】さらに、駆動トランジスタ及びアクセスト
ランジスタを含む単位セルを備えたＳＲＡＭの駆動方法
において、低い動作電圧での安定されたデータラッチ動
作のために、前記ＳＲＡＭの読み出しサイクルで前記単
位セルに接続されたワードラインがイネーブルされる間
に、前記駆動トランジスタのソースを負電圧で駆動し、
その他は前記駆動トランジスタのソースを接地電圧で駆
動する。
ランジスタを含む単位セルを備えたＳＲＡＭの駆動方法
において、低い動作電圧での安定されたデータラッチ動
作のために、前記ＳＲＡＭの読み出しサイクルで前記単
位セルに接続されたワードラインがイネーブルされる間
に、前記駆動トランジスタのソースを負電圧で駆動し、
その他は前記駆動トランジスタのソースを接地電圧で駆
動する。
【００１４】
【発明の実施の形態】以下、本発明の望ましい実施形態
を添付の図を参照してより詳しく説明する。図１は本発
明のー実施形態に係るＳＲＡＭセル回路図であって、従
来のＳＲＡＭ回路と異なる点は駆動トランジスタ３０
１、３０２のソースが接地電圧に接続されずに、負電圧
又は接地電圧を発生する負電圧駆動部３００に接続され
ていることである。負電圧駆動部３００は読み出しサイ
クル（ｒｅａｄ ｃｙｃｌｅ）でワードライン（Ｗ／
Ｌ）がイネーブルされた時のみに駆動トランジスタ３０
１、３０２のソース側を負電圧で駆動し、その他の動作
では駆動トランジスタ３０１、３０２のソース側に接地
電圧を供給する。
を添付の図を参照してより詳しく説明する。図１は本発
明のー実施形態に係るＳＲＡＭセル回路図であって、従
来のＳＲＡＭ回路と異なる点は駆動トランジスタ３０
１、３０２のソースが接地電圧に接続されずに、負電圧
又は接地電圧を発生する負電圧駆動部３００に接続され
ていることである。負電圧駆動部３００は読み出しサイ
クル（ｒｅａｄ ｃｙｃｌｅ）でワードライン（Ｗ／
Ｌ）がイネーブルされた時のみに駆動トランジスタ３０
１、３０２のソース側を負電圧で駆動し、その他の動作
では駆動トランジスタ３０１、３０２のソース側に接地
電圧を供給する。
【００１５】図２は図１の負電圧駆動部３００の例を示
す回路図であって、図２に示すように、負電圧駆動部３
００は読み出しサイクルでワードライン（Ｗ／Ｌ）がイ
ネーブルされた時のみに駆動トランジスタ３０１、３０
２のソース側を負電圧で駆動し、その他の動作では駆動
トランジスタ３０１、３０２のソース側に接地電圧を供
給するために、すなわち、そのタイミングを合わせるた
めに従来のＳＲＡＭで使用されている制御信号（ＰＷ
Ｌ，ＰＥＱＢ，ＤＥＱＢ）を組み合わせて負電圧又は接
地電圧を発生している。
す回路図であって、図２に示すように、負電圧駆動部３
００は読み出しサイクルでワードライン（Ｗ／Ｌ）がイ
ネーブルされた時のみに駆動トランジスタ３０１、３０
２のソース側を負電圧で駆動し、その他の動作では駆動
トランジスタ３０１、３０２のソース側に接地電圧を供
給するために、すなわち、そのタイミングを合わせるた
めに従来のＳＲＡＭで使用されている制御信号（ＰＷ
Ｌ，ＰＥＱＢ，ＤＥＱＢ）を組み合わせて負電圧又は接
地電圧を発生している。
【００１６】図２に示した負電圧駆動部３００について
の具体的な説明をする前に、図３に基づいて各制御信号
（ＰＷＬ，ＰＥＱＢ，ＤＥＱＢ）について調べてみる。
の具体的な説明をする前に、図３に基づいて各制御信号
（ＰＷＬ，ＰＥＱＢ，ＤＥＱＢ）について調べてみる。
【００１７】まず、制御信号“ＰＥＱＢ”はアドレス入
力信号がアドレスバッファ５０１及びアドレストランジ
ションディテクタ（ａｄｄｒｅｓｓ ｔｒａｎｓｉｔｉ
ｏｎｄｅｔｅｃｔｏｒ）５０２を順に通過して生成され
た信号であり、制御信号“ＤＥＱＢ”はデータ入力信号
がデータバッファ５１１及びデータトランジションディ
テクタ（ｄａｔａ ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃ
ｔｏｒ）５１２を順に通過して生成された信号であり、
ＰＷＬ（Ｐｕｌｓｅｄ Ｗｏｒｄ Ｌｉｎｅ）はＰＥＱ
ＢとＤＥＱＢがＰＷＬ発生器５０３を通過して生成され
た信号である。
力信号がアドレスバッファ５０１及びアドレストランジ
ションディテクタ（ａｄｄｒｅｓｓ ｔｒａｎｓｉｔｉ
ｏｎｄｅｔｅｃｔｏｒ）５０２を順に通過して生成され
た信号であり、制御信号“ＤＥＱＢ”はデータ入力信号
がデータバッファ５１１及びデータトランジションディ
テクタ（ｄａｔａ ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃ
ｔｏｒ）５１２を順に通過して生成された信号であり、
ＰＷＬ（Ｐｕｌｓｅｄ Ｗｏｒｄ Ｌｉｎｅ）はＰＥＱ
ＢとＤＥＱＢがＰＷＬ発生器５０３を通過して生成され
た信号である。
【００１８】負電圧駆動部５０４はこのような制御信号
ＰＷＬ，ＰＥＱＢ，ＤＥＱＢが入力されて駆動するが、
図２を参照してその細部的な構成を調べてみると、制御
信号ＰＷＬ，ＰＥＱＢ，ＤＥＱＢを入力とする第１ナン
ドゲート４６５と、第１ナンドゲート４６５の出力の反
転信号とその出力を遅延させ反転した信号を入力とする
第２ナンドゲート４７０と、第２ナンドゲート４７０の
出力をバッファリングするバッファリング部４７２と、
そのソース、ドレイン及び基板（Ｎ−ｓｕｂ）がバッフ
ァリング部４７２の出力に共に繋がってキャパシタとし
て動作するＰＭＯＳトランジスタ４２１と、そのゲート
に繋がった出力端ノードと接地電源端との間に接続さ
れ、ターンオンの際、出力端ノードの電圧を接地電圧レ
ベルに放電させるＮＭＯＳトランジスタ４１２と、ＳＲ
ＡＭセルに電源が印加された初期状態の出力端ノードの
電圧レベルが自己のしきい値電圧になるように出力端ノ
ードと接地電源端にダイオード接続された（ｄｉｏｄｅ
−ｃｏｐｌｅｄ）ＰＭＯＳトランジスタ４２３と、第１
ナンドゲート４６５の出力が一定時間遅延され反転され
た信号を入力信号としてＮＭＯＳトランジスタ４１２の
オン／オフを制御するＰＭＯＳトランジスタ４２２及び
ＮＭＯＳトランジスタ４１１を含む。
ＰＷＬ，ＰＥＱＢ，ＤＥＱＢが入力されて駆動するが、
図２を参照してその細部的な構成を調べてみると、制御
信号ＰＷＬ，ＰＥＱＢ，ＤＥＱＢを入力とする第１ナン
ドゲート４６５と、第１ナンドゲート４６５の出力の反
転信号とその出力を遅延させ反転した信号を入力とする
第２ナンドゲート４７０と、第２ナンドゲート４７０の
出力をバッファリングするバッファリング部４７２と、
そのソース、ドレイン及び基板（Ｎ−ｓｕｂ）がバッフ
ァリング部４７２の出力に共に繋がってキャパシタとし
て動作するＰＭＯＳトランジスタ４２１と、そのゲート
に繋がった出力端ノードと接地電源端との間に接続さ
れ、ターンオンの際、出力端ノードの電圧を接地電圧レ
ベルに放電させるＮＭＯＳトランジスタ４１２と、ＳＲ
ＡＭセルに電源が印加された初期状態の出力端ノードの
電圧レベルが自己のしきい値電圧になるように出力端ノ
ードと接地電源端にダイオード接続された（ｄｉｏｄｅ
−ｃｏｐｌｅｄ）ＰＭＯＳトランジスタ４２３と、第１
ナンドゲート４６５の出力が一定時間遅延され反転され
た信号を入力信号としてＮＭＯＳトランジスタ４１２の
オン／オフを制御するＰＭＯＳトランジスタ４２２及び
ＮＭＯＳトランジスタ４１１を含む。
【００１９】上記のような構成を有する負電圧駆動部３
００の動作は次の通りである。
００の動作は次の通りである。
【００２０】制御信号ＰＥＱＢとＤＥＱＢ及びＰＷＬが
入力される第１ナンドゲート４６５は制御信号ＰＥＱ
Ｂ，ＤＥＱＢ，ＰＷＬの３つの信号のうちのいずれか１
つでも論理レベル“ロー”である場合、その出力が“ハ
イ”となって、ＮＭＯＳトランジスタ４１１がターンオ
フされ、ＰＭＯＳトランジスタ４２２がターンオンさ
れ、ＮＭＯＳトランジスタ４１２がターンオンされ、結
局出力端ノードには接地電圧が出力される。一方、制御
信号ＰＥＱＢ，ＤＥＱＢ，ＰＷＬがすべて論理レベル
“ハイ”であると、ＮＭＯＳトランジスタ４１２がター
ンオフされ、出力端ノードはバッファリング部４７２の
出力端が論理レベル“ハイ”から“ロー”に変わるにつ
れ接地電圧から負電圧に変わることになる。
入力される第１ナンドゲート４６５は制御信号ＰＥＱ
Ｂ，ＤＥＱＢ，ＰＷＬの３つの信号のうちのいずれか１
つでも論理レベル“ロー”である場合、その出力が“ハ
イ”となって、ＮＭＯＳトランジスタ４１１がターンオ
フされ、ＰＭＯＳトランジスタ４２２がターンオンさ
れ、ＮＭＯＳトランジスタ４１２がターンオンされ、結
局出力端ノードには接地電圧が出力される。一方、制御
信号ＰＥＱＢ，ＤＥＱＢ，ＰＷＬがすべて論理レベル
“ハイ”であると、ＮＭＯＳトランジスタ４１２がター
ンオフされ、出力端ノードはバッファリング部４７２の
出力端が論理レベル“ハイ”から“ロー”に変わるにつ
れ接地電圧から負電圧に変わることになる。
【００２１】結局、制御信号ＰＥＱＢ，ＤＥＱＢ，ＰＷ
Ｌがすべて論理レベル“ハイ”である場合、すなわち読
み出しサイクルでもワードラインがイネーブルされた場
合にのみ、負電圧駆動部３００は負電圧を出力してＳＲ
ＡＭセルの駆動トランジスタ３０１，３０２のソース側
を駆動し、かつその他の状態では駆動トランジスタ３０
１，３０２のソース側を接地電圧で駆動することにな
る。
Ｌがすべて論理レベル“ハイ”である場合、すなわち読
み出しサイクルでもワードラインがイネーブルされた場
合にのみ、負電圧駆動部３００は負電圧を出力してＳＲ
ＡＭセルの駆動トランジスタ３０１，３０２のソース側
を駆動し、かつその他の状態では駆動トランジスタ３０
１，３０２のソース側を接地電圧で駆動することにな
る。
【００２２】図４（ａ）、図４（ｂ）は負電圧駆動部３
００のタイミング図である。図を参照すると、図４
（ａ）のように、アドレスのみ変わりデータが固定する
場合、制御信号ＤＥＱＢは論理レベル“ハイ”を維持
し、図３及び図２のような経路を経て負電圧６３７が生
成される。また、図４（ｂ）のように、アドレスとデー
タとが共に変わる場合も同じく負電圧６３７が生成され
る。
００のタイミング図である。図を参照すると、図４
（ａ）のように、アドレスのみ変わりデータが固定する
場合、制御信号ＤＥＱＢは論理レベル“ハイ”を維持
し、図３及び図２のような経路を経て負電圧６３７が生
成される。また、図４（ｂ）のように、アドレスとデー
タとが共に変わる場合も同じく負電圧６３７が生成され
る。
【００２３】図５及び図６は負電圧駆動部３００の過渡
電圧解析図を示したもので、負電圧が生成された時の電
圧レベル６４５（図５参照）および７４５（図６参照）
が分かりうる。
電圧解析図を示したもので、負電圧が生成された時の電
圧レベル６４５（図５参照）および７４５（図６参照）
が分かりうる。
【００２４】図７は図１に示されたＳＲＡＭセル回路の
ラッチ−アップ問題を示した概念的断面図である。図を
参照すると、図１でセルノード（ノード１、ノード２）
の電位を低めるために駆動トランジスタ３０１、３０２
のソースのみを負電圧で駆動することになると、ソース
−基板（Ｐ−ｓｕｂ）の接合に順方向バイアスが加わる
ことになるため、寄生（ｐａｒａｓｉｔｅ）ＰＮＰ−Ｂ
ＪＴ（ＢＩＰＯＬＡＲＪＵＮＣＴＩＯＮ ＴＲＡＮＳＩ
ＳＴＯＲ）９３３と、寄生ＮＰＮ−ＢＪＴ９４４により
ラッチ−アップ現象（ＰＮＰ−ＢＪＴ９３３とＮＰＮ−
ＢＪＴ９４４が同時にオンする現象）が発生しうる。
ラッチ−アップ問題を示した概念的断面図である。図を
参照すると、図１でセルノード（ノード１、ノード２）
の電位を低めるために駆動トランジスタ３０１、３０２
のソースのみを負電圧で駆動することになると、ソース
−基板（Ｐ−ｓｕｂ）の接合に順方向バイアスが加わる
ことになるため、寄生（ｐａｒａｓｉｔｅ）ＰＮＰ−Ｂ
ＪＴ（ＢＩＰＯＬＡＲＪＵＮＣＴＩＯＮ ＴＲＡＮＳＩ
ＳＴＯＲ）９３３と、寄生ＮＰＮ−ＢＪＴ９４４により
ラッチ−アップ現象（ＰＮＰ−ＢＪＴ９３３とＮＰＮ−
ＢＪＴ９４４が同時にオンする現象）が発生しうる。
【００２５】従って、これを防ぐために、本発明の他の
実施形態ではＳＲＡＭセルの駆動トランジスタとアクセ
ストランジスタの基板を駆動トランジスタのソースのよ
うに負電圧又は接地電圧で駆動するようにしている。こ
れを図８に基づいて説明する。図８を参照すると、駆動
トランジスタ３０１及び３０２のソース側とともに、駆
動トランジスタ３０１及び３０２とアクセストランジス
タ３１１及び３１２の基板（Ｐ−ｓｕｂ）が負電圧駆動
部３００（図２参照）に接続されているので、ＳＲＡＭ
が読み出しサイクルでかつワードラインがイネーブルさ
れた時のみに駆動トランジスタ３０１及び３０２のソー
ス側とともに、駆動トランジスタ３０１及び３０２とア
クセストランジスタ３１１及び３１２の基板（Ｐ−ｓｕ
ｂ）が負電圧で駆動され、その他の場合は接地電圧で駆
動されることになる。
実施形態ではＳＲＡＭセルの駆動トランジスタとアクセ
ストランジスタの基板を駆動トランジスタのソースのよ
うに負電圧又は接地電圧で駆動するようにしている。こ
れを図８に基づいて説明する。図８を参照すると、駆動
トランジスタ３０１及び３０２のソース側とともに、駆
動トランジスタ３０１及び３０２とアクセストランジス
タ３１１及び３１２の基板（Ｐ−ｓｕｂ）が負電圧駆動
部３００（図２参照）に接続されているので、ＳＲＡＭ
が読み出しサイクルでかつワードラインがイネーブルさ
れた時のみに駆動トランジスタ３０１及び３０２のソー
ス側とともに、駆動トランジスタ３０１及び３０２とア
クセストランジスタ３１１及び３１２の基板（Ｐ−ｓｕ
ｂ）が負電圧で駆動され、その他の場合は接地電圧で駆
動されることになる。
【００２６】図９（ａ）、図９（ｂ）は図８に示したＳ
ＲＡＭセル回路の過渡電圧解析図である。図を参照する
と、読み出しサイクルで二つのセルノード間の差はＶｃ
ｃが２．５Ｖ（図９（ａ）参照）では１．４９Ｖであ
り、Ｖｃｃが２Ｖ（図９（ｂ）参照）では０．８７Ｖで
あることが分かる。図９（ａ）（ｂ）と図１１（ａ）
（ｂ）を夫々比べると、読み出しサイクルでハイセルノ
ードとローセルノードの電圧差はＶｃｃが２．５Ｖで
１．３１Ｖから１．４９Ｖに０．１８Ｖ程度増加し、Ｖ
ｃｃが２Ｖでは０．４５Ｖから０．８７Ｖに０．４２Ｖ
程度増加した。なお、ビットラインの変化の差はＶｃｃ
が２．５Ｖでは０．６Ｖから０．９７Ｖに０．３７Ｖ程
度増加し、Ｖｃｃが２Ｖでは０．０６Ｖから０．６Ｖに
０．５４Ｖ程度増加した。
ＲＡＭセル回路の過渡電圧解析図である。図を参照する
と、読み出しサイクルで二つのセルノード間の差はＶｃ
ｃが２．５Ｖ（図９（ａ）参照）では１．４９Ｖであ
り、Ｖｃｃが２Ｖ（図９（ｂ）参照）では０．８７Ｖで
あることが分かる。図９（ａ）（ｂ）と図１１（ａ）
（ｂ）を夫々比べると、読み出しサイクルでハイセルノ
ードとローセルノードの電圧差はＶｃｃが２．５Ｖで
１．３１Ｖから１．４９Ｖに０．１８Ｖ程度増加し、Ｖ
ｃｃが２Ｖでは０．４５Ｖから０．８７Ｖに０．４２Ｖ
程度増加した。なお、ビットラインの変化の差はＶｃｃ
が２．５Ｖでは０．６Ｖから０．９７Ｖに０．３７Ｖ程
度増加し、Ｖｃｃが２Ｖでは０．０６Ｖから０．６Ｖに
０．５４Ｖ程度増加した。
【００２７】
【発明の効果】上述したように、本発明はＳＲＡＭセル
の駆動トランジスタ３０１，３０２のソースを選択的に
負電圧で駆動して低い電源電圧を使用するＳＲＡＭで安
定したデータラッチ動作が遂行できる。
の駆動トランジスタ３０１，３０２のソースを選択的に
負電圧で駆動して低い電源電圧を使用するＳＲＡＭで安
定したデータラッチ動作が遂行できる。
【００２８】なお、本発明は上述した実施形態に限定さ
れるものではなく、その要旨を逸脱しない範囲で様々に
変更可能である。
れるものではなく、その要旨を逸脱しない範囲で様々に
変更可能である。
【図１】 本発明のー実施形態のＳＲＡＭセルの回路図
である。
である。
【図２】 図１の負電圧駆動部の一例を示す回路図であ
る。
る。
【図３】 負電圧駆動部の各制御信号の経路に関するブ
ロック図である。
ロック図である。
【図４】 負電圧駆動部のタイミング図である。
【図５】 負電圧駆動部の過渡電圧解析図である。
【図６】 負電圧駆動部の過渡電圧解析図である。
【図７】 図１に示した回路のラッチ−アップ問題を示
す概念的断面図である。
す概念的断面図である。
【図８】 本発明の他の実施形態に係るＳＲＡＭセルの
回路図である。
回路図である。
【図９】 図８のＳＲＡＭセル回路の過渡電圧解析図で
ある。
ある。
【図１０】 従来のＳＲＡＭセルの回路図である。
【図１１】 従来のＳＲＡＭセルの過渡電圧解析図であ
る。
る。
【符号の説明】 ３００…負電圧駆動部、３０１…駆動トランジスタ、３
０２…駆動トランジスタ、３１１…アクセストランジス
タ、３１２…アクセストランジスタ、３２１…ＰＭＯＳ
トランジスタ、３２２…ＰＭＯＳトランジスタ、ＢＩ
Ｔ，＾ＢＩＴ…ビットライン、Ｗ／Ｌ…ワードライン、
Ｎ１，Ｎ２…セルノード
０２…駆動トランジスタ、３１１…アクセストランジス
タ、３１２…アクセストランジスタ、３２１…ＰＭＯＳ
トランジスタ、３２２…ＰＭＯＳトランジスタ、ＢＩ
Ｔ，＾ＢＩＴ…ビットライン、Ｗ／Ｌ…ワードライン、
Ｎ１，Ｎ２…セルノード
Claims (14)
- 【請求項１】 駆動トランジスタ及びアクセストランジ
スタを含む単位セルを備えたＳＲＡＭにおいて、 前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続
されたワードラインがイネーブルされる間に前記駆動ト
ランジスタのソースを負電圧で駆動し、その他は前記駆
動トランジスタのソースを接地電圧で駆動する駆動手段
を備えることを特徴とするＳＲＡＭ。 - 【請求項２】 前記駆動手段が、前記駆動トランジスタ
のソースに接続された出力端と、多数の制御信号に応
じ、前記ＳＲＡＭが読み出しサイクルであるか否かと前
記単位セルに接続されたワードラインがイネーブルされ
たか否かを判別して、前記ＳＲＡＭが読み出しサイクル
で前記ワードラインがイネーブルされた場合、その出力
を論理レベルハイからローに遷移させる論理回路部と、 前記論理回路部の出力に応じ、前記ＳＲＡＭが読み出し
サイクルで、前記ワードラインがイネーブルされた場合
ではない時に、前記出力端を接地電圧ヘ放電させる放電
手段と、 前記論理回路部と前記出力端を接続するキャパシタンス
提供手段とを備えることを特徴とする請求項１に記載の
ＳＲＡＭ。 - 【請求項３】 前記駆動手段が、前記単位セルに電源が
印加された初期状態に前記出力端の電圧レベルを自己の
しきい値電圧とする第１ＭＯＳトランジスタをさらに備
えることを特徴とする請求項１または請求項２に記載の
ＳＲＡＭ。 - 【請求項４】 前記論理回路部が、前記多数の制御信号
が入力される第１ナンドゲートと、前記第１ナンドゲー
トの出力の反転信号とその遅延信号が入力される第２ナ
ンドゲートと、前記第２ナンドゲートの出力をバッファ
リングして前記キャパシタンス提供手段へ出力するバッ
ファリング部を備えることを特徴とする請求項２または
請求項３に記載のＳＲＡＭ。 - 【請求項５】 前記放電手段が、前記出力端と接地電源
端との間に接続され、ターンオンの際、前記出力端を接
地電圧に放電させる第２ＭＯＳトランジスタと、前記遅
延信号により制御され前記第２ＭＯＳトランジスタのオ
ン／オフを制御する第３ＭＯＳトランジスタ及び第４Ｍ
ＯＳトランジスタを備えることを特徴とする請求項４に
記載のＳＲＡＭ。 - 【請求項６】 前記キャパシタンス提供手段が、前記バ
ッファリング部の出力端にソース及びドレインが接続さ
れ、前記出力端にゲートが接続された第５ＭＯＳトラン
ジスタからなることを特徴とする請求項４または請求項
５に記載のＳＲＡＭ。 - 【請求項７】 駆動トランジスタ及びアクセストランジ
スタを含む単位セルを備えたＳＲＡＭにおいて、 前記ＳＲＡＭの読み出しサイクルで前記単位セルに接続
されたワードラインがイネーブルされる間に前記駆動ト
ランジスタのソースと前記駆動トランジスタを含むウェ
ルと前記アクセストランジスタを含むウェルとの夫々を
負電圧で駆動し、その他は前記駆動トランジスタのソー
スと前記駆動トランジスタを含むウェルと前記アクセス
トランジスタを含むウェルとの夫々を接地電圧で駆動す
る駆動手段を備えることを特徴とするＳＲＡＭ。 - 【請求項８】 前記駆動手段が、前記駆動トランジスタ
のソースに接続された出力端と、多数の制御信号に応
じ、前記ＳＲＡＭが読み出しサイクルであるか否かと前
記単位セルに接続されたワードラインがイネーブルされ
たか否かを判別して、前記ＳＲＡＭが読み出しサイクル
で前記ワードラインがイネーブルされた場合、その出力
を論理レベルハイからローに遷移させる論理回路部と、 前記論理回路部の出力に応じ、前記ＳＲＡＭが読み出し
サイクルで、前記ワードラインがイネーブルされた場合
ではない時に、前記出力端を接地電圧ヘ放電させる放電
手段と、 前記論理回路部と前記出力端を接続するキャパシタンス
提供手段とを備えることを特徴とする請求項７に記載の
ＳＲＡＭ。 - 【請求項９】 前記駆動手段が、前記単位セルに電源が
印加された初期状態に前記出力端の電圧レベルを自己の
しきい値電圧とする第１ＭＯＳトランジスタをさらに備
えることを特徴とする請求項７または請求項８に記載の
ＳＲＡＭ。 - 【請求項１０】 前記論理回路部が、前記多数の制御信
号が入力される第１ナンドゲートと、前記第１ナンドゲ
ートの出力の反転信号とその遅延信号が入力される第２
ナンドゲートと、前記第２ナンドゲートの出力をバッフ
ァリングして前記キャパシタンス提供手段へ出力するバ
ッファリング部とを備えることを特徴とする請求項９に
記載のＳＲＡＭ。 - 【請求項１１】 前記放電手段が、前記出力端と接地電
源端との間に接続され、ターンオンの際、前記出力端を
接地電圧に放電させる第２ＭＯＳトランジスタと、前記
遅延信号により制御され前記第２ＭＯＳトランジスタの
オン／オフを制御する第３ＭＯＳトランジスタ及び第４
ＭＯＳトランジスタを備えることを特徴とする請求項１
０に記載のＳＲＡＭ。 - 【請求項１２】 前記キャパシタンス提供手段が、前記
バッファリング部の出力端にソース及びドレインが接続
され、前記出力端にゲートが接続された第５ＭＯＳトラ
ンジスタからなることを特徴とする請求項１０または請
求項１１に記載のＳＲＡＭ。 - 【請求項１３】 駆動トランジスタ及びアクセストラン
ジスタを含む単位セルを備えたＳＲＡＭの駆動方法にお
いて、 低い動作電圧での安定されたデータラッチ動作のため
に、前記ＳＲＡＭの読み出しサイクルで前記単位セルに
接続されたワードラインがイネーブルされる間に、前記
駆動トランジスタのソースを負電圧で駆動し、その他は
前記駆動トランジスタのソースを接地電圧で駆動するこ
とを特徴とするＳＲＡＭの駆動方法。 - 【請求項１４】 ロード、駆動トランジスタ及びアクセ
ストランジスタとからなる単位セルを備えたＳＲＡＭ駆
動方法において、 低い動作電圧での安定されたデータラッチ動作のため
に、前記ＳＲＡＭの読み出しサイクルで前記単位セルに
接続されたワードラインがイネーブルされる間に、前記
駆動トランジスタのソースと前記駆動トランジスタとを
含むウェルと前記アクセストランジスタを含むウェルと
の夫々を負電圧で駆動し、その他は前記駆動トランジス
タのソースと前記駆動トランジスタを含むウェルと前記
アクセストランジスタを含むウェルとの夫々を接地電圧
で駆動することを特徴とするＳＲＡＭの駆動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997-17728 | 1997-05-08 | ||
| KR1019970017728A KR100255519B1 (ko) | 1997-05-08 | 1997-05-08 | 안정한 데이터 래치 동작을 위한 에스램 및 그 구동방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10312689A true JPH10312689A (ja) | 1998-11-24 |
| JP4017250B2 JP4017250B2 (ja) | 2007-12-05 |
Family
ID=19505212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12495698A Expired - Fee Related JP4017250B2 (ja) | 1997-05-08 | 1998-05-07 | 安定したデータラッチ動作のためのｓｒａｍ及びその駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP4017250B2 (ja) |
| KR (1) | KR100255519B1 (ja) |
| TW (1) | TW434882B (ja) |
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|---|---|---|---|---|
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| US6756838B1 (en) | 2003-03-18 | 2004-06-29 | T-Ram, Inc. | Charge pump based voltage regulator with smart power regulation |
| US20050035429A1 (en) * | 2003-08-15 | 2005-02-17 | Yeh Chih Chieh | Programmable eraseless memory |
| KR20060104905A (ko) | 2005-03-31 | 2006-10-09 | 주식회사 하이닉스반도체 | 반도체 소자의 데이터 입력 버퍼 |
| KR100612944B1 (ko) * | 2005-04-29 | 2006-08-14 | 주식회사 하이닉스반도체 | 반도체 소자 |
| CN113643731A (zh) * | 2021-07-02 | 2021-11-12 | 深圳天狼芯半导体有限公司 | Sram的读取方法、存储装置、存储器以及电子设备 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5406513A (en) * | 1993-02-05 | 1995-04-11 | The University Of New Mexico | Mechanism for preventing radiation induced latch-up in CMOS integrated circuits |
| EP0654791B1 (en) * | 1993-11-24 | 1999-07-28 | STMicroelectronics S.r.l. | Non-voltaile memory device having means for supplying negative programming voltages |
| JP3128425B2 (ja) * | 1994-04-08 | 2001-01-29 | 株式会社東芝 | 半導体記憶装置 |
| US5715191A (en) * | 1995-10-25 | 1998-02-03 | Matsushita Electric Industrial Co., Ltd. | Static random access memory having variable supply voltages to the memory cells and method of operating thereof |
| TW373175B (en) * | 1995-10-31 | 1999-11-01 | Matsushita Electric Mfg Corp | Data maintaining circuit |
| US5696728A (en) * | 1997-01-03 | 1997-12-09 | Programmable Microelectronics Corp. | Negative voltage level shift circuit |
-
1997
- 1997-05-08 KR KR1019970017728A patent/KR100255519B1/ko not_active IP Right Cessation
-
1998
- 1998-04-30 TW TW087106711A patent/TW434882B/zh active
- 1998-05-07 JP JP12495698A patent/JP4017250B2/ja not_active Expired - Fee Related
- 1998-05-08 US US09/075,049 patent/US5946225A/en not_active Expired - Lifetime
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|---|---|
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| US5946225A (en) | 1999-08-31 |
| KR19980082677A (ko) | 1998-12-05 |
| TW434882B (en) | 2001-05-16 |
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