JP2003318708A - 遅延回路及び遅延方法 - Google Patents

遅延回路及び遅延方法

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JP2003318708A JP2003100785A JP2003100785A JP2003318708A JP 2003318708 A JP2003318708 A JP 2003318708A JP 2003100785 A JP2003100785 A JP 2003100785A JP 2003100785 A JP2003100785 A JP 2003100785A JP 2003318708 A JP2003318708 A JP 2003318708A
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Abstract

(57)【要約】 【課題】 電源電圧の変動に関係なく信号の遷移点を一
致させることができる遅延回路及び遅延方法を提供する
こと。 【解決手段】 入力信号に応答して、電源電圧レベルに
応じた電荷量を遅延チェーン部のノードA１に供給でき
る回路構成部（第１及び第２PMOSトランジスタ４０６，
４０７および第２キャパシタ４０８から構成される）を
設けて、電源電圧レベルが高いときにノードA１がロー
レベルに落ちる速度を遅くすることにより、電源電圧レ
ベルに関係なく信号の遷移点を一致させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
するものであり、特に、電源電圧の変動に関係なしに、
信号の遷移点を一致させる遅延回路及び遅延方法に関す
るものである。
【０００２】
【従来の技術】半導体集積回路の設計において、多様な
時間間隔のタイミング信号を発生する遅延回路を具備す
ることは一般的である。どのような応用システムでも、
電源電圧の変化に対して遅延時間の変化を最小化する遅
延回路が要求される。特に、ＤＲＡＭ、ＳＤＲＡＭ、フ
ラッシュメモリなどの高速メモリ装置は、メモリセルア
ドレスを指定するタイミング信号を発生するアドレス遷
移遅延回路（Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ
Ｄｅｌａｙ ｃｉｒｃｕｉｔ、以下“ＡＴＤ回路”と
いう）に遅延回路を使用し、遅延回路の出力によりメモ
リセルをアクセスする。
【０００３】図１は一般的なフラッシュメモリのブロッ
クダイアグラムを示し、フラッシュメモリ１００はアド
レスバッファ１１０、ワードラインデコーダ１２０、ビ
ットラインデコーダ１３０、メモリセルブロック１４
０、ＡＴＤ回路１５０、センスアンプ１６０及び入出力
バッファ１７０を含む。アドレスバッファ１１０は外部
から入力されるアドレス信号を受信して、ワードライン
デコーダ１２０とビットラインデコーダ１３０に伝送す
る。ワードラインデコーダ１２０とビットラインデコー
ダ１３０によって選択されるメモリセルのデータはセン
スアンプ１６０に伝達され、センスアンプ１６０を通じ
て感知増幅されたメモリセルデータは入出力バッファ１
７０を通じて出力される。ここで、センスアンプ１６０
の動作上、正確なタイミング信号の発生が重要である。
メモリセルデータをセンシングするためには、以前にセ
ンシングしたメモリセルデータによりビットラインに残
っている電荷量をディスチャージさせる信号と、センス
アンプを活性化させる信号などが必要であり、これら信
号は遅延回路２００を内蔵したＡＴＤ回路１５０を通じ
て発生する。
【０００４】一方、一般的に、低い電源電圧（以下、
“Ｖｄｄ”という）ですべての回路は遅く動作し、高い
Ｖｄｄでは速く動作する。これによって、遅延回路２０
０を通じて発生するタイミング信号もＶｄｄレベルに従
って互いに異なる時点で発生する。これを説明するため
の従来の遅延回路２００が図２に示されている。
【０００５】図２において、遅延回路２００は直列連結
された第１インバータ２０１、抵抗２０２、キャパシタ
２０３、第２インバータ２０４及びＮＡＮＤゲート２０
５を含む。遅延回路２００の動作タイミング図が図３に
示されている。図３を参照すると、入力信号ＩＮと中間
ノードＡ、及び出力信号ＯＵＴはＶｄｄレベルに従って
遷移する時間が互いに異なる。入力信号ＩＮはＶｄｄ＝
１．５Ｖである時の上昇区間及び下降区間が、Ｖｄｄ＝
３．５Ｖである時の上昇区間及び下降区間より長い。入
力信号ＩＮの上昇区間に応答して第１インバータ２０
１、抵抗２０２、及びキャパシタ２０３を通じて発生す
るノードＡはＶｄｄ＝１．５Ｖである時の下降区間が、
Ｖｄｄ＝３．５Ｖである時の下降区間より長い。ノード
Ａは第２インバータ２０４とＮＡＮＤゲート２０５を通
じて出力信号ＯＵＴに発生し、出力信号ＯＵＴはノード
Ａを入力する第２インバータ２０４のトリガポイント
（ｔｒｉｇｇｅｒ ｐｏｉｎｔ）に応答して発生する。
出力信号ＯＵＴはＶｄｄ＝１．５Ｖである時の下降遷移
時点が、Ｖｄｄ＝３．５Ｖである時の下降遷移時点より
遅い。だから、遅延回路２００はＶｄｄレベルに従って
出力信号ＯＵＴの発生時点が互いに異なる。
【０００６】
【発明が解決しようとする課題】このような遅延回路２
００を内蔵した図１のＡＴＤ回路１５０の出力によりセ
ンスアンプ１６０の動作を駆動すれば、Ｖｄｄ電圧の変
動に従って出力信号ＯＵＴのタイミングが異なるように
なるので、フラッシュメモリ１００が誤動作する問題点
が生じる。したがって、Ｖｄｄ電圧の変動に対してタイ
ミング信号の遷移点を一致させる遅延回路が要求され
る。
【０００７】本発明は上記の点に鑑みなされたもので、
その目的は、Ｖｄｄ電圧の変動に対して信号の遷移点を
一致させる遅延回路を提供することにある。
【０００８】さらに、本発明は、Ｖｄｄ電圧の変動に対
して信号の遷移点を一致させる遅延方法を提供すること
を他の目的とする。
【０００９】
【課題を解決するための手段】本発明の一形態による遅
延回路は、入力信号を受信する入力部と、この入力部に
連結されて入力信号を遅延させる遅延チェーン部と、こ
の遅延チェーン部に連結され、入力信号に応答して前記
遅延チェーン部に電圧を供給する回路構成部とを含む。
【００１０】本発明の他の形態による遅延回路は、入力
部と出力部を有する回路配列部と、この回路配列部の入
力部に連結され、入力部の信号に応答して活性化される
電圧源とを含む。
【００１１】本発明の一形態による遅延方法は、トラン
ジスタのソースに連結されたキャパシタをチャージさせ
るようにトランジスタを制御する段階と、他のトランジ
スタを通じて遅延回路に電圧を供給するために、前記キ
ャパシタをディスチャージさせる段階とを含む。
【００１２】本発明の他の形態による遅延方法は、回路
配列を提供する段階と、信号の入力レベルに関係なし
に、回路配列に入力される信号の遷移点を一致させる段
階とを含む。
【００１３】したがって、本発明の遅延回路から発生す
る出力信号を上昇エッジまたは下降エッジで活性化と認
識する信号として使用すれば、Ｖｄｄ電圧レベルに関係
なしに、信号の遷移点が一致される。
【００１４】
【発明の実施の形態】以下、添付した図を参照して、タ
イミング信号として使用される出力信号を発生する本発
明の遅延回路に関して具体的に説明する。本発明の遅延
回路は従来の技術で説明したＡＴＤ回路に内蔵されて半
導体メモリ装置、例えば、フラッシュメモリのセンスア
ンプ動作を駆動する例に対して記述する。
【００１５】図４は本発明の一実施形態による遅延回路
を示す図である。図４において、遅延回路４００は第１
インバータ４０１、抵抗４０２、第１キャパシタ４０
３、第２インバータ４０４、ＮＡＮＤゲート４０５、第
１及び第２ＰＭＯＳトランジスタ４０６、４０７及び第
２キャパシタ４０８を含む。抵抗４０２と第１キャパシ
タ４０３は遅延回路４００の遅延時間を決める遅延部に
なる。第１キャパシタ４０３と第２キャパシタ４０８は
ＭＯＳトランジスタで実現することができる。遅延回路
４００の動作タイミング図を図５に示す。
【００１６】図４と図５において、遅延回路４００は入
力信号ＩＮを入力する第１インバータ４０１、この第１
インバータ４０１の出力に一端が連結される抵抗４０
２、この抵抗４０２の他端（すなわちノードA１）と接
地電圧ＧＮＤとの間に連結される第１キャパシタ４０
３、抵抗４０２の他端に入力が連結される第２インバー
タ４０４及び入力信号ＩＮと第２インバータ４０４の出
力を入力する２入力ＮＡＮＤゲート４０５を含む。さら
に、遅延回路４００は一端が接地電源（以下“GND”と
いう）に接続され他端がノードBに接続された第２キャ
パシタ４０８、ＶｄｄとノードBとの間に接続され入力
信号ＩＮをゲートに入力する第１ＰＭＯＳトランジスタ
４０６、ノードBとノードA１間に連結されるダイオード
型の第２ＰＭＯＳトランジスタ４０７を含む。
【００１７】従来の技術で説明したように、入力信号Ｉ
ＮはＶｄｄレベルに従って上昇及び下降遷移時間が異な
る。Ｖｄｄ＝１．５Ｖである時の上昇区間及び下降区間
はＶｄｄ＝２．５Ｖである時の上昇区間及び下降区間よ
り長い。Ｖｄｄ＝２．５Ｖである時の上昇区間及び下降
区間はＶｄｄ＝３．５Ｖである時の上昇区間及び下降区
間より長い。すなわち、Ｖｄｄ電圧が低い時に、入力信
号ＩＮは遅く遷移し、Ｖｄｄ電圧が高い時には、入力信
号ＩＮは速く遷移する。
【００１８】入力信号ＩＮは第１インバータ４０１と抵
抗４０２及び第１キャパシタ４０３を通じてノードＡ１
に出力される。入力信号ＩＮがローレベルである時に、
第１インバータ４０１を通じてノードＡ１はハイレベル
になる。そしてノードＡ１は第１及び第２ＰＭＯＳトラ
ンジスタ４０６，４０７及び第２キャパシタ４０８によ
ってその電圧レベルが上昇する。入力信号ＩＮがローレ
ベルである時に、第１ＰＭＯＳトランジスタ４０６はタ
ーンオンされ、ノードＢはＶｄｄ電圧レベルになる。そ
してノードＢと連結された第２キャパシタ４０８はＶｄ
ｄ電圧レベルにチャージングされる。すなわち、第２キ
ャパシタ４０８はＶｄｄ＝１．５Ｖであれば、１．５Ｖ
の電圧レベルに、Ｖｄｄ＝２．５Ｖであれば２．５Ｖの
電圧レベルに、そしてＶｄｄ＝３．５Ｖであれば３．５
Ｖの電圧レベルにチャージングされる。この時に、ダイ
オード型の第２ＰＭＯＳトランジスタ４０７はノードＢ
レベルとノードＡ１レベルがほぼ同一であるので、導通
されない。
【００１９】入力信号ＩＮがローレベルからハイレベル
に上昇すると、ノードＡ１は第１インバータ４０１を通
じてハイレベルからローレベルになる。この時に、第１
ＰＭＯＳトランジスタ４０６はターンオフされ、第２Ｐ
ＭＯＳトランジスタ４０７は第２キャパシタ４０８にＶ
ｄｄレベルにチャージングされたノードＢとローレベル
のノードＡ１との間の電圧差により導通される。
【００２０】ここで、Ｖｄｄ＝３．５Ｖである時の第２
キャパシタ４０８にチャージングされる電荷量は、Ｖｄ
ｄ＝１．５Ｖである時に第２キャパシタ４０８にチャー
ジングされる電荷量より多い。Ｖｄｄ＝３．５Ｖである
時に、第２ＰＭＯＳトランジスタ４０７を通じてノード
Ａ１に伝達される電荷量が多いので、ノードＡ１は第１
インバータ４０１のＮＭＯＳトランジスタ（図示せず）
を通じてローレベルに落ちる速度が遅くなる。Ｖｄｄ＝
１．５Ｖである時には、第２ＰＭＯＳトランジスタ４０
７を通じてノードＡ１に伝達される電荷量が小さく、第
２ＰＭＯＳトランジスタ４０７は完全な導通状態ではな
いので、ノードＡ１が第１インバータ４０１のＮＭＯＳ
トランジスタ（図示せず）を通じてローレベルに落ちる
速度には変化がない。したがって、ローレベルに遷移す
るノードＡ１は、高いＶｄｄ電圧では遅く遷移し、低い
Ｖｄｄ電圧では設定された遷移速度を維持するので、Ｖ
ｄｄ電圧レベルに関係なしに、遷移時間がほぼ同一にな
る。
【００２１】ローレベルに下降するノードＡ１を入力す
る第２インバータ４０４と２入力ＮＡＮＤゲート４０５
を通じてローレベルの出力信号ＯＵＴが発生する。第２
インバータ４０４はノードＡ１の下降区間で所定のトリ
ガポイントに応答してハイレベルの出力を２入力ＮＡＮ
Ｄゲート４０５の入力に伝達する。２入力ＮＡＮＤゲー
ト４０５はハイレベルの入力信号ＩＮとハイレベルの第
２インバータ４０４の出力に応答してローレベルの出力
信号ＯＵＴを発生する。出力信号ＯＵＴは入力信号ＩＮ
がハイレベルである時に、第２インバータ４０４の出力
が支配的になるので、ローレベルに下降するノードＡ１
に応答する第２インバータ４０４のトリガポイントが重
要である。トリガポイントは通常、Ｖｄｄ／２程度に設
定される。Ｖｄｄ電圧レベルに関係なしに、ノードA１
が同一の遷移時間を有するので、トリガポイントもＶｄ
ｄ電圧レベルに関係なしに、ほぼ同一の時点である。し
たがって、出力信号ＯＵＴはＶｄｄ電圧レベルに関係な
しに、ほぼ同一の時点でローレベルに遷移する。
【００２２】本実施形態の遅延回路４００から発生する
出力信号ＯＵＴを下降エッジで活性化信号と認識する信
号として使用すれば、遅延回路４００を内蔵するＡＴＤ
回路はＶｄｄ電圧レベルに関係なしに、一定の遅延時間
を有する安定的なタイミング信号を有するようになる。
したがって、ＡＴＤ回路により駆動されるフラッシュメ
モリのセンスアンプ動作はＶｄｄ電圧変動に対して安定
的である。
【００２３】図６は本発明の第２実施形態による遅延回
路６００を示す図である。遅延回路６００は入力信号Ｉ
Ｎを受信する第１インバータ６０１、この第１インバー
タ６０１と直列連結される抵抗６０２、第１キャパシタ
６０３、第２及び第３インバータ６０４，６０５及び２
入力ＮＡＮＤゲート６０６を含む。さらに遅延回路６０
０はＶｄｄとノードＡ１との間に接続され入力信号ＩＮ
をゲートに入力する第１ＰＭＯＳトランジスタ６０７、
この第１ＰＭＯＳトランジスタ６０７と直列連結される
ダイオード型の第２ＰＭＯＳトランジスタ６０８及び第
２キャパシタ６０９を含む。遅延回路６００は図４の遅
延回路４００と比較して第２インバータ６０４と２入力
ＮＡＮＤゲート６０６との間に第３インバータ６０５を
さらに具備するという点において差がある。
【００２４】遅延回路６００の動作タイミング図は図７
に示している。図７において、入力信号ＩＮとノードＡ
１の波形は上述の図５とほぼ同一である。すなわち、Ｖ
ｄｄ電圧レベルに従って該当電圧レベルに上昇する入力
信号ＩＮの遷移区間に応答して、ノードＡ１の遷移区間
はＶｄｄ電圧レベルに関係なしに、ほぼ同一であり、第
２インバータ６０４のトリガポイントもＶｄｄ電圧レベ
ルに関係なしに、同一の時点でローレベルに遷移する。
但し、第３インバータ６０５の追加によって出力信号Ｏ
ＵＴは図５のローレベルに下降する出力信号ＯＵＴを反
転させた信号、すなわち、ハイレベルに上昇する信号に
なるという点において差がある。
【００２５】したがって、遅延回路６００から発生する
出力信号ＯＵＴを上昇エッジで活性化信号と認識する信
号として使用すれば、半導体メモリ装置はＶｄｄ電圧レ
ベルに関係なしに、一定の遅延時間を有する安定的なタ
イミング信号を有するようになる。
【００２６】以上、実施形態を挙げて本発明を説明した
が、これは例示的なものにすぎず、本発明の技術的思想
及び範囲を制限、または限定するものではない。したが
って、本発明の技術的思想及び範囲を逸脱しない範囲内
で多様な変化及び変更が可能であることはもちろんであ
る。
【００２７】
【発明の効果】以上のように、本発明によれば、Ｖｄｄ
電圧の変動に関係なしに、信号の遷移点を一致させるこ
とができる。
【図面の簡単な説明】
【図１】一般的なフラッシュメモリのブロックダイアグ
ラムを示す図である。
【図２】従来の遅延回路を示す図である。
【図３】図２の遅延回路の動作タイミングを示す図であ
る。
【図４】本発明の第１実施形態による遅延回路を示す図
である。
【図５】図４の遅延回路の動作タイミング図を示す図で
ある。
【図６】本発明の第２実施形態による遅延回路を示す図
である。
【図７】図６の遅延回路の動作タイミング図を示す図で
ある。
【符号の説明】
４０１ 第１インバータ ４０２ 抵抗 ４０３ 第１キャパシタ ４０４ 第２インバータ ４０５ ＮＡＮＤゲート ４０６，４０７ 第１及び第２ＰＭＯＳトランジスタ ４０８ 第２キャパシタ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 入力信号を受信する入力部と、 この入力部に連結されて前記入力信号を遅延させる遅延
    チェーン部と、 この遅延チェーン部に連結され、前記入力信号に応答し
    て前記遅延チェーン部に電圧を供給する回路構成部とを
    具備することを特徴とする遅延回路。
  2. 【請求項２】 前記回路構成部は、 一端が接地電源に接続されたキャパシタと、 このキャパシタの他端と電源電圧間に連結される第１ト
    ランジスタと、 前記キャパシタの他端と前記遅延チェーン部間に連結さ
    れるダイオード接続の第２トランジスタとを具備するこ
    とを特徴とする請求項１に記載の遅延回路。
  3. 【請求項３】 前記遅延チェーン部は、 前記入力部に入力が連結される第１インバータと、 この第１インバータの出力に一端が連結される抵抗と、 この抵抗の他端と接地電圧間に連結されるキャパシタ
    と、 前記抵抗の他端に入力が連結される第２インバータとを
    具備することを特徴とする請求項１に記載の遅延回路。
  4. 【請求項４】 前記遅延チェーン部は、 前記第２インバータの出力に入力が連結される第３イン
    バータをさらに具備することを特徴とする請求項３に記
    載の遅延回路。
  5. 【請求項５】 前記遅延チェーン部は、 二つの入力を有し、一つの入力が前記第２インバータま
    たは第３インバータの出力に連結され、他の一つの入力
    は前記入力部に連結されるロジックゲートをさらに具備
    することを特徴とする請求項３または４に記載の遅延回
    路。
  6. 【請求項６】 前記ロジックゲートは、 ＮＡＮＤゲートであることを特徴とする請求項５に記載
    の遅延回路。
  7. 【請求項７】 入力部と出力部を有する回路配列部と、 この回路配列部の前記入力部に連結され、前記入力部の
    信号に応答して活性化される電圧源とを具備することを
    特徴とする遅延回路。
  8. 【請求項８】 前記電圧源は、 第１及び第２トランジスタを通じて前記回路配列部に連
    結されることを特徴とする請求項７に記載の遅延回路。
  9. 【請求項９】 前記遅延回路は、 前記第１及び第２トランジスタの間に連結されるキャパ
    シタを具備することを特徴とする請求項８に記載の遅延
    回路。
  10. 【請求項１０】 前記遅延回路は、 前記入力部の第１電圧レベル信号によって前記第１トラ
    ンジスタを活性化させて前記キャパシタをチャージング
    させることを特徴とする請求項９に記載の遅延回路。
  11. 【請求項１１】 前記遅延回路は、 前記入力部の第２電圧レベル信号によって前記第２トラ
    ンジスタを通じて前記キャパシタをディスチャージさせ
    ることを特徴とする請求項１０に記載の遅延回路。
  12. 【請求項１２】 前記回路配列部は、 遅延回路であることを特徴とする請求項７に記載の遅延
    回路。
  13. 【請求項１３】 トランジスタのソースに連結されたキ
    ャパシタをチャージさせるようにトランジスタを制御す
    る段階と、 他のトランジスタを通じて遅延回路に電圧を供給するた
    めに、前記キャパシタをディスチャージさせる段階とを
    具備することを特徴とする遅延方法。
  14. 【請求項１４】 前記遅延方法は、 前記他のトランジスタを効果的に制御し、前記キャパシ
    タをディスチャージさせるように、前記トランジスタを
    ディセーブルさせる段階をさらに具備することを特徴と
    する請求項１３に記載の遅延方法。
  15. 【請求項１５】 前記遅延方法は、 前記遅延回路の入力により電圧を受信する段階をさらに
    具備することを特徴とする請求項１３に記載の遅延方
    法。
  16. 【請求項１６】 前記遅延方法は、 回路配列で構成されることを特徴とする請求項１３に記
    載の遅延方法。
  17. 【請求項１７】 回路配列を提供する段階と、 信号の入力レベルに関係なしに、回路配列に入力される
    信号の遷移点を一致させる段階とを具備することを特徴
    とする遅延方法。
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