DE10056881A1 - Integrierter Speicher - Google Patents

Abstract

Ein integrierter Speicher enthält ein Speicherzellenfeld (1, 2), das Zeilenleitungen (WL) und Spaltenleitungen (BL) aufweist. Ein Zeilendekoder (11, 12) dient zur Aktivierung der Zeilenleitungen (WL). Adressleitungen (RAD1, RAD2) zur Übertragung von Adresssignalen sind mit dem Zeilendekoder (11, 12) verbunden. Eine Steuerleitung (RAV1, RAV2) dient zur Anzeige einer Gültigkeit der Adresssignale. Der Speicher weist eine Verzögerungsschaltung (8) auf zur Ausgabe eines Ausgangssignals (RAVLD) auf die Steuerleitung, das in Bezug zu einem Auswahlsignal (BSEL) zur Auswahl einer der Speicherzellen zeitlich verzögert ist. Die Verzögerungsschaltung (8) enthält eine Stromquelle (81) und eine Kapazität (82), die durch die Stromquelle (81) aufladbar oder entladbar ist. Dadurch ist eine geringe Zugriffszeit für einen Speicherzugriff weitgehend unabhängig von Spannungsschwankungen der Versorgungsspannung (V1) des Speichers ermöglicht.

Description

Die vorliegende Erfindung betrifft einen integrierten Spei­ cher mit einem Speicherzellenfeld, das Zeilenleitungen zur Auswahl von Speicherzellen und Spaltenleitungen zum Auslesen oder Schreiben von Datensignalen der Speicherzellen aufweist, mit einem Zeilendecoder zur Aktivierung der Zeilenleitungen, mit Adreßleitungen, die mit dem Zeilendecoder verbunden sind, zur Übertragung von Adreßsignalen und mit einer Steuerleitung zur Anzeige einer Gültigkeit der Adreßsignale, die mit dem Zeilendecoder verbunden ist.

Ein integrierter Speicher weist im allgemeinen ein oder meh­ rere Speicherzellenfelder auf, die jeweils Spaltenleitungen und Zeilenleitungen umfassen. Die Speicherzellen sind dabei in Kreuzungspunkten der Spaltenleitungen und Zeilenleitungen angeordnet. Die Speicherzellen sind jeweils mit einer der Zeilenleitungen verbunden. Zur Auswahl der Speicherzellen werden Auswahltransistoren von jeweiligen Speicherzellen durch eine aktivierte Zeilenleitung leitend geschaltet, wo­ durch im Anschluß ein Auslesen oder Schreiben eines Datensi­ gnals einer ausgewählten Speicherzelle erfolgen kann. Die ausgewählte Speicherzelle ist dazu über den Auswahltransistor mit einer, der Spaltenleitungen verbunden, über die das jewei­ lige Datensignal ausgelesen beziehungsweise eingeschrieben wird. Ein Zeilendecoder dient dabei zur Aktivierung der Zei­ lenleitungen. Zur Übertragung von Adreßsignalen sind Adreß­ leitungen mit dem Zeilendecoder verbunden.

Die Adreßsignale werden im allgemeinen über die gesamte Länge eines jeweiligen Speicherzellenfeldes geführt. Üblicherweise ist der Zeilendecoder in einzelne sogenannte Reihensegmente aufgeteilt, wobei er in diesem Fall die Adreßtreiber in jedem Reihensegment belastet. Die Laufzeit beziehungsweise die Flankensteilheit der Adreßsignale ist insbesondere am Ende der jeweiligen Adreßleitung durch deren Widerstand und Kapa­ zität und durch die Lastkapazitäten der angeschlossenen Tran­ sistoren des Zeilendecoders limitiert.

Die Aktivierung einer Zeilenleitung eines integrierten Spei­ chers erfolgt im allgemeinen durch Anlegen einer Zeilenlei­ tungsadresse und Freigabe der Adreßsignale durch ein Gültig­ keitssignal. Dieses liegt beispielsweise an einer Steuerlei­ tung an, die mit dem Zeilendecoder verbunden ist. Das Gültig­ keitssignal signalisiert die Gültigkeit der anliegenden Adreßsignale für den Zeilendecoder. Es hat daher bedeutenden Einfluß auf das Zeitverhalten des Speichers, das sogenannte Timingverhalten, da eine Verzögerung des Gültigkeitssignals den Zugriff auf eine Zeilenleitung gleichermaßen verzögert. Andererseits ist ein definierter zeitlicher Sicherheitsab­ stand zu den Adreßsignalen notwendig, da ansonsten unter Um­ ständen die Adreßinformation des vorherigen Zugriffszyklus ausdecodiert wird oder mit den aktuellen Adressen gemischt wird.

Für die Funktion des Speichers ist es wichtig, daß einerseits das Gültigkeitssignal zu den Adreßsignalen verzögert ist, an­ dererseits eine Abhängigkeit der Adreßsignale bezüglich tech­ nologischer Schwankungen Temperatur- und Spannungs schwankun­ gen auch in der Generierung des Gültigkeitssignals ausrei­ chend nachgebildet ist. Insbesondere sollte durch die genann­ ten Effekte die Zugriffszeit nicht unnötig verlängert werden, was den Datendurchsatz des Speichers verringert. Andererseits sollte die Funktionsfähigkeit des Speichers beim Zugriff auf eine der Speicherzellen nicht beeinträchtigt sein.

Eine definierte Verzögerung des Gültigkeitssignals kann bei­ spielsweise mittels einer Inverterkette generiert werden. Die Verzögerungszeit jeder einzelnen Inverterstufe hängt insbe­ sondere von der Versorgungsspannung ab, wodurch die Span­ nungsabhängigkeit für die gesamte Inverterkette mit der An­ zahl der Inverter skaliert. Dadurch kann das Gültigkeitssignal eine deutlich stärkere Abhängigkeit von der Versor­ gungsspannung aufweisen als die Adreßsignale selbst. Dies muß beispielsweise durch einen größeren zeitlichen Sicherheitsab­ stand des Gültigkeitssignals kompensiert werden, wobei sich die Zugriffszeit beim Speicherzugriff erhöht.

Die Aufgabe der vorliegenden Erfindung ist es, einen inte­ grierten Speicher der eingangs genannten Art anzugeben, bei dem eine vergleichsweise geringe Zugriffszeit für einen Spei­ cherzugriff weitgehend unabhängig von Spannungsschwankungen der Versorgungsspannung des Speichers ermöglicht ist.

Die Aufgabe wird gelöst durch einen integrierten Speicher der eingangs genannten Art mit einer Verzögerungsschaltung, die mit der Steuerleitung verbindbar ist zur Ausgabe eines Aus­ gangssignals, das in Bezug zu einem Auswahlsignal zur Auswahl einer der Speicherzellen zeitlich verzögert ist, bei dem die Verzögerungsschaltung eine Stromquelle und eine Kapazität aufweist, die durch die Stromquelle aufladbar oder entladbar ist.

Die Verzögerungsschaltung gibt das Ausgangssignal auf die Steuerleitung aus, welches als Gültigkeitssignal zur Anzeige der Gültigkeit der Adreßsignale verwendet werden kann. Die Verzögerung dieses Gültigkeitssignals wird mittels einer Schaltung aus Stromquelle und Kapazität erzeugt, wobei die Kapazität durch die Stromquelle entladen oder aufgeladen wird. Eine derartige Schaltung weist eine geringere Span­ nungsabhängigkeit auf als beispielsweise eine Inverterkette. Dadurch ist die Verzögerung des Ausgangssignals der Verzöge­ rungsschaltung, das auf die Steuerleitung ausgegeben wird, weitgehend unabhängig von Spannungsschwankungen der Versor­ gungsspannung. Damit ist es ermöglicht, daß der zeitliche Si­ cherheitsabstand des Gültigkeitssignals zu den Adreßsignalen weitgehend unabhängig von der Versorgungsspannung eingestellt werden kann. Dieser kann dabei so eingestellt werden, daß eine vergleichsweise geringe Zugriffszeit für einen Speicherzu­ griff erzielt ist.

Mit der Erfindung ergibt sich der weitere Vorteil, daß bei einem Testbetrieb des Speichers mit erhöhter Versorgungsspan­ nung die Testbarkeit des Speichers erleichtert ist. Insbeson­ dere ist für einen Speicherzugriff keine Einführung eines ei­ gens vorgesehenen Testmodes notwendig, der dafür sorgt, daß das Gültigkeitssignal auch im Testbetrieb die für den Spei­ cherzugriff erforderliche Verzögerung aufweist.

Die Erfindung ist insbesondere vorteilhaft einsetzbar bei Speichern, deren Adreßleitungen entlang des Speicherzellen­ feldes über die gesamte Länge des Speicherzellenfeldes ge­ führt sind. Infolge der vergleichsweise langen Laufzeiten be­ ziehungsweise niedrigeren Flankensteilheiten der Adreßsignale am Ende des Speicherzellenfeldes ist eine zeitliche Verzöge­ rung des Gültigkeitssignals von Vorteil, die vergleichsweise genau und weitgehend unabhängig von Spannungsschwankungen der Versorgungsspannung einstellbar ist. Ist das Speicherzellen­ feld in einzelne Reihensegmente unterteilt und ist der Zei­ lendecoder in jedem der Reihensegmente mit den Adreßleitungen verbunden, so werden die Adreßtreiber in jedem der Reihenseg­ mente durch den Zeilendecoder belastet. Dadurch sind maßgeb­ liche Einflußgrößen auf die Laufzeit beziehungsweise die Flankensteilheit der Adreßsignale gegeben, die entsprechend genau bei der Generierung des Gültigkeitssignals nachgebildet werden müssen. Mit der Verzögerungsschaltung des erfindungs­ gemäßen integrierten Speichers ist das Gültigkeitssignal auf der Steuerleitung weitgehend unempfindlich gegenüber Span­ nungsschwankungen der Versorgungsspannung und dementsprechend genau einstellbar, so daß die Zugriffszeit des Speichers nicht unnötig verlängert werden muß.

Als Verzögerungsglied der Verzögerungsschaltung kann bei­ spielsweise eine Konstantstromquelle dienen, welche die Kapa­ zität auflädt. Die Konstantstromquelle ist vorteilhaft durch einen Stromspiegel gebildet, wobei ein Ausgangspfad des Stromspiegels mit der Kapazität koppelbar ist. Eine derartige Anordnung weist eine vergleichsweise niedrige Abhängigkeit von Spannungsschwankungen der Versorgungsspannung auf. Eine verbleibende geringe Abhängigkeit kann weiter reduziert wer­ den, indem die Stromquelle einen weiteren Stromspiegel auf­ weist, der mit dem Stromspiegel gekoppelt ist.

Weitere vorteilhafte Aus- und Weiterbildungen sind in Un­ teransprüchen angegeben.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren, die Ausführungsbeispiele der Erfindung darstellen, näher erläutert. Es zeigen:

Fig. 1 eine Ausführungsform eines integrierten Speichers, der mehrere Speicherzellenfelder aufweist,

Fig. 2 eine Ausführungsform einer Auswahlschaltung des in­ tegrierten Speichers gemäß Fig. 1,

Fig. 3 eine Ausführungsform einer Timingschaltung aus Fig. 2,

Fig. 4 eine Grundschaltung einer Verzögerungsschaltung,

Fig. 5 eine beispielhafte Ausführungsform einer Verzöge­ rungsschaltung.

In Fig. 1 ist ein integrierter Speicher 10 dargestellt, der mehrere Speicherzellenfelder aufweist. In der Darstellung nach Fig. 1 sind dabei der Übersichtlichkeit halber nur drei der Speicherzellenfelder dargestellt, hier in Form der Spei­ cherzellenfelder 1, 2 und 3. Im Falle von vier Speicherzel­ lenfeldern wird das jeweilige Speicherzellenfeld auch als so­ genannter Quadrant bezeichnet. Jedes der Speicherzellenfelder weist Zeilenleitungen WL und Spaltenleitungen BL auf. In Kreuzungspunkten der Spaltenleitungen BL und Zeilenleitungen WL sind Speicherzellen MC angeordnet. Diese sind jeweils mit einer der Zeilenleitungen WL und einer der Spaltenleitungen BL verbunden. Sie werden über die jeweiligen Zeilenleitungen WL für einen Lese- oder Schreibvorgang ausgewählt. Über die Spaltenleitungen BL wird ein Datensignal aus einer der Spei­ cherzellen MC ausgelesen oder in eine der Speicherzellen ein­ geschrieben. Ein derartiger Aufbau ist beispielhaft anhand des Speicherzellenfeldes 1 dargestellt.

Die Zeilenleitungen WL werden über den Zeilendecoder 11 be­ ziehungsweise 12 ausgewählt und aktiviert. Die Zeilendecoder 11 und 12 sind mit Adreßleitungen RAD1 beziehungsweise RAD2 verbunden, die an den Auswahlschaltungen 4 und 5 angeschlos­ sen sind. Die Auswahlschaltung 4 ist darüber hinaus mit dem Auswahlsignal BSEL1, die Auswahlschaltung 5 mit dem Auswahl­ signal BSEL2 verbunden. Die Auswahlsignale BSEL1 und BSEL2 dienen zur Auswahl des jeweiligen Speicherzellenfeldes für einen Speicherzellenzugriff. Über die Auswahlschaltungen 4 und 5 werden an die Adreßleitungen RAD1 und RAD2 die entspre­ chenden Zeilenadressen angelegt. Über die an den Adreßleitun­ gen RAD1 und RAD2 anliegenden Zeilenadressen werden die ent­ sprechenden Zeilenleitungen WL durch den Zeilendecoder 11 be­ ziehungsweise 12 ausgewählt. Die Auswahlschaltungen 4 und 5 sind ihrerseits mit Adreßleitungen ADR verbunden, die bei­ spielsweise mit einem Adreßempfänger oder einem externen Adreßanschluß verbunden sind.

Die Adreßleitungen RAD1 und RAD2 sind entlang des jeweiligen Speicherzellenfeldes 1 und 2 über dessen gesamte Länge ge­ führt. Die Speicherzellenfelder sind jeweils in einzelne Rei­ hensegmente SG1 bis SG3 unterteilt, die jeweils durch Lese­ verstärker SA voneinander getrennt sind und die in Richtung der entsprechenden Adreßleitungen nebeneinander angeordnet sind. Die jeweiligen Zeilendecoder sind in jedem der Reihen­ segmente mit den entsprechenden Adreßleitungen verbunden. Ein derartiger Aufbau ist beispielhaft anhand des Speicherzellen­ feldes 2 dargestellt.

Der Speicher 10 weist außerdem Steuerleitungen RAV1 und RAV2 auf, die ein jeweiliges Gültigkeitssignal zur Anzeige einer Gültigkeit der entsprechenden Adreßsignale übertragen. Die jeweiligen Steuerleitungen sind wie die Adreßleitungen mit den jeweiligen Zeilendecodern verbunden.

Die Aktivierung einer Zeilenleitung WL beispielsweise des Speicherzellenfeldes 1 erfolgt durch Anlegen einer Zeilenlei­ tungsadresse auf den Adreßleitungen RAD1 und durch Freigabe der Adreßsignale durch ein Gültigkeitssignal, das auf der Steuerleitung RAV1 anliegt. Die Adreßleitungen RAD1 bezie­ hungsweise deren Adreßtreiber werden in jedem der Reihenseg­ mente belastet. Die Laufzeit beziehungsweise die Flanken­ steilheit der Adreßsignale ist insbesondere am Ende der Adreßleitungen RAD1 durch Widerstand und Kapazität der Lei­ tungen und durch Lastkapazitäten der angeschlossenen Transi­ storen in den Reihensegmenten limitiert. Damit der Zeilende­ coder 11 die Adreßinformation für den aktuellen Speicherzu­ griff zuverlässig decodieren kann, weist das Gültigkeits­ signal auf der Steuerleitung RAV1 eine definierte zeitliche Verzögerung zu den Adreßsignalen auf.

In Fig. 2 ist eine Ausführungsform einer Auswahlschaltung aus Fig. 1 in Form der Auswahlschaltung 40 gezeigt. Die Adreßleitungen ADR sind über jeweilige Treiber mit den Adreß­ leitungen RAD zur Übertragung einer Zeilenadresse verbunden. Die Übertragung der entsprechenden Adreßsignale wird über das Auswahlsignal BSEL gesteuert. Eine Timingschaltung 6 dient zur Ausgabe eines Ausgangssignals RAVLD in Form eines Gültig­ keitssignals, das in Bezug zu dem Auswahlsignal BSEL verzö­ gert ist.

In Fig. 3 ist eine Ausführungsform der Timingschaltung 6 aus Fig. 2 gezeigt. Diese weist eine Verzögerungsschaltung 8 auf, die mit Umsetzschaltungen 7 und 9 verbunden ist. Das Eingangssignal DELl der Verzögerungsschaltung 8 wird über die Umsetzschaltung 7 aus dem Auswahlsignal BSEL erzeugt. Aus dem Ausgangssignal DELO der Verzögerungsschaltung 8 wird über die Umsetzschaltung 9 das Gültigkeitssignal RAVLD generiert. Die Umsetzschaltung 9 ist mit einer entsprechenden Steuerleitung, beispielsweise RAV1 aus Fig. 1, verbunden, die ihrerseits mit einem Zeilendecoder zur Auswahl einer Zeilenleitung ver­ bunden ist.

In Fig. 4 ist eine Grundschaltung einer Verzögerungsschal­ tung 8 gezeigt. Diese weist eine Konstantstromquelle 81 auf, die eine Kapazität 82 auflädt. Der Ausgang der Verzögerungs­ schaltung 8 zur Ausgabe des Ausgangssignals DELO ist mit ei­ nem Anschluß der Kapazität 82 verbunden. Der Ladevorgang wird durch das Eingangssignal DELI der Verzögerungsschaltung 8 ge­ steuert.

In Fig. 5 ist eine beispielhafte Ausführungsform der Verzö­ gerungsschaltung 8 dargestellt, bei der die Konstantstrom­ quelle durch Stromspiegel gebildet ist. Der Transistor P2 des Stromspiegels SS1 arbeitet als Konstantstromquelle und lädt den als Kapazität geschalteten Transistor N0 auf, der dazu mit dem Ausgangspfad des Stromspiegels SS1 verbunden ist. Dieser ist durch die Transistoren P4, P2 und N1 gebildet. Das Eingangssignal DELI der Verzögerungsschaltung dient als Akti­ vierungssignal der Stromquelle beziehungsweise des Ausgangs­ pfads des Stromspiegels SS1. Durch den Transistor N1 wird die Kapazität entladen.

Die Schaltung gemäß Fig. 5 weist einen weiteren Stromspiegel SS2 auf, der mit dem Stromspiegel SS1 gekoppelt ist. Dabei ist ein Eingangspfad des Stromspiegels SS1, der durch die Transistoren P3, P5 und N4 gebildet ist, in den Ausgangspfad des weiteren Stromspiegels SS2 geschaltet, der durch die gleichen Transistoren gebildet ist. Der Eingangspfad des Stromspiegels SS2 wird durch die Transistoren P6, N6 und N5 gebildet. Der Transistor N3 ist wie der Transistor N0 als Ka­ pazität verschaltet. Die Stromspiegelschaltungen SS1 und SS2 sind jeweils mit der Versorgungsspannung V1 und dem Bezugspo­ tential GND verbunden. Der Stromspiegel SS2 dient insbesonde­ re als Referenzstromquelle, wodurch eine vergleichsweise ge­ ringe Abhängigkeit des Ausgangssignals DELO der Verzögerungs­ schaltung 8 von Schwankungen der Versorgungsspannung V1 er­ reicht ist.

Bezugszeichenliste

1

,

2

,

3

Speicherzellenfeld

4

Auswahlschaltung

5

Auswahlschaltung

6

Timingschaltung

7

Umsetzschaltung

8

Verzögerungsschaltung

9

Umsetzschaltung

10

Speicher

11

,

12

Zeilendecoder

40

Auswahlschaltung

81

Stromquelle

82

Kapazität
WL Zeilenleitungen
BL Spaltenleitungen
MC Speicherzellen
RAVLD Gültigkeitssignal
RAV1, RAV2 Steuerleitung
RAD Adreßleitungen
RAD1, RAD2 Adreßleitungen
BASEL Auswahlsignal
BSEL1, BSEL2 Auswahlsignal
ADR Adreßleitungen
SA Leseverstärker
SG1, SG2, SG3 Reihensegment
DELI Eingangssignal
DELO Ausgangssignal
SS1, SS2 Stromspiegel
V1 Versorgungsspannung
GND Bezugspotential
P2 bis P6 Transistor
N0 bis N6 Transistor

Claims (7)

1. Integrierter Speicher
mit einem Speicherzellenfeld (1, 2), das Zeilenleitungen (WL) zur Auswahl von Speicherzellen (MC) und Spaltenleitungen (BL) zum Auslesen oder Schreiben von Datensignalen der Spei­ cherzellen (MC) aufweist,
mit einem Zeilendekoder (11, 12) zur Aktivierung der Zei­ lenleitungen (WL),
mit Adreßleitungen (RAD1, RAD2), die mit dem Zeilendekoder (11, 12) verbunden sind, zur Übertragung von Adreßsignalen,
mit einer Steuerleitung (RAV1, RAV2) zur Anzeige einer Gül­ tigkeit der Adreßsignale, die mit dem Zeilendekoder (11, 12) verbunden ist,
mit einer Verzögerungsschaltung (8), die mit der Steuerlei­ tung verbindbar ist zur Ausgabe eines Ausgangssignals (RAVLD), das in Bezug zu einem Auswahlsignal (BSEL) zur Aus­ wahl einer der Speicherzellen zeitlich verzögert ist,
bei dem die Verzögerungsschaltung (8) eine Stromquelle (81) und eine Kapazität (82) aufweist, die durch die Stromquelle (81) aufladbar oder entladbar ist.

2. Integrierter Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsschaltung (8) einen Ausgang aufweist, der mit einem Anschluß der Kapazität (82) verbindbar ist.

3. Integrierter Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Stromquelle durch einen Stromspiegel (SS1) gebildet ist und die Kapazität (N0) mit einem Ausgangspfad (P2, P4, N1) des Stromspiegels koppelbar ist.

4. Integrierter Speicher nach Anspruch 3, dadurch gekennzeichnet, daß die Stromquelle einen weiteren Stromspiegel (SS2) aufweist, der mit dem Stromspiegel (SS1) gekoppelt ist.

5. Integrierter Speicher nach Anspruch 4, dadurch gekennzeichnet, daß ein Eingangspfad (P3, P5, N4) des Stromspiegels (SS1) in ei­ nen Ausgangspfad des weiteren Stromspiegels (SS2) geschaltet ist.

6. Integrierter Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Adreßleitungen (RAD1, RAD2) entlang des Speicherzellen­ feldes (1, 2) über eine gesamte Länge des Speicherzellenfel­ des geführt sind.

7. Integrierter Speicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß
das Speicherzellenfeld (2) in einzelne Reihensegmente (SG1 bis SG3) unterteilt ist, die jeweils durch Leseverstärker (SA) voneinander getrennt sind und die in Richtung der Adreß­ leitungen (RAD2) nebeneinander angeordnet sind,
der Zeilendekoder (12) in jedem der Reihensegmente mit den Adreßleitungen verbunden ist.