DE3685889T2

DE3685889T2 - Halbleiterspeicheranordnung.

Info

Publication number: DE3685889T2
Application number: DE8686102677T
Authority: DE
Inventors: Kenji Komatsu; Haruki C O Patent Divisio Toda
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp
Priority date: 1985-02-28
Filing date: 1986-02-28
Publication date: 1993-01-14
Anticipated expiration: 2006-03-01
Also published as: US5097450A; EP0193209B1; EP0193209A3; JPS61199297A; KR860006790A; DE3685889D1; EP0193209A2; KR910008100B1

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung, wie sie in der Präambel des Anspruches 1 angegeben ist.
Bei integrierten Halbleiterspeichereinrichtungen (IC-Speicher) muß die Signallaufzeitverzögerung der Wortleitung verringert werden, und die aus der Speicherzelle ausgelesene Spannung des Bitleitungssignals muß auf einem ausreichend hohen Pegel gehalten werden, um sowohl die Geschwindigkeit und den Grad an Integration zu erhöhen, als auch den Leistungsverbrauch der Einrichtung zu verringern. Um dies zu erreichen, ist der IC-Speicher in eine Vielzahl von Speicherzellenblöcken unterteilt, und die Speicherzellen werden über die einzelnen Blöcke angesteuert.
Fig. 1 stellt die IC-Speichereinrichtung gemäß dem Stande der Technik dar, die eine Vielzahl von Speicherblöcken 11 aufweist, von denen jeder aus einer Vielzahl von Speicherzellen besteht. Wie aus einem der Speicherblöcke in der Zeichnung ersehen werden kann, sind für jede Zelle Wortleitungen 12 und Bitleitungen 13 vorgesehen, um eine Speicherzelle anzusteuern. Obwohl nicht in der Zeichnung dargestellt, ist jede Speicherzelle in der Kreuzung jeder Wort- und Bitleitung 12, 13 angeordnet und an jede von diesen angeschlossen. Weiter weist dieser IC-Speicher Zeilendekodierer 14 auf, die für jeden Block 11 vorgesehen sind und in jedem Speicherblock 11 eine Wortleitung 12 auf der Basis eines Spaltenadreßsignals ansteuern; und weiter weist der Speicher Spaltendekodierer 15 auf, die ebenfalls für jedes Paar von beispielsweise in waagrechter Richtung zusammenhängenden Blöcken vorgesehen sind und in jedem Block 11 Bitleitungen 13 auf der Basis eines Spaltenadreßsignals ansteuern.
Im vorliegenden Falle ist für jeden Speicherblock 11 ein einzelner Zeilendekodierer 14 vorgesehen. Analog kann bei den Spaltendekodierern 15 für jedes Paar von Speicherblöcken 11, die beispielsweise senkrecht miteinander zusammenhängen, ein Dekodierer vorgesehen werden. Leseverstärker 16 verstärken die Daten, die aus mindestens einer vom Zeilendekodierer 14 und vom Spaltendekodierer 15 angesteuerten Speicherzelle ausgelesen oder in diese eingeschrieben werden. Wenn Leseverstärker 16 Daten auslesen, verstärken und halten sie mit anderen Worten die aus den entsprechenden Speicherzellen ausgelesenen Daten; und wenn sie Daten einschreiben, speichern sie diejenigen Daten, die in die entsprechenden Speicherzellen eingeschrieben werden sollen.
Ein Treibersignalgenerator 17 liefert ein Treibersignal φ1 an den Zeilendekodierer 14. Falls der Speicher ein dynamischer Speicher mit wahlfreiem Zugriff ist (DRAM), erzeugt der Treibersignalgenerator 17 das Signal φ1 als Antwort auf Änderungen im Zeilenadreß-Strobesignal , das gleichzeitig mit dem Zeilenadreßsignal geliefert wird.
Fig. 2 zeigt ein detailliertes Schaltbild eines Zeilendekodierers 14 für den IC-Speicher des Standes der Technik. In der nachfolgenden Beschreibung sind alle MOS-Transistoren Anreicherungstransistoren mit n-Kanal.
Der Transistor 22 ist zwischen der Klemme der Leistungsversorungsquelle Vcc und der Dekodierersignalausgangsleitung 21 angeordnet, und das Vorladesignal φ2 wird an das Gate dieses Transistors geliefert. Zwischen der Ausgangsleitung 21 und den Klemmen der Bezugspotentialquelle Vss sind eine Vielzahl von Transistoren 23 in Parallelschaltung angeordnet. Diese Transistoren 23 dienen zum Dekodieren der Zeilenadreßsignale, und ein Bitsignal, das eine spezielle Kombination von Zeilenadreßsignalen ausdrückt, wird an das Gate jedes Transistors geliefert.
Das Gate des Transistors 24 ist an die Dekodiersignalausgangsleitung 21 angeschlossen. Das vom Treibersignalgenerator 17 erzeugte Signal φ1 wird an ein Ende des Strompfades des Transistors 24 geliefert, während das andere Ende an die entsprechende Wortleitung 12 angeschlossen ist. Das heißt, daß bei dieser Art von Zeilenadreßdekodierer 14 zunächst ein Vorladesignal φ2 an das Gate des Transistors 22 geliefert wird, um die Dekodierersignalausgangsleitung 21 auf Pegel "1" zu laden. Wenn das Zeilenadreßsignal erzeugt ist, erzeugt als nächstes der Treibersignalgenerator 17 auf der Basis des Zeilenadreß-Strobesignals das Signal φ1 und schaltet ebenfalls alle Transistoren 23 durch nur einen Zeilenadreßdekodierer 14 ab. Dann wird die Dekodierersignalausgangsleitung 21 auf Pegel "1" gehalten und der Transistor eingeschaltet.
Dementsprechend wird die zugehörige Wortleitung 12 durch das vom Transistor 24 gelieferte Treibersignal φ1 auf Pegel "1" geladen. Danach wird auf alle mit dieser Wortleitung 12 verbundenen Speicherzellen zugegriffen und der Spaltendekodierer 15 steuert auf der Basis der anschließend gelieferten Spaltensignale eine spezifische Bitleitung 13 an, um dadurch mindestens eine Speicherzelle in einem Speicherblock 11 auszuwählen. Dann erfolgt bei dieser Speicherzelle das Auslesen oder Einschreiben von Daten.
Zur selben Zeit wird im anderen Zeilenadreßdekodierer 14 mindestens einer der Transistoren 23 eingeschaltet und die Dekodiersignalausgangsleitung 21 auf Pegel "0" geladen. Dementsprechend wird der Transistor 24 abgeschaltet und das Treibersignal φ1 wird nicht an die entsprechende Wortleitung 12 geliefert.
Bei diesem Speicher des Standes der Technik wird das Treibersignal φ1, das zum Ansteuern der Wortleitungen 12 benutzt wird, parallel an alle Zeilendekodierer 14 geliefert, von denen jeder bestimmt, ob die Wortleitungen 12 auf der Basis der einzelnen Zeilenadreßsignale auf Pegel "1" geladen werden oder nicht. Bei dieser Speicherart gibt es kein Problem, falls nur wenige Speicherzellen und wenige Zeilendekodierer 14 vorhanden sind, an die das Signal φ1 geliefert werden muß.
Im Zuge der kürzlichen drastischen Steigerungen der Speicherintegration in Verbindung mit einer Zunahme der Anzahl der Speicherzellen hat sich jedoch die Anzahl der Zeilendekodierer 14 erhöht, was zu einer Zunahme der Anzahl der Drähte zwischen den Zeilendekodierern 14 und dem Treibersignalgenerator 17 sowie der Länge dieser Drähte geführt hat. Die mit diesen Drähten verbundene Streukapazität beträgt ein Vielfaches der parasitären Kapazität, die mit einer letzten Endes durch das Treibersignal φl angesteuerten einzelnen Wortleitung 12 verbunden sind. Weiter führt das Ansteigen des Widerstandes des Drahtes zu einer großen Dämpfung des Treibersignals φ1, ehe dieses die Wortleitung 12 auf den Pegel "1" auflädt. Dementsprechend dauerte es bisher recht lange, bis die angesteuerte Wortleitung 12 auf einen ausreichend hohen Pegel anstieg, der als Pegel "1" bezeichnet werden konnte, aber die Betriebsgeschwindigkeit verlangsamte.
Um die Betriebsgeschwindigkeit zu verbessern, muß die Strombelastbarkeit des Signals φ1 erhöht werden; und um dieses zu tun, muß der Elementenbereich der Transistoren einschließlich des Treibersignalgenerators 17 vergrößert werden. Dies wiederum führt zu einer Vergrößerung der Chipfläche, wenn die Beschaltung integriert wird.
Durch das Dokument EP-A-0 055 582 ist eine Speicherschaltung bekanntgeworden, die ein von einer Treibersignalwähleinrichtung (4) geliefertes Treibersignal (BK0, BKa) an Wortleitungswählmittel (BKo, BK1,...) entsprechend einem Block einer Vielzahl von Speicherblöcken liefert, der durch einen Abschnitt des Adressierungssignals (An-2, An-1) definiert ist, so daß nur diejenigen Zeilendekodierer ein Treibersignal empfangen, die dem definierten Speicherblock entsprechen. Die Treibersignalwähleinrichtung gemäß diesem Dokument weist jedoch eine recht große Anzahl von Komponenten auf, die entsprechend eine beträchtliche Signalverzögerung hervorrufen.
Das Ziel der Erfindung besteht in der Schaffung einer Halbleiterspeichereinrichtung, bei der die gewählte Wortleitung in kurzer Zeit angesteuert und die Chipfläche für die Integration reduziert werden kann.
Um dieses Ziel zu erreichen, ist die Treibersignalwähleinrichtung in der im kennzeichnenden Teil des Anspruches 1 angegebenen Weise ausgelegt.
Bei der vorliegenden Erfindung wird das von der Treibersignalerzeugungsschaltung gelieferte Treibersignal nicht gleichzeitig an alle Wortleitungswählschaltungen angelegt, sondern nur an diejenige Wortleitungswählschaltung, die beispielsweise durch das 1-Bit-Signal der Wortleitungswähladressiersignale gewählt wurde. Mit anderen Worten werden die von der Treibersignalwählschaltung gelieferten Treibersignale über die Spaltensignalleitungen an die entsprechende Wortleitungswählschaltung übermittelt. Es ist daher möglich, die Gesamtlänge der Signalleitungen zwischen der Treibersignalwählschaltung und jeder Wortleitungswählschaltung zu verkürzen, Streukapazitäten, die mit den Signalleitungen verbunden sind, zu unterdrücken und dementsprechend die Signalverzögerungszeit entlang der Signalleitungen zu verringern.
Zum besseren Verständnis der Erfindung sollen die Zeichnungen herangezogen werden, deren wesentlicher Gegenstand nachfolgend angegeben ist.
Fig. 1 zeigt ein schematisches Diagramm zur Darstellung der Speichereinrichtung des Standes der Technik;
Fig. 2 zeigt ein Schaltbild des im Speicherblock der in Fig. 1 dargestellten Einrichtung verwendeten Zeilendekodierers;
Fig. 3 stellt ein schematisches Diagramm der Speichereinrichtung gemäß der ersten Ausführungsform der Erfindung dar;
Fig. 4 stellt ein Schaltbild des Speicherblockes und des Leseverstärkerblockes der in Fig. 3 wiedergegebenen Einrichtung dar;
Fig. 5 stellt ein Schaltbild des in der Speichereinrichtung der Fig. 3 verwendeten Zeilendekodierers dar;
Fig. 6 stellt ein Schaltbild des in der Einrichtung der Fig. 3 verwendeten Spaltendekodierers dar;
Fig. 7 stellt ein Signalwellenformdiagramm zur Veranschaulichung der Betriebsweise der Schaltung nach Fig. 4 dar;
Fig. 8 stellt eine Schaltung der in der Einrichtung der Fig. 3 verwendeten Treibersignalerzeugungsschaltung dar;
Fig. 9 stellt ein Signalwellenformdiagramm zur Veranschaulichung der Betriebsweise der Treibersignalerzeugungsschaltung der Fig. 8 dar; und
Fig. 10 stellt eine Schaltung der in der Einrichtung der Fig. 3 verwendeten Treibersignalwählschaltung dar.
Fig. 3 zeigt den Aufbau der Halbleiterspeichereinrichtung der Erfindung in Anwendung auf ein dynamisches RAM. Bei dieser Ausführungsform sind die Speicherzellen in Speicherblocks unterteilt, wie bei der Einrichtung des Standes der Technik. Bei der Speichereinrichtung der Fig. 3 ist eine Vielzahl von Speicherblocks 31a und 31b auf dem gleichen Chip angebracht, und diese Blöcke werden beispielsweise auf der Basis des MSB-Signals (Signal des höchstwertigen Bits) des Zeilenadreßsignals angesteuert. Eine Speicherzelle in einem der Speicherblöcke (31a) wird gewählt, wenn das MSB-Signal An des Zeilenadreßsignals den Pegel o aufweist, während eine Speicherzelle im anderen Speicherblock (31B) gewählt wird, wenn das MSB-Signal An des Zeilenadreßsignals den Pegel 1 aufweist.
Wie Fig. 4 zeigt, sind in den Speicherblöcken 31A, 31B eine Vielzahl von Wortleitungen WL1, WL2 und Bitleitungen BL1, BL2 zum Anwählen von Speicherzellen MC vorgesehen. An jeder Kreuzung von Wortleitungen WL1, WL2 mit Bitleitungen BL1, BL2 ist eine Speicherzelle MC angeordnet. Jede Speicherzelle MC umfaßt einen Kondensator CS und einen MOS-Transistor QC, an dessen Gate die Wortleitung WL1 oder WL2 angeschlossen ist. Jeder Speicherblock umfaßt weiter einen MOS-Transistor QD, an dessen Gate die Leerwortleitung DWL1 oder DWL2 sowie ein Kondensator DMC angeschlossen ist.
Fig. 4 veranschaulicht den Leseverstärkerblock 36, der die Daten im Speicherblock 31A oder 31B und in den Bitleitungen BL1 und BL2 dieser Speicherblöcke verstärkt. Der Leerzellenabschnitt dieser Speicherblöcke dient zur Aufrechterhaltung des zur Zeit des Auslesens von Daten aus den Speicherzellen verwendeten Bezugspotentialpegels. Die Leerzellen DMC in diesen Leerzellenabschnitten bestehen aus einem MOS-Transistor QD und einem Kondensator CD, der die halbe Kapazität des Kondensators CS besitzt.
Während der Vorladezeit wird das Steuersignal φDWR auf hohen Pegel gesetzt, wie Fig. 7 zeigt, und der Vss-Pegel wird in die Leerzelle eingeschrieben. Das Steuersignal φDW oder zum Ansteuern der Speicherzellen DMC steigt an, wenn das Steuersignal φWi oder zum Ansteuern der Speicherzellen MC angestiegen ist.
Der E/A-Gateabschnitt wird durch das vom Spaltendekodierer 35 gelieferte Steuersignal CSL1 oder CSL2 angesteuert, und Daten in den Bitleitungen BL1 und BL2 werden selektiv an die Eingangsleitungen , I01, und I02 übertragen.
Der Zeilendekodierer 34A, der in jedem Speicherblock 31A vorgesehen ist, steuert die Wortleitungen WL1 oder WL2 in jedem Speicherblock 31A auf der Basis aller verbleibenden Zeilenadreßsignale A1 bis An-1 an, mit Ausnahme des MSB-Signals An. In entsprechender Weise steuert der Zeilendekodierer 34B, der in jedem Speicherblock 31B vorgesehen ist, die Wortleitungen WL1 oder WL2 in jedem Speicherblock 31B auf der Basis aller verbleibenden Zeilenadreßsignale A1 bis An-1 an, mit Ausnahme des MSB-Signals An.
Der Spaltendekodierer 35, der für jedes Paar von Speicherblöcken, die in waagrechter Richtung zusammenhängen, vorgesehen ist, steuert die Bitleitungen BL1 und BL2 der Speicherblöcke 31A und 31B als Antwort auf ein Spaltenadreßsignal an. Im vorliegenden Falle sind Zeilendekodierer 34A und 34B vorgesehen, und zwar einer für jeden der Speicherblöcke 31A und 31B. Sie können jedoch auch in der Form eines einzelnen Dekodierers pro Speicherblockpaar, die in senkrechter Richtung miteinander zusammenhängen, vorgesehen werden, beispielsweise in der gleichen Weise wie beim Spaltendekodierer 35.
Wie Fig. 5 zeigt, besitzen die Zeilendekodierer 34A und 34B im wesentlichen dieselbe Struktur wie der in Fig. 2 dargestellte Zeilendekodierer, ausgenommen das Fehlen von Transistoren an den Gates, an die das MSB-Signal An oder angelegt wird. Der Knoten N1 wird durch das Steuersignal φ2 vorgeladen, wenn es auf hohen Pegel vorgeladen wird. Wenn ein vorgeschriebenes Zeilenadreßsignal (mit Ausnahme des MSB-Signals) angelegt wird, werden alle MOS-Transistoren, die dieses Adressierungssignal empfangen, ausgeschaltet, und der Knoten N1 wird auf dem vorgeladenen Potential gehalten. Wenn bei diesem Zustand das Steuersignal φ3 oder φ4, das an einen Anschluß des MOS-Transistors geliefert wird, ansteigt, wird das Potential des Knotens N1 als Folge der Anwesenheit des Sperrtransistors Q3 erhöht, so daß das Steuersignal φ3 oder φ4 an die mit dem anderen Anschluß des Transistors Q2 verbundenen Wortleitung ohne Potentialabfall übertragen wird.
Beim Spaltendekodierer 15, der in Fig. 6 dargestellt ist, werden die Knoten N2 und N3 durch das Steuersignal φ2 vorgeladen, wenn sie auf hohen Pegel vorgeladen werden. Wenn ein vorgeschriebenes Spaltenadreßsignal angelegt wird (mit Ausnahme eines Teils des Adreßsignals), werden alle MOS-Transistoren, die dieses Adressierungssignal empfangen, abgeschaltet, und die Knoten N2 und N3 werden auf dem vorgeladenen Potential gehalten. Wenn in diesem Zustand eines der Steuersignale φ15A und φ15B entsprechend einem Teil des Adressierungssignals, das an eine Klemme des MOS-Transistors geliefert wird, ansteigt, wird das Potential der Knoten N2 und N3 auf einen Pegel gebracht, der größer als Vcc ist, so daß die Steuersignal φ15A und φ15B an die Steuerleitungen CSL1 oder CSL2 ohne Potentialabfall übertragen werden.
Der Leseverstärker 36 verstärkt die aus mindestens einer Speicherzelle, die vom Zeilendekodierer 34A oder vom Zeilendekodierer 34B und dem Spaltendekodierer 35 gewählt wurde, ausgelesenen oder in diese Zelle eingeschriebenen Daten. Mit anderen Worten verstärkt und speichert der Leseverstärkerblock 36 Daten, die aus der entsprechenden Speicherzelle ausgelesen wurden, und hält die Daten, die in eine entsprechende Speicherzelle eingeschrieben werden sollen.
Wie Fig. 4 zeigt, umfaßt dieser Leseverstärkerblock einen Leseverstärkerteil, einen Ausgleichs-/Auffrischungsteil und, wie aus Fig. 7 hervorgeht, liest er nach dem Anstieg des Steuersignals φS2, das auf den Anstieg des Steuersignals φS1 folgt, die Daten in den Bitleitungen BL1 und BL2 aus und verstärkt sie. Das Steuersignal φ7 steuert den Sperrtransistor QB. Vor der Leseoperation befindet sich nämlich das Steuersignal φT auf einem höheren Potentialpegel als die Quellenspannung Vcc, so daß der Sperrtransistor QB veranlaßt wird, im Triodenbereich zu arbeiten, mit der Wirkung, daß die mit den Bitleitungen zusammenhängende Streukapazität den Betrieb des Leseverstärkers nicht nachteiligt beeinflußt.
Am Ende der Leseoperation setzt der Ausgleichs-/Wiederauffrischungsteil des Leseverstärkerblocks das Potential der Bitleitung auf den hohen Pegel "1", und wenn die Bitleitung vorgeladen ist, gleicht er das Potential eines Paares der Bitleitungen aus, um sie ebenfalls vorzuladen. Bei der Leseoperation befindet sich das Potential der Bitleitung, das auf den hohen Pegel gebracht worden ist, auf einem niedrigeren Pegel als das Potential zur Zeit des ursprünglichen Vorladens. Um das Wiederbeschreiben einer Speicherzelle zuverlässig zu machen, wird die Restladung in einem der paarweise angeordneten Kondensatoren CX über die paarigen MOS-Transistoren QX durch den Anstieg des Steuersignal φR an die Bitleitung BL1 oder BL2 übertragen, wie Fig. 7 zeigt, um deren Potentialpegelabnahme zu kompensieren. In diesem Falle steigt das Steuersignal φB auf einen höheren Wert als die Quellenspannung Vcc an, so daß die paarweise angeordneten MOS-Transistoren QX eingeschaltet werden.
Weiter wird im vorgeladenen Zustand das Steuersignal φB auf den Quellenspannungspegel Vcc gebracht und der Kondensator CX geladen, während bei der Leseoperation das Steuersignal auf den gleichen Pegel wie das Vorladepotential der Bitleitungen BL1 und BL2 gesetzt wird. Der MOS-Transistor QX wird ausgeschaltet, und die mit der Bitleitung verbundene Streukapazität wird am Ansteigen um einen Betrag von CX gehindert.
Der Treibersignalgenerator 37, der zur Zeit des Auslesens oder des Einschreibens von Daten das Signal φ1 erzeugt, ist ein herkömmlicher Signalgenerator, der dieses Signal als Antwort auf Änderungen im Zeilenadreß-/Strobesignal RAS erzeugt, das gleichzeitig mit den Zeilenadreßsignalen Al bis An geliefert wird.
Wie Fig. 8 zeigt, umfaßt der Treibersignalgenerator 37 eine Verzögerungsschaltung 37-1 zum Verzögern des Steuersignals φRAS, Bootstrapschaltungen 37-2 und 37-3 zur schrittweisen Erhöhung des von der Verzögerungsschaltung 37-1 gelieferten Ausgangssignals, sowie eine Pull-up-Schaltung 37-4 zum Aktivieren des Ausgangssignals dieser Bootstrapschaltungen 37-3, 37-4 und zum Ausgeben des Steuersignals φ1.
Wie Fig. 9 zeigt, erzeugt der Treibersignalgenerator 37 ein Signal φD zum Steigern des Leerwortleitungs-Steuersignals φDW oder durch ein Signal , das als Folge des Abfallens des Zeilenadreß-/Strobesignals ORAS ansteigt und das Signal φ1 zum Erhöhen des Signals φWi oder für die Wortleitung erzeugt. Das Signal φD wird entsprechend der Zeilenadresse dekodiert und steigert das Signal φDW oder . Das Signal φ1 wird auf einen Wert gesetzt, der schließlich höher als Vcc ist und einen ausreichend hohen Pegel besitzt, der das Wiedereinschreiben von Daten in die Speicherzellen CS ermöglicht. Der Kondensator C11 wird durch den MOS-Transistor Q11 auf den Vcc-Pegel vorgeladen, wobei das Gate des Transistors durch den Transistor Q10 geladen wird, an diesem Gate über den Kondensator C10 das Signal φ2 empfängt, das beim Vorladen ansteigt und im Triodenmodus eingeschaltet wird. Wenn das Signal φRAS ansteigt, steigt das Signal φ1 auf Vcc an, und das Signal φD steigt ebenfalls an. Dieses Ansteigen ist das gleiche wie beim bekannten Signalgenerator. In diesem Zeitpunkt liegt der Pegel des Knoten N11 höher als die Spannung Vcc, so daß der MOS-Transistor Q12 im Triodenmodus eingeschaltet wird und der Knoten N12 auf den Pegel des Signals φ1 oder Vcc geladen wird.
Natürlich wird auch der Kondensator C13 geladen. Weiter wird der MOS-Transistor Q13 im Triodenmodus eingeschaltet, und das Gatepotential des MOS-Transistors Q11 nimmt den Wert Vcc an und wird auch dann abgeschaltet, wenn der Knoten N13 hochpegelig wird. Nach einer kurzen Zeitdauer steigt das Signal φE auf einen höheren Pegel als Vcc an, während der Knoten N1 auf Vcc abfällt, so daß der MOS-Transistor Q12 auch dann ausgeschaltet bleibt, wenn der Knoten N12 auf hohen Pegel ansteigt. Weiter bleibt der MOS-Transistor Q14 ausgeschaltet, selbst wenn das Signal φ1 hochpegelig wird. In diesem Zustand steigt das Signal φC an und der MOS-Transistor Q12 wird durch die Verbindung mit dem Kondensator C13 genügend eingeschaltet. Die Ladung im Kondensator C11 wird über den MOS-Transistor Q15 übertragen, um das Signal φ11 auf hohen Pegel zu bringen.
Das vom Treibersignalgenerator 37 gelieferte Signal φ1 wird an die Treibersignalwählschaltung 38 geliefert, an die auch das MSB-Zeilenadreßsignal An geliefert wird. Die Treibersignalwählschaltung 38 trifft die Wahl und gibt das Treibersignal φ1 auf der Basis eines Signals An entweder als Signal φ3 oder als Signal φ4 aus. In diesem Falle wird das Wahlsignal φ3 parallel an jeden Zeilendekodierer 34A geliefert, während das andere Wählsignal φ4 parallel an jeden Zeilendekodierer 34B geliefert wird.
Fig. 10 stellt ein detailliertes Schaltbild der Treibersignalwählschaltung 38 dar.
Die Schaltung weist folgende Komponenten auf: einen MOS-Transistor Q20, an dessen Gate das invertierte Zeilenadreßsignal An über den MOS-Transistor Q21 angelegt wird, wobei an das eine Ende von dessen Strompfad das Signal φ1 geliefert wird, und der am anderen Ende des Strompfades das Wählsignal φ3 ausgibt; einen MOS-Transistor Q22, an dessen Gate ein Zeilenadressierungssignal An über den MOS-Transistor Q23 geliefert wird, wobei an das eine Ende des Strompfades desselben das Signal φ1 angelegt wird, und der am anderen Ende des Strompfades das Ausgangswählsignal φ4 ausgibt; MOS-Transistoren Q24 und Q25, die zwischen der Ausgangsleitung zur Übertragung des Signals φ3 und dem Anschluß Vss geschaltet sind, und an deren Gates die Signale φ2 und An geliefert werden; und MOS-Transistoren Q26 und Q27, die zwischen der Ausgangsleitung zur Übertragung des Signals φ4 und den Anschluß Vss geschaltet sind, und an deren Gates die Signale φ2 und geliefert werden.
Bei einer wie beschrieben aufgebauten Speichereinrichtung werden, wenn das MSB-Zeilenadreßsignal An auf 0-Pegel gesetzt wird und Daten aus den Speicherzellen einer Gruppe des Speicherblocks 31A ausgelesen oder in diese eingeschrieben werden, die MOS-Transistoren Q20 und Q26 der Treibersignalwählschaltung 38 durch ein Signal An eingeschaltet, während die MOS-Transistoren Q22 und Q24 abgeschaltet werden. Dementsprechend wird das vom Treibersignalgenerator 37 als Antwort auf das Signal ausgegebene Signal φ1 von der Treibersignalwählschaltung 38 als Signal φ3 ausgegeben. In diesem Falle wird wegen der Anwesenheit des Sperrtransistore Q21 das Gate des MOS-Transistors Q20 auf ein höheres Potential als das der Quelle Vcc gebracht, so daß das Signal φ3 auf annähernd den gleichen Pegel gesetzt wird wie das Signal φ1.
Die Ausgangsklemme φ4 wird durch Einschalten des Transistors Q26 der Treibersignalwählschaltung 38 auf 0-Pegel entladen. Dann wird das Signal φ3 nur an den Zeilendekodierer 34A und nicht an den Zeilendekodierer 34B geliefert, so daß die Anzahl und die Gesamtlänge der Drähte zur Übertragung des Signals φ1 an den Zeilendekodierer 34A entsprechend auf die Hälfte reduziert werden, mit der Folge, daß die mit den Drähten zusammenhängende Streukapazität sowie der Widerstand der Drähte im Vergleich zum Stande der Technik verringert werden.
Wenn andererseits das MSB-Zeilenadreßsignal An auf "1" gesetzt wird und Daten aus der Speicherzelle in die andere Gruppe des Speicherblocks 31B ausgelesen oder in diese eingelesen werden, werden die MOS-Transistoren Q22 und Q24 der Treibersignalwählschaltung 38 aufgrund des Signals An eingeschaltet, während die MOS-Transistoren Q20 und Q26 abgeschaltet werden. Entsprechend wird das vom Treibersignalgenerator 37 ausgegebene Signal φ1 von der Treibersignalwählschaltung 38 als Signal φ4 ausgegeben. Dann wird das Signal φ4 nur an den Zeilendekodierer 34B und nicht an den Zeilendekodierer 34A geliefert, und die Anzahl sowie die Gesamtlänge der Drähte zur Übertragung des Signals φ1 an den Zeilendekodierer 34B wird um die Hälfte reduziert, so daß die mit den Drähten zusammenhängende Streukapazität sowie der Widerstand der Drähte im Vergleich zum Stande der Technik verringert werden.
Bei der obigen Ausführungsform wird das Treibersignal φ1, das zum Wählen und Steuern der Wortleitung WL benutzt wird, nicht wie beim Stande der Technik parallel an alle Zeilendekodierer 34A und 34B geliefert, sondern vielmehr selektiv nur an den Zeilendekodierer 34A oder 34B, der zu den Speicherblöcken 31A oder 31B gehört, in denen eine Speicherzelle angewählt worden ist. Die Folge ist, daß selbst wenn die Gesamtzahl der Zeilendekodierer 34A und 34B groß ist, die tatsächliche Anzahl der Dekodierer, an die das Signal φ1 geliefert wird, nur halb so groß wie im Falle des Standes der Technik ist, und daß dementsprechend die Streukapazität der Drähte und ihrer Widerstände im Vergleich zum Stande der Technik verringert werden. Weiter wird die Zeitdauer, die benötigt wird, bis eine gewählte Wortleitung WL den Pegel 1 erreicht, erheblich verkürzt, was eine höhere Betriebsgeschwindigkeit der Einrichtung zur Folge hat.
Da es möglich ist, die Betriebsgeschwindigkeit ohne größere Steigerung der Strombelastbarkeit des Signals φ1 zu erhöhen, ist es nicht erforderlich, die Elementenfläche der Transistoren zu vergrößern, die den Treibersignalgenerator 37 bilden, was eine Reduktion der Chipfläche für die Schaltungsintegration ermöglicht.
Da das von der Treibersignalwählschaltung 38 gelieferte Wählsignal φ1 auf dem MSB-Zeilenadreßsignal An beruht, ist es weiter gemäß dieser Ausführungsform der Erfindung nicht nötig, die Entschlüsselungsoperation auf der Basis eines MSB-Signals An für jeden Zeilendekodierer 34 durchzuführen, so daß infolgedessen jeweils ein Transistor für jeden Zeilendekodierer 34A und 34B nicht benötigt wird, was zu einer Vereinfachung der Struktur dieser Dekodierer führt.
Die vorliegende Erfindung ist nicht auf die obige Ausführungsform beschränkt. Im Rahmen der Erfindung sind verschiedene Abänderungen möglich. Beispielsweise wurden bei der obigen Ausführungsform die Speicherblöcke aufgrund des MSB-Zeilenadressierungssignal An in zwei Gruppen (Speicherblöcke 31A und 31B) unterteilt. Es ist jedoch ebenso möglich, die Speicherblöcke auf der Basis anderer Bitsignale als der des MSB-Zeilenadressierungssignals in zwei Gruppen zu unterteilen. Weiter wählt bei der obigen Ausführungsform die Treibersignalwählschaltung 38 das Signal φ1 auf der Basis des 1-Bit-Zeilenadreßsignals an. Es ist aber auch möglich, die Anzahl der Wählakte durch Erhöhen der Anzahl der Bits des Zeilenadreßsignals und Unterteilen der Speicherblöcke in mehr als zwei Gruppen zu steigern, wodurch die Anzahl der Zeilendekodierer, an die das Signal φ1 angelegt werden muß, verringert werden kann.
Die Erfindung schafft eine Halbleiterspeichereinrichtung, bei der die gewählte Wortleitung nach kurzer Zeit betrieben werden kann, wodurch die Operationsgeschwindigkeit erhöht wird, und bei der die Chipfläche für die IC-Integration verringert werden kann.

Claims

1. Halbleiterspeichereinrichtung, umfassend:

- Treibersignalerzeugungseinrichtungen (37) zum Erzeugen eines Eingangstreibersignals (φ1), das einen höheren Pegel als die Pegel von zwei in einer Speicherzelle gespeicherten Potentialen besitzt;

- eine Vielzahl von Speicherblöcken (11), von denen jeder eine Vielzahl von Wortleitungen (12) aufweist;

- eine Vielzahl von Speicherblockgruppen (31A, 31B), von denen jede eine Vielzahl der genannten Speicherzellen aufweist;

- Treibersignalwähleinrichtungen (38), die zum Empfangen eines Wortleitungs-Wähladressiersignals (An) von den Treibersignalerzeugungseinrichtungen (37) an eine gewählte Speicherblockgruppe als Antwort auf das Wortleitungs-Wähladressiersignal (An) angekoppelt sind;

- Wortleitungswähleinrichtungen (34), die mit jedem der Speicherblöcke (11) zum Empfangen des Eingangstreibersignals (φ1) und zum Vorspannen einer aus der Vielzahl der Wortleitungen (22) der gewählten Speichergruppe gewählten Leitung mit dem Eingangstreibersignal (φ3; φ4) in Zuordnungsverbindung stehen;

dadurch gekennzeichnet, daß die Treibersignalwählmittel (38) mindestens vier MOS-Transistoren (Q20, Q22, Q24, Q26) umfassen, wobei das eine Ende eines Strompfades eines ersten (Q20) der vier MOS-Transistoren an die Treibersignalerzeugungseinrichtungen (37) angeschlossen ist, ein weiteres Ende des Strompfades des ersten (Q20) der vier MOS-Transistoren an eine (31A) der Vielzahl der Speichergruppen angeschlossen ist, ein Ende eines Strompfades eines zweiten (Q22) der vier MOS-Transistoren an die Treibersignalerzeugungseinrichtungen (37) angeschlossen ist, ein weiteres Ende des Strompfades des zweiten (Q22) der vier MOS-Transistoren an die andere (31B) der Vielzahl der Speicherblockgruppen angschlossen ist, ein dritter (Q24) der vier MOS-Transistoren zwischen einen Quellenpotentialanschluß (Vss) und das andere Ende des Strompfades des ersten (Q20) der vier MOS-Transistoren geschaltet ist, ein vierter (Q26) der vier MOS-Transistoren zwischen einen Quellenpotentialanschluß (Vss) und das andere Ende des Strompfades des zweiten (Q22) der vier MOS-Transistoren geschaltet ist, wobei die Gates des zweiten (Q22) und dritten (Q24) MOS-Transistors die jeweiligen Signale (An) empfangen, die durch mindestens ein vorgeschriebenes Bit (An) des Wortleitungs-Wähladressiersignals bestimmt sind, und die Gates des ersten (Q20) und vierten (Q26) MOS-Transistors die jeweiligen Signale (An) empfangen, die durch die Inversion des genannten, mindestens einen vorgeschriebenen Bits (An) des Wortleitungs-Wähladressiersignals bestimmt sind.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Treibersignalwähleinrichtungen (38) weiter einen MOS-Transistor (Q23) aufweisen, an dessen eines Ende seines Strompfades das Bitsignal (An) geliefert wird, während das andere Ende seines Strompfades das Bitsignal (An) an das Gate des zweiten MOS-Transistors (Q22) liefert, und wobei an das Gate des Transistors (Q23) eine vorgeschriebene Spannung (Vcc) geliefert wird, und daß die Einrichtungen (38) einen MOS-Transistor (Q21) aufweisen, an dessen eines Ende seines Strompfades das invertierte Signal ( ) des Bitsignals geliefert wird, während das andere Ende seines Strompfades das invertierte Bitsignal an das Gate des ersten MOS-Transistors (Q20) liefert, und wobei an das Gate desselben eine vorgeschriebene Spannung (Vcc) angelegt wird.