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Die vorliegende Erfindung betrifft eine dynamische
Speichervorrichtung mit wahlfreiem Zugriff und insbesondere ein
Stromversorgungssystem, das in die Speichervorrichtung mit
direktem Zugriff eingebaut ist.
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Die Miniaturisierung hat die Integrationsdichte einer
Halbleiterspeichereinrichtung erhöht und eine dynamische
Speichervorrichtung mit wahlfreiem Zugriff ist wegen der
einfachen Struktur der Speicherzelle für die ultragroße
Skalenintegration geeignet. Die Speichervorrichtung mit
wahlfreiem Zugriff ist angesichts der Kosten pro Bit billig und
es besteht eine große Nachfrage nach der billigen
Speichervorrichtung mit wahlfreiem Zugriff. Darüber hinaus erwarten
Systemzusammensetzer die Entwicklung einer
Hochgeschwindigkeitsspeichervorrichtung mit wahlfreiem Zugriff und
Leseverstärkerschaltungen beschleunigen die dynamische
Speichervorrichtung mit wahlfreiem Zugriff. Verschiedene
Annäherungen wurden vorgeschlagen, um die
Leseverstärkerschaltungen zu verbessern.
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Fig. 1 zeigt ein typisches Beispiel der dynamischen
Speichervorrichtung mit wahlfreiem Zugriff. Eine Vielzahl von
Leseverstärkerschaltungen SA1, SA2 und SAn sind in der
Speichervorrichtung mit wahlfreiem Zugriff eingebaut und
über Bitleitungspaare BLP1, BLP2 und BLPn jeweils an die
Speicherzellen M1, M2 und Mn anschließbar. Eine
Übertragungstoreinheit 1 ist zwischen den
Leseverstärkerschaltungen SA1 bis SAn und den Speicherzellen M1 bis Mn eingesetzt
und isoliert die Leseverstärkerschaltungen SA1 bis SAn von
parasitären Kapazitäten, die jeweils an die
Bitleitungspaare BLP1 bis BLPn bei Anwesenheit eines ersten
Steuersignals CTL1 mit niedrigem Spannungspegel gekoppelt sind.
Während jedoch das erste Steuersignal CTL1 auf einem hohen
Spannungspegel bleibt, werden alle Feldeffekttransistoren
vom Typ Komponente-n-Kanal Qn11, Qn12, Qn21, Qn2, Qnn1 und
Qnn2 der Übertragungstoreinheit 1 eingeschaltet, um die
Leseverstärkerschaltung SA1 bis SAn und die Speicherzellen M1
bis Mn miteinander zu verbinden. Somit sind die
Bitleitungspaare BLP1 bis BLPn in zwei Gruppen der
Bitleitungsabschnitte unterteilt, und zwar bezogen auf die
Übertragungstoreinheit 1, und die Bitleitungsabschnitte, die an die
Speicherzellen M1 bis Mn gekoppelt sind, werden als "erste
Bitleitungsabschnitte BLS11 bis BLS1n" bezeichnet. Die
anderen Bitleitungsabschnitte werden als "zweite
Bitleitungsabschnitte BLS21 bis BLS2n" bezeichnet.
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Jede der Leseverstärkerschaltungen SA1 bis SAn umfaßt erste
und zweite Reihenkombinationen aus
p-Kanal-Feldeffekttransistoren Qp31 und Qp32 und n-Kanal-Feldeffekttransistoren
Qn33 und Qn34, die zwischen ersten und zweiten
Spannungsleitungen 2 und 3 parallel gekoppelt sind und die
gemeinsamen Drainknoten N1 und N2 sind an die Gateelektroden in den
ersten bzw. zweiten Reihenkombinationen gekoppelt. Die
ersten und zweiten Spannungsleitungen 2 und 3 sind jeweils
über Widerstände R1 und R2 an eine
Leseverstärker-Treiberschaltung 4 gekoppelt. Die Leseverstärker-Treiberschaltung
4 umfaßt einen p-Kanal-Schalttransistor Qp35, einen
n-Kanal-Schalttransistor Qn36 und eine Phasenumkehrschaltung 5,
die zwischen die Gateelektrode des
n-Kanal-Schalttransistors Qn36 und die Gateelektrode des
p-Kanal-Schalttransistors
Qp35 gekoppelt ist. Dann schalten die
Schalttransistoren Qp35 und Qn36 in Abhängigkeit von einem zweiten
Steuersignal CTL2 laufend ein und aus, und die ersten und
zweiten Spannungsleitungen 2 und 3 sind jeweils an erste
und zweite Spannungsquellen Vc1 und Vs1 anschließbar.
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Jede der Speicherzellen M1 bis Mn ist durch eine
Reihenkombination aus einem n-Kanal-Schalttransistor Qn37 und einem
Speicherkondensator CP, der zwischen jede Bitleitung des
zugehörigen Bitleitungspaares und einen Masseknoten
gekoppelt ist, verwirklicht, und eine Wortleitung WL wird
zwischen den Speicherzellen M1 bis Mn geteilt. Obwohl die
Speicherzellen in einer Vielzahl von Reihen mit jeweils
zugeordneten Wortleitungen angeordnet sind, sind in der Fig.
1 nur eine einzelne Reihe Speicherzellen M1 bis Mn sowie
die zugehörige Wortleitung WL gezeigt. Die Wortleitung WL
verbleibt auf einem niedrigen Spannungspegel insoweit als
die Reihenadressenbits nicht die Wortleitung WL bezeichnen,
die Wortleitung WL steigt jedoch auf einen aktiven, hohen
Spannungspegel bei Bezeichnung mit den Reihenadressenbits.
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Da ein Datenbit in einer der Speicherzellen M1 bis Mn in
Form von elektrischen Ladungen gespeichert ist, kann das
Datenbit leicht während des langen Leerlauf zustandes
verlorengehen, und für die Speichervorrichtung mit wahlfreiem
Zugriff ist eine Wiederauffrischphase vorgesehen. Im
folgenden wird die Wiederauffrischphase der
Speichervorrichtung mit wahlfreiem Zugriff gemäß dem Stand der Technik
anhand der Fig. 2 der Zeichnungen beschrieben. In der
Wiederauffrischphase werden Datenbits, die laufend aus allen
Speicherzellen M1 bis Mn herausgelesen werden, an eine der
Wortleitungen gekoppelt, die durch die Reihenadressenbits
bezeichnet ist, die Beschreibung wird jedoch auf die
Speicherzelle M1 fokussiert, und zwar unter der Annahme,
daß ein Datenbit vom logischen "0"-Pegel in dieser
gespeichert ist.
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Wenn ein Reihenadressen-Freigabesignal von einem inaktiven
hohen Spannungspegel auf einen aktiven niederen
Spannungspegel zum Zeitpunkt t1 fällt, werden die Reihenadressenbits
bei der Speichervorrichtung mit wahlfreiem Zugriff gemäß
dem Stand der Technik gesperrt und die Reihenadressenbits
erlauben, daß die Wortleitung WL auf den hohen
Spannungspegel zum Zeitpunkt t2 steigt. Die Bitleitungspaare BLP1 bis
BLPn waren vorgeladen und die Bitleitungspaare BLP1 bis
BLPn wurden danach von einer Vorladeschaltung (nicht
dargestellt) isoliert. Die Schalttransistoren Qn37 der
Speicherzellen M1 bis Mn schalten laufend ein, um die
Speicherkondensatoren CP an die zweiten Bitleitungsabschnitte BLS21
bis BLS2n zu koppeln. Da der Sourceknoten des
Schalttransistors Qn37 der Speicherzelle M1 niedriger als deren
Drainknoten ist, findet an dem zweiten Bitleitungsabschnitt
BLS21 zum Zeitpunkt t3 ein kleiner Abfall dV statt, und der
Abfall dV wird über die Übertragungstoreinheit 1 zum ersten
Bitleitungsabschnitt BLS11 mitgeführt. Der Abfall dV wird
wie folgt berechnet:
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dV = {CS / (CB + CS)} x (Vx -Vcc/2),
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wobei CS die Kapazität des Speicherkondensators CP ist, CB
die parasitäre Kapazität ist, die an eine der
Komponentenbitleitungen des zugehörigen Bitleitungspaares BLP1
gekoppelt ist, Vx der Spannungspegel am Speicherkondensator CP
ist, Vcc/2 der Vorladungsspannungspegel am Bitleitungspaar
BLP1 ist, und Vcc der Netzspannungspegel ist.
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Zum Zeitpunkt t4 steigt das zweite Steuersignal CTL2 auf
den hohen Spannungspegel und der p-Kanal-Schalttransistor
Qp35 und der n-Kanal-Schalttransistor Qn36 schalten ein, um
die ersten und zweiten Spannungsquellen Vc1 und Vs1 jeweils
an die ersten und zweiten Spannungsleitungen 2 und 3 zu
koppeln. Dann werden die Leseverstärkerschaltung SA1 sowie
auch die anderen Leseverstärkerschaltungen SA2 bis SAn
aktiviert, um die kleine Differenz DV zu vergrößern. Die
große parasitäre Kapazität CB erlaubt jedoch kein schnelles
Ansteigen der kleinen Differenz dV. Das erste Steuersignal
CTL1 fällt auf den niederen Spannungspegel zum Zeitpunkt t5
und die Leseverstärkerschaltung SA1 ist durch die
Übertragungstoreinheit 1 von dem zweiten Bitleitungsabschnitt
BLS21 isoliert. Da die parasitäre Kapazität, die an den
zweiten Bitleitungsabschnitt BLS21 gekoppelt ist, von der
Leseverstärkerschaltung SA1 abgeschnitten ist, erhöht die
Leseverstärkerschaltung SA1 schnell die kleine Differenz
dV. Der erste Bitleitungsabschnitt BLS11 wird auf den
Netzspannungspegel Vcc und den Massepegel Vss getrieben, der
zweite Bitleitungsabschnitt BLS21 verbleibt jedoch auf der
kleinen Differenz dV.
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Zum Zeitpunkt t6 wird das Reihenadressen-Freigabesignal
wieder auf den inaktiven hohen Spannungspegel gesetzt und
das erste Steuersignal CTL1 steigt auf den hohen
Spannungspegel zum Zeitpunkt t7. Dann schalten die
n-Kanal-Feldeffekttransistoren Qn11 bis Qnn2 laufend ein, um die ersten
Bitleitungsabschnitte BLSL1 bis BLS1n von den zweiten
Bitleitungsabschnitten BLS21 bis BLS2n abzutrennen. Da die
Wortleitung WL hoch bleibt, ist die Speicherzelle M1
elektrisch an den zweiten Bitleitungsabschnitt BLS21 gekoppelt
und demgemäß an die Leseverstärkerschaltung SA1. Die
Leseverstärkerschaltung SA1 treibt den zweiten
Bitleitungsabschnitt BLS21 sowie auch den Speicherkondensator CP der
Speicherzelle M1 und die Leseverstärkerschaltung SA1
startet bei Erhöhen der kleinen Differenz dV an dem zweiten
Bitleitungsabschnitt BLS21 zum Zeitpunkt t8. Es wird
nämlich Strom von der ersten Spannungsquelle Vc1 über einen
der p-Kanal-Feldeffekttransistoren Qp31 oder Qp32 auf eine
Komponentenbitleitung des Bitleitungspaars BLP1 zugeführt
und elektrische Ladungen werden von der anderen Bitleitung
über einen der n-Kanal-Feldeffekttransistoren Qn33 oder
Qn34 auf die zweite Spannungsquelle Vs entladen. Die
Wortleitung WL wird zum Zeitpunkt t9 wieder auf den niederen
Spannungspegel Vss gesetzt, und das Datenbit, welches aus
der Speicherzelle M1 herausgelesen worden ist, wird in die
Speicherzelle M1 wieder eingeschrieben.
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Somit wird das Datenbit, welches auf das Bitleitungspaar
BLP1 in Form von elektrischen Ladungen gelesen worden ist,
vom Zeitpunkt t8 bis zum Zeitpunkt t9 wieder in die
Speicherzelle M1 eingeschrieben, und t1 steht für die
Zeitspanne zum Wiedereinschreiben des Datenbits. Die Datenbits,
welche aus den anderen Speicherzellen M2 bis Mn
herausgelesen worden sind, werden auf ähnliche Art und Weise wie das
Datenbit, das in der Speicherzelle M1 gespeichert ist,
wieder aufgefrischt.
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Obwohl die Beschreibung der Wiederauffrischphase bei der
Speichervorrichtung mit wahlfreiem Zugriff gemäß dem Stand
der Technik durchgeführt worden ist, sind die Datenbits,
welche aus den Speicherzellen M1 bis Mn herausgelesen
worden sind, unterschiedlicher Verstärkung durch die
Leseverstärkerschaltungen SA1 bis SAn in der Herauslesephase
ausgesetzt.
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Wie vorstehend beschrieben, wurden
Entwicklungsanstrengungen unternommen, um eine
Hochgeschwindigkeitsspeichervorrichtung mit wahlfreiem Zugriff zu schaffen, und die
Leseverstärkerschaltungen SA1 bis SAn sind durch große
Feldeffekttransistoren Qp31, Qp32, Qn33 und Qn34 verwirklicht, um
die Lade- und Entladeoperationen durch die
Leseverstärkerschaltungen SA1 bis SAn zu beschleunigen. Obwohl die
Leseverstärkerschaltungen SA1 bis SAn unter Verwendung von
großen Feldeffekttransistoren Qp31, Qp32, Qn33 und Qn34
hergestellt sind, wird die Zeitspanne t1 jedoch kaum
verringert, und die Zeitspanne t1 bildet eine Begrenzung bei
der Heraufsetzung der Geschwindigkeit für die
Speichervorrichtung
mit wahlfreiem Zugriff. Wenn die Zeitspanne t1
unter den kritischen Wert gesenkt ist, ist die
Spannungsdifferenz an dem zweiten Bitleitungsabschnitt BLS21 nicht groß
genug, um ein Bit der Dateninformation, repräsentiert durch
das Originaldatenbit, wie in der Fig. 2 gezeigt, zu
konservieren. (Der zweite Bitleitungsabschnitt BLS21 ist mit dem
ersten Bitleitungsabschnitt BSL11 zu vergleichen.)
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Das der Speichervorrichtung mit wahlfreiem Zugriff gemäß
dem Stand der Technik eigene Problem wurde analysiert und
es wurde herausgefunden, daß das Netzversorgungssystem,
welches in der Speichervorrichtung mit wahlfreiem Zugriff
gemäß dem Stand der Technik eingebaut ist, die Ursache für
diese Begrenzung ist. Im einzelnen zeigt die Fig. 3 das
Netzversorgungssystem, welches bei der Speichervorrichtung
mit wahlfreiem Zugriff gemäß dem Stand der Technik
eingebaut war, und der Netzspannungspegel Vcc und der
Massespannungspegel Vss sind jeweils über Kontaktierungsflecken Vcc
und Vss zugeführt. Der Netzspannungspegel Vcc und der
Massespannungspegel Vss werden parallel zu einer Steuereinheit
6, die zugeordnet zu den Reihenadressenbits und einer
Steuereinheit 7, die zugeordnet zu den Spaltenadressenbits
vorgesehen ist, über Hochwiderstandskomponenten R3, R4, R5
und R6 zugeführt. Die Komponenten mit hohem Widerstand R3
und R4 führen zu einem Abfall des Netzspannungspegels und
des Massespannungspegels und demgemäß finden die ersten und
zweiten Spannungsquellen Vc1 und Vs1 zwischen den
Komponenten R3 und R4 mit hohem Widerstand und der Steuereinheit 6
statt. Die Leseverstärkerschaltung 4 ist in die
Steuereinheit 6 eingebaut und die ersten und zweiten
Spannungsquellen Vc1 und Vs1 sind über die Steuereinheit 6 sowie die
Widerstände R1 und R2 an die Leseverstärkerschaltungen SA1
und SAn gekoppelt. Die Parallelanordnung des
Netzversorgungssystems eliminiert eine unerwünschte Interferenz von
Steuersignalen, die unabhängig von den Steuereinheiten 6
und 7 produziert werden.
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Während die Leseverstärkerschaltungen SA1 bis SAn die
Bitleitungspaars BLP1 bis BLPn treiben, wird Strom von dem
Kontaktierungsfleck Vcc über die Komponente mit hohem
Widerstand R3, den Widerstand R1 und einen
p-Kanal-Feldeffekttransistor Qp31 oder Qp32 jeder Leseverstärkerschaltung
SA1 bis SAn auf eine Bitleitung des zugehörigen
Bitleitungspaares übertragen und es werden elektrische Ladungen
in der anderen Bitleitung, die dem Bitleitungspaar
zugeordnet ist, akkumuliert und über einen der
n-Kanal-Feldeffekttransistoren Qn33 oder Qn34 jeder
Leseverstärkerschaltung SA1 bis SAn und dem Widerstand R2 und die Komponente
R4 mit hohem Widerstand auf den Kontaktierungsflecken Vss
entladen. Somit lädt nur ein einziger Strompfad die
Bitleitungen aller Bitleitungspaare BLP1 bis BLPn auf und die
anderen Bitleitungen aller Bitleitungspaare werden über einen
einzigen Strompfad entladen. Die Komponente mit hohem
Widerstand R3 und der Widerstand R1 begrenzen den Strom, der
den Leseverstärkerschaltungen SA1 bis SAn zugeführt wird,
und der Widerstand R2 und die Komponente R4 mit hohem
Widerstand begrenzen den Entladestrom. Selbst wenn die
Komponententransistoren jeder Leseverstärkerschaltung SA1 bis
SAn vergrößert werden, erlauben die Widerstände R1 und R2
und die Komponenten R3 und R4 mit hohem Widerstand niemals
eine Verringerung der Zeitspanne t1.
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Es ist daher ein wichtiges Ziel der vorliegenden Erfindung,
eine Speichervorrichtung mit wahlfreiem Zugriff zu
schaffen, die bezüglich ihrer Wiedereinschreiboperation von
Datenbits, die aus den Speicherzellen herausgelesen worden
sind, verbessert ist.
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Um dieses Ziel zu erreichen, wird in der vorliegenden
Erfindung vorgeschlagen, die Strompfade zwischen
Leseverstärkerschaltungen und Kontaktierungsflecken, die jeweils mit
dem Netzspannungspegel und dem Massespannungspegel gespeist
sind, zweifach auszuführen.
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Gemäß der vorliegenden Erfindung ist eine
Speichervorrichtung mit wahlfreiem Zugriff geschaffen, mit a) einer Anzahl
von dynamischen Speicherzellen die in Reihen und Spalten
angeordnet sind und Datenbits in Form von elektrischen
Ladungen speichern, b) einer Anzahl von Bitleitungspaaren,
die jeweils mit den Spalten der dynamischen Speicherzellen
verbunden sind und geringe Unterschiede des Spannungspegels
entsprechend den Datenbits weiterleiten, c) einer Anzahl
von Leseverstärkerschaltungen, die jeweils mit den
Bitleitungspaaren gekoppelt sind und selektiv erste Stromwege zu
einer ersten Spannungsversorgung für Ladeströme liefern und
zweite Stromwege zu einer zweiten Spannungsquelle für
Entladungsströme, wobei die geringen Unterschiede des
Spannungspegels auf dem Bitleitungspaar erhöht werden, d) einer
ersten Steuereinheit, der Reihenadreßbits zugeordnet sind
und die die Weiterleitung von Datenbits für eine Reihe der
dynamischen Speicherzellen mit wahlfreiem Zugriff
unterstützt, e) einer zweiten Steuereinheit, der
Spaltenadreßbits zugeordnet sind und die die Weiterleitung
eines Datenbits für die Reihe der dynamischen Speicherzellen
mit wahlfreiem Zugriff unterstützt, wobei die erste und
zweite Steuereinheit parallel zwischen einem ersten
Anschluß, dem die erste Spannungsversorgung zugeführt wird,
und einem zweiten Anschluß dem die zweite
Spannungsversorgung zugeführt wird, geschaltet sind, die gekennzeichnet
ist durch eine Anzahl von Treiberschaltungen, die die
ersten Stromwege und die zweiten Stromwege der
Leseverstärkerschaltungen elektrisch mit dem ersten bzw. mit dem
zweiten Anschluß koppeln und selektiv in die erste und zweite
Steuereinheit eingebracht sind.
KURZE BESCHREIBUNG DER FIGUREN
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Merkmale und Vorteile der Speichervorrichtung mit
wahlfreiem Zugriff gemäß der vorliegenden Erfindung werden
anhand der folgenden Beschreibung in Verbindung mit den
begleitenden Figuren erläutert. Es zeigt:
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Fig. 1 ein Schaltbild der Anordnung der Speichervorrichtung
mit wahlfreiem Zugriff gemäß dem Stand der Technik;
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Fig. 2 ein Diagramm der Signalformen, die von der
Speichervorrichtung mit wahlfreiem Zugriff gemäß dem Stand der
Technik erzeugt werden, in einer Wiederauffrischphase;
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Fig. 3 ein Verteilungsdiagramm des Netzversorgungssystems
der Speichervorrichtung mit wahlfreiem Zugriff gemäß dem
Stand der Technik;
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Fig. 4 ein Blockschaltbild der Anordnung der
Speichervorrichtung mit wahlfreiem Zugriff gemäß der vorliegenden
Erfindung;
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Fig. 5 ein Verteilungsdiagramm des Netzversorgungssystems,
das in die Speichervorrichtung mit wahlfreiem Zugriff gemäß
Fig. 4 eingebaut ist;
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Fig. 6 ein Schaltbild der Anordnung eines wesentlichen
Teils der Speichervorrichtung mit wahlfreiem Zugriff gemäß
Fig. 4;
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Fig. 7 ein Diagramm der Signalformen der wesentlichen
Signale, die in der Speichervorrichtung mit wahlfreiem
Zugriff gemäß Fig. 4 erzeugt werden; und
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Fig. 8 ein Diagramm der Signalformen der wesentlichen
Signale, die in einer anderen Speichervorrichtung mit
wahlfreiem Zugriff gemäß der vorliegenden Erfindung erzeugt
werden.
Erste Ausführungsform
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Bezugnehmend auf die Fig. 4 der Zeichnungen ist eine
Speichervorrichtung mit wahlfreiem Zugriff, die die vorliegende
Erfindung enthält, auf einem einzigen Halbleiterchip 41
hergestellt. Die in der Fig. 4 gezeigte Speichervorrichtung
mit wahlfreiem Zugriff hat Speicherzellenfelder 42a und
42b, die über jeweilige Übertragungstoreinheiten 43a und
43b jeweils an Leseverstärkereinheiten 44a und 44b
gekoppelt sind. Die Leseverstärkereinheiten 44a und 44b
ihrerseits sind über eine Spaltenwähleinheit 45 an eine
Eingangs- und Ausgangs-Puffereinheit 46 anschließbar, und die
Eingangs-/Ausgangs-Puffereinheit 46 ist an einen
Datenanschluß Dx angekoppelt.
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Die Speichervorrichtung mit wahlfreiem Zugriff umfaßt
weiterhin eine Reihenadreß-Dekodereinheit 47, die auf die
Reihenadreßbits zum Steuern der
Wortleitungs-Treiberschaltungen 48a und 48b anspricht, und eine
Spaltenadreß-Dekodereinheit 49, die auf die Spaltenadreßbits zum Steuern der
Spaltenwähl-Treiberschaltung 50 anspricht. Die
Wortleitungs-Treiberschaltungen 48a und 48b treiben selektiv
Wortleitungen W1, W2, ..., Wl, Wl+1, Wl+2, ... und Wm unter
Steuerung der Reihenadreß-Dekodereinheit 47. Die
Spaltenwähl-Treiberschaltung 50 erzeugt ein Wählsignal SE1 bis SEx
unter Steuerung der Spaltenadreß-Decodereinheit 49 und
führt das Wählsignal SE1 bis SEx der Spaltenwähleinheit 45
zu.
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Den Übertragungstoreinheiten 43a und 43b sind
Übertragungstor-Treiberschaltungen 51a und 51b zugeordnet und die
Übertragungstor-Treiberschaltungen 51a und 51b bewirken, daß
die Ubertragungstoreinheiten 43a und 43b laufend ein- und
ausschalten und zwar in Abhängigkeit von einem ersten
Steuersignal CTL11, das von einer
Steuersignal-Erzeugereinheit 52 zugeführt wird. Verschiedene externe Steuersignale,
wie beispielsweise ein Reihenadreß-Freigabesignal RAS,
werden der Steuersignal-Erzeugereinheit 52 zugeführt, und die
Steuersignal-Erzeugereinheit 52 erzeugt nach und nach
interne Steuersignale. Das erste Steuersignal CTL11 ist eines
der internen Steuersignale und andere bedeutende interne
Steuersignale sind die zweiten und dritten Steuersignale
CTL12, CTL13, die selektiv den
Leseverstärker-Treiberschaltungen 52a, 52b, 52c und 52d zugeführt werden. Das zweite
Steuersignal CTL12 erlaubt es, daß die
Leseverstärker-Treiberschaltungen 52b und 52d erste und dritte
Spannungsquellen Vc2 und Vs2 an die Leseverstärkerschaltungen 44a und
44b koppeln und das dritte Steuersignal CTL13 erlaubt es,
daß die Leseverstärker-Treiberschaltungen 52a und 52c die
Leseverstärkerschaltungen 44a und 44b von den zweiten und
vierten Spannungsquellen Vc3 und Vs3 trennen, wie dies im
Detail später beschrieben wird.
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Die Steuersignal-Erzeugereinheit 52 erzeugt ein
Vorladesignal Pc und das Vorladesignal Pc steuert eine
Vorladeoperation für die Speicherzellenfelder 42a und 42b. Obwohl die
Steuersignal-Erzeugereinheit 52 weiter die anderen internen
Steuersignale erzeugt, betreffen die anderen internen
Steuersignale nicht direkt das wesentliche der vorliegenden
Erfindung und aus diesem Grund werden die anderen internen
Steuersignale nicht weiter beschrieben.
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Bei diesem Beispiel sind die
Leseverstärker-Treiberschaltungen 52b und 52d in einer ersten Steuereinheit 53
eingebaut, die zugeordnet zu den Reihenadreßbits vorgesehen
sind, um die Ausbreitung der Datenbits zu unterstützen, die
aus einer Reihe von Speicherzellen, die in dem
Speicherzellenfeld
42a oder 42b eingebaut sind, herausgelesen oder
eingeschrieben worden sind. Die
Wortleitungs-Treiberschaltungen 48a und 48b und die
Übertragungstor-Treiberschaltungen 51a und 51b sind weiterhin in der ersten Steuereinheit
53 eingebaut, und die erste Steuereinheit 53 ist an die
ersten und dritten Spannungsquellen Vc2 und Vs2 gekoppelt.
Auf der anderen Seite sind
Leseverstärker-Treiberschaltungen 52a und 52c in einer zweiten Steuereinheit 54
eingebaut, die zugeordnet zu den Spaltenadreßbits vorgesehen
ist, um die Ausbreitung eines Datenbits zu unterstützen,
das aus einer der Reihen der Speicherzellen herausgelesen
oder eingeschrieben ist. Bei diesem Beispiel ist die
Spaltenwähl-Treiberschaltung 50 weiterhin in der zweiten
Steuereinheit 54 eingebaut und ist zwischen den zweiten und
vierten Spannungsquellen Vc3 und Vs3 gekoppelt. Die ersten
und dritten Spannungsquellen Vc2 und Vc3 sind parallel zu
einem Bindungsanschluß 56 gekoppelt, der seinerseits an
einen Netzspannungsanschluß Vcc gekoppelt ist. Die zweiten
und vierten Spannungsquellen Vc3 und Vs3 sind parallel zu
einem Bindungsanschluß 57 gekoppelt, der seinerseits an
einen Masseanschluß Vss gekoppelt ist.
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Somit sind die Leseverstärker-Treiberschaltungen 52a und
52d wahlweise in die ersten und zweiten Steuereinheiten 53
und 54 eingebaut und das Spannungsversorgungssystem, das in
die Speichervorrichtung mit wahlfreiem Zugriff eingebaut
ist, ist in der Fig. 5 zusammengefaßt. Der Anschluß 56 ist
über erste und zweite Komponenten R41 und R42 mit hohem
Widerstand jeweils an erste und zweite Steuereinheiten 53 und
54 gekoppelt, und der Netzspannungspegel Vcc wird durch die
Komponenten R41 und R42 mit hohem Widerstand gesenkt so
daß die ersten und zweiten Spannungsquellen Vc2 und Vc3
jeweils zwischen den Hochwiderstandskomponenten R41 und R42
und den ersten und zweiten Steuereinheiten 53 und 54 Platz
nehmen. Der Anschluß 57 ist auch über die
Hochwiderstandskomponenten R43 und R44 jeweils an die ersten und zweiten
Steuereinheiten 53 und 54 gekoppelt und die dritten und
vierten Spannungsquellen Vs2 und Vs3 nehmen zwischen den
Hochwiderstandskomponenten R43 und R44 und den ersten und
zweiten Steuereinheiten 53 und 54 Platz.
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Somit werden die ersten und zweiten Steuereinheiten 53 und
54 und demgemäß die Leseverstärker-Treiberschaltungen
52b/52d und 52a/52c mit Strom von der Netzspannungsquelle
oder dem Anschluß 56 über die ersten und zweiten
Spannungsquellen Vc2 und Vc3 gespeist und entladen Strom auf die
Massespannungsquelle oder den Anschluß 57 über die dritten
und vierten Spannungsquellen Vs2 und Vs3. Da der Strom, der
von allen Leseverstärkerschaltungen 44a und 44b verbraucht
wird, in zwei unabhängige Wege verzweigt ist, führen die
Leseverstärkerschaltungen 44a und 44b die
Differenzverstärkungen mit verbesserter Geschwindigkeit aus.
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Bezugnehmend auf Fig. 6 der Zeichnungen zeigt diese einen
wesentlichen Teil der Speichervorrichtung mit wahlfreiem
Zugriff. Dynamische Speicherzellen M11, M12, M1n, Ml1, Ml2
und Mln sind in dem Speicherzellenfeld 42a eingebaut und
jede der dynamischen Speicherzellen M11 bis Mln ist durch
eine Reihenkombination eines n-Kanal-Schalttransistor Qn61
und einen Speicherkondensator CP verwirklicht. Die
Schalttransistoren Qn61 der Reihen und die dynamischen
Speicherzellen M11 bis Mln sind jeweils an die
Wortleitungen W1 bis Wl gekoppelt und die Wortleitungen W1 bis Wl
sind selektiv durch die Wortleitungs-Treiberschaltung 48a
betrieben.
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Die Spalten der dynamischen Speicherzellen M11 bis Mln sind
an die Bitleitungspaare BLP1, BLP2, ... und BLPn gekoppelt
und die Bitleitungspaare BLP1 bis BLPn verteilen die
Datenbits auf die Leseverstärkerschaltungen 44aa, 44ab, ... und
44an, die in der Fig. 4 durch den Kasten, welcher mit 44a
bezeichnet ist, repräsentiert sind. Die
Übertragungstoreinheit
43a teilt die Bitleitungspaare BLP1 bis BLPn in erste
und zweite Bitleitungsabschnitte BLS11 bis BLS1n und BLS21
bis BLS2n und hat eine Vielzahl von
n-Kanal-Übertragungstortransistoren Qn62, die zwischen die ersten und zweiten
Bitleitungsabschnitte BLS11 bis BLS1n und BLS21 bis BLS2n
gekoppelt sind. Ein viertes Steuersignal CTL13 wird den
Torelektroden aller n-Kanal-Übertragungstortransistoren Qn62
zugeführt, und die n-Kanal-Übertragungstortransistoren Qn62
schalten laufend ein und aus, um die ersten und zweiten
Bitleitungsabschnitte BLS11 bis BLS2n zu trennen.
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Jede der Leseverstärkerschaltungen 44aa bis 44an hat zwei
Reihenkombinationen aus p-Kanal-Feldeffekttransistoren Qp63
und Qp64 und n-Kanal-Feldeffekttransistoren Qn65 und Qn66,
die parallel zwischen ersten und zweiten Spannungsleitungen
61 und 62 gekoppelt sind und die gemeinsamen Drainknoten
N61 und N62 der zwei Reihenkombinationen sind nicht nur mit
den zugehörigen Bitleitungspaaren BLP1, BLP2 oder BLPN,
sondern auch mit den Torelektroden gemäß Kreuzkupplungsart
gekoppelt. Die linken Enden der ersten und zweiten
Spannungsleitungen R61 und R62 sind über Widerstände R61 und
R62 an die Leseverstärker-Treiberschaltung 52a gekoppelt
und die ersten und zweiten Spannungsleitungen 61 und 62
sind weiter an die gegenüberliegenden Enden der Widerstände
R63 und R64 gekoppelt, die ihrerseits an die
Leseverstärker-Treiberschaltung 52b gekoppelt sind. Die
Leseverstärker-Treiberschaltung 52a hat einen
p-Kanal-Feldeffekttransistor Qp67, der zwischen die zweite Spannungsquelle Vc3
und den Widerstand R61 gekoppelt ist, einen
n-Kanal-Feldeffekttransistor Qn68, der zwischen die vierte
Spannungsquelle Vs3 und den Widerstand R62 gekoppelt ist, und eine
Phasenumkehrschaltung IN1, die zwischen die Gateelektroden
der Feldeffekttransistoren Qp67 und Qn68 gekoppelt ist, und
das dritte Steuersignal CTL13 wird der Gateelektrode des n-
Kanal-Feldeffekttransistors Qn68 zugeführt und demgemäß der
Kathode der Phasenumkehrschaltung IN1. Die Leseverstärker-
Treiberschaltung 52b hat auch einen
p-Kanal-Feldeffekttransistor Qp69, der zwischen die erste Spannungsquelle Vc2 und
den Widerstand R63 gekoppelt ist, einen
n-Kanal-Feldeffekttransistor Qn70, der zwischen die dritte
Spannungsquelle Vs2 und den Widerstand R64 gekoppelt ist, und eine
Phasenumkehrschaltung IN2, die zwischen die Gateelektroden
der Feldeffekttransistoren Qp69 und Qn70 gekoppelt ist und
das zweite Steuersignal CTL12 wird der Gateelektrode des n-
Kanal-Feldeffekttransistors Qn70 und damit demgemäß der
Kathode der Phasenumkehrschaltung IN2 zugeführt. Das
Speicherzellenfeld 42b, die Übertragungstoreinheit 43b, die
Leseverstärkerschaltung 44h und die
Leseverstärker-Treiberschaltungen 52c und 52d sind ähnlich wie die in der Fig. 6
gezeigten, und eine detaillierte Beschreibung wird daher
der Einfachheit halber weggelassen.
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Die Speichervorrichtung mit wahlfreiem Zugriff tritt
wahlweise in eine Wiederauffrischphase, eine Herauslesephase
und eine Einschreibephase ein und es wird anhand der Fig. 7
die Wiederauffrischphase beschrieben. Obwohl keine
Beschreibung für die Herauslesephase und die Einschreibphase
gegeben wird, ist die Ausbreitung der Datenbits analog zu
der Wiederauffrischphase.
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Wenn das Reihenadreß-Freigabesignal RAS von einem inaktiven
hohen Spannungspegel auf einen aktiven niederen
Spannungspegel zum Zeitpunkt t11 sinkt, werden die Reihenadreßbits
in der Reihenadreß-Dekodereinheit 47 gesperrt und die
Reihenadreßbits erlauben, daß die
Wortleitungs-Treiberschaltung 48a eine der Wortleitungen WL1 bis Wm anhebt. Es wird
angenommen, daß die Wortleitung W1 zum Zeitpunkt t12 auf
einen hohen Spannungspegel steigt. Obwohl in den Figuren
nicht dargestellt, sind den Speicherzellenfeldern 42a und
42b jeweilige Vorladeeinheiten zugeordnet. Der
Vorladesignal-PC hatte verursacht, daß die Vorladeeinheit, die die
Bitleitungspaare BLP1 bis BLPn vorladen soll, auf den
Vorladespannungspegel
Vcc/2 vorgeladen hat, und die
Bitleitungspaare BLP1 bis BLPn wurden von der Vorladeschaltung
isoliert. Die Schalttransistoren Qn61 der Speicherzellen
M11 bis M1n schalten laufend ein, um die
Speicherkondensatoren CP an die zweiten Bitleitungsabschnitte BLS21 bis
BLS2n zu koppeln. Da der Sourceknoten des Schalttransistors
Qn61 der Speicherzelle M11 niedriger als dessen Drainknoten
ist, findet ein geringes Maß an Abfall dV am zweiten
Bitleitungsabschnitt BLS21 direkt nach dem Zeitpunkt t12
statt, und der Abfall dV wird über die
Übertragungstoreinheit 43a auf den ersten Bitleitungsabschnitt BLS11
übertragen.
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Zum Zeitpunkt t13 steigt das zweite Steuersignal CTL12 auf
einen hohen Spannungspegel und der
p-Kanal-Feldeffekttransistor Qp69 und der n-Kanal-Feldeffekttransistor Qn70
schalten ein, um die ersten und dritten Spannungsquellen
Vc2 und Vs2 jeweils an die ersten bzw. zweiten
Spannungsleitungen 61 und 62 zu koppeln. Dann werden die
Leseverstärkerschaltung 44aa sowie auch die anderen
Leseverstärkerschaltungen 44ab bis 44an aktiviert, um die kleine
Differenz dV an den Bitleitungspaaren BLP1 bis BLPn zu
erhöhen. Der n-Kanal-Feldeffekttransistor Qn65 und der p-Kanal-
Feldeffekttransistor Qp64 der Leseverstärkerschaltung 44aa
erhöhen nämlich die Kanalkonduktanzen derselben und
schaffen erste und zweite Strompfade zu den ersten bzw. zweiten
Spannungsleitungen 61 bzw. 62. Die große parasitäre
Kapazität, die jedoch an das Bitleitungspaar BLP1 gekoppelt ist,
erlaubt jedoch nicht ein schnelles Ansteigen der kleinen
Differenz dV. Das vierte Steuersignal CTL14 fällt zum
Zeitpunkt t14 auf den niederen Spannungspegel Vss, und die
Leseverstärkerschaltungen 44aa bis 44an werden durch die
Übertragungstoreinheit 43a von den zweiten
Bitleitungsabschnitten BLS21 bis BLS2n isoliert. Da die parasitäre
Kapazität, die an den zweiten Bitleitungsabschnitt BLS21
gekoppelt ist, von der Leseverstärkerschaltung 44aa getrennt
wird, erhöht die Leseverstärkerschaltung 44aa schnell die
kleine Differenz dV. Der erste Bitleitungsabschnitt BLS11
wird auf den Netzspannungspegel Vcc und den Massepegel Vss
getrieben, der zweite Bitleitungsabschnitt BLS21 bleibt
jedoch auf der kleinen Differenz dV.
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Zum Zeitpunkt t15 erlangt das Reihenadreß-Freigabesignal
wieder einen inaktiven hohen Spannungspegel und das vierte
Steuersignal CTL14 steigt auf einen hohen Spannungspegel
direkt nach dem Zeitpunkt t15. Dann wird der
n-Kanal-Feldeffekttransistor Qn62 laufend eingeschaltet, um die ersten
Bitleitungsabschnitte BLS11 bis BLS1n mit den zweiten
Bitleitungsabschnitten BLS21 bis BLS2n zu verbinden. Da die
Wortleitung BL1 hoch bleibt, wird die Speicherzelle M11
elektrisch an den zweiten Bitleitungsabschnitt BLS21 und
demgemäß an die Leseverstärkerschaltung 44aa gekoppelt. Die
Leseverstärkerschaltung 44aa muß sowohl den zweiten
Bitleitungsabschnitt BLS21 als auch den Speicherkondensator CP
der Speicherzelle M11 treiben. Bei diesem Beispiel steigt
das dritte Steuersignal CTL13 zum Zeitpunkt t16 auf einen
hohen Spannungspegel und die
Leseverstärker-Treiberschaltung 52a verbindet die zweiten und vierten Spannungsquellen
Vc3 und Vs3 jeweils mit den ersten und zweiten
Spannungsleitungen 61 und 62. Die kleine Differenz dV an dem zweiten
Bitleitungsabschnitt BLS21 startet beim Erhöhen und die
Leseverstärker-Treiberschaltung 52a versorgt die
Leseverstärkerschaltung 44aa bis 44an zusammen mit der Leseverstärker-
Treiberschaltung 52b mit Strom. Die Wortleitung WL1 wird
zum Zeitpunkt t17 wieder auf den niederen Spannungspegel
Vss gesetzt und das Datenbit, welches aus der Speicherzelle
M11 herausgelesen worden ist, wird innerhalb der Zeitspanne
t2 wieder in die Speicherzelle M11 eingeschrieben. Die
Datenbits, die aus den anderen Speicherzellen M12 bis M1n
herausgelesen worden sind, werden auf ähnliche Art und
Weise wie das in die Speicherzelle M11 wieder
eingeschriebene Datenbit wieder aufgefrischt.
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Da beide Leseverstärker-Treiberschaltungen 52a und 52b die
Leseverstärkerschaltungen 44aa bis 44an mit Strom
versorgen, wird die kleine Differenz an dem zweiten
Bitleitungsabschnitt BLS21 schnell innerhalb der Zeitspanne t2
erhöht. Obwohl die Zeitspanne t2 verringert ist, ist die
Spannungsdifferenz an dem zweiten Bitleitungsabschnitt
BLS21 groß genug, um ein Informationsdatenbit zu
konservieren, das durch das Datenbit repräsentiert ist, welches in
der Speicherzelle M11 gespeichert ist, und das duale
Spannungsversorgungssystem verbessert sicher die
Zugriffsgeschwindigkeit sowie auch die Zuverlässigkeit der
Speichervorrichtung mit wahlfreiem Zugriff.
Zweite Ausführungsform
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In der Fig. 8 ist eine Wiederauffrischoperation einer
anderen Speichervorrichtung mit wahlfreiem Zugriff, die die
vorliegende Erfindung enthält, dargestellt. Die zweite
Ausführungsform ist bezüglich ihrer Schaltungsanordnung
ähnlich wie die erste Ausführungsform, mit Ausnahme, daß eine
Steuersignal-Erzeugereinheit entsprechend der Steuersignal-
Erzeugereinheit 52 und die Steuersignal-Erzeugereinheit,
welche in der zweiten Ausführungsform eingebaut ist,
erzeugt interne Steuersignale in einer unterschiedlichen
Sequenz.
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In der folgenden Beschreibung sind die anderen
Komponenteneinheiten, Transistoren und Steuersignale durch die
gleichen Bezugsziffern, wie sie in den Fig. 4 bis 6 verwendet
worden sind, bezeichnet.
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Ausgehend davon, daß das Reihenadreß-Freigabesignal RAS zum
Zeitpunkt t21 auf den niederen Spannungspegel sinkt, werden
die Reihenadreßbits in der Reihenadreß-Dekodereinheit 47
gesperrt und die Reihenadreßbits ermöglichen, daß die
Wortleitungs-Treiberschaltung 48a die Wortleitungen WL1 zum
Zeitpunkt t22 anhebt. Obwohl in den Figuren nicht
dargestellt, sind den Speicherzellenfeldern 42a und 42b
jeweilige Vorladeeinheiten zugeordnet. Das Vorladesignal PC
hatte verursacht, daß die Vorladeeinheit die
Bitleitungspaare BLP1 bis BLPn auf den Vorladespannungspegel Vcc/2
vorgeladen hat und die Bitleitungspaare BLP1 bis BLPn
wurden von der Vorladeschaltung isoliert. Die
Schalttransistoren Qn61 der Speicherzellen M11 bis M1n schalten laufend
ein, um die Speicherkondensatoren CP an die zweiten
Bitleitungsabschnitte BLS21 bis BLS2n zu koppeln. Da der
Sourceknoten des Schalttransistors Qn61 der Speicherzelle M11
niedriger als deren Drainknoten ist, findet ein kleiner
Abfall dV an dem zweiten Bitleitungsabschnitt BLS21 direkt
nach dem Zeitpunkt t22 statt und der Abfall dV wird über
die Übertragungstoreinheit 43a auf den ersten
Bitleitungsabschnitt BLS11 verbreitet.
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Zum Zeitpunkt t23 steigt das zweite Steuersignal CTL12 auf
einen hohen Spannungspegel und der
p-Kanal-Feldeffekttransistor Qp69 und der n-Kanal-Feldeffekttransistor Qn70
schalten ein, um die ersten und dritten Spannungsquellen
Vc2 und Vs2 jeweils an die ersten bzw. zweiten
Spannungsleitungen 61 bzw. 62 zu koppeln. Dann werden die
Leseverstärkerschaltung 44aa sowie auch die anderen
Leseverstärkerschaltungen 44ab bis 44an aktiviert, um die kleine
Differenz dV an den Bitleitungspaaren BLP1 bis BLPn zu
erhöhen. Der n-Kanal-Feldeffekttransistor Qn65 und der p-Kanal-
Feldeffekttransistor Qp64 der Leseverstärkerschaltung 44aa
erhöhen nämlich deren Kanalkonduktanzen und schaffen erste
und zweite Strompfade zu den ersten bzw. zweiten
Spannungsleitungen 61 bzw. 62. Die große parasitäre Kapazität, die
jedoch an das Bitleitungspaar BLP1 gekoppelt ist, erlaubt
kein schnelles Ansteigen der kleinen Differenz dV. Das
vierte Steuersignal CTL14 fällt zum Zeitpunkt t24 auf den
niederen Spannungspegel Vss, und die
Leseverstärkerschaltungen
44aa bis 44an sind von den zweiten
Bitleitungsabschnitten BLS21 bis BLS2n durch die Übertragungstoreinheit
43a getrennt. Da die parasitäre Kapazität, die an den
zweiten Bitleitungsabschnitt BLS21 gekoppelt ist, von der
Leseverstärkerschaltung 44aa getrennt ist, erhöht die
Leseverstärkerschaltung 44aa die kleine Differenz dV schnell. Der
erste Bitleitungsabschnitt BLS11 wird durch den
Netzspannungspegel Vcc und den Massespannungspegel Vss getrieben,
der zweite Bitleitungsabschnitt BLS21 verbleibt jedoch auf
der kleinen Differenz dV.
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Vor der Wiedergewinnung des Reihenadreß-Freigabesignals RAS
und des vierten Steuersignals CTL14 steigt das dritte
Steuersignal CTL13 zum Zeitpunkt t25 auf den hohen
Spannungspegel und die ersten und zweiten Spannungsleitungen 61 und 62
werden über die Leseverstärker-Treiberschaltung 52a an die
zweiten und vierten Spannungsquellen Vc3 und Vs3 gekoppelt.
Obwohl die Differentialverstärkung für die ersten
Bitleitungsabschnitte BLS11 bis BLS1n beendet ist, machen die
zweiten und vierten Spannungsquellen Vc3 und Vs3 die ersten
Bitleitungsabschnitte BLS11 bis BLS1n gegenüber
unerwünschten Störungen weniger empfindlich.
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Zum Zeitpunkt t26 hat das Reihenadreß-Freigabesignal RAS
wieder einen inaktiven, hohen Spannungspegel erreicht und
das vierte Steuersignal CTL14 steigt direkt nach dem
Zeitpunkt t26 auf einen hohen Spannungspegel. Dann schaltet der
n-Kanal-Feldeffekttransistor Qn62 laufend ein, um die
ersten Bitleitungsabschnitte BLS11 bis BLS1n und die zweiten
Bitleitungsabschnitte BLS21 bis BLS2n zu verbinden. Da die
Wortleitung WL1 hoch bleibt, wird die Speicherzelle M11 an
den zweiten Bitleitungsabschnitt BLS21 und demgemäß an die
Leseverstärkerschaltung 44aa gekoppelt. Die
Leseverstärkerschaltung 44aa treibt den zweiten Bitleitungsabschnitt
BLS21 sowie auch den Speicherkondensator CP der
Speicherzelle M11. Bei diesem Beispiel startet die
Leseverstärkerschaltung
44aa die Erhöhung der kleinen Differenz dV an dem
zweiten Bitleitungsabschnitt BLS21 mit einer verbesserten
Geschwindigkeit, da die Leseverstärker-Treiberschaltung 52a
aktiviert worden ist. Zum Zeitpunkt t27 erlangt die
Wortleitung WL1 wieder den niederen Spannungspegel Vss, und das
Datenbit, welches aus der Speicherzelle M11 herausgelesen
worden ist, wird innerhalb der Zeitspanne t3 wieder in die
Speicherzelle M11 eingeschrieben. Die Datenbits, welche aus
den anderen Speicherzellen M12 bis M1n herausgelesen worden
sind, werden auf ähnliche Art und Weise wie das Datenbit,
welches in die Speicherzelle M11 wieder eingeschrieben
worden ist, wieder aufgefrischt.
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Bei der zweiten Ausführungsform kann das dritte
Steuersignal CTL13 vor dem vierten Steuersignal steigen und die
zweiten Bitleitungsabschnitte BLS21 bis BLS2n werden durch
die Leseverstärkerschaltungen 44aa bis 44an ohne
irgendwelche Verzögerung getrieben. Dies führt zu einer weiteren
Verbesserung der Wiedereinschreibgeschwindigkeit.
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Obwohl besondere Ausführungsformen der vorliegenden
Erfindung gezeigt und beschrieben worden sind, ist für den
Fachmann offensichtlich, daß verschiedene Änderungen und
Modifikationen durchgeführt werden können, ohne daß vom
Schutzumfang der vorliegenden Erfindung abgewichen wird.