JPH0411379A - 半導体メモリ - Google Patents

半導体メモリ

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JPH0411379A JP2112402A JP11240290A JPH0411379A JP H0411379 A JPH0411379 A JP H0411379A JP 2112402 A JP2112402 A JP 2112402A JP 11240290 A JP11240290 A JP 11240290A JP H0411379 A JPH0411379 A JP H0411379A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに関し、特にメモリセルのリフレ
ッシュに間する。
［従来の技術］ 半導体メモリは、微細加工技術の進歩と共に集積度の向
上がなされてきた。特にダイナミックメモリでは、メモ
リセルの構造が簡単であるため高集積化が可能であり、
低価格であることより市場要求も高い。また、年々高速
化への要求も高まっている。これらの要求に答えるため
、高速化を目的としだ差動増幅器（以下、センスアンプ
と称す）が半導体メモリには備えられている。
第５図は従来の半導体メモリを示す回路図である。図に
示すように、このダイナミックメモリは、センスアンプ
部Ａ、センスアンプの制御を行うセンスアンプ活性化部
Ｂ、トランスファゲート部Ｃ、メモリセル部りより構成
されている。センスアンプ部ＡはＰチャネル型ＭＯＳト
ランジスタ（以下、ＭＯ５ＰＴと記す）４，５および゛
Ｎチャネル型Ｍ○Ｓトランジスタ（以下、ＭＯ５ＮＴと
記す）６゜７から構成され、センスアンプ活性化部Ｂは
ＭＯＳＰＴＩ、　　インバータ２．ＭＯＳＮＴ３から構
成され、トランスファゲート部ＣはＭＯ５ＮＴ８゜９か
ら構成され、メモリセル部りはＭＯ５ＮＴＩＯ２容ｊｉ
ｌｌから構成されている。以下、第７図のタイミングチ
ャートに従ってリフレッシュ動作の説明を行う。
外部制御信号ＫＴ３（ロウアドレスストローブ）の活性
化時に取り込まれた行アドレスにより、ワード線φＣが
選択される。いま、ＭＯ５ＮＴＩＯと容１ｉｋｌｌて構
成されたメモリセル部りが“０”レベル（ＭＯ５ＮＴＩ
Ｏのソース電位がビット線ＢＬ１よりも低い状態）を保
持しているとすると、ワード線φＣの活性化によりＭＯ
５ＮＴＩＯが導通状態となり、メモリセル容量Ｃ５とビ
ット線審ｔｃＢの容量分割により決定される電位 だけ、ビット線ＢＬおよびＢＬＩのレベルか下降する。
ここて、Ｖｘはメモリセルの初期電位、ＶＣＣは電源電
位である。その後、センスアンプ活性化信号φａが活性
化し、同時にトランスファゲート制御信号φｂがリセッ
トされる。φｂのリセットによりＭＯ５ＮＴ８．９が非
導通状態となるため、ヒツト線ＢＬとＢＬＩは電気的に
切り離され、センスアンプ部Ａにより充放電されるビッ
ト線容量か減少する。これにより、センスアンプ部Ａに
よる差動増幅の高速化が可能となる。この差動増幅の結
果、ビット線ＢＬとｍはそれぞれ電源レベルと接地レベ
ルへ達し、ビット線ＢＬｌと’ＥｒＬ７Ｔはそれぞれ１
／２ＶＣＣ−△■レベルと１／２ＶＣＣレベルを保つ。
その後、ｍリセットにより、φｂが活性化し、ビット線
ＢＬとＢＬＩ、ＢＬとＢＬＴがトランスファゲート部Ｃ
を介して再び接線される。これにより、ビット線ＢＬと
Ｗが持つリフレッシュデータをワード線φＣがリセット
するまでのある一定時間内（１）にメモリセル部りに書
き込んでいる。
第６図は従来のタイナミックメモリのレイアウト図であ
る。電源配線と接地配線は行系制御信号と、列系制御信
号の相互干渉を避けるため、ボンデインクバットから分
離している。そして、センスアンプ活性化部Ｂは行系制
御回路に含まれるので、基準電位ＶＣ１，ＶＳ】を用い
ている。
［発明が解決しようとする課題］ 上述した従来のセンスアンプは、メモリセル部りへのデ
ータ書き込みを■に１セツト後、φｂ活性化からφＣリ
セットまでの内部タイミングで、決定された一定時間（
１）内に終了させなければならない。ビット線への充電
経路は、第５図および第６図に示すように、ＶＣＣバッ
ドからｖＣＣ配線抵抗ｒｃＬ　ＭＯ５ＰＴＩ、配線抵抗
ｒｐｌ、ＭＯ５ＰＴ４，５及びトランスファゲート部Ｃ
となっており、この経路を介してビット線ＢＬＩ、ｍ−
は充電される。同様に、放電経路は、ビット線ＢＬ１、
丁ｒ丁からトランスファゲート部Ｃ１Ｍ０５ＮＴ６，７
、配線抵抗ｒｎｌ、ＭＯ５ＮＴ３及び接地配線抵抗ｒｓ
ｌとなっており、この経路を介してビット線ＢＬＩ、ｕ
丁は■ＳＳバッドへ放電される。これらビット線への充
放電速度は配線抵抗ｒｃｌ、　　ｒｐｌ、　　ｒｓｌ、
　　ｒｎｌにより制限されており、トランジスタサイス
をある程度以上増加させても改善効果はない。このため
、従来例においては、ｍリセット後の一定時間（１）内
にビット線を電源あるいは接地レベルまで充放電するこ
とが不可能であり、メモリセル部りへの書き込みレベル
を悪化させるという欠点がある。
［課題を解決するための手段］ 本発明の半導体メモリは、ビット線とワード線の交点に
メモリセルを配置し、前記メモリセルの読み出し・書き
込み制御を行うための行系制御回路と列系制御回路を分
離配置した半導体メモリにおいて、第１のセンスアンプ
制御回路を行系制御回路に、第２のセンスアンプ制御回
路を列系制御回路にそれぞれ分散配置し、前記第２のセ
ンスアンプ制御回路の活性化を第１のセンスアンプ制御
回路によるセンスアンプの差動増幅完了後に行うことを
特徴とする。
すなイっち、第１のセンスアンプ制御回路の他に第２の
センスアンプ制御回路を設けることにより、ヒツト線の
充放電経路を増やし、経路抵抗を低減している。
［実施例コ 第１図は本発明に係るダイナミックメモリの一実施例の
回路図、第２図はそのレイアウト図である。尚、従来例
と同一部分には同一符号を付して重複する説明は省略す
る。従来例との相違点は制御信号φｄにより活性化制御
を受けるセンスアンプ活性化部Ｂ′が付は加えられてい
ることである。
このセンスアンプ活性化部Ｂ′はＭＯＳＮＴ１４゜イン
バータ１３．ＭＯＳＮＴ１４から構成され、ＭＯＳＮＴ
１４のゲートにφｄが入力される。また、センスアンプ
活性化部Ｂ゛は列系制御回路に含まれており、基準電圧
としてＶＣ２，ＶＳ２を用いている。
第３図は本実施例の動作を説明するためのタイミングチ
ャートである。ＲＡＳ活性化から差動増幅終了までの動
作は前述した従来例と全く同様なので、ここでの説明は
省略する。
ＲＡＳリセット後、トランスファゲート制御信号φｂの
活性化と同時に制御信号φｄが活性化され、ビット線Ｂ
ＬＩ、ｒ丁丁への充放電がセンスアンプ活性化部Ｂに加
えてセンスアンプ活性化部Ｂ２を介して行われる。いま
、ｒｃｌ＝ｒｃ２、ｒｓｌ＝ｒｓ２．ｒｐｌ＝ｒｐ２．
ｒｎｌ＝　ｒｎ２が成り立つならば、充放電経路の時定
数は従来例に比へ半分となるので、メモリセル部りへの
書き込み速度を向上させることができる。また、Ｋ■瓦
ツリセット後列系制御回路はすべてリセット状態である
ため、ビット線充放電ノイズにより列系制御回路を誤動
作に至らしめることはない。
第４図は本発明の他の一実施例の動作を説明するための
タイミングチャートである。この実施例では制御信号φ
ｄをｍ活性化後、リセット前に活性化している。このよ
うなタイミングてφｄを用いて、すでにセンスアンプ活
性化信号φａは活性化されているので、φｄの活性化時
にはすてにビット線のセンスアンプ部による差動増幅は
完了しており、この場合もφｄの活性化によりビット線
充放電ノイズによる列系制御回路の誤動作は問題となら
ない。この実施例の場合、ＲＡＳリセット以前にセンス
アンプ活性化部Ｂ′が既に活性化状態にあるので、π■
瓦ツリセット後メモリセル部への書き込み速度が更に向
上するという利点がある。
［発明の効果コ 以上説明したように本発明は、センスアンプ活性化部を
行系制御回路の他に列系制御回路に追加配置し、これら
センスアンプ活性化部の配線、電源を有効利用すること
により、ビット線充放電時の時定数を半減し、メモリセ
ル部への書き込みレベルを改善できる効果がある。
ト図、 ヤー Ａφ Ｂ。
Ｃ・ Ｄ　・ 第７図はその動作を説明するタイミングチトである。
Ｂ′　・・　・　・ センスアンプ部、 センスアンプ制御回路、 トランスファゲート部、 メモリセル部。

Claims (1)

    【特許請求の範囲】
  1. ビット線とワード線の交点にメモリセルを配置し、前記
    メモリセルの読み出し・書き込み制御を行うための行系
    制御回路と列系制御回路を分離配置した半導体メモリに
    おいて、第１のセンスアンプ制御回路を行系制御回路に
    、第２のセンスアンプ制御回路を列系制御回路にそれぞ
    れ分散配置し、前記第２のセンスアンプ制御回路の活性
    化を第１のセンスアンプ制御回路によるセンスアンプの
    差動増幅完了後に行うことを特徴とする半導体メモリ。
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