CN111312311A - 用于减少写入上拉时间的设备和使用方法 - Google Patents

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Abstract

本主题申请涉及用于减少写入上拉时间的设备和使用方法。本公开的实施例涉及用于当高电荷水平待写入存储器时对存储器数据线进行充电的设备和方法。所述设备可以包含写入放大器，所述写入放大器包含用于对所述存储器数据线进行充电的一或多个另外的上拉驱动器。控制逻辑可以控制何时激活另外的上拉驱动器。控制逻辑可以控制何时将主数据线耦合到共享数据线。用于对存储器数据线进行充电的方法可以包含提供指示哪些主数据线耦合到共享数据线以及何时接收写入命令的控制信号。方法可以包含提供指示待写入数据的信号。所述控制信号和指示所述待写入数据的所述信号可以用于激活一或多个上拉驱动器以对一或多条数据线进行充电。

Description

用于减少写入上拉时间的设备和使用方法
技术领域
本公开总体上涉及半导体装置，并且更具体地涉及半导体存储器装置。
背景技术
具体地，本公开涉及易失性存储器，如动态随机存取存储器(DRAM)。信息可以作为电容元件上的电荷存储在存储器的各个存储器单元上。这可以被称为写入存储器单元。电荷的大小(例如电荷值)可以指示所存储的信息。例如，在一些装置中，低电荷值可以对应于存储在存储器单元中的“0”，并且高电荷值可以对应于存储器单元中的“1”。
与将电容元件充电到低电荷值相比，将电容元件充电到高电荷值可能需要另外的时间和/或功率。这可能增加执行一些写入操作的时间。因此，期望减少将电容元件充电到高电荷值的时间。
发明内容
一方面，本申请提供了一种设备，其包括：第一传输门控制器；第一传输门，所述第一传输门耦合到所述第一传输门控制器，其中所述第一传输门被配置成当被所述第一传输门控制器激活时，在第一主数据线与共享数据线之间提供导电路径；第一上拉驱动器，所述第一上拉驱动器耦合到所述第一传输门控制器，其中所述第一传输门控制器被配置成启用所述第一上拉驱动器；以及上拉/下拉驱动器，所述上拉/下拉驱动器耦合到所述第一上拉驱动器，其中所述上拉/下拉驱动器被配置成激活所述第一上拉驱动器，并且其中所述第一上拉驱动器被配置成当由所述上拉/下拉驱动器激活并由所述第一传输门控制器启用时，对所述第一主数据线进行充电。
另一方面，本申请进一步提供了一种设备，其包括：存储器单元阵列，所述存储器单元阵列具有第一部分和第二部分；第一主数据线，所述第一主数据线耦合到所述第一部分；第二主数据线，所述第二主数据线耦合到所述第二部分；第一传输门，所述第一传输门耦合到所述第一主数据线；第二传输门，所述第二传输门耦合到所述第二主数据线；共享数据线，所述共享数据线在所述第一传输门被激活时耦合到所述第一主数据线并且在所述第二传输门被激活时进一步耦合到所述第二主数据线；上拉/下拉驱动器，所述上拉/下拉驱动器耦合到所述共享数据线；第一上拉驱动器，所述第一上拉驱动器耦合到所述上拉/下拉驱动器和所述第一主数据线，其中所述第一上拉驱动器被配置成当所述第一上拉驱动器被所述上拉/下拉驱动器激活时，将所述第一主数据线充电到高电压水平；以及第二上拉驱动器，所述第二上拉驱动器耦合到所述上拉/下拉驱动器和所述第二主数据线，其中所述第二上拉驱动器被配置成当所述第二上拉驱动器被所述上拉/下拉驱动器激活时，将所述第二主数据线充电到高电压水平。
又一方面，本申请进一步提供了一种方法，其包括：向传输门控制器提供控制信号；用所述传输门控制器激活传输门以将共享数据线耦合到主数据线，其中所述激活响应于所述控制信号；用所述传输门控制器启用上拉驱动器，其中所述启用响应于所述控制信号；向上拉/下拉驱动器提供命令控制信号；向所述上拉/下拉驱动器提供指示待写入存储器阵列的数据的信号；当所述命令控制信号具有指示写入命令的状态并且所述信号具有指示待写入存储器的高电荷值的状态时，用所述上拉/下拉驱动器激活所述上拉驱动器；以及用所述上拉驱动器对所述主数据线进行充电。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是根据本公开的实施例的半导体装置的布局图。
图3是根据本公开的实施例的写入放大器的框图。
图4是根据本公开的实施例的写入操作的时序图。
图5是根据本公开的实施例的读取操作的时序图。
图6是根据本公开的实施例的半导体装置的电路图。
图7是根据本公开的实施例的方法的流程图。
具体实施方式
以下对某些实施方案的描述在性质上仅仅是示范性的并且决不旨在限制本公开或其应用或用途的范围。在以下对本发明系统和方法的实施例的详细描述中，参考了附图，所述附图形成了详细描述的一部分，并且在附图中以说明的方式示出了可以实践所描述系统和方法的具体实施例。足够详细地描述了这些实施例，以使本领域技术人员能够实践当前公开的系统和方法，并且应当理解，在不脱离本公开的精神和范围的情况下，可以利用其它实施例并且可以进行结构和逻辑上的改变。此外，出于清晰的目的，当对某些特征的详细描述对于本领域技术人员而言显而易见时，将不对其进行讨论，以免模糊对本公开的实施例的描述。因此，以下详细描述不应被视为具有限制意义，并且本公开的范围仅由所附权利要求书限定。
信息可以作为电容元件上的电荷存储在存储器的各个存储器单元上。电荷的大小(例如电荷值)可以指示所存储的信息。在一些实施例中，可以通过测量存储器单元两端的电压和/或检测来自存储器单元的电流来确定电荷的大小并由此确定存储器单元上的信息。高电压或电流可以与较高电荷相关联，而低电压或电流可以与较低电荷相关联。高电压(例如3V、5V)可以与高逻辑状态和/或“1”相关联，而较低电压(例如0V)可以与低逻辑状态和/或“0”相关联。为了将“1”写入存储器单元，可以将存储器线(例如数据线)充电到高电压，以将存储器单元充电到适当的水平。为了将“0”写入存储器单元，可以将存储器线充电至较低电压。尽管本文描述的实例将低电压与低逻辑状态和“0”相关联并且将高电压与高逻辑状态和“1”相关联，但是应理解，在不偏离本公开的原理的情况下，这些关联可以是不同的。
在一些存储器应用中，可以期望在存储器阵列和/或存储器装置中的存储器阵列的各部分之间共享一或多个元件。例如，可以期望共享纠错电路、存储体逻辑、放大器和/或输入/输出线。共享一或多个元件可以减小芯片尺寸和/或减少存储器装置所需的元件数量。但是，在一些情况下，共享一或多个元件可能增加一或多个共享元件所经历的阻抗。在一些存储器操作期间，增加的阻抗可能增加一或多条存储器线的上升时间。也就是说，与较低电压(例如0V)相比，可能增加将线充电到较高电压(例如3V、5V)所花费的时间。例如，在要向存储器单元写入高电荷值(例如写入“1”)的写入操作期间，必须将耦合到存储器单元的存储器线(例如数据线)充电到较高电压。当存储器线较长时(例如在存储器阵列或存储器阵列的各部分之间共享)时，可能需要更长的时间才能将存储器线充电到较高电压。这可以使写入对应于高电荷值(例如“1”)的信息(例如数据)比写入对应于低电荷值(例如“0”)的信息花费更长的时间。
写入放大器可以包含用于将存储器线充电到适当的电压以将信息写入存储器的上拉/下拉驱动器。为了减少存储器线的充电时间并由此减少将与高电荷值相对应的信息写入存储器单元的时间，可以将一或多个上拉驱动器添加到包含在存储器装置中的写入放大器中。所述一或多个上拉驱动器可以辅助上拉/下拉驱动器将一或多条存储器线充电到适当的电压，以将信息写入存储器。为了降低功耗，仅当要将高电荷值写入存储器单元时，才可以激活所述一或多个上拉驱动器。
图1是示出了根据本公开的至少一个实施例的半导体装置的整体配置的框图。半导体装置100可以是半导体存储器装置，如集成在单个半导体芯片上的DRAM装置。
半导体装置100包含存储器阵列118。存储器阵列118被示为包含多个存储体。在图1的实施例中，存储器阵列118被示为包含八个存储体BANK0-BANK7。在其它实施例中，存储器阵列118中可以包含更多或更少存储体。每个存储体包含多个字线WL、多个位线BL和/BL以及布置在所述多个字线WL与所述多个位线BL和/BL的交叉点处的多个存储器单元MC。字线WL的选择由行解码器108执行，并且位线BL和/BL的选择由列解码器110执行。选择的字线WL可以被字线驱动器WD驱动到期望的电荷。在图1的实施例中，行解码器108包含用于每个存储体的相应的行解码器，并且列解码器110包含用于每个存储体的相应的列解码器。将位线BL和/BL耦合到相应的感测放大器(SAMP)。
来自位线BL或/BL的读出数据被感测放大器SAMP放大并通过互补的本地数据线(LIOT/B)提供到子放大器传输门120。子放大器传输门120可以用作开关，以在适合的LIOT/B与适合的共享主数据线(MIO)之间形成导电路径。读出数据可以从本地数据线LIOT/B经由子放大器传输门120所提供的导电路径传递到主数据线MIO到达读取放大器128，所述读取放大器将数据提供到输入/输出(IO)电路122。从IO电路122接收的写入数据是从写入放大器126输出的并通过互补的主数据线MIO、子放大器传输门120和互补的本地数据线LIOT/B提供到感测放大器SAMP并被写入耦合到位线BL或/BL的存储器单元MC。写入放大器126可以包含用于在某些存储器操作期间对存储器线进行充电(例如驱动)的一或多个上拉驱动器。写入放大器126可以接收控制信号CRACT和CFIOF。控制信号可以控制写入放大器126的各种操作。CRACT可以控制从哪里接收非共享存储器线数据。CFIOF可以控制是否激活另外的上拉驱动器以辅助对主数据线MIO进行充电。写入放大器126还可以接收指示待写入存储器单元MC的数据的信号LDw。
半导体装置100可以采用包含以下的多个外部端子：耦合到命令和地址总线以接收命令和地址以及C/A信号的命令和地址(C/A)端子、用于接收时钟CK和/CK的时钟端子、用于提供数据的数据端子DQ以及用于接收电源电位VDD1、VDD2、VSS、VDDQ和VSSQ的电源端子。
向时钟端子供应提供到输入电路112的外部时钟CK和/CK。外部时钟可以是互补的。输入电路112基于CK和/CK时钟生成内部时钟ICLK。将ICLK时钟提供到命令解码器110和内部时钟发生器114。内部时钟发生器114基于ICLK时钟提供不同的内部时钟LCLK。LCLK时钟可以用于不同内部电路的定时操作。将内部数据时钟LCLK提供到输入/输出电路122以对输入/输出电路122中包含的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。
可以向C/A端子供应存储器地址。供应到C/A端子的存储器地址经由命令/地址输入电路102提供到地址解码器104。地址解码器104接收地址并且向行解码器108供应经过解码的行地址XADD并且向列解码器110供应经过解码的列地址YADD。地址解码器104还可以供应经过解码的存储体地址BADD，所述存储体地址可以指示存储器阵列118中含有经过解码的行地址XADD和列地址YADD的存储体。可以向C/A端子供应命令。命令的实例包含用于控制各种操作的定时的定时命令、用于对存储器进行存取的存取命令(如用于执行读取操作的读取命令和用于执行写入操作的写入命令)以及其它命令和操作。存取命令可以与一或多个行地址XADD、列地址YADD和存储体地址BADD相关联以指示待存取的一或多个存储器单元。
命令可以作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用于对内部命令信号进行解码以生成用于执行操作的各种内部信号和命令的电路。例如，命令解码器106可以提供用于选择字线WL的行命令信号和用于选择位线BL的列命令信号。
装置100可以接收存取命令，所述存取命令是读取命令。当接收到读取命令并且及时向存储体地址、行地址和列地址供应读取命令时，从存储器阵列118中对应于行地址和列地址的存储器单元MC读取读出数据。读取命令由命令解码器106(例如命令控制器)接收，所述命令解码器提供内部命令，使得将来自存储器阵列118的读出数据提供到读取放大器128。读出数据从数据端子DQ经由输入/输出电路122输出到外部。
装置100可以接收存取命令，所述存取命令是写入命令。当接收到写入命令并且及时向存储体地址、行地址和列地址供应写入命令时，将供应到数据端子DQ的写入数据写入存储器阵列118中对应于行地址和列地址的存储器单元中。写入命令由命令解码器106接收，所述命令解码器提供内部命令，使得写入数据由输入/输出电路122中的数据接收器接收。还可以向外部时钟端子提供写入时钟，以用于对由输入/输出电路122的数据接收器对写入数据的接收进行定时。写入数据经由输入/输出电路122供应到写入放大器126并且通过写入放大器126供应到存储器阵列118以写入存储器单元MC中。
装置100还可以接收使其执行自动刷新操作的命令。刷新信号可以是脉冲信号，当命令解码器106接收到指示自动刷新命令的信号时，所述脉冲信号被激活。在一些实施例中，自动刷新命令可以从外部发布到存储器装置100。在一些实施例中，自动刷新命令可以由装置的组件周期性地生成。向刷新控制电路116供应刷新信号。刷新控制电路116向行解码器108供应刷新行地址，所述行解码器可以刷新由刷新行地址指示的字线WL。刷新控制电路116可以控制刷新操作的定时并且可以生成并提供刷新地址。
向装置100的电源端子供应电源电位VDD1、VDD2和VSS。将电源电位VDD1、VDD2和VSS供应到内部电压发生器电路124。内部电压发生器电路124基于供应到电源端子的电源电位VDD1、VDD2和VSS生成各种内部电位VPP、VOD、VARY、VPERI等。虽然各种内部电位和电源电位可以用于装置100的不同电路中的任何电路，但是内部电位VPP主要用于行解码器108中，内部电位VOD和VARY主要用于存储器阵列118中包含的感测放大器SAMP中，并且内部电位VPERI用于许多外围电路块中。
还可以向电源端子供应电源电位VDDQ和VSSQ。将电源电位VDDQ和VSSQ供应到输入/输出电路122。在本公开的一个实施例中，供应到电源端子的电源电位VDDQ和VSSQ可以是与供应到电源端子的电源电位VDD和VSS相同的电位。在本公开的另一个实施例中，供应到电源端子的电源电位VDDQ和VSSQ可以是与供应到电源端子的电源电位VDD和VSS不同的电位。将供应到电源端子的电源电位VDDQ和VSSQ用于输入/输出电路122，使得由输入/输出电路122产生的电源噪声不会传播到其它电路块。
图2是根据本公开的实施例的半导体装置200的一部分的布局图。半导体装置200可以是半导体存储器装置，如集成在单个半导体芯片上的DRAM装置。在一些实施例中，半导体装置100可以包含针对半导体装置200示出的布局。
半导体装置200可以包含多个存储体。在图2所示的实例中，半导体装置200包含八个存储体。概述存储体0以展示单个存储体的范围。每个存储体可以具有第一部分202和第二部分204。出于说明的目的，存储体1的上层和下层用虚线勾勒出轮廓。可以通过主数据线MIO_G对第一部分202进行存取，并且可以通过主数据线MIO_V对第二部分204进行存取。第一部分202和第二部分204可以共享一或多个存储器元件。例如，第一部分202和第二部分204可以共享主放大器(DSA)、存储体逻辑和/或纠错电路系统(ECC)。共享数据线MIO_S可以选择性地耦合到主数据线MIO_G和MIO_V。在图2所示的实例中，共享主放大器DSA耦合到共享数据线MIO_S。
在一些实施例中，主放大器DSA可以包含用于存储器的一或多个区段和/或存储器阵列的一或多个部分的读取和/或写入放大器(例如图1所示的写入放大器126和读取放大器128)。也就是说，可以共享读取和/或写入放大器。在图2所示的实例中，存储体0的第一部分202和第二部分204可以共享包含在共享主放大器DSA中的读取和/或写入放大器。包含共享数据线MIO_S和主放大器DSA可以增加主数据线MIO_G、MIO_V和/或共享数据线MIO_S上的阻抗水平。当数据与高电荷相关联时，这可能使在将数据写入存储体时更难对数据线进行充电。因此，DSA的写入放大器可以包含一或多个另外的上拉驱动器。
图3是根据本公开的实施例的写入放大器300的框图。在一些实施例中，写入放大器300可以用于实施图1所示的写入放大器126。在一些实施例中，写入放大器300可以包含在主放大器中，如图2中的主放大器DSA。写入放大器300可以包含传输门控制电路(例如控制器)302，所述传输门控制电路可以控制传输门308。当传输门308被激活时，所述传输门可以在主数据线MIO_G与共享数据线MIO_S之间形成导电路径。当传输门308未被激活时，主数据线MIO_G与共享数据线MIO_S之间的导电路径可以被终止。写入放大器300可以包含传输门控制电路(例如控制器)306，所述传输门控制电路可以控制传输门310。当传输门310被激活时，所述传输门可以在主数据线MIO_V与共享数据线MIO_S之间形成导电路径。当传输门310未被激活时，主数据线MIO_V与共享数据线MIO_S之间的导电路径可以被终止。
写入放大器300可以包含上拉/下拉驱动器304。上拉/下拉驱动器304可以对共享数据线MIO_S进行充电以进行写入操作。上拉/下拉驱动器304可以进一步对主数据线MIO_G或主数据线MIO_V进行充电，如果分别经由传输门308或传输门310到任一条主数据线的导电路径存在的话。写入放大器300可以包含上拉驱动器312，所述上拉驱动器可以在某些写入操作期间辅助上拉/下拉驱动器304对共享数据线MIO_S和/或主数据线MIO_G进行充电。写入放大器300可以包含上拉驱动器314，所述上拉驱动器可以在某些写入操作期间辅助上拉/下拉驱动器304对共享数据线MIO_S和/或主数据线MIO_V进行充电。上拉驱动器312和上拉驱动器314可以减少将共享数据线MIO_S和/或主数据线MIO_G或MIO_V充电到向存储器单元中写入高电荷水平必需的电压水平所需的时间。
如参考图1所讨论的，写入放大器可以接收一或多个控制信号。在图3所示的实施例中，写入放大器接收CRACT_L、CRACT_U、CFIOF和LDw。可以将CRACT_L提供到传输门控制器302。CRACT_L可以是低态有效信号。也就是说，当CRACT_L为低时，传输门控制电路302可以激活传输门308。传输门308的激活可以在主数据线MIO_G与共享数据线MIO_S之间提供导电路径。当CRACT_L为低时，传输门控制电路302可以向上拉驱动器312提供启用信号。类似地，CRACT_U可以是低态有效信号。当CRACT_U为低时，传输门控制电路306可以激活传输门310。传输门310的激活可以在主数据线MIO_V与共享数据线MIO_S之间提供导电路径。当CRACT_U为低时，传输门控制电路306可以向上拉驱动器314提供启用信号。在一些实施例中，在给定时间，CRACT_L和CRACT_U中的仅一个可以为低。
上拉/下拉驱动器304可以接收命令控制信号CFIOF。CFIOF可以指示由存储器接收的存储器存取命令的类型，如读取命令或写入命令。例如，当接收到写入命令时，CFIOF可以为高。上拉/下拉驱动器304还可以接收信号LDw。信号LDw可以是具有指示要写入数据的状态(例如高或低)的信号。当CFIOF为高时(例如响应于写入命令)，上拉/下拉驱动器304可以被激活并基于LDw信号的状态对MIO_S进行充电。
上拉/下拉驱动器304可以将上拉驱动器激活(PUDA)信号发送到上拉驱动器312和上拉驱动器314。PUDA可以是低态有效信号。当CFIOF为从而指示已经接收到写入命令，并且信号LDw具有指示与高电荷水平相关联的数据将被写入存储器单元的状态时，PUDA可以为低。如果上拉驱动器312已经被来自传输门控制电路302的启用信号启用，则上拉驱动器312将被低PUDA信号激活并对主数据线MIO_G和/或共享数据线MIO_S进行充电。如果上拉驱动器314已经被来自传输门控制电路306的启用信号启用，则上拉驱动器314将被低PUDA信号激活并对主数据线MIO_V和/或共享数据线MIO_S进行充电。激活上拉驱动器312或上拉驱动器314可以辅助上拉/下拉驱动器304分别对主数据线MIO_G或MIO_V进行充电。
图4是根据本公开的实施例的写入操作的时序图400。时序图400展示了图3所示的写入放大器300的控制信号和数据线信号的响应于存储器命令的状态。存储器命令可以由如图1所示的命令地址输入电路102等命令地址输入电路接收。命令可以由命令地址输入电路提供到命令控制器，如命令解码器106。在一些实施例中，命令控制器可以至少部分地基于接收的命令来控制控制信号和数据线的状态。示出了控制信号CFIOF、CRACT_U和CRACT_L的状态。还示出了LDw信号、主数据线MIO_G和主数据线MIO_V的状态。
在时序图400中，已经接收到与激活命令410相关的激活信号。还可能提供了指示要在存储器阵列中存取的行和/或列的地址(图4中未示出)。所述地址可能已经从命令地址输入电路提供到地址解码器，如图1所示的地址解码器104。适合的行地址和列地址可能已经分别提供到行解码器和列解码器，如图1所示的行解码器108和列解码器110。如图4所示，主数据线MIO_V和MIO_G已经响应于接收到预充电信号而被充电到预充电状态。例如，在图4的实例中，主数据线MIO_V和MIO_G的预充电状态被示为高状态。
在时间T0，控制信号CRACT_L变低。选择CRACT_L还是CRACT_U可以基于与激活信号一起接收的地址。低CRACT_L信号使传输门控制器302激活传输门308，从而在主数据线MIO_G与共享数据线MIO_S之间形成导电路径。低CRACT_L信号进一步使传输门控制电路302向上拉驱动器312发送有效启用信号(例如高态有效)。
如时序图400所示，控制信号CRACT_U保持为高。因此，传输门控制器306保持传输门310去激活，如此在主数据线MIO_V与共享数据线MIO_S之间未形成导电路径。因此，MIO_V保持为高。此外，高CRACT_U信号使传输门控制电路306向上拉驱动器314发送无效启用信号(例如低态无效)。
在时间T1，接收写入命令420。作为响应，控制信号CFIOF保持为高以指示写入命令。在接收到写入命令420之后，LDw可以采取指示要在时间T2在接收的地址处写入数据的状态。在图4所示的实例中，高状态可以与写入“1”(例如高电荷值)相关联，而低状态可以与向地址写入“0”(例如低电荷值)相关联。
如果LDw的状态指示要向所述地址写入“1”，如图4中的虚线所示，则上拉/下拉驱动器304将有效激活信号PUDA(例如低态有效)发送到上拉驱动器312和上拉驱动器314。响应于低CRACT_L信号较早地从传输门控制器302接收到有效启用信号的上拉驱动器312被有效激活信号PUDA激活并且在时间T3将主数据线MIO_G驱动到高状态。相比之下，上拉驱动器314从传输门控制器306接收到无效启用信号，并且因此，上拉驱动器314在接收到有效PUDA信号时未被激活。
如果LDw的状态指示要向所述地址写入“0”，如图4中的实线所示，则上拉/下拉驱动器304不发送激活信号，并且PUDA信号保持为高。因此，上拉驱动器312和上拉驱动器314均未激活。在时间T3，响应于LDw的状态，上拉/下拉驱动器304将MIO_G拉至低水平以向所述地址写入“0”。
在时间T4，接收预充电命令430。预充电命令430可以使写入放大器的控制信号和数据线返回到预激活状态，以准备接收后续的存储器存取操作。在时间T5之后，控制信号CFIOF、CRACT_U和CRACT_L处于高状态、LDw处于高状态并且数据线MIO_V和MIO_G处于高状态，以便为后续存储器存取操作做准备。
图5是根据本公开的实施例的读取操作的时序图500。时序图500展示了图3所示的写入放大器300的控制信号和数据线信号的状态。在时序图500中，已经接收到与激活命令510相关的激活信号。还可能提供了指示要在存储器阵列中存取的行和/或列的地址(图5中未示出)。如图5所示，响应于接收到预充电信号，主数据线MIO_V和MIO_G已经被充电到预充电状态。与图4的实例相同，在图5的实例中，主数据线MIO_V和MIO_G的预充电状态被示为高状态。
在时间T0，控制信号CRACT_L变低。选择CRACT_L还是CRACT_U可以基于与激活信号一起接收的地址。低CRACT_L信号使传输门控制器302激活传输门308，从而在主数据线MIO_G与共享数据线MIO_S之间形成导电路径。在一些实施例中，导电路径可以允许来自存储器阵列的读出数据由主数据线MIO_G提供到共享数据线MIO_S。在一些实施例中，可以将来自存储器阵列的读出数据提供到读取放大器，如图1所示的读取放大器128。低CRACT_L信号进一步使传输门控制器302向上拉驱动器312发送有效启用信号(例如高态有效)。
如时序图500所示，控制信号CRACT_U保持为高。因此，传输门控制器306保持传输门310去激活，如此在主数据线MIO_V与共享数据线MIO_S之间未形成导电路径。因此，MIO_V保持为高。此外，高CRACT_U信号使传输门控制器306向上拉驱动器314发送无效启用信号(例如低态无效)。
在时间T1，接收读取命令520。作为响应，在时间T2，控制信号CFIOF切换到低状态以指示读取命令。LDw可以不采取指示数据要写入存储器的状态，因为在读取命令期间不会写入任何数据。如图5中的实例所示，在读取命令期间，LDw可以保持在高状态。响应于低CFIOF信号，上拉/下拉驱动器304向上拉驱动器312和上拉驱动器314提供无效激活信号PUDA(例如PUDA保持为高)。因此，尽管通过传输门控制器302启用了上拉驱动器312，但是上拉驱动器312未变得活动并且未对数据线MIO_G进行充电。
在时间T3，将从存储器阵列读取的数据提供到主数据线MIO_G。如果读取了“1”，则主数据线MIO_G保持在高状态，如图5中的虚线所指示的。如果读取了“0”，则主数据线MIO_G降到低状态，如图5中的实线所指示的。
在时间T4，接收预充电命令530。预充电命令530可以使写入放大器的控制信号和数据线返回到预激活状态，以准备接收后续的存储器存取操作。在时间T5之后，控制信号CFIOF、CRACT_U和CRACT_L处于高状态、LDw处于高状态并且数据线MIO_V和MIO_G处于高状态，以便为后续存储器存取操作做准备。
图6是根据本公开的实施例的写入放大器600的电路图。在一些实施例中，写入放大器600可以用于实施写入放大器300。在一些实施例中，写入放大器600可以以类似于先前参考图4和5中分别示出的时序图400和500所描述的操作的方式操作。写入放大器600可以包含传输门控制器602、上拉/下拉驱动器604、传输门控制器606、传输门608、传输门610、上拉驱动器612和上拉驱动器614。
传输门控制器602可以包含控制逻辑。在图6所示的实例中，控制逻辑包含晶体管616、618、620和622。晶体管616可以是栅极耦合到提供控制信号CRACT_L的导电路径、源极耦合到电压源(例如提供电压VPP)并且漏极耦合到晶体管618的漏极的p沟道晶体管。晶体管618可以是栅极耦合到电压源(例如提供电压VPP)并且源极耦合到晶体管620的漏极的n沟道晶体管。晶体管620可以是栅极耦合到提供控制信号CRACT_L的导电路径并且源极耦合到电压源(例如提供电压VSS)的n沟道晶体管。晶体管622可以是栅极耦合到晶体管616和618的漏极的p沟道晶体管。晶体管622的源极可以耦合到电压源(例如提供电压VPERI)，并且漏极可以耦合到传输门608的漏极。传输门608可以包含栅极耦合到晶体管616和618的漏极并且源极耦合到共享数据线MIO_S的n沟道晶体管。传输门608的漏极可以进一步耦合到主数据线MIO_G。
在一些实施例中，传输门控制器606可以具有与传输门控制器602类似的结构。如图6所示，传输门控制器606可以包含控制逻辑。在图6所示的实例中，控制逻辑包含晶体管656、658、660和662。晶体管656可以是栅极耦合到提供控制信号CRACT_U的导电路径、漏极耦合到电压源(例如提供电压VSS)并且源极耦合到晶体管658的漏极的n沟道晶体管。晶体管658可以是栅极耦合到电压源并且源极耦合到晶体管660的源极的n沟道晶体管。晶体管660可以是栅极耦合到提供控制信号CRACT_U的导电路径并且漏极耦合到电压源(例如提供电压VPP)的p沟道晶体管。晶体管662可以是栅极耦合到晶体管658和660的源极的p沟道晶体管。晶体管622的漏极可以耦合到电压源(例如提供电压VPERI)，并且源极可以耦合到传输门610的源极。
传输门610可以包含栅极耦合到晶体管658和660的源极并且漏极耦合到共享数据线MIO_S的n沟道晶体管。传输门610的源极可以进一步耦合到主数据线MIO_V。
上拉/下拉驱动器604可以包含控制逻辑。在图6所示的实例中，控制逻辑包含晶体管632、634、636、638、640、642、644、646、648和650。控制逻辑可以进一步包含反相器624。上拉驱动器604可以进一步包含上拉晶体管652和下拉晶体管654。
晶体管632可以是栅极耦合到提供控制信号CFIOF的导电路径的p沟道晶体管。晶体管632的源极可以耦合到电压源(例如提供电压VPERI)，并且所述晶体管的漏极可以耦合到晶体管634和636的漏极以及上拉晶体管652的栅极。晶体管634可以是栅极耦合到提供信号LDw的导电路径并且源极耦合到电压源(例如提供电压VPERI)的p沟道晶体管。晶体管636可以是栅极耦合到晶体管642和644的漏极、源极耦合到电压源(例如提供电压VPERI)并且漏极耦合到晶体管646的漏极的p沟道晶体管。
反相器624可以具有耦合到提供信号LDw的导电路径的输入。反相器624的输出可以提供到晶体管638、644的栅极和下拉晶体管654的栅极。晶体管638可以是源极耦合到电压源(例如提供电压VPERI)并且漏极耦合到晶体管640的源极的p沟道晶体管。晶体管640可以是栅极耦合到电压源(例如提供电压VSS)并且漏极耦合到晶体管642的源极的p沟道晶体管。晶体管642可以是栅极耦合到电压源(例如提供电压VSS)并且漏极耦合到晶体管644的漏极的p沟道晶体管。晶体管644可以是源极耦合到电压源(例如提供电压VSS)的n沟道晶体管。
晶体管646可以是栅极耦合到提供信号LDw的导电路径、漏极耦合到晶体管636的漏极并且源极耦合到晶体管648的漏极的n沟道晶体管。晶体管648可以是栅极耦合到提供控制信号CFIOF的导电线的n沟道晶体管。晶体管648的源极可以耦合到晶体管650的漏极。晶体管650可以是栅极耦合到晶体管642和644的漏极的n沟道晶体管。晶体管650的源极可以耦合到电压源(例如提供电压VSS)。
上拉晶体管652可以是栅极耦合到晶体管632、634和636的漏极的p沟道晶体管。晶体管652的源极可以耦合到电压源(例如提供电压VPERI)，并且所述晶体管的漏极可以耦合到共享数据线MIO_S。下拉晶体管654可以是栅极耦合到反相器624的输出、源极耦合到电压源(例如提供电压VSS)并且漏极耦合到共享数据线MIO_S的n沟道晶体管。
可以由上拉/下拉驱动器604提供上拉驱动器激活(PUDA)信号。用于提供PUDA信号的导电路径可以耦合到晶体管648和650的漏极。
上拉驱动器612可以包含晶体管626和630。上拉驱动器612可以进一步包含上拉晶体管628。晶体管626可以是栅极耦合到传输门控制器602的晶体管616和618的漏极的p沟道晶体管。晶体管626的源极可以耦合到上拉晶体管628的栅极和晶体管630的漏极。晶体管626的漏极可以耦合到电压源(例如提供电压VPERI)。晶体管630可以是栅极耦合到传输门控制器602的晶体管616和618的漏极的n沟道晶体管。晶体管630的源极可以耦合到提供PUDA信号的导电线。晶体管630的漏极可以耦合到上拉晶体管628的栅极。上拉晶体管628可以是漏极耦合到电压源(例如提供电压VPERI)并且源极耦合到主数据线MIO_G的p沟道晶体管。
在一些实施例中，上拉驱动器614可以具有与上拉驱动器612类似的结构。上拉驱动器614可以包含晶体管666和668。上拉驱动器614可以进一步包含上拉晶体管670。晶体管668可以是栅极耦合到传输门控制器606的晶体管658和660的源极的p沟道晶体管。晶体管668的漏极可以耦合到上拉晶体管670的栅极和晶体管666的源极。晶体管668的源极可以耦合到电压源(例如提供电压VPERI)。晶体管666可以是栅极耦合到传输门控制器606的晶体管658和660的源极的n沟道晶体管。晶体管666的漏极可以耦合到提供PUDA信号的导电线。晶体管666的源极可以耦合到上拉晶体管670的栅极。上拉晶体管670可以是源极耦合到电压源(例如提供电压VPERI)并且漏极耦合到主数据线MIO_G的p沟道晶体管。
本文描述的写入放大器600可以以与如参考图3-5所描述的写入放大器300相同的方式起作用。此外，图6的写入放大器600是根据本公开的实施例的写入放大器的实例实施方案。写入放大器600可以用替代电路和/或组件来实施。例如，在一些实施例中，写入放大器600的晶体管中的一或多个晶体管可以用双极结型晶体管来实施。
在操作中，有效CRACT_L信号(例如低态有效)使晶体管616导电并且提供电压VPP以激活传输门608，从而在主数据线MIO_G与共享数据线MIO_S之间形成导电路径。激活的晶体管616还提供有效启用信号以激活晶体管630，从而为待提供到上拉晶体管628的PUDA信号提供导电路径。上拉晶体管628可以被有效PUDA信号(例如低态有效)激活，以将主数据线MIO_G充电到高水平。例如，激活的上拉晶体管628是导电的并且提供VPERI电压以对主数据线MIO_G进行充电。无效CRACT_L信号(例如高态无效)使晶体管620导电并且提供电压VSS，以便去激活传输门608以不导电并激活晶体管622以向主数据线MIO_G提供VPERI电压。激活的晶体管620还提供无效启用信号以去激活晶体管630并激活提供VPERI电压以去激活上拉晶体管628的晶体管626。
参考传输门控制器606和上拉驱动器614，有效CRACT_U信号(例如低态有效)使晶体管660导电并且提供电压VPP以激活传输门610，从而在主数据线MIO_V与共享数据线MIO_S之间形成导电路径。激活的晶体管660还提供有效启用信号以激活晶体管666，从而为待提供到上拉晶体管670的PUDA信号提供导电路径。如前所述，上拉晶体管670可以被有效PUDA信号(例如低态有效)激活，以将主数据线MIO_V充电到高水平。例如，激活的上拉晶体管670是导电的并且提供VPERI电压以对主数据线MIO_G进行充电。无效CRACT_U信号(例如高态无效)使晶体管656导电并且提供电压VSS，以便去激活传输门610以不导电并激活晶体管662以向主数据线MIO_V提供VPERI电压。激活的晶体管6656还提供无效启用信号以去激活晶体管666并激活提供VPERI电压以去激活上拉晶体管670的晶体管668。
参考上拉/下拉驱动器604，当CFIOF信号指示写入命令(例如高态)时，晶体管648被激活以在晶体管646与650之间提供导电路径。高态LDw信号(例如指示待写入高水平)激活晶体管646并进一步激活晶体管638。激活的晶体管638通过晶体管640和642提供VPERI电压以激活晶体管650。激活的晶体管650提供VSS电压以激活上拉晶体管652，所述上拉晶体管提供VPERI电压以对共享数据线MIO_S进行充电。激活的晶体管650还提供VSS电压作为有效PUDA信号，所述有效PUDA信号可以用于激活上拉晶体管628或上拉晶体管670。低态LDw信号(例如指示待写入低水平)激活晶体管634并且还激活晶体管644以提供VSS电压来激活晶体管636。激活的晶体管634和636提供VPERI电压以去激活上拉晶体管652。VPERI电压还被提供为无效PUDA信号。低态LDw信号进一步激活下拉晶体管654，所述下拉晶体管将共享数据线MIO_S充电到低电压VSS。
因此，当CFIOF信号指示写入命令时，低态LDw使共享数据线MIO_S被充电到低水平，并且高态LDw使共享数据线MIO_S被充电到高水平并且还使PUDA信号变得有效，这类似于先前参考图4描述的操作。
当CFIOF信号指示读取命令(例如低态)时，晶体管632被激活以提供VPERI电压从而去激活上拉晶体管652。激活的晶体管632还提供VPERI电压作为无效PUDA信号。如前所述，当CFIOF信号指示读取命令时，上拉/下拉驱动器不被操作为存取操作的一部分。
图7是根据本公开的实施例的方法700的流程图。方法700可以用于对存储器中的数据线进行充电，以将数据写入与高电荷值相关联的存储器。在一些实施例中，方法700可以由图3的写入放大器300和/或图6所示的写入放大器600执行。
在框702处，可以执行“向传输门控制器提供控制信号”。在一些实施例中，控制信号可以由存储器的命令控制器提供。控制信号可以至少部分地基于由存储器接收的地址。在框704处，“激活传输门以将共享数据线耦合到主数据线”。在一些实施例中，激活可以由传输门控制器执行。激活可以响应于控制信号的接收。在框706处，执行“启用上拉驱动器”。在一些实施例中，启用可以由传输门控制器执行。启用可以响应于控制信号的接收。在框708处，执行“向上拉/下拉驱动器提供命令控制信号”。在一些实施例中，命令控制信号可以由命令控制器提供。命令控制信号可以基于由命令控制器接收的存储器存取命令。在框710处，可以执行“向上拉/下拉驱动器提供指示待写入存储器阵列的数据的信号”。在一些实施例中，信号可以由命令控制器提供。信号可以至少部分地基于在IO电路处接收的待写入存储器的数据。在框712处，可以执行“激活上拉驱动器”。在一些实施例中，激活可以由上拉/下拉驱动器执行。当命令控制信号具有指示写入命令的状态并且所述信号具有指示待写入存储器高电荷值的状态时，激活可以发生。在框714处，可以执行“对主数据线进行充电”。在一些实施例中，充电可以由上拉驱动器执行。
虽然框702-714被示为按顺序执行，但是在一些实施例中，一些框可以按不同顺序或同时执行。例如，可以同时执行框704和706。在另一个实例中，可以在框704之前执行框706。其它布置可以是可能的。
当数据线要被充电到高电压水平以将数据写入与高电荷水平相关联的存储器单元时，本文描述的设备和方法可以增加数据线的上升时间。
当然，应当理解的是，本文所述的实例、实施例或过程中的任何一个实例、实施例或过程可以与一或多个其它实例、实施例和/或过程组合或者根据本发明的系统、装置和方法在单独的装置或装置部分之间分离和/或执行。
最后，上述讨论仅旨在说明本发明的系统并且不应被解释为将所附权利要求书限制于任何特定实施例或实施例组。因此，尽管已经参考示范性实施例特别详细地描述了本发明的系统，但是还应当理解的是，本领域普通技术人员可以设计出许多修改和替代性实施例，而不脱离如以下权利要求书中阐述的本发明的系统的更广泛的和预期的精神和范围。因此，本说明书和附图应以说明性方式看待并且不旨在限制所附权利要求书的范围。

Claims (20)

1.一种设备，其包括：
第一传输门控制器；
第一传输门，所述第一传输门耦合到所述第一传输门控制器，其中所述第一传输门被配置成当被所述第一传输门控制器激活时，在第一主数据线与共享数据线之间提供导电路径；
第一上拉驱动器，所述第一上拉驱动器耦合到所述第一传输门控制器，其中所述第一传输门控制器被配置成启用所述第一上拉驱动器；以及
上拉/下拉驱动器，所述上拉/下拉驱动器耦合到所述第一上拉驱动器，其中所述上拉/下拉驱动器被配置成激活所述第一上拉驱动器，并且其中所述第一上拉驱动器被配置成当由所述上拉/下拉驱动器激活并由所述第一传输门控制器启用时，对所述第一主数据线进行充电。
2.根据权利要求1所述的设备，其中所述第一传输门控制器被配置成接收第一控制信号，其中所述第一传输门控制器被配置成基于所述第一控制信号激活所述第一传输门并启用所述第一上拉驱动器。
3.根据权利要求1所述的设备，其中所述上拉/下拉驱动器被配置成接收指示存储器存取命令的命令控制信号和指示待写入存储器的数据的信号，其中所述上拉/下拉驱动器被配置成当所述命令控制信号指示所述存储器存取命令是写入命令并且指示所述待写入数据的所述信号指示与高电荷值相关联的数据将被写入所述存储器时，激活所述第一上拉驱动器。
4.根据权利要求1所述的设备，其中所述共享数据线在第一存储器部分与第二存储器部分之间被共享。
5.根据权利要求1所述的设备，其中所述共享数据线在存储器阵列的第一部分与所述存储器阵列的第二部分之间被共享。
6.根据权利要求1所述的设备，其进一步包括：
第二传输门控制器；
第二传输门，所述第二传输门耦合到所述第二传输门控制器，其中所述第二传输门被配置成当被所述第二传输门控制器激活时，在第二主数据线与所述共享数据线之间提供导电路径；
第二上拉驱动器，所述第二上拉驱动器耦合到所述第二传输门控制器，其中所述第二传输门控制器被配置成启用所述第二上拉驱动器；并且
其中所述上拉/下拉驱动器进一步耦合到所述第二上拉驱动器，其中所述上拉/下拉驱动器被配置成激活所述第二上拉驱动器，并且其中所述第二上拉驱动器被配置成当由所述上拉/下拉驱动器激活并由所述第二传输门控制器启用时，对所述第二主数据线进行充电。
7.根据权利要求1所述的设备，其中所述第一上拉驱动器包含耦合到所述第一主数据线和电压源的上拉晶体管。
8.根据权利要求7所述的设备，其中所述上拉晶体管包含p沟道晶体管。
9.一种设备，其包括：
存储器单元阵列，所述存储器单元阵列具有第一部分和第二部分；
第一主数据线，所述第一主数据线耦合到所述第一部分；
第二主数据线，所述第二主数据线耦合到所述第二部分；
第一传输门，所述第一传输门耦合到所述第一主数据线；
第二传输门，所述第二传输门耦合到所述第二主数据线；
共享数据线，所述共享数据线在所述第一传输门被激活时耦合到所述第一主数据线并且在所述第二传输门被激活时进一步耦合到所述第二主数据线；
上拉/下拉驱动器，所述上拉/下拉驱动器耦合到所述共享数据线；
第一上拉驱动器，所述第一上拉驱动器耦合到所述上拉/下拉驱动器和所述第一主数据线，其中所述第一上拉驱动器被配置成当所述第一上拉驱动器被所述上拉/下拉驱动器激活时，将所述第一主数据线充电到高电压水平；以及
第二上拉驱动器，所述第二上拉驱动器耦合到所述上拉/下拉驱动器和所述第二主数据线，其中所述第二上拉驱动器被配置成当所述第二上拉驱动器被所述上拉/下拉驱动器激活时，将所述第二主数据线充电到高电压水平。
10.根据权利要求9所述的设备，其进一步包括：
第一传输门控制器，所述第一传输门控制器耦合到所述第一传输门和所述第一上拉驱动器，其中所述第一传输门控制器被配置成激活所述第一传输门并启用所述第一上拉驱动器；以及
第二传输门控制器，所述第二传输门控制器耦合到所述第二传输门和所述第二上拉驱动器，其中所述第二传输门控制器被配置成激活所述第二传输门并启用所述第二上拉驱动器。
11.根据权利要求10所述的设备，其进一步包括：
第一导电路径，所述第一导电路径耦合到所述第一传输门控制器，其中所述第一导电路径向所述第一传输门控制器提供第一控制信号，其中当所述第一控制信号具有低逻辑状态时，所述第一传输门控制器激活所述第一传输门并启用所述第一上拉驱动器；以及
第二导电路径，所述第二导电路径耦合到所述第二传输门控制器，其中所述第二导电路径向所述第二传输门控制器提供第二控制信号，其中当所述第二控制信号具有低逻辑状态时，所述第二传输门控制器激活所述第二传输门并启用所述第二上拉驱动器。
12.根据权利要求10所述的设备，其中如果所述第一上拉驱动器由所述第一传输门控制器启用并由所述上拉/下拉驱动器激活，仅激活所述第一上拉驱动器，并且其中如果所述第二上拉驱动器由所述第二传输门控制器启用并由所述上拉/下拉驱动器激活，仅激活所述第二上拉驱动器。
13.根据权利要求9所述的设备，其中在给定时间仅激活所述第一传输门或所述第二传输门。
14.根据权利要求9所述的设备，其中所述高电压水平是用于将与高电荷值相关联的数据写入所述存储器单元阵列中的存储器单元的电压水平。
15.根据权利要求9所述的设备，其进一步包括：
第三导电路径，所述第三导电路径耦合到所述上拉/下拉驱动器，其中所述第三导电路径向所述上拉/下拉驱动器提供指示存储器存取命令的命令控制信号；以及
第四导电路径，所述第四导电路径耦合到所述上拉/下拉驱动器，其中所述第四导电路径向所述上拉/下拉驱动器提供指示待写入所述存储器单元阵列的数据的信号，
其中所述上拉/下拉驱动器被配置成当所述命令控制信号指示写入命令并且指示待写入所述存储器单元阵列的数据的所述信号指示与高电荷值相关联的数据将写入所述存储器单元阵列时，向所述第一上拉驱动器和所述第二上拉驱动器提供激活信号。
16.根据权利要求15所述的设备，其进一步包括命令解码器，其中所述命令解码器被配置成向所述上拉/下拉驱动器提供所述命令控制信号。
17.一种方法，其包括：
向传输门控制器提供控制信号；
用所述传输门控制器激活传输门以将共享数据线耦合到主数据线，其中所述激活响应于所述控制信号；
用所述传输门控制器启用上拉驱动器，其中所述启用响应于所述控制信号；
向上拉/下拉驱动器提供命令控制信号；
向所述上拉/下拉驱动器提供指示待写入存储器阵列的数据的信号；
当所述命令控制信号具有指示写入命令的状态并且所述信号具有指示待写入存储器的高电荷值的状态时，用所述上拉/下拉驱动器激活所述上拉驱动器；以及
用所述上拉驱动器对所述主数据线进行充电。
18.根据权利要求17所述的方法，其进一步包括用所述上拉/下拉驱动器对所述共享数据线进行充电。
19.根据权利要求17所述的方法，其中指示所述写入命令的所述状态是高逻辑状态。
20.根据权利要求17所述的方法，其中所述控制信号是低态有效信号。
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