CN113692621A - 用于控制字线放电的设备及方法 - Google Patents

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Abstract

本文公开用于以渐进方式驱动字驱动器线的设备及方法。字驱动器线可被驱动到高与低电势之间的中间电势。在一些实例中，所述字驱动器线可以逐步方式被驱动。在一些实例中，所述中间电势可为偏置电压。所述偏置电压可由偏置电压产生器提供。一或多个启用信号可用于控制所述字驱动器线的所述驱动。在一些实例中，地址信号可用于控制所述字驱动器线的所述驱动。在一些实例中，以渐进方式驱动所述字驱动器线可致使字线以渐进方式放电。

Description

用于控制字线放电的设备及方法
背景技术
由DRAM(动态随机存取存储器)表示的半导体存储器装置包含具有安置在字线与位线之间的相交点处的存储器单元的存储器单元阵列。半导体存储器装置可包含阶层式结构化的主字线及子字线。主字线是定位在上阶层处的字线，且由行地址的第一部分选择。子字线是定位在下阶层处的字线，且基于由行地址的第二部分选择的对应主字线(MWL)及字驱动器线(FXL)选择。
包含在例如DRAM的半导体存储装置中的存储器单元阵列可被划分为多个存储器垫，以减小子字线及位线的布线电容。每一存储器垫包含相应主字线，使得在使用行地址的第一部分选择主字线时，也同时确定待选择的存储器垫。
子字线的驱动过程由子字驱动器实行，并且在子字线被驱动到高电势时，存储器单元耦合到对应位线。另一方面，在其中子字线被驱动到低电势的周期期间，存储器单元及位线保持在截止状态。如本文所使用，低电势是与低逻辑电平及/或非活动状态相关联的电势。在将子字线驱动到高电势时，向存储器垫的子字驱动器提供相对高的电压。如本文使用，高电势是与高逻辑电平及/或活动状态相关联的电势。相反，在将子字线驱动到低电势时，向存储器垫的子字驱动器提供相对低的电压。
重复存取特定子字线(通常称为“行锤击(row hammer)”)可致使附近子字线的数据降级速率增加。期望减小行锤击事件的影响。
发明内容
如本文描述，子字线的放电可通过以渐进方式(例如，以逐步方式)驱动字驱动器线FXL来控制。与直接在活动与非活动状态之间驱动FXL的情况相比，子字线可能以更慢的速率放电。子字线的放电速率可至少部分基于活动与非活动状态之间FXL的中间电势的值。如本文描述，字驱动器线FXL可包含用于提供多个驱动信号的多个驱动线。FXL的驱动信号可在不同时间被驱动到活动及非活动状态。驱动FX信号的时序可提供对字线放电的控制。在以渐进方式驱动字线FXL中可与在不同时间激活及去激活驱动信号结合使用，以控制子字线的放电。控制子字线的放电可减小行锤击事件的影响。
根据本文公开的至少一个实例，一种设备可包含：子字驱动器，其经配置以驱动子字线；及字驱动器，其经配置以向所述子字驱动器提供第一驱动信号，其中所述字驱动器进一步经配置以在活动状态与非活动状态之间驱动所述第一驱动信号时将所述第一驱动信号驱动到中间电势，其中所述中间电势具有在高电势与低电势之间的值。
根据本文公开的至少一个实例，一种设备可包含：控制电路，其经配置以接收第一启用信号并响应于第一启用信号输出中间电压；多个字驱动器，其经耦合到所述控制电路，所述多个字驱动器中的个别者经配置以接收地址信号、接收第二启用信号及提供第一驱动信号，其中在所述地址信号、第一启用信号及第二启用信号在活动状态下时，在活动状态下提供所述第一驱动信号，且其中在所述地址信号及所述第二启用信号在活动状态下且所述第一启用信号在非活动状态下时，在所述中间电压下提供所述第一驱动信号。所述设备可包含多个子字驱动器，其经配置以从所述多个字驱动器中的相应者接收所述第一驱动信号，所述多个子字驱动器中的个别者经配置以驱动对应子字线。
根据本文公开的至少一个实例，一种设备可包含：子字驱动器，其经配置以驱动子字线；及字驱动器，其经配置以向所述子字驱动器提供第一驱动信号及第二驱动信号，其中响应于所述第一驱动信号及所述第二驱动信号的激活，所述子字线被驱动到高电势，且响应于去激活所述第一驱动信号，所述子字线被放电到中间子字线电压。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是根据本公开的实施例的半导体装置的布局的图。
图3是根据本公开的实施例的半导体装置的存储器单元阵列的存储体的配置的图。
图4是根据本公开的实施例的存储器单元阵列的存储体的一部分的示意图。
图5是根据本公开的实施例的字驱动器的电路图。
图6是根据本公开的实施例的驱动器电路的操作期间的各种信号的时序图。
图7是根据本公开的实施例的字驱动器的电路图。
图8是根据本公开的实施例的驱动器电路的操作期间的各种信号的时序图。
图9是根据本公开的实施例的多个字驱动器的框图。
图10是根据本公开的实施例的偏置电压产生器的电路图。
图11是根据本公开的实施例的偏置电压产生器的电路图。
具体实施方式
下文阐述某些细节以提供对本公开的各种实施例的实例的充分理解。然而，所属领域的技术人员将清楚，可在不具有这些特定细节的情况下实践本文描述的实例。此外，本文描述的本公开的特定实例不应被解释为将本公开的范围限于这些特定实例。在其它例子中，为避免不必要地模糊本公开的实施例，未详细展示公知电路、控制信号、时序协议及软件操作。另外，例如“耦合”及“经耦合”的术语意指两个组件可直接或间接电耦合。间接耦合可意味着两个组件通过一或多个中间组件耦合。
半导体存储器装置可包含阶层式结构化的主字线及子字线。主字线是定位在上阶层处的字线，且由行地址的第一部分选择。子字线是定位在下阶层处的字线，且基于对应主字线(MWL)及字驱动器线(FXL)选择，其由行地址的第二部分选择。MWL可由主字驱动器(MWD)驱动，且字驱动器线FXL可由字驱动器(FXD)驱动。MWL及FXL两者都必须被驱动到活动状态以选择存储器装置中的所需子字线。
一些研究表明，在晶体管的沟道消失时，由于行锤击事件导致的数据降级可能是由背栅极区中产生的自由电子引起的。在不受特定理论约束的情况下，在一些应用中，可通过减小沟道耗散速率来缓解行锤击影响。如本文描述，可控制子字线的放电。举例来说，可控制放电速率及/或子字线放电到的电压。如本文描述，在一些实施例中，子字线的放电可通过以渐进方式(例如，以逐步方式)驱动字驱动器线FXL来控制。与直接在活动与非活动状态之间驱动FXL的情况相比，子字线可能以更慢的速率放电。在一些实施例中，子字线的放电速率可至少部分基于活动与非活动状态之间FXL的中间电势的值。如本文描述，字驱动器线FXL可包含用于提供多个驱动信号的多个驱动线。在一些实施例中，FXL的驱动信号可在不同的时间被驱动到活动及非活动状态。在一些实施例中，驱动FX信号的时序可提供对字线的放电的控制。在一些实施例中，以渐进方式驱动字线FXL可与在不同时间激活及去激活驱动信号结合使用，以控制子字线的放电。在一些应用中，控制子字线的放电可减小行锤击事件的影响。
图1是根据本公开的实施例的半导体装置10的框图。在本公开的一些实施例中，半导体装置10可为动态随机存取存储器(DRAM)。半导体装置10包含存储器单元阵列11。存储器单元阵列11包含彼此相交的多个子字线SWL及多个位线BL，其中存储器单元MC安置在相交点处。SWL可由子字驱动器SWD驱动。为清楚起见，图1中仅展示一个SWL、SWD、BL及MC。多个主字线MWL及字驱动器线FXL耦合在行解码器电路12及SWD之间。主字线MWL及字驱动器线FXL的选择由行解码器电路12实行，且位线BL的选择由列解码器电路13实行。感测放大器18耦合到对应位线BL，并耦合到本地I/O线对LIOT/B。本地IO线对LIOT/B经由传送门TG 19耦合到主IO线对MIOT/B，传送门TG 19用作读取/写入放大器及缓冲器15的开关。
转向解释半导体装置10中包含的多个外部端子，多个外部端子包含地址端子21、命令端子22、时钟端子23、数据端子24以及电力供应端子25及26。
地址端子21经提供有地址信号ADD。地址信号ADD经提供到地址端子21，并经由命令/地址输入电路31被传送到地址解码器电路32。地址解码器电路32接收地址信号ADD，并将经解码行地址信号XADD供应到行解码器电路12，且将经解码列地址信号YADD供应到列解码器电路13。
命令端子22经提供有命令信号COM。命令信号COM可包含一或多个单独信号。输入到命令端子22的命令信号COM经由命令/地址输入电路31输入到命令解码器电路34。命令解码器电路34解码命令信号COM以提供各种内部命令信号。举例来说，命令解码器电路34可响应于激活命令而激活激活信号ACT及/或响应于刷新命令而激活刷新信号REF。举例来说，内部命令可包含用于选择字线的行命令信号及用于选择位线的列命令信号，例如读取命令或写入命令。
在发出行激活命令且行地址被及时地提供有激活命令且列地址被及时地提供有读取命令时，从存储器单元阵列11中的由这些行地址及列地址指定的存储器单元MC读取读取数据。更具体来说，行解码器电路12选择由XADD指示的行地址RA指示的主字线MWL、字驱动器线FXL及子字线SWL，使得相关联存储器单元MC随后耦合到位线BL。读取数据DQ经由读取/写入放大器15及输入/输出电路17从数据端子24外部输出。类似地，在发出行激活命令且行地址被及时地提供有激活命令且列地址被及时地提供有写入命令时，输入/输出电路17可在数据端子24处接收写入数据DQ。写入数据DQ经由输入/输出电路17及读取/写入放大器15提供到存储器单元阵列11，并写入由行地址及列地址指定的存储器单元MC中。
在一些实施例中，行解码器电路12可包含启用信号电路40。启用信号电路40可从命令解码器电路34接收激活信号ACT。响应于激活信号ACT，启用信号电路40可向包含在行解码器电路12中的一或多个字驱动器(未展示)提供一或多个启用信号。如将更详细解释，启用信号可用于以渐进方式驱动字驱动器线FXL。在一些应用中，这可提供对子字线SWL的放电的控制。
装置10可包含用于实行刷新操作的刷新控制电路16。刷新操作可为自动刷新操作及/或其它刷新操作。在一些实施例中，可外部地向装置10发出刷新命令并将其提供到命令解码器电路34，命令解码器电路34向刷新控制电路16及行解码器电路12提供所述命令。在一些实施例中，刷新命令可由装置10的组件周期性地提供(例如，由刷新控制电路16或命令解码器电路34内部地提供)。刷新控制电路16可向行解码器电路12提供刷新地址R_ADD，其可指示用于执行刷新操作的行地址。
时钟端子23分别经提供有外部时钟信号CK及/CK。这些外部时钟信号CK及/CK彼此互补，并被提供到时钟输入电路35。时钟输入电路35接收外部时钟信号CK及/CK，并提供内部时钟信号ICLK。内部时钟信号ICLK被提供到内部时钟产生器36，且因此基于所接收的内部时钟信号ICLK及来自命令/地址输入电路31的时钟启用信号CKE来提供相控内部时钟信号LCLK。尽管不限于此，DLL电路可用作内部时钟产生器36。相控内部时钟信号LCLK被提供到输入/输出电路17，且用作用于确定读取数据DQ的输出时序的时序信号。
电力供应端子25经提供有电力供应电压VDD1、VDD2及VSS。这些电力供应电压VDD1、VDD2及VSS被提供到内部电压产生器电路39。内部电压产生器电路39提供各种内部电压VPP、VOD、VARY、VPERI、VEQ、VCCP、VDRV及VKK。
内部电势VCCP、VDRV及VKK是将主要用于行解码器电路12中的电势。举例来说，在一些实施例中，VKK可用作低电势，且VCCP可用作高电势。尽管稍后将给出其详细描述，但行解码器电路12将基于地址信号ADD选择的主字线MWL及子字线SWL驱动到对应于高电势(例如，3.1V)的VCCP电平，使得存储器单元MC的单元晶体管导通。
内部电势VARY及VEQ是将由感测放大器18、传送门19及/或读取/写入放大器15使用的电势。在感测放大器18被激活时，通过将成对位线中的一者驱动到VARY电平而将另一者驱动到VSS电平来放大所读出的读取数据。内部电势VPERI用作大多数外围电路(例如命令/地址输入电路31)的电力供应电势。通过使用具有低于外部电势VDD的电势的内部电势VPERI作为这些外围电路的电力供应电势，可能减小半导体装置10的功耗。
电力供应端子26经提供有电力供应电压VDDQ及VSSQ。这些电力供应电压VDDQ及VSSQ被提供到输入/输出电路17。电力供应电压VDDQ及VSSQ可为与分别提供到电力供应端子25的电力供应电压VDD2及VSS相同的电压。然而，专用电力供应电压VDDQ及VSSQ可用于输入/输出电路17，使得由输入/输出电路17产生的电力供应噪声不会传播到装置10的其它电路块。
图2是根据本公开的实施例的半导体装置的存储器单元阵列的实例布局的图。在本公开的一些实施例中，存储器单元阵列可包含在图1中展示的半导体装置10的存储器单元阵列11中。
图2中展示的实例的存储器单元阵列200分为16个存储体BK0到BK15。行解码器电路(例如，图1的行解码器电路12；未在图2中展示)可安置在邻近存储体之间及/或在外围电路区PE中。在外围电路区PE中，可布置各种外围电路及外部端子(图2中未展示)。
图3是根据本公开的实施例的存储器单元阵列的存储体300的实例配置图。在本公开的一些实施例中，图2的存储体BK0到BK15每一者可包含图3的存储体300的配置。在一些实施例中，存储体300可包含在图1中展示的半导体装置10的存储器单元阵列11中。
如图3中展示，存储体300包含多个存储器垫区MAT0到3。在图3中展示的实例中，存储体300具有四个存储器垫区，但在其它实例中，存储体300可包含更多或更少存储器垫区。如由存储器垫区MAT1中的虚线指示，每一存储器垫区可分为多个子区SUBMAT1-0到3。尽管图3中展示的实例包含四个子区，但在其它实例中，存储器垫区MAT0到3可包含更多或更少子区。每一子区SUBMAT1-0到3可包含在Y方向上对准的多个存储器垫(例如，32、64、128)。在一些实施例中，子区中的多个存储器垫可进一步细分为组。举例来说，SUBMAT1-0可包含64个存储器垫，并且存储器垫可被组织成八组八个。为清晰起见，图3中未展示个别存储器垫。在一些实施例中，每一子区SUBMAT1-0到3的存储器垫可与对应IO(例如，DQ垫)相关联。
子字驱动器操作由行解码器电路(图3中未展示)(例如图1的行解码器电路12)控制。在向其输入行地址RA时，行解码器通过激活由行地址RA指示的适当主字驱动器(MWD)及适当字驱动器(FXD)来选择子字线。在图3中展示的实例中，针对主字驱动器MWD展示一个块，然而，主字驱动器MWD块可包含多个主字驱动器MWD。类似地，针对字驱动器FXD展示两个块，但是每一字驱动器FXD块可包含多个字驱动器FXD。举例来说，如果每一存储器垫区MAT包含四个子区并且每一子区包含64个存储器垫，那么主字驱动器MWD块可包含128个MWD，其每一者经配置以激活对应主字线(MWL)。继续此实例，每一字驱动器FXD块可包含八个字驱动器FXD，其每一者经配置以激活对应字驱动器线(FXL)。在图3中展示的实例中，行地址RA的位3到15对主字线MWL进行编码，且行地址RA的位0到2对字驱动器线FXL进行编码。然而，可使用其它编码方案。
图4是根据本公开的实施例的存储体400的一部分的示意图。在本公开的一些实施例中，图4中展示的存储体400的部分可包含在图3的存储体300、图2的存储器单元阵列200及/或图1的存储器单元阵列11中。
子字线彼此邻近，并由不同子字驱动器群组的子字驱动器SWD0到7驱动。对应主字信号(未展示)、驱动信号FX及低电势VKK/Gnd(未展示)被提供到子字驱动器SWD0到7。在一些实施例中，主字信号及驱动信号FX是可分别由与行解码器电路(例如图1中展示的行解码器电路12)一起包含的主字驱动器MWD0到N及字驱动器FXD 404基于如参考图3描述的行地址RA提供的信号。主字信号通过主字线(图4中未展示)提供到子字驱动器SWD0到7，且驱动信号FX通过字驱动器线402提供到子字驱动器SWD0到7。
主字线MWL可在相应存储器垫(例如，图3中SUBMAT1-0中的存储器垫)的阵列区上方延伸，以向存储器垫的子字驱动器群组提供主字信号，以激活存储器垫的子字驱动器SWD0到7。也就是说，在主字驱动器MWD被激活时，其可向垫的所有子字驱动器SWD0到7提供活动主字信号。如下面将描述，驱动信号FX包含互补信号FXT及FXF。字驱动器FXD 404的每一字驱动器线402向每一垫中的至少一个子字驱动器SWD提供驱动信号FX。在图4中展示的实例中，字驱动器FXD 404包含偶数字驱动器406及奇数字驱动器408。偶数字驱动器406向每一存储器垫的偶数编号的子字驱动器SWD0、SWD2、SWD4及SWD6提供相应驱动信号，且奇数字驱动器408向每一存储器垫的奇数编号的子字驱动器SWD1、SWD3、SWD5及SWD7提供相应驱动信号。然而，在其它实例中可使用其它布置。在图4中展示的实例中，字驱动器FXD的每一线可耦合到每一存储器垫中的对应子字驱动器SWD0到7。举例来说，FXL 5可耦合到每一存储器垫的子字驱动器SWD5。
在图4中展示的实例操作中，行地址RA已指示应激活(例如，选择)MWD1，并且应激活(例如，选择)与字驱动器线FXL 5相关联的奇数字驱动器FXD 408。如由阴影区412展示，与主字驱动器MWD0、MWDn相关联的子字线410(甚至与字驱动器线FXL 5相关联的子字线)保持非活动。然而，由与经激活MWD1及FXL 5相关联的子字驱动器SWD5 416驱动的子字线414经激活以允许沿子字线414存取存储器单元。因此，与MWD1相关联的经选择存储器垫的经选择子字线SWL由对应经激活子字驱动器SWD5驱动到高电势。在一些实例中，经选择存储器垫的其它子字驱动器SWD将相应未经选择子字线SWL驱动到低电势以保持非活动。未经选择存储器垫(例如，与MWD0及MWDn相关联的存储器垫)的子字驱动器SWD保持去激活，并且在一些实例中未向未经选择存储器垫MAT的子字线SWL提供电压。也就是说，尽管子字驱动器SWD可由活动主字驱动器MWD或活动字驱动器FXD启用，但为了被激活，子字线SWL必须与耦合到经激活字驱动器FXD及经激活主字驱动器MWD的子字驱动器SWD相关联。在已存取经选择子字线SWL的存储器单元之后，接着通过去激活MWD及/或FXD将经选择子字线SWL放电到低电势，如本文描述。
根据本公开的一些实施例，子字线SWL以受控方式放电。举例来说，可控制子字线SWL的放电速率。在一些实施例中，子字线SWL的放电可通过激活字驱动器FXD(例如图3及4中展示的及参考图1论述的字驱动器)来控制，用于以渐进方式(例如，以逐步方式)驱动字驱动器线FXL。以渐进方式驱动字驱动器线FXL可包含将FX驱动到活动与低电势之间的中间电势。举例来说，中间电势可在Gnd与VCCP之间。在其它实例中，中间电势可在VKK与VCCP之间。在另一实例中，可控制子字线SWL放电到的电压。在一些实施例中，驱动信号FX可在不同的时间被激活及去激活，以将子字线放电到中间子字线电压。中间子字线电压可为高电势(例如，VCCP)与低电势(例如，Gnd、VKK)之间的电压。以渐进方式驱动字驱动器线FXL及/或改变驱动信号FX的激活的时序可致使子字线SWL以比同时在活动与非活动状态之间直接驱动驱动驱动信号FX更慢的速率放电。
图5是根据本公开的实施例的字驱动器FXD 500的电路图。在一些实施例中，FXD500可包含在图3中展示的字驱动器FXD及/或图4中展示的字驱动器404中。FXD 500可包含在行解码器中，例如图1中的行解码器12。在一些实施例中，FXD 500可包含在存储器阵列的外围区中，例如图3中展示的存储器阵列300。对于上下文，还展示与FXD500相关联的子字驱动器SWD 502及启用信号电路504。在一些实施例中，SWD 502可用于实施图4中展示的子字驱动器SWD0到7。在一些实施例中，启用信号电路503可用于实施图1中展示的启用信号电路40。
在图5中展示的实施例中，SWD 502包含P沟道型场效应晶体管P1及N沟道型场效应晶体管N1及N2。晶体管P1及N1分别在节点505及507处彼此串联耦合，且主字信号MWS分别被提供到栅极电极503及509。驱动信号FXT被提供到晶体管P1的节点501(例如，漏极或源极)，并且低电势被提供到晶体管N1的节点511(例如，漏极或源极)。尽管本文的实例将低电势描述为Gnd，但也可使用其它电势(例如，负电压，VKK)。晶体管P1及N1的节点(例如，漏极或源极)耦合到子字线SWL。驱动信号FXF被提供到晶体管N2的栅极515，其中其节点513(例如，漏极或源极)耦合到子字线SWL，并且低电势被提供到节点517(例如，漏极或源极)。如先前描述，主字信号MWS由主字驱动器MWD提供，且驱动信号FXT及FXF由FXD 500在字驱动器线路FXL上提供。
主字信号MWS是在经选择时变为低电平的信号，且驱动信号FXT及FXF是在经选择时分别变为高电平及低电平的信号。驱动信号FXT及FXF是互补信号。在主字信号MWS及驱动信号FXT及FXF被激活时(例如，MWS及FXF为低且FXT为高)，晶体管N1及N2不被激活，但晶体管P1被激活以提供FXT信号，且对应子字线SWL被激活。相反，在主字信号MWS处于非活动状态并且驱动信号FXT及FXF中的任一者也处于非活动状态时，对应子字线SWL被去激活。对于活动及非活动状态，子字线SWL被驱动到的电势可至少部分基于FXT及/或FXF信号的电势。举例来说，在FXT被驱动到VCCP且FXF被驱动到Gnd时，子字线SWL可在由MWS激活时被驱动到VCCP。
返回到FX驱动器(例如，FXD 500)，可提供各种控制信号以控制FXD 500的操作。FXD 500可接收地址信号ADD，及启用信号En1、En2、En3。地址信号ADD可由地址解码器电路(如图1中展示的地址解码器电路32)或刷新控制电路(例如图1中展示的刷新控制电路16)提供。如在图3及4中指出，行地址位RA0到2可用于指示待选择(例如，激活)的八个FX驱动器中的一者。在一些实例中，FXD 500可为八个FX驱动器中的一者。启用信号En1、En2、En3可由启用信号电路504提供。启用信号电路504可响应于活动激活信号ACT而激活启用信号En1、En2、En3中的一或多者。在一些实施例中，激活信号可由命令解码器电路提供，例如图1中的命令解码器电路34。
地址信号ADD及第二启用信号En2可作为输入提供到NAND(与非)门506。NAND门506的输出可作为输入提供到反相器508。地址信号ADD及第一启用信号En1可提供到第二NAND门510。第二NAND门510的输出可提供到第二反相器512。第三启用信号En3可作为输入提供到反相器514。
字驱动器可包含P沟道晶体管P2。P2的节点(例如，源极或漏极)519可耦合到电势VCCP。P2的栅极521可接收反相器508的输出。P2的节点523可耦合到P沟道晶体管P3的节点529及P沟道晶体管P4的节点531。P3的节点525可耦合到偏置电压Vbias。P3的栅极527可接收NAND门506的输出。P4的栅极533可接收反相器512的输出。P3的节点535可耦合到N沟道晶体管N3的节点537。可在节点535与537之间提供驱动信号FXF。N3的栅极539也可接收反相器512的输出。N3的节点541可耦合到低电势。在图5中展示的实例中，接地Gnd用作低电势。
P沟道晶体管P5可具有耦合到电势VCCP的节点543。P5的栅极可接收反相器514的输出。P5的节点547可耦合到P沟道晶体管P6的节点549。P6的栅极551可接收驱动信号FXF。P6的节点553可耦合到N沟道晶体管N4的节点555及N沟道晶体管N5的节点561。可在节点553与561之间提供驱动信号FXT。N4的栅极557可接收反相器514的输出。N4的节点559可耦合到低电势，例如Gnd。N5的栅极563可接收驱动信号FXF。N5的节点565可耦合到低电势Gnd。
在地址信号ADD为非活动(例如，低)时，指示FXD 500未经选择(例如，未被激活)，无论启用信号En1、En2、En3的状态如何，NAND门506、510的输出均为高。因此，晶体管P2及P4被激活，且晶体管P3及N3未被激活。因此，FXF被驱动到非活动(例如，高)状态，其在图5中展示的实例中为VCCP。在FXF为非活动时，晶体管N5被激活且晶体管P6未被激活。这会将FXT驱动到非活动(例如，低)状态。非活动驱动信号FXF进一步去激活晶体管N2，从而将子字线SWL驱动到非活动状态。因此，在未通过地址信号ADD选择FXD 500时(例如，地址信号ADD为非活动)，对应子字线SWL处于非活动状态。类似地，在启用信号En1、En2处于非活动状态时，无论地址信号ADD及启用信号En3的状态如何，FXF及FXT均保持在非活动状态。
在地址信号ADD为活动(例如，高)时，指示FXD 500被选择，FXT及FXF的状态可取决于启用信号En1、En2及En3的状态而变化。状态的电势也可取决于启用信号。可至少部分基于激活信号ACT的状态来确定启用信号En1、En2、En3的状态。在启用信号En1为活动(例如，高)且启用信号En2及En3为非活动(例如，低)时，NAND门510的输出为低。因此，晶体管N3被激活且晶体管P4未被激活，从而将FXF驱动到活动状态。然而，因为启用信号En3为低，晶体管N4被激活且晶体管P5未被激活。因此，FXT被驱动到非活动状态。在启用信号En1及En3两者都为活动，晶体管P5被激活且晶体管N4未被激活，从而允许FXT达到活动状态。因此，在一些实施例中，FXT可仅在启用信号En3为活动时为活动。
继续其中地址信号ADD为活动的实例，在启用信号En1及En2两者都为活动时，响应于活动启用信号En2，晶体管P3可被激活且晶体管P2可未被激活。然而，因为响应于启用信号En1，晶体管N3被激活且晶体管P4未被激活，所以驱动信号FXF保持活动低。在启用信号En3为非活动而En1及En2两者都为活动时，晶体管P5为非活动且晶体管N4为活动，致使FXT处于低电势Gnd。在晶体管P1由活动(低)主字信号MWS激活的情况下，子字线SWL开始通过晶体管P1从高电势VCCP放电到中间子字线电压，其可大于低电势Gnd。举例来说，子字线SWL可从VCCP放电到与晶体管P1的阈值电压相关的电势。随后，在启用信号En3变为非活动时，在启用信号En1为非活动且启用信号En2为活动时，晶体管P4被激活且晶体管N3未被激活。因此，FXF被驱动到偏置电压Vbias。在一些实施例中，Vbias可为具有在低电势Gnd与高电势VCCP之间的值的电势。
将FXF驱动到中间电势可允许增加子字线SWL的放电时间。举例来说，在驱动信号FXT处于非活动状态(例如，在低电势Gnd下)且FXF也处于非活动状态(例如，在高电势VCCP下)时，子字线被驱动到低电势Gnd。然而，在FXT被驱动到低电势时，Gnd及FXF被驱动到偏置电压Vbias，晶体管N2可提供电阻，子字线SWL通过所述电阻放电。因此，通过将FXF从Gnd驱动到Vbias，且接着到VCCP，与将FXF从低电势直接驱动到VCCP的情况相比，子字线SWL可以更慢的速率从VCCP放电到低电势。
图6是根据本公开的实施例的驱动器电路操作期间的各种信号的时序图600。在本公开的一些实施例中，图5的驱动器电路可根据时序图600的实例操作来操作。时序图600将参考图5的驱动器电路来描述。然而，图6的实例不限于FXD 500的特定实施例。
时序图600展示启用信号En1、En2及En3、驱动信号FXT及FXF、子字线SWL及P_source(耦合到Vbias的P沟道型场效应晶体管的节点(例如，图5中P3的节点529)处的电压)的状态。尽管图6中未展示，但假设在时序图600中展示的操作期间地址信号ADD是活动的。
在T0之前的某个时间，激活命令602由包含字驱动器的存储器装置接收。内部激活信号ACT可转变为活动状态。激活信号ACT可由启用信号电路504接收，信号电路504可响应于经激活激活信号ACT而激活启用信号En1、En2及En3。在T0附近，启用信号电路504可将En1转变为活动(例如，高)状态。如先前提及，这可致使NAND门510的输出转变为低逻辑状态。NAND门510的输出由反相器512反相，反相器512激活晶体管N3且不激活晶体管P4。因为En2在T0保持低，所以晶体管P2被激活且P3未被激活。因此，FXF被驱动到活动(例如，低)状态，且P-Source保持在等于VCCP的电势。
在T1附近，启用信号电路504将En3转变为活动(例如，高)状态。En3可由反相器514反相，反相器514激活晶体管P5且去激活晶体管N4。因为FXF为活动低，所以晶体管P6也被激活且晶体管N5被去激活。因此，FXT被驱动到活动(例如，高)状态。因此，SWL被驱动到活动(例如，高)状态。
在T2附近，启用信号电路504将En2转变为活动(例如，高)状态。活动En2信号可致使NAND门510的输出转变为低逻辑状态。这可激活晶体管P3且去激活晶体管P2。这可致使P_source转变为等于Vbias的电势。在图6中展示的实例中，Vbias具有大于Gnd且低于VCCP的电势。
在T3之前，预充电命令604可由存储器装置接收。响应于预充电命令604，激活信号ACT可转变为非活动状态。响应于非活动激活信号ACT，启用信号电路504可去激活(例如，转变为非活动状态)启用信号En1、En2、En3。
在T3附近，启用信号电路504可将En3转变为非活动状态。如先前参考图5论述，在En3为非活动时，FXT可被驱动到非活动(例如，低)状态。归因于非活动FXT，子字线SWL不再经由晶体管P1耦合到VCCP(通过FXT)，而是经由晶体管P1耦合到低电势。因此，SWL开始通过晶体管P1从VCCP放电到中间子字线电压，其可为小于VCCP但大于低电势的电势。举例来说，SWL开始从VCCP放电，直到SWL的电势等于主字线MWL的电势加上晶体管P1的阈值电压Vtp。因为FXF仍处于为活动低，晶体管N2为非活动，因此SWL的放电速率由P1限制。
在T4附近，启用信号电路504可将En1转变为非活动状态。这可激活晶体管P4并去激活晶体管N3。FXF经由晶体管P3及P4驱动到Vbias。Vbias可施加到晶体管N2的栅极515。将施加到N2的电压增加到Vbias可允许子字线SWL通过N2放电，从而允许SWL继续从高于低电势(例如，MWL加上Vtp)的电压朝向Gnd放电。放电速率可至少部分基于Vbias的值。
在T5附近，启用信号电路504可将En2转变为非活动状态。这可激活晶体管P2且去激活晶体管P3，从而将FXF驱动到非活动(例如，高)状态，并将P_source驱动到VCCP。非活动FXF信号可激活N2，其可允许SWL利用小电阻放电到Gnd。
参考图5描述的字驱动器实施例经由P沟道晶体管(例如，图5中的晶体管P4)将驱动信号FXF驱动到Vbias。然而，在其它实施例中，驱动信号FXF可经由N沟道晶体管被驱动到Vbias。
图7是根据本公开的实施例的字驱动器FXD 700的电路图。在一些实施例中，FXD700可包含在图3中展示的字驱动器FXD及/或图4中展示的字驱动器404中。FXD 700可包含在行解码器中，例如图1中的行解码器12。在一些实施例中，FXD 700可包含在存储器阵列的外围区中，例如图3中展示的存储器阵列300。对于上下文，还展示与FXD700相关联的子字驱动器SWD 702及启用信号电路704。在一些实施例中，SWD 702可用于实施图4中展示的子字驱动器SWD0到7。在一些实施例中，启用信号电路704可用于实施图1中展示的启用信号电路40。
可提供各种控制信号以控制FXD 700的操作。FXD 700可接收地址信号ADD，及启用信号En1、En2、En3。地址信号ADD可由地址解码器电路(如图1中展示的地址解码器电路32)或刷新控制电路(例如图1中展示的刷新控制电路16)提供。如在图3及4中指出，行地址位RA0到2可用于指示待选择(例如，激活)的八个FX驱动器中的一者。在一些实例中，FXD 700可为八个FX驱动器中的一者。启用信号En1、En2、En3可由启用信号电路704提供。启用信号电路704可响应于活动激活信号ACT而激活启用信号En1、En2、En3中的一或多者。在一些实施例中，激活信号可由命令解码器电路提供，例如图1中的命令解码器电路34。
地址信号ADD及启用信号En1可作为输入提供到NAND门706。NAND门706的输出可提供到反相器708。启用信号En3可作为输入提供到反相器710。FXD 700可包含P沟道晶体管P2，其具有耦合到VCCP的节点719及耦合到N沟道晶体管N3的节点725的节点723。可在节点723与725之间提供驱动信号FXF。P2的栅极721及N3的栅极727两者都可接收反相器708的输出。N3的节点729可耦合到P沟道晶体管P3的节点735及N沟道晶体管N4的节点737。P3的节点731可耦合到偏置电压Vbias。N4的节点741可耦合到低电势，例如Gnd。P3的栅极733及N4的栅极739两者都可接收启用信号En2。
FXD 700可包含P沟道晶体管P4。P4的节点743可耦合到VCCP且P3的节点747可耦合到P沟道晶体管P5的节点749。P4的栅极745可接收来自反相器710的输出。P5的栅极751可接收驱动信号FXF。P5的节点753可耦合到N沟道晶体管N5的节点755及N沟道晶体管N6的节点761。可在节点753与761之间提供驱动信号FXT。N5的栅极757可接收反相器710的输出，并且N5的节点759可耦合到低电势Gnd。N6的栅极763可接收驱动信号FXF，且N6的节点765可耦合到低电势Gnd。
类似于图5中展示的实施例，在FXF为活动且启用信号En3为活动时，FXT仅被驱动到活动(例如，高)状态。在启用信号En3为活动时，晶体管P4被激活且N5未被激活。在FXF为活动时，晶体管P5被激活且晶体管N6未被激活，且FXT被驱动到VCCP。
在En3为非活动且En1及En2为活动时，FXT可为非活动且FXF可保持活动。因此，晶体管N5可为活动且晶体管N2可为非活动。在晶体管P1由活动(低)主字信号MWS激活时，子字线SWL开始通过晶体管P1从活动电势VCCP放电到中间子字线电压，其可能大于低电势Gnd。中间子字线电压可至少部分基于P1的阈值电压。
类似于图5中展示的实施例，在地址信号ADD为活动(例如，FXD 700被选择)时，FXF可仅被驱动到活动(例如，低)状态。然而，与图5中的实施例不同，还可启用启用信号En2以将FXF驱动到活动状态。在地址信号ADD及启用信号En1两者都为活动时，晶体管P2未被激活且晶体管N3被激活。在启用信号En2为活动时，晶体管P3未被激活且N4被激活。因此，FXF经由晶体管N3及N4被驱动到非活动状态。
在地址信号ADD及启用信号En1及En2为活动时，FXF可被驱动到低电势Gnd。相反，在地址信号ADD及启用信号En1为活动且启用信号En2为非活动时，晶体管N4未被激活且晶体管P3被激活。因此，FXF经由晶体管P3及N3驱动到偏置电压Vbias。在一些实施例中，Vbias可为具有在低电势Gnd与高电势VCCP之间的值的电势。
将FXF驱动到中间电势可允许增加子字线SWL的放电时间。举例来说，在驱动信号FXT处于非活动状态(例如，在低电势Gnd下)且FXF也处于非活动状态(例如，在高电势VCCP下)时，子字线SWL被驱动到低电势Gnd。然而，在FXT被驱动到低电势Gnd且FXF被驱动到偏置电压Vbias时，晶体管N2可呈现电阻，子字线SWL通过所述电阻放电。因此，与将FXF直接驱动到VCCP的情况相比，子字线SWL可以更慢的速率放电到低电势。放电速率可至少部分基于Vbias。
图8是根据本公开的实施例的驱动器电路的操作期间的各种信号的时序图800。在本公开的一些实施例中，图7的驱动器电路可根据时序图800的实例操作来操作。时序图800将参考图7的驱动器电路来描述。然而，图8中展示的实例不限于FXD 700的特定实施例。
时序图800展示启用信号En1、En2及En3、驱动信号FXT及FXF、子字线SWL及N_source(耦合到Vbias的P沟道型场效应晶体管的节点(例如，图7中P3的节点735)处的电压)的状态。尽管图8中未展示，但假设在时序图800中展示的操作期间地址信号ADD是活动的。
在T0之前的某个时间，激活命令802由包含字驱动器的存储器装置接收。内部激活信号ACT可转变为活动状态。激活信号ACT可由启用信号电路704接收，启用信号电路704可响应于经激活激活信号ACT而激活启用信号En1、En2及En3。在激活任何启用信号之前，晶体管P2及P3可为活动的，而晶体管N3及N4为非活动的。因此，FXF可为非活动的(例如，高)，且N_source可在等于偏置电压Vbias的电势下。如在图8中展示，在一些实施例中，Vbias可具有在VCCP与Gnd之间的电势。
在T0附近，启用信号电路704可将启用信号En1及En2转变为活动(例如，高)状态。活动启用信号En1及En2激活晶体管N3及N4且去激活晶体管P2及P3。这将FXF驱动到活动(例如，低)状态，且将N_source驱动到低电势(例如，Gnd)。
在T1附近，启用信号电路704可将启用信号En3转变为活动(例如，高)状态。活动启用信号En3可激活晶体管P4且去激活晶体管N5。FXT可被驱动到活动(例如，高)状态。在FXF及FXT两者都处于其活动状态时，SWL被驱动到活动状态(例如，高状态)。
在T2之前，预充电命令804可由存储器装置接收。响应于预充电命令804，激活信号ACT可转变为非活动状态。响应于非活动激活信号ACT，启用信号电路704可去激活(例如，转变为非活动状态)启用信号En1、En2、En3。
在T2附近，启用信号电路704可将启用信号En3转变为非活动(例如，低)状态。非活动启用信号En3可去激活晶体管P4并激活晶体管N5，从而将FXT驱动到非活动状态。归因于非活动FXT，子字线SWL不再经由晶体管P1耦合到VCCP(通过FXT)，而是经由晶体管P1耦合到低电势。因此，SWL开始通过晶体管P1从VCCP放电到中间子字线电压。举例来说，SWL开始从VCCP放电，直到SWL的电势等于主字线MWL的电势加上晶体管P1的阈值电压Vtp。因为FXF仍为活动低，晶体管N2为非活动，因此SWL的放电速率由P1限制。
在T3附近，启用信号可将启用信号En2转变为非活动(例如，低)状态。这可去激活晶体管N4并激活晶体管P3。因为晶体管N3仍由启用信号En1激活，FXF及N_source被驱动到偏置电压Vbias。因此，Vbias可施加到晶体管N2的栅极715。将施加到晶体管N2的栅极715的电压增加到Vbias可允许SWL继续从中间子字线电势朝向Gnd放电。放电速率可至少部分基于Vbias的值。
在T4附近，启用信号电路704可将En1转变为非活动(例如，低)状态。这可激活晶体管P2且去激活晶体管N3，从而将FXF驱动到非活动(例如，高)状态。非活动FXF信号可激活N2，其可允许SWL快速放电到Gnd。因为晶体管P3仍为活动，N_source可保持在Vbias。
如在图6及8中展示，启用信号的时序可允许控制字驱动器信号FXT及FXF的驱动。FXF及FXT不需要同时驱动到其活动及/或非活动状态。举例来说，在FXF被驱动到活动状态之后，驱动信号FXT可被驱动到活动状态。在另一实例中，在FXF被驱动到非活动状态及/或中间电势之前，FXT可被驱动到非活动状态。此外，结合字驱动器控制电路系统(例如，图5及7中展示的实施例)，启用信号可允许驱动信号FXT及/或FXF被驱动到具有在Gnd与VCCP之间(例如，在活动与低电势之间)的值的电势。
在不同时间激活及去激活驱动信号及/或随时间将驱动信号驱动到中间电势(例如，Vbias)可允许控制字线(例如，子字线)的放电，例如减小将字线从高电势放电到低电势(例如，VCCP到Gnd)的速率。此外，中间电势的值可用于控制字线的放电速率。在一些应用中，减小字线的放电速率可减小行锤击事件的影响。
尽管可能期望减小行锤击事件的影响，但在一些实施例中，渐进(例如，逐步)控制驱动信号(例如，FXF)以控制字线(例如，SWL)的放电可需要额外电路系统(例如，晶体管、启用信号电路、偏置电压产生器)。因此，在一些应用中，可期望在多个字驱动器(FXD)之中共享驱动信号控制组件(例如，控制电路)中的一或多者。
图9是根据本公开的实施例的多个字驱动器(FXD0、FXD2、FXD4及FXD6)的框图900。在一些实施例中，每一字驱动器FXD0、FXD2、FXD4及FXD6可由图7中展示的字驱动器FXD 700实施。如在图9中展示，一些信号的源可由字驱动器FXD0、FXD2、FXD4及FXD6共享。举例来说，FXD0、FXD2、FXD4及FXD6可从同一源(例如，图7中展示的启用电路704)接收启用信号En1、En3、En2。在一些实施例中，除启用信号En2之外，还可在字驱动器FXD0、FXD2、FXD4及FXD6之中共享偏置电压Vbias及晶体管P3及N4。在一些实施例中，由方框902指示的控制电路(例如，控制组件)可等效于图7中方框790中展示的组件。因此，在一些应用中，可根据图7及9中展示的实施例来实施字驱动器，以减小实施驱动信号的渐进控制所需的额外组件的数目。尽管展示四个字驱动器共享启用信号及偏置电压，但在其它实施例中，更多或更少字驱动器可共享这些组件。
如在图9中展示，每一字驱动器FXD0、FXD2、FXD4及FXD6接收其自己的地址信号ADDFX0 FX2、FX4 FX6。返回到图5，通过晶体管P3对存取Vbias的控制是基于启用信号En2及地址信号ADD。因此，在一些实施例中，根据图5中展示的实施例实施的字驱动器可能无法共享偏置电压Vbias及/或耦合到偏置电压Vbias的晶体管。因此，在一些应用中，图7中展示的字驱动器实施例可能是期望的，因为一或多个驱动信号控制组件可被共享。然而，在一些应用中，经由P沟道晶体管驱动驱动信号可能是有利的，在这种情况下，图5中展示的字驱动器可能是期望的。
如参考图5到9展示，在一些实施例中，字驱动器可接收偏置电压。偏置电压的值可至少部分控制字线(例如，子字线)的放电速率。在一些实施例中，偏置电压可由偏置电压产生器提供。
图10是根据本公开的实施例的偏置电压产生器1000的电路图。偏置电压产生器1000可提供偏置电压Vbias。在一些实施例中，偏置电压产生器1000可用于提供由字驱动器(例如图3、4、5、7及9中展示的字驱动器)接收的偏置电压。
偏置电压产生器1000可包含第一运算放大器(op-amp)1004。运算放大器可在负输入处接收参考电压VREF。在一些实施例中，VREF可由电压产生器电路提供，例如图1中展示的电压产生器电路39。在一些实施例中，VREF可由单独参考电压产生器提供。运算放大器1004可输出电压Vbias_REF，其可被提供到第二运算放大器1002的正输入。第二运算放大器1002可输出偏置电压Vbias。偏置电压Vbias可反馈到运算放大器1002的负输入。偏置产生器1000可进一步包含P沟道晶体管P7及P8、N沟道晶体管N7及可变电阻1006，如由图10中的虚线方框指示。
晶体管P7可具有耦合到电压VPP的节点1001及耦合到N7的节点1013的节点1005。节点1005及1013的输出可反馈到运算放大器1004的正输入。晶体管P8还可具有耦合到电压VPP的节点1007。P7的栅极1003及P8的栅极1009可耦合在一起。P8的节点1011可分别耦合到晶体管P7及P8的栅极1003及1009。P8的节点1011可进一步耦合到可变电阻1006。可变电阻1006可耦合到接地Gnd。N5的栅极1015可接收运算放大器1004的输出。N7的节点1017可耦合到Gnd。在一些实施例中，晶体管N7可为子字驱动器SWD的耦合到提供驱动信号FXF的字驱动器线及子字线(SWL)的N沟道晶体管(例如图5及7中展示的晶体管N2)的复制品。
在操作中，晶体管P7及P8可经配置以跨越P7的节点1001及1005以及P8的节点1007及1011提供具有电流I_ref的电流镜。在激活时晶体管N7可接收Vbias_REF并将跨越晶体管P7的电压VPP放电到接地。Vbias_REF可使得N7的漏极电平可等于运算放大器1004的负输入节点的电平。换句话说，I_ref可跨越N7流动，且在栅极1015接收Vbias_REF时，漏极电平可等于运算放大器1004的负输入节点的电平。可调整可变电阻1006的电阻以调整Vbias的电压。在一些实施例中，偏置电压产生器1000可经配置以提供低电势(例如，Gnd、VKK)与高电势(例如，VCCP)之间的偏置电压。在一些实施例中，在偏置电压产生器的其它组件的电流驱动能力低时，第二运算放大器1002可为Vbias提供稳定性。
图11是根据本公开的实施例的偏置电压产生器的电路图。偏置电压产生器1100可提供偏置电压Vbias。在一些实施例中，偏置电压产生器1100可用于提供由字驱动器(例如图3、4、5、7及9中展示的字驱动器)接收的偏置电压。
偏置电压产生器1100可包含运算放大器(运算放大器)1102、P沟道晶体管P7及P8、N沟道晶体管N7及可变电阻1106，如由图11中的虚线方框指示。
晶体管P7可具有耦合到电压VPP的节点1101及耦合到N7的节点1113的节点1105。节点1105及1013的输出可被提供到N7的栅极1115。N7的栅极1115以及节点1105及1013也可耦合到运算放大器1102的正输入。晶体管P8还可具有耦合到电压VPP的节点1107。P7的栅极1103及P8的栅极1109可彼此耦合。P8的节点1111可分别耦合到晶体管P7及P8的栅极1103及1109。P8的节点1111可进一步耦合到可变电阻1106。可变电阻1106可耦合到地Gnd。N7的节点1117还可耦合到Gnd。在一些实施例中，晶体管N7可为子字驱动器SWD的耦合到提供驱动信号FXF的字驱动器线及子字线(SWL)的N沟道晶体管(例如图5及7中展示的晶体管N2)的复制品。
在操作中，晶体管P7及P8可经配置以跨越P7的节点1101及1105以及P8的节点1007及1011提供具有电流I_ref的电流镜。晶体管N7可在栅极1115处接收电流I_ref，并且还跨越节点1113及1117将电流I_ref漏接到地，这产生电压Vbias_REF。Vbias_REF可由运算放大器1102在正输入处接收，且运算放大器1102可输出偏置电压Vbias。偏置电压Vbias可反馈到运算放大器1102的负电压中。在一些实施例中，运算放大器1102可对Vbias提供稳定性，类似于图10中的运算放大器1002。可调整可变电阻1106的电阻以调整Vbias的电压。在一些实施例中，偏置电压产生器1100可经配置以提供低电势(例如，Gnd)与高电势(例如，VCCP)之间的偏置电压。
图10及11中展示的偏置电压产生器1000及1100仅为了示范性目的提供。在一些实施例中，其它偏置电压产生器可用于向字驱动器提供偏置电压。
如本文描述，字驱动器线FXL可以渐进方式被驱动。也就是说，字驱动器线可被驱动到具有与活动及非活动状态相关联的电势之间的值的一或多个中间电势。在一些实施例中，通过向字驱动器FXD提供各种控制信号，字驱动器线FXL可以渐进方式被驱动。在一些实施例中，控制信号可包含一或多个启用信号及一地址信号。在一些实施例中，可响应于激活信号产生启用信号。在一些实施例中，FXL可被驱动到高电势与低电势之间的中间电势，作为在活动与低电势之间驱动的“步骤”。以渐进方式驱动FXL可致使子字线SWL以逐步方式及/或比FXL被直接在活动与低电势之间驱动时更慢的速率放电。在一些应用中，以此方式控制SWL的放电可减小行锤击事件的影响。
从前述将了解，尽管为说明的目的已经在本文中描述本公开的特定实施例，但是在不偏离本公开的精神及范围的情况下可以进行各种修改。因此，本公开的范围不应限于本文描述的特定实施例中的任一者。

Claims (22)

1.一种设备，其包括：
子字驱动器，其经配置以驱动子字线；及
字驱动器，其经配置以向所述子字驱动器提供第一驱动信号，其中所述字驱动器进一步经配置以在活动状态与非活动状态之间驱动所述第一驱动信号时将所述第一驱动信号驱动到中间电势，其中所述中间电势具有在高电势与低电势之间的值。
2.根据权利要求1所述的设备，其中所述字驱动器进一步向所述子字驱动器提供第二驱动信号，其中所述字驱动器在与所述字驱动器将所述第一驱动信号驱动到所述活动状态时的不同时间将所述第二驱动信号驱动到活动状态。
3.根据权利要求2所述的设备，其中在所述第一驱动信号被驱动到所述活动状态之后，所述第二驱动信号被驱动到所述活动状态。
4.根据权利要求2所述的设备，其中所述字驱动器在与所述字驱动器将所述第一驱动信号驱动到所述非活动状态时的不同时间将所述第二驱动信号驱动到非活动状态。
5.根据权利要求4所述的设备，其中在所述第一信号被驱动到所述非活动状态之前，所述第二个驱动信号被驱动到所述非活动状态。
6.根据权利要求1所述的设备，其进一步包括经配置以向所述字驱动器提供偏置电压的偏置电压产生器，其中所述中间电势至少部分基于所述偏置电压。
7.根据权利要求1所述的设备，其中所述字驱动器经配置以接收至少一个启用信号，并响应于所述至少一个启用信号将所述第一驱动信号驱动到所述中间电势。
8.根据权利要求7所述的设备，其中所述至少一个启用信号包含第一启用信号及第二启用信号，其中：
在所述第一启用信号及所述第二启用信号处于活动状态时，所述第一驱动信号被驱动到所述活动状态；
在所述第一启用信号及所述第二启用信号处于非活动状态时，所述第一驱动信号被驱动到所述非活动状态；且
在所述第一启用信号处于所述非活动状态且所述第二信号处于所述活动状态时，所述第一驱动信号被驱动到所述中间电势。
9.根据权利要求8所述的设备，其中所述至少一个启用信号包含第三启用信号，且所述字驱动器进一步向所述子字驱动器提供第二个驱动信号，其中在所述第三启用信号处于活动状态时，所述第二驱动信号被驱动到活动状态，且在所述第三启用信号处于非活动状态时，所述第二驱动信号被驱动到非活动状态。
10.一种设备，其包括：
控制电路，其经配置以接收第一启用信号并响应于第一启用信号输出中间电压；
多个字驱动器，其经耦合到所述控制电路，所述多个字驱动器中的个别者经配置以：
接收地址信号；
接收第二启用信号；及
提供第一驱动信号，其中在所述地址信号、第一启用信号及第二启用信号在活动状态下时，在活动状态下提供所述第一驱动信号，且其中在所述地址信号及所述第二启用信号在活动状态下且所述第一启用信号在非活动状态下时，在所述中间电压下提供所述第一驱动信号；及
多个子字驱动器，其经配置以从所述多个字驱动器中的相应者接收所述第一驱动信号，所述多个子字驱动器中的个别者经配置以驱动对应子字线。
11.根据权利要求10所述的设备，其进一步包括经配置以向所述控制电路提供所述中间电压的偏置电压产生器，其中所述偏置电压产生器包含可变电阻，其中所述中间电压的值至少部分基于所述可变电阻的值。
12.根据权利要求10所述的设备，其中所述对应子字线的放电速率至少部分基于所述中间电压的值。
13.根据权利要求10所述的设备，其中所述第一启用信号的状态及所述第二启用信号的状态至少部分基于激活信号。
14.根据权利要求10所述的设备，其中所述多个字驱动器中的个别者进一步经配置以：
接收第三启用信号；
提供第二驱动信号，其中在所述第三启用信号处于活动状态时，以活动状态提供所述第二驱动信号，且其中在所述第三启用信号处于非活动状态时，以非活动状态提供所述第二驱动信号。
15.根据权利要求14所述的设备，其中在所述第一驱动信号及所述第二驱动信号在活动状态下时，所述对应子字线被驱动到高电势，且在所述第二驱动信号在所述非活动状态下且所述第一驱动信号在所述中间电压下时，所述对应子字线被部分放电。
16.根据权利要求15所述的设备，其中在所述第二驱动信号及所述第一驱动信号在非活动状态下时，所述对应子字线被放电到低电势。
17.一种设备，其包括：
子字驱动器，其经配置以驱动子字线；及
字驱动器，其经配置以向所述子字驱动器提供第一驱动信号及第二驱动信号，其中：
响应于所述第一驱动信号及所述第二驱动信号的激活，所述子字线被驱动到高电势；且
响应于去激活所述第一驱动信号，所述子字线被放电到中间子字线电压。
18.根据权利要求17所述的设备，其中放电速率至少部分基于去激活所述第一驱动信号与将所述第二驱动信号驱动到所述中间电势之间的时间差。
19.根据权利要求17所述的设备，其中所述中间子字线电压至少部分基于所述子字线驱动器的晶体管的阈值电压。
20.根据权利要求17所述的设备，其中：
所述子字线响应于去激活所述第一驱动信号并将所述第二驱动信号驱动到中间电势而进一步放电；且
所述子字线响应于去激活所述第一驱动信号及所述第二驱动信号而完全放电。
21.根据权利要求20所述的设备，其进一步包括经配置以向所述字驱动器提供偏置电压的偏置电压产生器，其中所述中间电势的值至少部分基于所述偏置电压。
22.根据权利要求21所述的设备，其中所述偏置电压产生器的晶体管是所述子字线驱动器的晶体管的复制品。
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