KR102660229B1 - 반도체 메모리 장치의 서브 워드라인 드라이버 - Google Patents

반도체 메모리 장치의 서브 워드라인 드라이버 Download PDF

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Abstract

본 기술은 반도체 메모리 장치에서 서브 워드라인 드라이버의 레이아웃을 개시한다. 본 기술의 일 실시 예에 따른 서브 워드라인 드라이버는 제 1 방향으로 진행하는 제 1 메인 워드라인 및 제 2 메인 워드라인이 지나가는 제 1 액티브 영역 및 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인 사이의 상기 제 1 액티브 영역에 배치되며, 워드라인 선택신호들을 인가받는 제 1 게이트들을 포함하되, 상기 제 1 게이트들은 실질적으로 사각형 구조를 가질 수 있다.

Description

반도체 메모리 장치의 서브 워드라인 드라이버{SUB-WORDLINE DRIVER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 메모리 장치의 서브 워드라인 드라이버에 관한 것으로, 보다 상세하게는 메탈 콘택과 게이트 사이의 공간 마진을 확보할 수 있는 서브 워드라인 드라이버의 레이아웃에 관한 것이다.
일반적으로 반도체 메모리 장치는 복수의 메모리 셀들 및 이들을 제어하기 위한 회로로 구성된다.
도 1은 일반적인 반도체 메모리 장치에서 셀 매트(MAT)들이 배열되는 구조를 나타내는 도면이며, 도 2는 워드라인(WL)이 셀 매트(MAT)들에 배열되는 모습을 보여주는 도면이다.
도 1을 참조하면, 반도체 메모리 장치는 데이터를 저장하기 위한 메모리 셀들이 어레이 형태로 배열된 복수의 매트(MAT)들을 포함한다. 각 매트(MAT)에는 로우 방향으로 배치되어 셀 데이터를 센싱 및 증폭하는 비트라인 센스앰프(BLSA) 및 컬럼 방향으로 배치되어 셀 트랜지스터의 게이트에 연결된 서브 워드라인을 인에이블시키는 서브 워드라인 드라이버(SWD)들이 배치된다.
이때, 각 서브 워드라인 드라이버(SWD)는 도 2에서와 같이, 좌우에 있는 셀 매트(MAT)들의 워드라인(WL)들을 동작시킨다.
도 3은 일반적인 서브 워드라인 드라이버의 구조를 나타내는 회로도이다.
도 3을 참조하면, 서브 워드라인 드라이버는 메인 워드라인 구동신호(MWLB0, MWLB1) 및 워드라인 선택신호(FX0, FX2, FX4, FX6)에 응답하여 서브 워드라인 구동신호(SWL0 ∼ SWL3, SWL4 ∼ SWL7)를 각각 출력하는 서브 워드라인 드라이버 어레이로 구성될 수 있다. 이때, 각 서브 워드라인 드라이버는 입출력되는 신호를 제외하고 모두 동일한 구성으로 이루어진다.
대표적으로, 첫 단의 서브 워드라인 드라이버를 이용하여 각 서브 워드라인 드라이버의 구성을 설명하면 다음과 같다.
서브 워드라인 드라이버는 PMOS 트랜지스터(P11)와 NMOS 트랜지스터들(N11, N12)을 포함한다. PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)는 워드라인 선택신호(FX0)의 인가단과 백바이어스전압(VBBW)(또는 접지전압 VSS) 인가단 사이에 직렬 연결되며 공통 게이트 단자를 통해 메인 워드라인 구동신호(MWLB0)를 인가받는다. 그리고, NMOS 트랜지스터(N12)는 서브 워드라인 구동신호(SWL0)의 출력단과 백바이어스전압(VBBW)(또는 접지전압 VSS) 인가단 사이에 연결되며 게이트 단자를 통해 워드라인 선택신호(FX0)의 반전 신호(FXB0)를 인가받는다.
상술한 구조에서는 서브 워드라인 드라이버의 크기가 작을수록 면적적인 이득이 발생하므로 서브 워드라인 드라이버를 최대한 작게 배치하게 된다. 이를 위해, 서브 워드라인 드라이버는 서브 워드라인의 피치에 맞추어 배치된다.
그러나, 반도체 메모리 장치가 고집적화되면서 서브 워드라인 드라이버의 피치도 감소하게 된다. 그렇게 되면, 메탈 콘택(M0C)과 게이트 사이의 공간 마진이 감소하게 되고, 그로 인해 콘택이 완전히 오픈되지 않는 낫 오픈(Not Open) 현상이 발생할 수 있다. 특히, 이러한 현상은 PMOS 영역보다 많은 트랜지스터들을 형성해야 하는 NMOS 영역에서 더욱 문제가 될 수 있다.
본 발명은 서브 워드라인 드라이버의 구조를 개선하여 서브 워드라인 드라이버의 면적 증가를 최소화하면서 메탈 콘택과 게이트 라인 사이의 공간 마진을 확보할 수 있는 서브 워드라인 드라이버를 제공하고자 한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 서브 워드라인 드라이버는 제 1 방향으로 진행하는 제 1 메인 워드라인 및 제 2 메인 워드라인이 지나가는 제 1 액티브 영역 및 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인 사이의 상기 제 1 액티브 영역에 배치되며, 워드라인 선택신호들을 인가받는 제 1 게이트들을 포함하되, 상기 제 1 게이트들은 실질적인 사각형 구조를 가질 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 서브 워드라인 드라이버의 면적 증가를 최소화하면서 메탈 콘택과 게이트 라인 사이의 공간 마진을 확보할 수 있다.
도 1은 일반적인 반도체 메모리 장치에서 셀 매트(MAT)들이 배열되는 구조를 나타내는 도면.
도 2는 서브 워드라인(SWL)이 셀 매트(MAT)들에 배열되는 모습을 보여주는 도면.
도 3은 일반적인 서브 워드라인 드라이버의 구조를 나타내는 회로도.
도 4는 본 발명의 일 실시 예에 따른 서브 워드라인 드라이버의 레이아웃 구조를 나타내는 도면.
도 5는 워드라인 선택신호를 인가받는 게이트가 ‘ㄷ’자 형태로 형성된 모습을 보여주는 도면.
도 6은 본 발명의 다른 실시 예에 따른 서브 워드라인 드라이버의 레이아웃 구조를 나타내는 도면.
도 7은 본 발명의 다른 실시 예에 따른 서브 워드라인 드라이버의 레이아웃 구조를 나타내는 도면.
도 8은 본 발명의 다른 실시 예에 따른 서브 워드라인 드라이버의 레이아웃 구조를 나타내는 도면.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 4는 본 발명의 일 실시 예에 따른 서브 워드라인 드라이버의 레이아웃 구조를 나타내는 도면으로, 도 3의 구조에 대한 레이아웃이다.
서브 워드라인 드라이버는 PMOS 영역 및 NMOS 영역으로 구분되며, PMOS 영역과 NMOS 영역에는 다수의 액티브 영역들(A_P1 ∼ A_P4, A_N1, A_N2)이 배치된다. 이때, PMOS 영역의 액티브 영역들(A_P1 ∼ A_P4)은 바 형태로 일정 간격 이격되게 배치될 수 있으며, NMOS 영역의 활성영역들(A_N1, A_N2)은 인접한 두 활성영역들의 중앙부가 연결된 ‘H’자 형태로 형성될 수 있다.
그리고, PMOS 영역의 액티브 영역들(A_P1 ∼ A_P4)과 NMOS 영역의 액티브 영역들(A_N1, A_N2) 상부에는 제 1 방향(X 방향)으로 진행하는 두 개의 메인 워드라인들(11, 12)이 배치된다. 이때, 메인 워드라인들(11, 12)은 PMOS 영역 및 NMOS 영역에서 선폭이 다르게 형성될 수 있다. 예컨대, 각 메인 워드라인(11, 12)에서, PMOS 영역의 액티브 영역들(A_P1 ∼ A_P4)을 지나는 부분의 선폭이 NMOS 영역의 액티브 영역들(A_N1, A_N2)을 지나는 부분의 선폭보다 크게 형성될 수 있다.
이러한 메인 워드라인들(11, 12)에서 액티브 영역들(A_P1 ∼ A_P4, A_N1, A_N2)과 중첩되는 부분은 도 3의 서브 워드라인 드라이버에서 메인 워드라인 구동신호(MWLB0, MWLB1)를 인가받는 게이트가 된다.
PMOS 영역의 액티브 영역들(A_P1 ∼ A_P4)에서, 메인 워드라인들(11, 12)의 양측에는 워드라인 선택신호(FX0, FX2, FX4, FX6)를 인가받기 위한 메탈 콘택들(21) 및 서브 워드라인들(① ∼ ⑧)과의 연결을 위한 메탈 콘택들(22)이 각각 배치된다. 이때, 메탈 콘택들(21)은 메인 워드라인들(11, 12) 사이 즉 액티브 영역들(A_P1 ∼ A_P4)의 중앙부에 배치되며, 메탈 콘택들(22)은 메인 워드라인들(11, 12)의 바깥쪽 즉 액티브 영역들(A_P1 ∼ A_P4)의 양 끝부분에 각각 배치된다.
NMOS 영역에서, 액티브 영역들(A_N1, A_N2)은 각각 제 1 방향으로 인접한 두 액티브 영역들의 중앙부가 서로 연결된 ‘H’자 형태로 형성될 수 있다. 예컨대, 액티브 영역(A_N1)은 서로 대칭되며 인접하게 배치되는 액티브 영역들(31a, 31b) 및 액티브 영역들(31a, 31b)의 중앙부를 연결하는 액티브 영역(31c)을 포함할 수 있다. 본 실시 예에서는 설명의 편의를 위해 액티브 영역들(31a ∼ 31c)을 구분해서 설명하고 있으나, 이들(31a ∼ 31c)은 전체가 일체화된 하나의 액티브 영역(A_N1)으로 형성된다. 즉, 액티브 영역들(31a ∼ 31c)은 액티브 영역(A_N1)을 구성하는 부분(partial) 액티브 영역들이 된다.
그리고, 액티브 영역(A_N2)은 액티브 영역(A_N1)과 같은 구조를 갖는다. 즉, 액티브 영역(A_N2)은 서로 대칭되며 인접하게 배치되는 액티브 영역들(32a, 32b) 및 액티브 영역들(32a, 32b)의 중앙부를 연결하는 액티브 영역(32c)을 포함할 수 있다.
이때, 액티브 영역들(31a, 31b, 32a, 32b)은 양 끝부분 즉 메인 워드라인들(11, 12)이 지나가는 부분의 폭이 중앙부의 폭보다 크게 형성되는 ‘ㄷ’자 형태로 형성될 수 있다.
NMOS 영역의 액티브 영역들(A_N1, A_N2)에서, 메인 워드라인들(11, 12) 사이에 워드라인 선택신호(FXB0, FXB2, FXB4, FXB6)가 인가되는 4개의 선택 게이트들(13)이 배치된다. 특히, 선택 게이트들(13)은 액티브 영역(31a, 31b, 32a, 32b)과 액티브 영역(31c, 32c)이 만나는 부분에 배치된다. 이때, 선택 게이트들(13)은 액티브 영역(31a, 31b)의 중앙부 및 액티브 영역(31c)의 끝부분과 중첩되는 실질적인 사각형 구조로 형성될 수 있다. 예컨대, 선택 게이트들(13)은 제 1 방향으로의 변의 길이는 액티브 영역들(31a, 31b, 32a, 32b)의 중앙부에서의 제 1 방향으로의 선폭보다 크게 형성되고, 제 2 방향(Y방향)으로의 변의 길이는 액티브 영역들(31c, 32c)의 제 2 방향으로의 선폭보다 크게 형성되되, 각 선택 게이트(13)의 면적은 가능한 작게 형성된다.
액티브 영역들(31a, 31b, 32a, 32b)에서, 메인 워드라인들(11, 12)의 양측에는 서브 워드라인들(① ∼ ⑧)과 연결되는 메탈 콘택들(23) 및 백바이어스 전압(VBBW)과 연결되는 메탈 콘택들(24)이 각각 배치된다. 즉, 메탈 콘택들(23)은 메인 워드라인들(11, 12)과 선택 게이트(13) 사이의 액티브 영역들(31a, 31b, 32a, 32b)에 각각 배치된다. 그리고 백바이어스 전압(VBBW)과의 연결을 위한 메탈 콘택들(24, 25) 중 메탈 콘택들(24)은 메인 워드라인들(11, 12)의 바깥쪽의 액티브 영역들(31a, 31b, 32a, 32b)에 각각 배치되고, 메탈 콘택들(25)은 게이트들(13) 사이의 액티브 영역들(31c, 32c)에 각각 배치된다. 따라서, 메탈 콘택들(23)과 메탈 콘택(25) 사이에는 선택 게이트(13)에 의해 ‘T’자 형태의 채널이 형성된다. 이러한 구조를 통해, 게이트들(13)은 서로 다른 메인 워드라인들(11, 12)에 의해 구동되는 서로 다른 서브 워드라인들을 워드라인 선택신호(FXB0, FXB2, FXB4, FXB6)에 따라 연결시켜 백바이어스 전압(VBBW) 레벨로 등가화(equalization)시키는 역할도 수행하게 된다.
이처럼, 본 실시 예에서는 선택 게이트(13)가 실질적인 사각형 구조로 형성됨으로써, 도 5에서와 같이 워드라인 선택신호(FXB0, FXB2, FXB4, FXB6)를 인가받는 게이트를 ‘ㄷ’자 형태로 형성하고 해당 게이트의 안쪽까지 콘택을 형성하는 경우와 비교하여, 선택 게이트(13)의 Y 방향의 변의 길이를 작게 할 수 있어 액티브 영역(31a, 31b, 32a, 32b)에서 메탈 콘택들(23)이 형성될 수 있는 공간을 보다 넓게 확보할 수 있다. 따라서, 메탈 콘택(23)과 게이트(11, 12, 13) 사이의 공간 마진을 확보할 수 있게 된다.
도 6은 본 발명의 다른 실시 예에 따른 서브 워드라인 드라이버의 레이아웃 구조를 나타내는 도면이다. 본 실시 예의 구조는 도 4의 구조와 비교하여 NMOS 영역만이 일부 변형되었다. 따라서, 도 6에서는 설명의 편의를 위해 PMOS 영역은 생략하고 NMOS 영역만을 나타내었다.
본 실시 예의 NMOS 영역에서, 워드라인 선택신호들(FXB0, FXB2)을 인가받는 영역은 도 4에서의 해당 영역의 구조와 동일하다. 반면에, 워드라인 선택신호들(FXB4, FXB6)을 인가받는 영역에서는, 액티브 영역(A_N3)의 구조, 워드라인 선택신호들(FXB4, FXB6)을 인가받는 선택 게이트들(16)의 위치 및 메인 워드라인들(14, 15)의 위치가 도 4의 구조와 다르게 형성된다.
워드라인 선택신호들(FXB4, FXB6)을 인가받는 영역에서, 액티브 영역(A_N3)은 제 1 방향으로 인접한 두 액티브 영역들의 중앙부와 양 끝부분들이 서로 연결된 형태로 형성된다. 예컨대, 액티브 영역(A_N3)은 인접한 두 액티브 영역들(33a, 33b)의 중앙부와 양 끝부분들이 각각 액티브 영역들(33c, 33d, 33e)에 의해 연결된 형태로 형성될 수 있다. 본 실시 예에서는 설명의 편의를 위해 액티브 영역들(33a ∼ 33e)을 구분해서 설명하고 있으나, 이들은 전체가 일체화된 하나의 액티브 영역으로 형성된다.
액티브 영역(A_N3)에서, 메인 워드라인들(14, 15)은 액티브 영역(33c)을 사이에 두고 콘택(23)과 콘택(25) 사이를 지나도록 배치된다. 즉, 액티브 영역(A_N1)에서는 메인 워드라인들(14, 15)이 액티브 영역(A_N1)의 양 끝부분 예컨대 콘택(23)과 콘택(24) 사이의 액티브 영역을 지나도록 배치되나, 액티브 영역(A_N3)에서는 메인 워드라인들(14, 15)이 액티브 영역(A_N3)의 중간 부분 예컨대 콘택(23)과 콘택(25) 사이의 액티브 영역을 지나도록 배치된다. 따라서, 액티브 영역들(33a, 33b)에서는 메인 워드라인들(14, 15)이 지나가는 중간 부분의 폭(W1)이 양 끝부분의 폭(W2)보다 크게 형성될 수 있다.
워드라인 선택신호들(FXB4, FXB6)을 인가받는 선택 게이트들(16)은 메인 워드라인들(14, 15)의 바깥쪽에 각각 2개씩 배. 이때, 선택 게이트들(16)은 액티브 영역들(33a, 33b)과 액티브 영역들(33d, 33e)이 연결되는 부분에 배치되며, 액티브 영역들(33a, 33b, 33d, 33e)의 끝 부분을 덮는 사각형 구조로 형성될 수 있다.
백바이어스 전압(VBBW)과 연결되는 메탈 콘택들은 메인 워드라인들(14, 15) 사이의 액티브 영역들(33a, 33b) 및 선택 게이트들(16) 사이의 액티브 영역들(33d, 33e)에 각각 배치된다. 그리고, 서브 워드라인들(①, ②, ⑤, ⑥)과 연결되는 메탈 콘택들은 메인 워드라인들(14, 15)과 선택 게이트들(16) 사이의 액티브 영역들(33a, 33b)에 각각 배치된다.
도 7은 본 발명의 다른 실시 예에 따른 서브 워드라인 드라이버의 레이아웃 구조를 나타내는 도면으로, NMOS 영역만을 나타낸 도면이다. 즉, PMOS 영역은 도 4에서의 PMOS 영역과 동일하게 형성되며, 이에 따라 PMOS 영역은 생략하였다.
도 7에서, NMOS 영역에는 복수의 액티브 영역들(A_N4, A_N5)이 제 1 방향(X 방향)으로 인접하게 배치되며, 액티브 영역들(A_N4, A_N5)의 상부에는 제 1 방향으로 진행하는 메인 워드라인들(11, 12)이 배치된다.
메인 워드라인들(11, 12) 사이의 액티브 영역들(A_N4, A_N5) 상부에는 워드라인 선택신호들(FXB0, FXB2, FXB4, FXB6)을 인가받는 4개의 선택 게이트들(17)이 배치된다. 이때, 선택 게이트들(17)은 메인 워드라인들(11, 12)의 진행방향(제 1 방향)과 교차되는 제 2 방향(Y 방향)으로 연장되는 사각형 구조로 형성될 수 있다.
액티브 영역(A_N4)은 사각 띠 형태에서 한쪽 변의 일부가 개방된 형태를 가지며 제 2 방향으로 인접하게 배치된 액티브 영역들(34a, 34b) 및 액티브 영역들(34a, 34b)을 연결시키는 액티브 영역(34c)을 포함한다. 액티브 영역(A_N5)도 마찬가지로 사각 띠 형태에서 한쪽 변의 일부가 개방된 형태를 가지며 제 2 방향으로 인접하게 배치된 액티브 영역들(35a, 35b) 및 액티브 영역들(35a, 35b)을 연결시키는 액티브 영역(35c)을 포함한다.
메인 워드라인(11)은 액티브 영역들(34a, 35a)를 지나도록 배치되며, 메인 워드라인(12)은 액티브 영역들(34b, 35b)를 지나도록 배치된다. 선택 게이트들(17)은 액티브 영역들(34c, 35c)의 양측에 각각 배치되며, 액티브 영역들(34a, 34b / 35a, 35b)의 일부 영역들을 지나도록 배치된다.
액티브 영역들(34a, 34b, 35a, 35b)에서, 메인 워드라인들(11, 12)의 양측에는 서브 워드라인들(① ∼ ⑧)과 연결되는 메탈 콘택들(23) 및 백바이어스 전압(VBBW)과 연결되는 콘택들(24)이 각각 배치된다. 그리고 선택 게이트들(17) 사이의 액티브 영역들(33c, 34c)에는 백바이어스 전압(VBBW)과 연결되는 메탈 콘택(25)이 각각 배치된다.
도 8은 본 발명의 다른 실시 예에 따른 서브 워드라인 드라이버의 레이아웃 구조를 나타내는 도면이다. 본 실시 예의 구조는 도 7의 구조와 비교하여 워드라인 선택신호들(FXB4, FXB6)을 인가받는 영역이 변형된 구조이다.
본 실시 예의 NMOS 영역에서, 워드라인 선택신호들(FXB0, FXB2)을 인가받는 영역은 도 7에서의 해당 영역의 구조와 동일하다. 반면에, 워드라인 선택신호들(FXB4, FXB6)을 인가받는 영역에서는, 액티브 영역(A_N6)의 구조, 워드라인 선택신호들(FXB4, FXB6)을 인가받는 선택 게이트들(18)의 위치 및 메인 워드라인들(14, 15)의 위치가 도 7의 구조와 다르게 형성된다.
예컨대, 액티브 영역(A_N6)은 사각 띠 형태에서 한쪽 변의 일부가 개방된 형태를 가지는 액티브 영역들(36a, 36b)이 서로 대칭되게 접촉되되, 그 일부가 개방된 변들이 서로 접촉되는 형태로 형성될 수 있다. 따라서, 액티브 영역(A_N6)에서는 액티브 영역(A_N4)의 양 끝부분에 위치한 메탈 콘택들(24)이 중앙부에 위치하며, 메인 워드라인(14)은 액티브 영역(36a)의 메탈 콘택들(23)과 메탈 콘택들(24) 사이를 지나고 메인 워드라인(15)은 액티브 영역(36b)의 메탈 콘택들(23)과 메탈 콘택들(24) 사이를 지나도록 배치된다.
워드라인 선택신호들(FXB4, FXB6)을 인가받는 선택 게이트들(18)은 메인 워드라인들(14, 15) 바깥쪽의 액티브 영역(36a, 36b)에 각각 2개씩 배치된다. 선택 게이트들(18)의 양측에는 서브 워드라인(①, ②, ⑤, ⑥)과 연결되는 메탈 콘택과 백바이어스 전압(VBBW)과 연결되는 메탈 콘택이 각각 배치된다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
11, 12, 14, 15: 메인 워드라인
13, 16, 17, 18: 선택 게이트
21 ∼ 25: 메탈 콘택
31a∼31c, 32a∼32c, 33a∼33e, 34a∼34c, 35a∼35c, 36a, 36b: 액티브 영역
A_P1 ∼ A_P4, A_N1 ∼ A_N6: 액티브 영역

Claims (22)

  1. 제 1 방향으로 진행하는 제 1 메인 워드라인 및 제 2 메인 워드라인이 지나가는 제 1 액티브 영역; 및
    상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인 사이의 상기 제 1 액티브 영역에 배치되며, 워드라인 선택신호들을 인가받는 제 1 게이트들을 포함하되,
    상기 제 1 액티브 영역은
    양 끝부분들에 각각 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인이 지나가는 제 1 부분 액티브 영역;
    상기 제 1 부분 액티브 영역과 일정거리 이격되면서 대칭되게 위치하며, 양 끝부분들에 각각 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인이 지나가는 제 2 부분 액티브 영역; 및
    상기 제 1 부분 액티브 영역의 양 끝부분들과 상기 제 2 부분 액티브 영역의 양 끝부분들은 서로 분리되도록 하고, 상기 제 1 부분 액티브 영역의 중앙부와 상기 제 2 부분 액티브 영역의 중앙부는 서로 연결시키는 제 3 부분 액티브 영역을 포함하며,
    상기 제 1 게이트들은 사각형 구조를 갖는 반도체 메모리 장치의 서브 워드라인 드라이버.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1 게이트들은
    상기 제 1 부분 액티브 영역의 중앙부 및 상기 제 3 부분 액티브 영역의 일측 끝부분과 중첩되도록 배치되는 제 1 선택 게이트; 및
    상기 제 2 부분 액티브 영역의 중앙부 및 상기 제 3 부분 액티브 영역의 다른 일측 끝부분과 중첩되게 배치되는 제 2 선택 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서,
    상기 제 1 부분 액티브 영역에서 상기 제 1 메인 워드라인과 상기 제 1 선택 게이트 사이의 영역에 배치되며, 제 1 서브 워드라인과 연결되는 제 1 콘택;
    상기 제 1 부분 액티브 영역에서 상기 제 2 메인 워드라인과 상기 제 1 선택 게이트 사이의 영역에 배치되며, 제 2 서브 워드라인과 연결되는 제 2 콘택;
    상기 제 2 부분 액티브 영역에서 상기 제 1 메인 워드라인과 상기 제 2 선택 게이트 사이의 영역에 배치되며, 제 3 서브 워드라인과 연결되는 제 3 콘택; 및
    상기 제 2 부분 액티브 영역에서 상기 제 2 메인 워드라인과 상기 제 2 선택 게이트 사이의 영역에 배치되며, 제 4 서브 워드라인과 연결되는 제 4 콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제 1 부분 액티브 영역과 상기 제 2 부분 액티브 영역은
    상기 제 1 방향에 대한 양 끝부분의 폭이 중앙부의 폭 보다 큰 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제 1 방향으로 상기 제 1 액티브 영역과 인접하게 배치되며, 상기 제 1 메인 워드라인 및 상기 제 2 메인 워드라인이 지나가는 제 2 액티브 영역; 및
    상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인 사이의 상기 제 2 액티브 영역에 배치되며, 워드라인 선택신호들을 인가받는 제 2 게이트들을 더 포함하며,
    상기 제 2 게이트들은 사각형 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 제 2 액티브 영역은
    양 끝부분에 각각 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인이 지나가는 제 4 부분 액티브 영역;
    상기 제 4 부분 액티브 영역과 대칭되게 인접하게 배치되며, 양 끝부분에 각각 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인이 지나가는 제 5 부분 액티브 영역; 및
    상기 제 4 부분 액티브 영역의 중앙부와 상기 제 5 부분 액티브 영역의 중앙부를 연결하는 제 6 부분 액티브 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 제 2 게이트들은
    상기 제 4 부분 액티브 영역의 중앙부 및 상기 제 6 부분 액티브 영역의 일측 끝부분과 중첩되도록 배치되는 제 3 선택 게이트; 및
    상기 제 5 부분 액티브 영역의 중앙부 및 상기 제 6 부분 액티브 영역의 다른 일측 끝부분과 중첩되게 배치되는 제 4 선택 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 제 4 부분 액티브 영역에서 상기 제 1 메인 워드라인과 상기 제 3 선택 게이트 사이의 영역에 배치되며, 제 5 서브 워드라인과 연결되는 제 5 콘택;
    상기 제 4 부분 액티브 영역에서 상기 제 2 메인 워드라인과 상기 제 3 선택 게이트 사이의 영역에 배치되며, 제 6 서브 워드라인과 연결되는 제 6 콘택;
    상기 제 5 부분 액티브 영역에서 상기 제 1 메인 워드라인과 상기 제 4 선택 게이트 사이의 영역에 배치되며, 제 7 서브 워드라인과 연결되는 제 7 콘택; 및
    상기 제 5 부분 액티브 영역에서 상기 제 2 메인 워드라인과 상기 제 4 선택 게이트 사이의 영역에 배치되며, 제 8 서브 워드라인과 연결되는 제 8 콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제 1 방향으로 상기 제 1 액티브 영역과 인접하게 배치되며, 상기 제 1 메인 워드라인 및 상기 제 2 메인 워드라인이 지나가는 제 2 액티브 영역; 및
    상기 제 2 액티브 영역에서, 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인의 바깥쪽 끝부분에 배치되며, 워드라인 선택신호들을 인가받는 제 2 게이트들을 더 포함하며,
    상기 제 2 게이트들은 사각형 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인은
    상기 제 2 액티브 영역에서의 간격이 상기 제 1 액티브 영역에서의 간격 보다 작게 배치되는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 제 2 액티브 영역은
    중간 부분에 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인이 지나가는 제 4 부분 액티브 영역;
    상기 제 4 부분 액티브 영역과 대칭되게 인접하게 배치되며, 중간 부분에 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인이 지나가는 제 5 부분 액티브 영역;
    상기 제 4 부분 액티브 영역과 상기 제 5 부분 액티브 영역의 중앙부를 연결하는 제 6 부분 액티브 영역; 및
    상기 제 4 부분 액티브 영역과 상기 제 5 부분 액티브 영역의 양 끝부분을 각각 연결하는 제 7 및 제 8 부분 액티브 영역들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서, 상기 제 2 게이트들은
    상기 제 4 부분 액티브 영역의 일측 끝부분 및 상기 제 7 부분 액티브 영역의 일측 끝부분에 중첩되도록 배치되는 제 3 선택 게이트;
    상기 제 4 부분 액티브 영역의 다른 일측 끝부분 및 상기 제 8 부분 액티브 영역의 일측 끝부분에 중첩되도록 배치되는 제 4 선택 게이트;
    상기 제 5 부분 액티브 영역의 일측 끝부분 및 상기 제 7 부분 액티브 영역의 다른 일측 끝부분에 중첩되도록 배치되는 제 5 선택 게이트; 및
    상기 제 5 부분 액티브 영역의 다른 일측 끝부분 및 상기 제 8 부분 액티브 영역의 다른 일측 끝부분에 중첩되도록 배치되는 제 6 선택 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 제 4 부분 액티브 영역에서 상기 제 1 메인 워드라인과 상기 제 3 선택 게이트 사이의 영역에 배치되며, 제 5 서브 워드라인과 연결되는 제 5 콘택;
    상기 제 4 부분 액티브 영역에서 상기 제 2 메인 워드라인과 상기 제 4 선택 게이트 사이의 영역에 배치되며, 제 6 서브 워드라인과 연결되는 제 6 콘택;
    상기 제 5 부분 액티브 영역에서 상기 제 1 메인 워드라인과 상기 제 5 선택 게이트 사이의 영역에 배치되며, 제 7 서브 워드라인과 연결되는 제 7 콘택; 및
    상기 제 5 부분 액티브 영역에서 상기 제 2 메인 워드라인과 상기 제 6 선택 게이트 사이의 영역에 배치되며, 제 8 서브 워드라인과 연결되는 제 8 콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 제 3 선택 게이트와 상기 제 4 선택 게이트는 동일한 워드라인 선택신호를 인가받으며,
    상기 제 5 선택 게이트와 상기 제 6 선택 게이트는 동일한 워드라인 선택신호를 인가받는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
  16. 삭제
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