KR102660230B1 - 반도체 메모리 장치의 서브 워드라인 드라이버 - Google Patents
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Abstract
본 기술은 반도체 메모리 장치에서 서브 워드라인 드라이버의 레이아웃을 개시한다. 본 기술의 일 실시 예에 따른 서브 워드라인 드라이버는 제 1 방향을 따라 일렬로 배열된 복수의 제 1 액티브 영역들, 상기 제 1 액티브 영역들과 제 2 방향으로 일정 거리 이격되게 배치되며, 상기 제 1 방향을 따라 일렬로 배열된 복수의 제 2 액티브 영역들, 상기 제 1 액티브 영역들의 상부에 위치하며 상기 제 1 액티브 영역들에서 사선 방향으로 형성된 제 1 메인 워드라인, 상기 제 2 액티브 영역들의 상부에 위치하며 상기 제 1 액티브 영역들에서 사선 방향으로 형성된 제 2 메인 워드라인 및 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라이 사이에 위치하는 픽업용 액티브 영역을 포함할 수 있다.
Description
본 발명은 반도체 메모리 장치의 서브 워드라인 드라이버에 관한 것으로, 보다 상세하게는 서브 워드라인 드라이버의 PMOS 영역 내에 웰 픽업(Well Pick Up)을 형성할 수 있는 레이아웃에 관한 것이다.
일반적으로 반도체 메모리 장치는 복수의 메모리 셀들 및 이들을 제어하기 위한 회로로 구성된다.
도 1은 일반적인 반도체 메모리 장치에서 워드라인(WL)이 셀 매트(MAT)들에 배열되는 모습을 보여주는 도면이다.
도 1을 참조하면, 반도체 메모리 장치는 데이터를 저장하기 위한 메모리 셀들이 어레이 형태로 배열된 복수의 매트(MAT)들을 포함한다. 각 매트(MAT)에는 로우 방향으로 배치되어 셀 데이터를 센싱 및 증폭하는 비트라인 센스앰프(BLSA) 및 컬럼 방향으로 배치되어 셀 트랜지스터의 게이트에 연결된 서브 워드라인을 인에이블시키는 서브 워드라인 드라이버(SWD)들이 배치된다.
이때, 각 서브 워드라인 드라이버(SWD)는 좌우에 있는 셀 매트(MAT)들의 워드라인(WL)들을 동작시킨다.
도 2는 일반적인 서브 워드라인 드라이버의 구조를 나타내는 회로도이다.
도 2를 참조하면, 서브 워드라인 드라이버는 메인 워드라인 구동신호(MWLB0, MWLB1) 및 워드라인 선택신호(FX0, FX2, FX4, FX6)에 응답하여 서브 워드라인 구동신호(SWL0 ∼ SWL3, SWL4 ∼ SWL7)를 각각 출력하는 서브 워드라인 드라이버 어레이로 구성될 수 있다. 이때, 각 서브 워드라인 드라이버는 입출력되는 신호를 제외하고 모두 동일한 구성으로 이루어진다.
대표적으로, 첫 단의 서브 워드라인 드라이버를 이용하여 각 서브 워드라인 드라이버의 구성을 설명하면 다음과 같다.
서브 워드라인 드라이버는 PMOS 트랜지스터(P11)와 NMOS 트랜지스터들(N11, N12)을 포함한다. PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)는 워드라인 선택신호(FX0)의 인가단과 백바이어스전압(VBBW)(또는 접지전압 VSS) 인가단 사이에 직렬 연결되며 공통 게이트 단자를 통해 메인 워드라인 구동신호(MWLB0)를 인가받는다. 그리고, NMOS 트랜지스터(N12)는 서브 워드라인 구동신호(SWL0)의 출력단과 백바이어스전압(VBBW)(또는 접지전압 VSS) 인가단 사이에 연결되며 게이트 단자를 통해 워드라인 선택신호(FX0)의 반전 신호(FXB0)를 인가받는다.
상술한 구조에서는 서브 워드라인 드라이버의 크기가 작을수록 면적적인 이득이 발생하므로 서브 워드라인 드라이버를 최대한 작게 배치하게 된다.
그러나, 서브 워드라인 드라이버의 면적을 작게 하면서, PMOS 영역에 웰 픽업(Well Pick Up) 영역을 확보하기가 곤란하여 다른 영역의 웰 픽업을 공유하여 사용하고 있는 실정이다.
본 발명은 서브 워드라인 드라이버의 구조를 개선하여 서브 워드라인 드라이버의 면적을 증가시키지 않으면서 PMOS 영역 내에 웰 픽업 영역을 확보할 수 있도록 하고자 한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 서브 워드라인 드라이버는 제 1 방향을 따라 일렬로 배열된 복수의 제 1 액티브 영역들, 상기 제 1 액티브 영역들과 제 2 방향으로 일정 거리 이격되게 배치되며, 상기 제 1 방향을 따라 일렬로 배열된 복수의 제 2 액티브 영역들, 상기 제 1 액티브 영역들의 상부에 위치하며 상기 제 1 액티브 영역들에서 사선 방향으로 형성된 제 1 메인 워드라인, 상기 제 2 액티브 영역들의 상부에 위치하며 상기 제 1 액티브 영역들에서 사선 방향으로 형성된 제 2 메인 워드라인 및 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라이 사이에 위치하는 픽업용 액티브 영역을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 서브 워드라인 드라이버는 제 1 액티브 영역에 위치하는 제 1 게이트 및 상기 제 1 게이트의 양측에 배치되는 제 1 콘택들을 포함하는 제 1 트랜지스터, 상기 제 1 액티브 영역과 제 1 방향으로 인접하게 배치되는 제 2 액티브 영역에 위치하는 제 2 게이트 및 상기 제 2 게이트의 양측에 배치되는 제 2 콘택들을 포함하는 제 2 트랜지스터, 상기 제 1 액티브 영역과 제 2 방향으로 인접하게 배치되는 제 3 액티브 영역에 위치하는 제 3 게이트 및 상기 제 3 게이트의 양측에 배치되는 제 3 콘택들을 포함하는 제 3 트랜지스터, 상기 제 3 액티브 영역과 제 1 방향으로 인접하게 배치되는 제 4 액티브 영역에 위치하는 제 4 게이트 및 상기 제 4 게이트의 양측에 배치되는 제 4 콘택들을 포함하는 제 4 트랜지스터 및 상기 제 1 내지 제 4 액티브 영역들 사이에 배치되는 픽업용 액티브 영역을 포함할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 서브 워드라인 드라이버의 면적을 증가시키지 않으면서 서브 워드라인 드라이버의 PMOS 영역 내에 웰 픽업 영역을 확보할 수 있다.
또한, 본 발명은 서브 워드라인 드라이버의 PMOS 영역에서 트랜지스터들의 게이트와 콘택 사이의 거리를 동일하게 함으로써 해당 트랜지스터들이 동일한 동작 특성을 갖도록 할 수 있다.
도 1은 워드라인(WL)이 셀 매트(MAT)들에 배열되는 모습을 보여주는 도면.
도 2는 일반적인 서브 워드라인 드라이버의 구조를 나타내는 회로도.
도 3은 본 발명의 일 실시 예에 따른 서브 워드라인 드라이버에서 PMOS 영역의 레이아웃 구조를 나타내는 도면.
도 4는 도 3의 레이아웃 구조에 서브 워드라인들 및 픽업용 콘택과 연결되는 메탈 패드들을 부가적으로 표시한 도면.
도 2는 일반적인 서브 워드라인 드라이버의 구조를 나타내는 회로도.
도 3은 본 발명의 일 실시 예에 따른 서브 워드라인 드라이버에서 PMOS 영역의 레이아웃 구조를 나타내는 도면.
도 4는 도 3의 레이아웃 구조에 서브 워드라인들 및 픽업용 콘택과 연결되는 메탈 패드들을 부가적으로 표시한 도면.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 3은 본 발명의 일 실시 예에 따른 서브 워드라인 드라이버에서 PMOS 영역의 레이아웃 구조를 나타내는 도면이다.
서브 워드라인 드라이버의 PMOS 영역에는 트랜지스터들(P11 ∼ P24)이 형성되는 복수의 액티브 영역들(A_TR1 ∼ A_TR8) 및 픽업(Pick Up) 영역(PU1, PU2)이 형성되는 복수의 액티브 영역들(A_PU1, A_PU2)이 배치된다.
액티브 영역들(A_TR1 ∼ A_TR4)은 제 1 방향(X 방향)을 따라 일정 거리만큼 이격되게 배치된다. 액티브 영역들(A_TR5 ∼ A_TR8)도 제 1 방향을 따라 일정 거리만큼 이격되게 배치되되, 액티브 영역들(A_TR1 ∼ A_TR4)과 제 2 방향(Y 방향)으로 일정 거리 떨어진 위치에 배치된다.
액티브 영역들(A_PU1, A_PU2)은 워드라인 드라이버에서 PMOS 트랜지스터들(P11 ∼ P24)이 형성되는 N웰에 벌크 바이어스를 인가하기 위한 픽업 영역으로, 백바이어스 전압(VBBW) 또는 접지전압(VSS)이 인가되는 콘택(26)과 연결된다. 액티브 영역들(A_PU1, A_PU2)은 제 1 방향으로 일정 거리만큼 이격되게 배치되되, 액티브 영역들(A_TR1 ∼ A_TR8)에 의해 둘러싸이는 형태로 배치된다. 예컨대, 액티브 영역(A_PU1)은 마름모 형태를 가지며 4개의 액티브 영역들(A_TR1 ∼ A_TR4)에 의해 둘러싸이도록 배치된다. 또한, 액티브 영역(A_PU2)도 마름모 형태를 가지며 4개의 액티브 영역들(A_TR5 ∼ A_TR8)에 의해 둘러싸이도록 배치된다.
액티브 영역들(A_TR1 ∼ A_TR8)의 상부에는 각각 메인 워드라인(11 또는 12)이 배치된다. 예컨대, 액티브 영역들(A_TR1 ∼ A_TR4)의 상부에는 메인 워드라인(11)이 배치되며, 액티브 영역들(A_TR5 ∼ A_TR8)의 상부에는 메인 워드라인(12)이 배치된다. 이러한 메인 워드라인들(11, 12)에서 액티브 영역들(A_TR1 ∼ A_TR8)과 중첩되는 부분은 도 2의 서브 워드라인 드라이버에서 메인 워드라인 구동신호(MWLB0, MWLB1)를 인가받는 게이트가 된다.
특히, 본 실시 예의 메인 워드라인들(11, 12)에서 액티브 영역들(A_TR1 ∼ A_TR8)과 중첩되는 부분 즉 각 PMOS 트랜지스터(P11 ∼ P24)의 게이트는 제 1 방향 또는 제 2 방향(Y 방향)에 대한 사선 방향으로 진행하는 라인타입으로 형성된다. 이때, 제 1 방향으로 인접한 PMOS 트랜지스터들(P11 ∼ P14, P21 ∼ P14)의 게이트는 서로 교차되는 방향으로 진행하도록 형성된다. 즉, 메인 워드라인들(11, 12)은 각 액티브 영역(A_TR1 ∼ A_TR8)에서 사선 방향으로 진행하되, 제 1 방향으로 인접한 액티브 영역들에서는 그 사선 방향이 서로 교차되는 방향이 되도록 지그재그 형태로 형성된다. 더욱이, 메인 워드라인(11)과 메인 워드라인(12)은 X축을 기준으로 서로 대칭되는 사선 방향이 되도록 형성된다. 도 3에서는, 설명의 편의를 위해 각 PMOS 트랜지스터들(P11 ∼ P24)을 점선으로 표시하였으나, PMOS 트랜지스터들(P11 ∼ P24)의 영역이 점선으로 표시된 영역에 한정되는 것은 아니다.
이처럼 메인 워드라인들(11, 12)은 각 액티브 영역(A_TR1 ∼ A_TR8)에서 대칭되는 사선 방향으로 진행하되 지그재그 형태로 형성됨으로써 그 사이에 픽업 영역(PU1, PU2)을 형성할 수 있는 공간을 확보할 수 있게 된다. 예컨대, 메인 워드라인(11)이 형성되는 인접한 2개의 액티브 영역들(A_TR1과 A_TR2, A_TR3과 A_TR4)과 메인 워드라인(12)이 형성되는 인접한 2개의 액티브 영역들(A_TR5과 A_TR6, A_TR7과 A_TR8) 마다 그들 사이에 픽업 영역(PU1, PU2)을 형성하기 위한 액티브 영역들(A_PU1, A_PU2)이 형성될 수 있다.
또한, 각 PMOS 트랜지스터(P11 ∼ P24)에서 게이트가 사선 방향으로 형성됨으로써, 게이트가 수평 또는 수직방향으로 형성되는 경우와 비교하여, 게이트 길이(length)의 증감이 자유로우며, 트랜지스터의 폭(Width)을 더 크게 할 수 있다.
각 액티브 영역들(A_TR1 ∼ A_TR8)에서, 메인 워드라인(11, 12)의 양측에는 메인 워드라인 선택신호(FX0, FX2, FX4, FX6)를 인가받기 위한 메탈 콘택들(22) 및 서브 워드라인들(① ∼ ⑧)과의 연결을 위한 메탈 콘택들(24)이 각각 배치된다. 이때, 메탈 콘택들(22, 24)은 장축의 방향이 메인 워드라인(게이트)와 평행하게 진행하는 실질적인 사각 형상(또는 타원 형상)으로 형성되며, 메인 워드라인(11, 12)의 양측에 같은 거리만큼 떨어지도록 배치된다.
각 PMOS 트랜지스터(P11 ∼ P24)에서 게이트가 사선 방향으로 형성되고 그 양측에 형성되는 메탈 콘택들(22, 24)도 게이트와 평행하게 배치되는 실질적인 사각 형상으로 형성됨으로써, 게이트 양측의 메탈 콘택들(22, 24)이 모두 게이트와 동일한 거리만큼 떨어지도록 형성할 수 있다. 이처럼, 메탈 콘택들(22, 24)이 게이트와 동일한 거리만큼 떨어지도록 형성됨으로써 본 실시 예에서의 각 트랜지스터(P11 ∼ P24)는 동일한 동작 특성을 가질 수 있다.
도 4는 도 3의 레이아웃 구조에 서브 워드라인들 및 픽업용 콘택들(26)과 연결되는 메탈 패드들(32)을 부가적으로 표시한 도면이다.
서브 워드라인들(① ∼ ⑧)은 메탈 콘택들(24)을 통해 각 액티브 영역들(A_TR1 ∼ A_TR8)과 연결되며, 메모리 셀들이 형성되는 각 매트(MAT)의 워드라인들과 연결된다. 이러한 서브 워드라인들(① ∼ ⑧)은 메인 워드라인들(11, 12)의 상부에 있는 메탈 라인(M0)으로 형성될 수 있다.
더욱이, 서브 워드라인들(① ∼ ⑧)은 픽업 영역(PU1, PU2)의 콘택(26) 상부에 콘택(26)과 연결되는 메탈 패드(32)가 형성될 수 있는 공간이 확보되도록 픽업 영역(PU1, PU2)의 상부에서는 메인 워드라인들(11, 12)과 같이 사선 방향으로 진행하도록 형성된다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
11, 12 : 메인 워드라인
22, 24, 26 : 메탈 콘택
32 : 메탈 패드
① ∼ ⑧ : 서브 워드라인
A_TR1 ∼ A_TR8 : 트랜지스터용 액티브 영역
A_PU1, A_PU2 : 픽업용 액티브 영역
P11 ∼ P24 : PMOS 트랜지스터
22, 24, 26 : 메탈 콘택
32 : 메탈 패드
① ∼ ⑧ : 서브 워드라인
A_TR1 ∼ A_TR8 : 트랜지스터용 액티브 영역
A_PU1, A_PU2 : 픽업용 액티브 영역
P11 ∼ P24 : PMOS 트랜지스터
Claims (15)
- 제 1 방향을 따라 일렬로 배열된 복수의 제 1 액티브 영역들;
상기 제 1 액티브 영역들과 제 2 방향으로 일정 거리 이격되게 배치되며, 상기 제 1 방향을 따라 일렬로 배열된 복수의 제 2 액티브 영역들;
상기 제 1 액티브 영역들의 상부에 위치하며 상기 제 1 액티브 영역들에서 사선 방향으로 형성된 제 1 메인 워드라인;
상기 제 2 액티브 영역들의 상부에 위치하며 상기 제 2 액티브 영역들에서 사선 방향으로 형성된 제 2 메인 워드라인; 및
상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인 사이에 위치하는 픽업용 액티브 영역을 포함하는 반도체 메모리 장치의 서브 워드라인 드라이버. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 제 1 메인 워드라인은
인접한 액티브 영역들에서 서로 교차되는 방향으로 형성된 지그재그 형태를 갖는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 2항에 있어서, 상기 제 2 메인 워드라인은
상기 제 1 메인 워드라인과 대칭되는 방향으로 형성된 지그재그 형태를 갖는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서, 상기 픽업용 액티브 영역은
상기 제 1 액티브 영역들 중 인접한 2개의 액티브 영역들과 상기 제 2 액티브 영역들 중 인접한 2개의 액티브 영역들 사이에 배치되는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 제 1 액티브 영역들 및 상기 제 2 액티브 영역들에서 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인의 양측에 배치되는 콘택들을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5항에 있어서, 상기 콘택들은
워드라인 선택신호를 인가 받기 위한 제 1 콘택 및 서브 워드라인들과의 연결을 위한 제 2 콘택을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 5항에 있어서, 상기 콘택들은
같은 액티브 영역 내에 있는 메인 워드라인과 평행하게 사선방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7항에 있어서, 상기 콘택들은
같은 액티브 영역 내에 있는 메인 워드라인으로부터 같은 거리만큼 떨어지게 배치되는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 5항에 있어서, 상기 콘택들은
장축 방향이 상기 제 1 메인 워드라인 또는 상기 제 2 메인 워드라인과 평행한 사각 형상 또는 타원 형상을 갖는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버. - 제 1 액티브 영역에 위치하는 제 1 게이트 및 상기 제 1 게이트의 양측에 배치되는 제 1 콘택들을 포함하는 제 1 트랜지스터;
상기 제 1 액티브 영역과 제 1 방향으로 인접하게 배치되는 제 2 액티브 영역에 위치하는 제 2 게이트 및 상기 제 2 게이트의 양측에 배치되는 제 2 콘택들을 포함하는 제 2 트랜지스터;
상기 제 1 액티브 영역과 제 2 방향으로 인접하게 배치되는 제 3 액티브 영역에 위치하는 제 3 게이트 및 상기 제 3 게이트의 양측에 배치되는 제 3 콘택들을 포함하는 제 3 트랜지스터;
상기 제 3 액티브 영역과 제 1 방향으로 인접하게 배치되는 제 4 액티브 영역에 위치하는 제 4 게이트 및 상기 제 4 게이트의 양측에 배치되는 제 4 콘택들을 포함하는 제 4 트랜지스터; 및
상기 제 1 내지 제 4 액티브 영역들 사이에 배치되는 픽업용 액티브 영역을 포함하는 반도체 메모리 장치의 서브 워드라인 드라이버. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 10항에 있어서, 상기 제 1 내지 제 4 게이트는
상기 제 1 방향 또는 상기 제 2 방향에 대한 사선 방향으로 진행하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11항에 있어서, 상기 제 1 내지 제 4 콘택들은
각각 장축 방향이 상기 제 1 내지 제 4 게이트와 평행한 사각 형상 또는 타원 형상을 갖는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12항에 있어서, 상기 제 1 내지 제 4 콘택들은
각각 상기 제 1 내지 제 4 게이트로부터 같은 거리만큼 떨어지게 배치되는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 10항에 있어서, 상기 픽업용 액티브 영역은
상기 제 1 액티브 영역과 상기 제 4 액티브 영역 사이 및 상기 제 2 액티브 영역과 상기 제 3 액티브 영역 사이에 위치하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 10항에 있어서, 상기 제 1 내지 제 4 트랜지스터들은
PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 드라이버.
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