KR20060102411A - 셀신호 증폭 회로단위에 전기적으로 접속되도록 적어도 네개의 비트라인들을 갖는 디램들 - Google Patents

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Abstract

셀신호 증폭 회로단위 (cell signal amplification circuit unit)에 전기적으로 접속되도록 적어도 네 개의 비트라인들을 갖는 디램들을 제공한다. 상기 디램들은 디자인 룰의 축소에 따라서 셀 어레이 영역의 활성 영역의 면적이 작아지는 경우 주변 회로 영역에 배치되는 셀신호 증폭 회로단위의 개수를 최적화할 수 있는 방안을 제시한다. 이를 위해서, 셀 어레이 영역들 및 그 영역들을 둘러싸는 주변 회로 영역이 디램에 배치된다. 상기 셀 어레이 영역들에 게이트들 및 비트라인들이 서로 교차하도록 배치된다. 상기 주변 회로 영역에 셀신호 증폭 회로단위들이 배치된다. 상기 셀신호 증폭 회로단위들의 각각은 인접한 두 개의 셀 어레이 영역들로부터 돌출된 비트라인들 중 적어도 네 개와 전기적으로 접속한다.
디램, 활성 영역, 주변 회로 영역, 비트라인, 게이트, 셀신호 증폭 회로.

Description

셀신호 증폭 회로단위에 전기적으로 접속되도록 적어도 네 개의 비트라인들을 갖는 디램들{DRAMS HAVING AT LEAST FOUR BIT-LINES IN ORDER TO BE ELECTRICALLY CONNECTED TO A CELL SIGNAL AMPLIFICATION CIRCUIT UNIT}
도 1 및 도 2 는 각각이 본 발명의 일 실시예에 따른 디램의 배치도들이다.
도 3 및 도 4 는 각각이 본 발명의 다른 실시예에 따른 디램의 배치도들이다.
도 5 및 도 6 은 각각이 도 1 내지 도 4 의 디램들의 동작방법을 설명해주는 배치도들이다.
본 발명은 디램들에 관한 것으로써, 상세하게는, 셀신호 증폭 회로단위(cell signal amplification circuit unit)에 전기적으로 접속되도록 적어도 네 개의 비트라인들을 갖는 디램들에 관한 것이다.
일반적으로, 디램은 고집적화 및 고속화를 위해서 셀 어레이 영역 및 주변 회로 영역의 면적들을 줄여서 제조되고 있다. 상기 셀 어레이 영역 및 주변 회로 영역의 면적들의 축소는 단순하게 디자인 룰의 수치를 줄여서 이룰수 있다. 상기 디자인 룰의 수치는 반도체 제조 공정들의 한계로부터 제시되어질 수 있다. 물론, 상기 디램의 고집적화 및 고속화를 위해서, 상기 디램은 디자인 룰의 축소와 함께 새로운 반도체 제조 공정들이 도입되어져서 제조될 수도 있다. 이때에, 상기 셀 어레이 영역은 서로 교차하는 게이트들 및 비트라인들을 갖는다. 그리고, 상기 주변 회로 영역은 셀 어레이 영역의 한 변을 따라서 배치된 셀신호 증폭 회로단위들을 갖는다. 상기 셀신호 증폭 회로단위는 소위 " 센스 엠프 회로" 로 불리워진다.
그러나, 상기 디램은 디자인 룰 축소와 함께 셀 어레이 영역에 대응되는 주변 회로 영역의 셀신호 증폭 회로단위들을 배치하는데 반도체 제조 공정들의 한계를 가질 수 있다. 왜냐하면, 상기 반도체 제조 공정들은 디램의 디자인 룰의 축소와 함께 주변 회로 영역의 면적이 줄어들어서 셀신호 증폭 회로단위들 사이를 구분시키는데 공정적인 한계를 가지기 때문이다. 따라서, 상기 반도체 제조 공정들의 한계때문에, 상기 디램은 반도체 기판으로부터 안정적으로 확보되지 못할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 주변 회로 영역의 셀신호 증폭 회로단위들 중 하나에 전기적으로 접속되도록 적어도 네 개의 비트라인들을 갖는 디램들을 제공하는데 있다.
상기 기술적 과제를 구현하기 위해서, 본 발명은 셀신호 증폭 회로단위에 전기적으로 접속되도록 적어도 네 개의 비트라인들을 갖는 디램을 제공한다.
이 디램은 셀 어레이 영역들 및 그 영역들을 둘러싸는 주변 회로 영역을 포 함한다. 상기 셀 어레이 영역들에 서로 교차하도록 게이트들 및 비트라인들이 배치된다. 상기 주변 회로 영역에 셀신호 증폭 회로단위들 배치된다. 이때에, 상기 셀신호 증폭 회로단위들의 각각은 게이트들과 직각 방향에 배치된다. 그리고, 상기 셀신호 증폭 회로단위들의 각각은 인접한 두 개의 셀 어레이 영역들로부터 서로 마주보도록 돌출된 비트라인들 중 적어도 네 개와 전기적으로 접속한다.
도 1 및 도 2 는 각각이 본 발명의 일 실시예에 따른 디램의 배치도들이다.
도 1 및 도 2 를 참조하면, 반도체 기판(4)이 셀 어레이 영역들(20, 30, 40) 및 주변 회로 영역(8)로 구분된다. 상기 주변 회로 영역(8)은 셀 어레이 영역들(20, 30, 40)을 둘러싸도록 배치된다. 상기 셀 어레이 영역들(20, 30, 40)의 각각은 게이트(60)들 및 비트라인(70)들을 갖는다. 상기 비트라인(70)들은 셀 어레이 영역들(20, 30, 40)에서 게이트(60)들과 각각 교차한다. 따라서, 상기 게이트(60)들 및 비트라인(70)들은 셀 어레이 영역들(20, 30, 40)로부터 서로 다른 방향들을 향해서 돌출되도록 배치된다.
상기 셀 어레이 영역들(20, 30, 40) 사이의 주변 회로 영역(8)에 셀신호 증폭 회로단위(100)들이 배치된다. 상기 셀신호 증폭 회로단위(100)들은 게이트(60)들과 직각 방향으로 배치된다. 따라서, 상기 셀신호 증폭 회로단위(100)들은 비트라인(70)들이 달리는 방향으로 배치되어서 셀 어레이 영역들(20, 30, 40) 사이에 배치된다.
본 발명의 일 실시예로써, 상기 셀신호 증폭 회로단위(100)들의 각각은 인접한 두 개의 셀 어레이 영역들로부터 서로 마주보도록 돌출된 비트라인(70)들 중 네 개(82)와 전기적으로 도 1 과 같이 접속한다. 상기 셀신호 증폭 회로단위(100)들의 각각과 전기적으로 접속되는 네 개(82)의 비트라인(70)들은 도 1 에서 굵은 실선들로 표시한다. 즉, 상기 네 개(82)의 비트라인(70)들 중 두 개는 선택된 셀 어레이 영역으로부터 주변 회로 영역(8)으로 연장된 것이다. 그리고, 상기 네 개(82)의 비트라인(70)들 중 나머지는 인접한 셀 어레이 영역으로부터 주변 회로 영역(8)으로 연장된 것이다. 또한, 상기 비트라인(70)들이 달리는 방향으로 주변 회로 영역(8)에 다른 셀 어레이 영역들(10, 50)이 배치된다.
한편, 상기 다른 셀 어레이 영역들(10, 50)은 셀 어레이 영역들(20, 40)의 양 끝단들에 각각 위치되어서 서로 교차하는 게이트(60)들 및 비트라인(70)들을 갖는다. 이때에도, 상기 비트라인(70)들이 달리는 방향으로 셀 어레이 영역들(20, 40) 및 다른 셀 어레이 영역들(10, 50) 사이에 셀신호 증폭 회로단위(100)들이 배치된다. 상기 셀 어레이 영역들(20, 40) 및 다른 셀 어레이 영역들(10, 50) 사이의 셀신호 증폭 회로단위(100)들의 각각은 셀 어레이 영역들(20, 40) 및 다른 셀 어레이 영역들(10, 50)로부터 서로 마주보도록 돌출된 비트라인(70)들 중 네 개(82)와 전기적으로 접속한다. 즉, 상기 네 개(82)의 비트라인(70)들 중 두 개는 셀 어레이 영역들(20, 40) 중 하나로부터 주변 회로 영역(8)으로 연장된 것이다. 그리고, 상기 네 개(82)의 비트라인(70)들 중 나머지는 다른 셀 어레이 영역들(10, 50) 중 하나로부터 주변 회로 영역(8)으로 연장된 것이다. 상기 셀 어레이 영역들(20, 30, 40) 사이, 상기 셀 어레이 영역들(20, 40) 및 다른 셀 어레이 영역들(10, 50) 사이의 셀신호 증폭 회로 단위(100)들은 각각이 오픈(open) 비트라인 구조의 센스 엠프 회로들이다.
상기 비트라인(70)들이 달리는 방향으로 셀 어레이 영역들(20, 40) 및 다른 셀 어레이 영역들(10, 50) 사이의 셀신호 증폭 회로단위(100)들의 반대편의 주변회로 영역(8)에 다른 셀신호 증폭 회로단위(90)들이 배치된다. 상기 다른 셀신호 증폭 회로단위(90)들의 각각은 다른 셀 어레이 영역들(10, 50)의 비트라인(70)들 중 두 개(80)와 전기적으로 접속한다. 상기 다른 셀신호 증폭 회로단위(90)들의 각각과 전기적으로 접속되는 두 개(80)의 비트라인(70)들은 도 1 에서 가는 실선들로 표시한다. 상기 다른 셀신호 증폭 회로단위(90)들은 각각이 오픈 비트라인 구조의 센스 엠프 회로들이거나 또는 오픈 비트라인 구조의 세어드(shared) 센스 엠프 회로들이다. 이를 통해서, 상기 셀 어레이 영역들(20, 30, 40) 사이에 셀신호 증폭 회로단위(100)들, 상기 셀 어레이 영역들(20, 40) 및 다른 셀 어레이 영역들(10, 50) 사이에 셀신호 증폭 회로단위(100)들, 그리고 상기 셀신호 증폭 회로단위(100)들의 반대편의 주변회로 영역(8)에 다른 셀신호 증폭 회로단위(90)들을 포함하는 디램(300)이 형성된다.
본 발명의 일 실시예의 변형으로써, 상기 셀 어레이 영역들(20, 30, 40) 사이, 그리고 상기 셀 어레이 영역들(20, 40) 및 다른 셀 어레이 영역들(10, 50) 사이에 셀신호 증폭 회로단위(100)들을 포함하는 디램(350)이 도 2 와 같이 형성될 수 있다. 상기 디램(350)에서, 상기 다른 셀 어레이 영역들(10, 50)의 비트라인(70)들 중 일부는 셀신호 증폭 회로단위(100)들의 반대편의 주변 회로 영역(8)으로 돌출되어서 적어도 두 개(84)가 한 묶음으로 서로 전기적으로 접속한다. 상기 적어 도 두 개(84)가 한 묶음인 비트라인(70)들은 다른 셀 어레이 영역들(10, 50)에서 더미(dummy) 패턴들로 형성된다. 이와는 다르게, 상기 다른 셀 어레이 영역들(10, 50)의 비트라인(70)들 중 상기 일부는 셀신호 증폭 회로단위(100)들의 반대편의 주변 회로 영역(8)으로 돌출되어서 서로 전기적으로 고립되도록 배치될 수 있다.
도 3 및 도 4 는 각각이 본 발명의 다른 실시예에 따른 디램의 배치도들이다.
도 3 및 도 4 를 참조하면, 반도체 기판(4)이 셀 어레이 영역들(120, 130, 140) 및 주변 회로 영역(8)로 구분된다. 상기 주변 회로 영역(8)은 셀 어레이 영역들(120, 130, 140)을 둘러싸도록 배치된다. 상기 셀 어레이 영역들(120, 130, 140)의 각각은 게이트(160)들 및 비트라인(170)들을 갖는다. 상기 비트라인(170)들은 셀 어레이 영역들(120, 130, 140)에서 게이트(160)들과 각각 교차한다. 따라서, 상기 게이트(160)들 및 비트라인(170)들은 셀 어레이 영역들(120, 130, 140)로부터 서로 다른 방향들을 향해서 돌출되도록 배치된다.
상기 셀 어레이 영역들(120, 130, 140) 사이의 주변 회로 영역(8)에 셀신호 증폭 회로단위(200)들이 배치된다. 상기 셀신호 증폭 회로단위(200)들은 게이트(160)들과 직각 방향으로 배치된다. 따라서, 상기 셀신호 증폭 회로단위(200)들은 비트라인(170)들이 달리는 방향으로 배치되어서 셀 어레이 영역들(120, 130, 140) 사이에 배치된다.
본 발명의 다른 실시예로써, 상기 셀신호 증폭 회로단위(200)들의 각각은 인접한 두 개의 셀 어레이 영역들로부터 서로 마주보도록 돌출된 비트라인(170)들 중 여덟 개(182)와 전기적으로 도 3 과 같이 접속한다. 상기 셀신호 증폭 회로단위(200)들의 각각과 전기적으로 접속되는 여덟 개(182)의 비트라인(170)들은 도 1 에서 굵은 실선들로 표시한다. 즉, 상기 여덟 개(182)의 비트라인(170)들 중 네 개는 선택된 셀 어레이 영역으로부터 주변 회로 영역(8)으로 연장된 것이다. 그리고, 상기 여덟 개(182)의 비트라인(170)들 중 나머지는 인접한 셀 어레이 영역으로부터 주변 회로 영역(8)으로 연장된 것이다. 또한, 상기 비트라인(170)들이 달리는 방향으로 주변 회로 영역(8)에 다른 셀 어레이 영역들(110. 150)이 배치된다.
한편, 상기 다른 셀 어레이 영역들(110, 150)은 셀 어레이 영역들(120, 140)의 양 끝단들에 각각 위치되어서 서로 교차하는 게이트(160)들 및 비트라인(170)들을 갖는다. 이때에도, 상기 비트라인(170)들이 달리는 방향으로 셀 어레이 영역들(120, 140) 및 다른 셀 어레이 영역들(110, 150) 사이에 셀신호 증폭 회로단위(200)들이 배치된다. 상기 셀 어레이 영역들(120, 140) 및 다른 셀 어레이 영역들(110, 150) 사이의 셀신호 증폭 회로단위(200)들의 각각은 셀 어레이 영역들(120, 140) 및 다른 셀 어레이 영역들(110, 150)로부터 서로 마주보도록 돌출된 비트라인(170)들 중 여덟 개(182)와 전기적으로 접속한다. 즉, 상기 여덟 개(182)의 비트라인(170)들 중 네 개는 셀 어레이 영역들(120, 140) 중 하나로부터 주변 회로 영역(8)으로 연장된 것이다. 그리고, 상기 여덟 개(182)의 비트라인(170)들 중 나머지는 다른 셀 어레이 영역들(110, 150) 중 하나로부터 주변 회로 영역(8)으로 연장된 것이다. 상기 셀 어레이 영역들(120, 130, 140) 사이, 상기 셀 어레이 영역들(120, 140) 및 다른 셀 어레이 영역들(110, 150) 사이의 셀신호 증폭 회로단위(200)들은 각각이 오픈 비트라인 구조의 세어드 센스 엠프 회로들이다.
상기 비트라인(170)들이 달리는 방향으로 셀 어레이 영역들(120, 140) 및 다른 셀 어레이 영역들(110, 150) 사이의 셀신호 증폭 회로단위(200)들의 반대편의 주변회로 영역(8)에 다른 셀신호 증폭 회로단위(190)들이 배치된다. 상기 다른 셀신호 증폭 회로단위(190)들의 각각은 다른 셀 어레이 영역들(110, 150)의 비트라인(170)들 중 네 개(180)와 전기적으로 접속한다. 상기 다른 셀신호 증폭 회로단위(190)들의 각각과 전기적으로 접속되는 네 개(180)의 비트라인(170)들은 도 1 에서 가는 실선들로 표시한다. 상기 다른 셀신호 증폭 회로단위(190)들은 각각이 오픈 비트라인 구조의 센스 엠프 회로들이거나 또는 오픈 비트라인 구조의 세어드 센스 엠프 회로들이다. 이를 통해서, 상기 셀 어레이 영역들(120, 130, 140) 사이에 셀신호 증폭 회로단위(200)들, 상기 셀 어레이 영역들(120, 140) 및 다른 셀 어레이 영역들(110, 150) 사이에 셀신호 증폭 회로단위(200)들, 그리고 상기 셀신호 증폭 회로단위(200)들의 반대편의 주변회로 영역(8)에 다른 셀신호 증폭 회로단위(190)들을 포함하는 디램(400)이 형성된다.
본 발명의 일 실시예의 변형으로써, 상기 셀 어레이 영역들(120, 130, 140) 사이, 그리고 상기 셀 어레이 영역들(120, 140) 및 다른 셀 어레이 영역들(110, 150) 사이에 셀신호 증폭 회로단위(200)들을 포함하는 디램(450)이 도 4 와 같이 형성될 수 있다. 상기 디램(450)에서, 상기 다른 셀 어레이 영역들(110, 150)의 비트라인(170)들 중 일부는 셀신호 증폭 회로단위(200)들의 반대편의 주변 회로 영역(8)으로 돌출되어서 적어도 두 개(184)가 한 묶음으로 서로 전기적으로 접속한다. 상기 적어도 두 개(184)가 한 묶음인 비트라인(170)들은 다른 셀 어레이 영역들(110, 150)에서 더미(dummy) 패턴들로 형성된다. 이롸는 다르게, 상기 다른 셀 어레이 영역들(110, 150)의 비트라인(170)들 중 상기 일부는 셀신호 증폭 회로단위(200)들의 반대편의 주변 회로 영역(8)으로 돌출되어서 전기적으로 서로 고립되도록 배치될 수 있다.
도 5 및 도 6 은 각각이 도 1 내지 도 4 의 디램들의 동작방법을 설명해주는 배치도들이다.
도 5 를 참조하면, 셀 어레이 영역들 중 두 개(23, 26)를 반도체 기판(4) 상에 도시한다. 상기 두 개의 셀 어레이 영역들(23, 26)의 각각은 서로 교차하는 게이트(60)들 및 비트라인(70)들을 갖는다. 그리고, 상기 두 개의 셀 어레이 영역들(23, 26) 사이의 비트라인(70)들 중 네 개(82)가 셀신호 증폭 회로(100)에 전기적으로 접속된다. 상기 셀신호 증폭 회로단위(100)는 도 1 및 도 2 의 셀 어레이 영역들(20, 30, 40), 그리고 셀 어레이 영역들(20, 40) 및 다른 셀 어레이 영역들(10, 50) 사이의 셀신호 증폭 회로단위들과 같이 오픈 비트라인 구조의 센스 엠프 회로이다.
상술한 바와 같이, 상기 오픈 비트라인 구조의 센스 엠프 회로는 두 개의 셀 어레이 영역들(23, 26)에 걸쳐서 셀신호 증폭 회로단위(100)에 네 개(82)의 비트라인(70)들이 전기적으로 접속하도록 구성된다. 이때에, 상기 셀신호 증폭 회로 단위(100)를 중심으로 해서, 상기 두 개의 셀 어레이 영역들(23, 26) 중 선택된 하나의 상부측 및 하부측의 비트라인들(102, 104)을 비교 비트라인들이라고 각각 지칭한 다. 그리고, 상기 두 개의 셀 어레이 영역들 중 나머지의 상부측 및 하부측의 비트라인들(106, 108)을 기준 비트라인들이라고 지칭한다.
상기 두 개의 셀 어레이 영역들(23, 26)에서 두 개의 게이트(60)들이 동시에 각각 동기되는 경우, 상기 셀신호 증폭 회로단위(100)는 두 개의 셀 어레이 영역들(23, 26)에 걸쳐서 비교 비트라인들(102, 104) 및 기준 비트라인들(106, 108)을 비교해서 데이타를 추출한다. 상기 데이타는 두 개의 셀 어레이 영역들(23, 26) 중 선택된 하나에서 추출될 수 있다.
도 6 을 참조하면, 셀 어레이 영역들 중 두 개(123, 126)를 반도체 기판(4) 상에 도시한다. 상기 두 개의 셀 어레이 영역들(123, 126)은 각각이 서로 교차하는 게이트(160)들 및 비트라인(170)들을 갖는다. 그리고, 상기 두 개의 셀 어레이 영역들(123, 126) 사이의 비트라인(170)들 중 네 개(186)가 셀신호 증폭 회로(202)에 전기적으로 접속된다. 상기 셀신호 증폭 회로(202)의 두 개의 합은 도 3 및 도 4 의 셀 어레이 영역들(120, 130, 140), 그리고 셀 어레이 영역들(120, 140) 및 다른 셀 어레이 영역들(110, 150) 사이의 셀신호 증폭 회로단위(200)들과 같은 오픈 비트라인 구조의 세어드 센스 엠프 회로이다.
상술한 바와 같이, 상기 셀신호 증폭 회로(202)는 두 개의 셀 어레이 영역들(123, 126)에 걸쳐서 네 개(186)의 비트라인(170)들과 전기적으로 접속하도록 구성된다. 이때에, 상기 셀신호 증폭 회로 단위(202)를 중심으로 해서, 상기 두 개의 셀 어레이 영역들(123, 126)의 상부측의 비트라인들(212, 216)을 비교 비트라인들이라고 각각 지칭한다. 그리고, 상기 두 개의 셀 어레이 영역들(123, 126)의 하부 측의 비트라인들(214, 218)을 기준 비트라인들이라고 지칭한다.
상기 두 개의 셀 어레이 영역들(123, 126)에서 하나의 게이트(160)가 동기되는 경우, 상기 셀신호 증폭 회로단위(202)는 두 개의 셀 어레이 영역들(123, 126)에 걸쳐서 비교 및 기준 비트라인들(212, 214), 또는 다른 비교 및 기준 비트라인들(216, 218)을 비교해서 데이타를 추출한다. 또한, 상기 두 개의 셀 어레이 영역들(123, 126)에서 두 개의 게이트(160)가 동시에 각각 동기되는 경우, 상기 셀신호 증폭 회로단위(202)는 두 개의 셀 어레이 영역들(123, 126)에 걸쳐서 비교 비트라인들(212, 214) 및 기준 비트라인들(214, 218)을 비교해서 데이타를 추출한다.이를 통해서, 상기 셀신호 증폭 회로단위(202)를 두 개 합쳐서 도 3 또는 도 4 의 셀신호 증폭 회로단위(200)를 만드는 경우, 상기 셀신호 증폭 회로단위(200)의 동작은 셀 어레이 영역들(120, 130, 140) 및 다른 셀센호 증폭 회로단위들(110, 150)의 비트라인들을 상기한 바와 같이 고려해서 데이타를 추출할 수 있다.
상술한 바와 같이, 본 발명은 셀 어레이 영역들 사이 그리고 셀 어레이 영역들 및 다른 셀 어레이 영역들 사이의 셀신호 증폭 회로단위에 적어도 네 개의 비트라인들을 접속시켜서 주변 회로 영역을 활용할 수 있는 방안을 제시한다. 이를 통해서, 상기 디램은 상기 방안을 가지고 반도체 기판으로부터 안정적으로 확보되어질 수 있다.

Claims (4)

  1. 셀 어레이 영역들 및 그 영역들을 둘러싸도록 주변 회로 영역을 갖는 디램에 있어서,
    상기 셀 어레이 영역들에 서로 교차하도록 배치된 게이트들 및 비트라인들;
    상기 주변 회로 영역에 배치된 셀신호 증폭 회로단위들을 포함하되,
    상기 셀신호 증폭 회로단위들의 각각은 상기 게이트들과 직각 방향에 배치되어서 인접한 두 개의 상기 셀 어레이 영역들로부터 서로 마주보도록 돌출된 상기 비트라인들 중 적어도 네 개와 전기적으로 접속하는 것이 특징인 디램.
  2. 제 1 항에 있어서,
    상기 비트라인들이 달리는 방향으로 상기 주변 회로 영역에 배치된 다른 셀 어레이 영역들을 더 포함하되,
    상기 다른 셀 어레이 영역들은 상기 셀 어레이 영역들의 양 끝단들에 각각 위치되어서 서로 교차하는 상기 게이트들 및 상기 비트라인들을 가지며, 상기 셀 어레이 영역들 및 상기 다른 셀 어레이 영역들 사이에도 상기 셀신호 증폭 회로단위들이 배치되는 것이 특징인 디램.
  3. 제 2 항에 있어서,
    상기 비트라인들이 달리는 방향으로 상기 셀신호 증폭 회로단위들의 반대편 의 상기 주변회로 영역에 배치된 다른 셀신호 증폭 회로단위들을 더 포함하되,
    상기 다른 셀신호 증폭 회로단위들의 각각은 상기 다른 셀 어레이 영역들의 상기 비트라인들 중 적어도 두 개와 전기적으로 접속하는 것이 특징인 디램.
  4. 제 2 항에 있어서,
    상기 다른 셀 어레이 영역들의 상기 비트라인들 중 일부는 상기 셀신호 증폭 회로단위들의 반대편의 상기 주변 회로 영역으로 돌출되어서 적어도 두 개가 한 묶음으로 서로 전기적으로 접속하는 것이 특징인 디램.
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