JP2001060632A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2001060632A JP2001060632A JP11235401A JP23540199A JP2001060632A JP 2001060632 A JP2001060632 A JP 2001060632A JP 11235401 A JP11235401 A JP 11235401A JP 23540199 A JP23540199 A JP 23540199A JP 2001060632 A JP2001060632 A JP 2001060632A
- Authority
- JP
- Japan
- Prior art keywords
- contact
- line
- diffusion
- diffusion region
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 238000009792 diffusion process Methods 0.000 claims abstract description 160
- 239000011159 matrix material Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 abstract 2
- 238000000034 method Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 リファレンス電流値ＩＲＡが、ＩＳ０の奇数
分の一に限定され、偶数分の一に設定することができ
ず、リファレンス電流値ＩＲＡのきめ細かな設定に支障
をきたしている。 【解決手段】 仮想接地線１３０の下に配置されこの仮
想接地線１３０とコンタクト孔１３９を介して接続され
た第２のコンタクト用拡散領域１３１とを含む第１のリ
ファレンスセルブロック１０１と、ビット線１２０の下
に配置され必要に応じてこのビット線１２０とコンタク
ト孔を介して接続できる第１のコンタクト用拡散領域１
２１〜１２４及び第３のコンタクト用拡散領域１４１〜
１４３とを含む第２のリファレンスセルブロック１０２
〜１０７とを含んでリファレンス部１００を構成する。
これにより、直列接続するリファレンスセルブロックの
数を任意に選択でき、リファレンス電流値ＩＲＡのきめ
細かな設定ができる。
分の一に限定され、偶数分の一に設定することができ
ず、リファレンス電流値ＩＲＡのきめ細かな設定に支障
をきたしている。 【解決手段】 仮想接地線１３０の下に配置されこの仮
想接地線１３０とコンタクト孔１３９を介して接続され
た第２のコンタクト用拡散領域１３１とを含む第１のリ
ファレンスセルブロック１０１と、ビット線１２０の下
に配置され必要に応じてこのビット線１２０とコンタク
ト孔を介して接続できる第１のコンタクト用拡散領域１
２１〜１２４及び第３のコンタクト用拡散領域１４１〜
１４３とを含む第２のリファレンスセルブロック１０２
〜１０７とを含んでリファレンス部１００を構成する。
これにより、直列接続するリファレンスセルブロックの
数を任意に選択でき、リファレンス電流値ＩＲＡのきめ
細かな設定ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に選択されたメモリセルのデータを識別するた
めのリファレンス電流を生成するリファレンス部の構成
に関する。
関し、特に選択されたメモリセルのデータを識別するた
めのリファレンス電流を生成するリファレンス部の構成
に関する。
【０００２】
【従来の技術】半導体記憶装置のデータを読み出す際
に、メモリセルに流れる電流ＩＳＡとリファレンス電流
ＩＲＡの大小を比較することによりデータの０／１の識
別を行う方法があり、例えば、ＦＬＡＴ型メモリセルを
有する読み出し専用半導体記憶装置等で広く用いられて
いる。
に、メモリセルに流れる電流ＩＳＡとリファレンス電流
ＩＲＡの大小を比較することによりデータの０／１の識
別を行う方法があり、例えば、ＦＬＡＴ型メモリセルを
有する読み出し専用半導体記憶装置等で広く用いられて
いる。
【０００３】ここで、以後の説明を分りやすくするため
に、本発明が適用される代表的な例であるＦＬＡＴ型メ
モリセルを用いた読み出し専用半導体記憶装置のチップ
の概略構成について説明する。
に、本発明が適用される代表的な例であるＦＬＡＴ型メ
モリセルを用いた読み出し専用半導体記憶装置のチップ
の概略構成について説明する。
【０００４】図６，７，８はそれぞれ、ＦＬＡＴ型メモ
リセルを用いた半導体記憶装置のチップの概略構成を示
す平面図、半導体記憶装置のメモリアレイ部を構成する
単位メモリセルブロックの概略構成とその配列方法の一
例を示す平面図及びメモリアレイ部のビット線或いは仮
想接地線である金属配線とコンタクト用拡散領域の位置
関係を模式的に示す平面図である。また、図９は、従来
の半導体記憶装置のリファレンス部を構成する各リファ
レンスセルブロックにおけるコンタクト用拡散領域の配
置を単純化して分かりやすく示した模式的な平面図であ
り、図１０は、このリファレンス部の概略構成の一例を
メモリセル部の一部とともに示す模式的な平面図であ
る。
リセルを用いた半導体記憶装置のチップの概略構成を示
す平面図、半導体記憶装置のメモリアレイ部を構成する
単位メモリセルブロックの概略構成とその配列方法の一
例を示す平面図及びメモリアレイ部のビット線或いは仮
想接地線である金属配線とコンタクト用拡散領域の位置
関係を模式的に示す平面図である。また、図９は、従来
の半導体記憶装置のリファレンス部を構成する各リファ
レンスセルブロックにおけるコンタクト用拡散領域の配
置を単純化して分かりやすく示した模式的な平面図であ
り、図１０は、このリファレンス部の概略構成の一例を
メモリセル部の一部とともに示す模式的な平面図であ
る。
【０００５】まず、図６，７，８を参照すると、ＦＬＡ
Ｔ型メモリセルを用いた半導体記憶装置のチップ１は、
メモリアレイ部２，リファレンス部３，デコーダ部４及
び周辺回路部５等を含んで構成されている。
Ｔ型メモリセルを用いた半導体記憶装置のチップ１は、
メモリアレイ部２，リファレンス部３，デコーダ部４及
び周辺回路部５等を含んで構成されている。
【０００６】メモリアレイ部２は、通常集積度を上げる
ために、メモリセルブロック１０を図７（ｂ）に示すよ
うに，縦方向にはメモリセルブロック１０の境界線を対
称軸として互いに線対称になるように、具体的には図７
（ａ）の第１のコンタクト用拡散領域１３及び第２のコ
ンタクト用拡散領域１４それぞれの中央部で上下に折り
返して配列し、横方向にはそれぞれを並列に配列して構
成されている。
ために、メモリセルブロック１０を図７（ｂ）に示すよ
うに，縦方向にはメモリセルブロック１０の境界線を対
称軸として互いに線対称になるように、具体的には図７
（ａ）の第１のコンタクト用拡散領域１３及び第２のコ
ンタクト用拡散領域１４それぞれの中央部で上下に折り
返して配列し、横方向にはそれぞれを並列に配列して構
成されている。
【０００７】メモリセルブロック１０は、メモリセル部
１１，ブロックセレクタ部１２，１９及び金属配線から
なるビット線１７或いは仮想接地線１８と接続するため
の第１のコンタクト用拡散領域１３，第２のコンタクト
用拡散領域１４を含み、更にメモリセル部１１及びブロ
ックセレクタ部１２，１９は、互いに平行に配置された
複数の拡散層２０とこの拡散層２０に直交するワード線
２１ａ及びブロック選択信号線２２ａを含んで構成され
ている。
１１，ブロックセレクタ部１２，１９及び金属配線から
なるビット線１７或いは仮想接地線１８と接続するため
の第１のコンタクト用拡散領域１３，第２のコンタクト
用拡散領域１４を含み、更にメモリセル部１１及びブロ
ックセレクタ部１２，１９は、互いに平行に配置された
複数の拡散層２０とこの拡散層２０に直交するワード線
２１ａ及びブロック選択信号線２２ａを含んで構成され
ている。
【０００８】また、前述したようにメモリアレイ部２は
メモリセルブロック１０を第１のコンタクト用拡散領域
１３（図８では、１３ａ〜１３ｄ）及び第２のコンタク
ト用拡散領域１４（図８では、１４ａ〜１４ｄ）それぞ
れの中央部で折り返して配列・構成されており、ビット
線１７，１７ａ及び仮想接地線１８，１８ａそれぞれの
１本に対し、２個のメモリセルブロック１０に１個の割
合で第１のコンタクト用拡散領域１３，１３ａ〜１３ｄ
とコンタクト孔１５，１５ａ〜１５ｄ及び第２のコンタ
クト用拡散領域１４，１４ａ〜１４ｄとコンタクト孔１
６，１６ａ〜１６ｄが設けられ、それぞれビット線１
７，１７ａ及び仮想接地線１８，１８ａに接続されてい
る。
メモリセルブロック１０を第１のコンタクト用拡散領域
１３（図８では、１３ａ〜１３ｄ）及び第２のコンタク
ト用拡散領域１４（図８では、１４ａ〜１４ｄ）それぞ
れの中央部で折り返して配列・構成されており、ビット
線１７，１７ａ及び仮想接地線１８，１８ａそれぞれの
１本に対し、２個のメモリセルブロック１０に１個の割
合で第１のコンタクト用拡散領域１３，１３ａ〜１３ｄ
とコンタクト孔１５，１５ａ〜１５ｄ及び第２のコンタ
クト用拡散領域１４，１４ａ〜１４ｄとコンタクト孔１
６，１６ａ〜１６ｄが設けられ、それぞれビット線１
７，１７ａ及び仮想接地線１８，１８ａに接続されてい
る。
【０００９】次に、図９，１０を参照すると、この半導
体記憶装置の従来のリファレンス部３０は、メモリセル
ブロック１０と同じ構成のリファレンスセルブロック３
１をやはり第１のコンタクト用拡散領域３２ａ〜３２ｄ
及び第２のコンタクト用拡散領域３３ａ〜３３ｄの各々
の中央部で上下に折り返して配列・構成され、必要な位
置のコンタクト用拡散領域、例えば図９では第１のコン
タクト用拡散領域３２ｂと第２のコンタクト用拡散領域
３３ｄにそれぞれコンタクト孔３４，３５を開孔してビ
ット線２７ｂ及び仮想接地線２８ｂと接続している。
体記憶装置の従来のリファレンス部３０は、メモリセル
ブロック１０と同じ構成のリファレンスセルブロック３
１をやはり第１のコンタクト用拡散領域３２ａ〜３２ｄ
及び第２のコンタクト用拡散領域３３ａ〜３３ｄの各々
の中央部で上下に折り返して配列・構成され、必要な位
置のコンタクト用拡散領域、例えば図９では第１のコン
タクト用拡散領域３２ｂと第２のコンタクト用拡散領域
３３ｄにそれぞれコンタクト孔３４，３５を開孔してビ
ット線２７ｂ及び仮想接地線２８ｂと接続している。
【００１０】図１１は、前述の半導体記憶装置で、メモ
リセルのデータを読み出す際のメモリセル、リファレン
スセルの選択方法と読み出し方法を説明するための模式
的な回路図である。
リセルのデータを読み出す際のメモリセル、リファレン
スセルの選択方法と読み出し方法を説明するための模式
的な回路図である。
【００１１】図１１を参照すると、ＦＬＡＴ型メモリセ
ル６１１ａのデータを読み出す際には、ビット線駆動回
路６０１により当該メモリセル６１１ａを選択するビッ
ト線に電位を与えたとき第１のコンタクト用拡散領域６
１３ａ及びメモリセル６１１ａを介して第２のコンタク
ト用拡散領域６１４ａを通り仮想接地線に流れる電流値
ＩＳＡと、ビット線駆動回路６０２によりリファレンス
部のビット線に電位を与えたときに第１のコンタクト用
拡散領域６３２ａ，メモリセルトランジスタ６７１ａ，
第２のコンタクト用拡散領域６３３ａ，メモリセルトラ
ンジスタ６７１ｂ，第１のコンタクト用拡散領域６３２
ｂ，メモリセルトランジスタ６７１ｃそれぞれを介して
第２のコンタクト用拡散領域６３３ｂを通り仮想接地線
に流れる電流値ＩＲＡを比較し、その大小をセンスアン
プ６００で判定することでメモリセル６１１ａに記憶さ
れたデータの０／１を判定する。
ル６１１ａのデータを読み出す際には、ビット線駆動回
路６０１により当該メモリセル６１１ａを選択するビッ
ト線に電位を与えたとき第１のコンタクト用拡散領域６
１３ａ及びメモリセル６１１ａを介して第２のコンタク
ト用拡散領域６１４ａを通り仮想接地線に流れる電流値
ＩＳＡと、ビット線駆動回路６０２によりリファレンス
部のビット線に電位を与えたときに第１のコンタクト用
拡散領域６３２ａ，メモリセルトランジスタ６７１ａ，
第２のコンタクト用拡散領域６３３ａ，メモリセルトラ
ンジスタ６７１ｂ，第１のコンタクト用拡散領域６３２
ｂ，メモリセルトランジスタ６７１ｃそれぞれを介して
第２のコンタクト用拡散領域６３３ｂを通り仮想接地線
に流れる電流値ＩＲＡを比較し、その大小をセンスアン
プ６００で判定することでメモリセル６１１ａに記憶さ
れたデータの０／１を判定する。
【００１２】しかし、メモリセルトランジスタのオン電
流値ＩＳ０には製造条件のユラギ等によりバラツキがあ
るため、通常ＩＲＡはＩＳ０の１／ｋ（但し、ｋ≧２の
整数とする）に設定してデータの識別を確実に行うこと
ができるようにする。
流値ＩＳ０には製造条件のユラギ等によりバラツキがあ
るため、通常ＩＲＡはＩＳ０の１／ｋ（但し、ｋ≧２の
整数とする）に設定してデータの識別を確実に行うこと
ができるようにする。
【００１３】この例では、３個のリファレンスセルブロ
ック６３１ａ〜６３１ｃを直列に接続して、リファレン
ス電流値ＩＲＡをメモリセルトランジスタのオン電流値
ＩＳ０の１／３に設定している。
ック６３１ａ〜６３１ｃを直列に接続して、リファレン
ス電流値ＩＲＡをメモリセルトランジスタのオン電流値
ＩＳ０の１／３に設定している。
【００１４】
【発明が解決しようとする課題】近年、プロセスの微細
化により同一チップ内でもデバイス特性のバラツキ（オ
ン電流の低下やオフ電流（リーク電流）の増大等）が大
きくなってきている。そのため、メモリセルのデータ識
別の確度をより上げるために、リファレンス電流値ＩＲ
Ａについてもよりきめ細かな設定が要求されてきてい
る。
化により同一チップ内でもデバイス特性のバラツキ（オ
ン電流の低下やオフ電流（リーク電流）の増大等）が大
きくなってきている。そのため、メモリセルのデータ識
別の確度をより上げるために、リファレンス電流値ＩＲ
Ａについてもよりきめ細かな設定が要求されてきてい
る。
【００１５】しかし、従来のリファレンス部３０は、メ
モリセルブロック１０と同一構成のリファレンスセルブ
ロック３１を用いてメモリアレイ部２と同様に各コンタ
クト用拡散領域の中央部で折り返す形で構成されている
ため、金属配線からなるビット線２７或いは仮想接地線
２８と第１及び第２のコンタクト用拡散領域３２ａ〜３
２ｄ，３３ａ〜３３ｄの位置関係は図９に示すような形
となる。
モリセルブロック１０と同一構成のリファレンスセルブ
ロック３１を用いてメモリアレイ部２と同様に各コンタ
クト用拡散領域の中央部で折り返す形で構成されている
ため、金属配線からなるビット線２７或いは仮想接地線
２８と第１及び第２のコンタクト用拡散領域３２ａ〜３
２ｄ，３３ａ〜３３ｄの位置関係は図９に示すような形
となる。
【００１６】通常、リファレンスセルブロックを複数個
直列に接続する場合にも電流経路は第１のコンタクト用
拡散領域からメモリセルブロックを介し、第２のコンタ
クト用拡散領域を経て仮想接地線に到達しなければなら
ないため、ビット線と第１のコンタクト拡散領域及び仮
想接地線と第２のコンタクト用拡散領域をそれぞれどの
場所で接続するかで直列接続個数が設定される。
直列に接続する場合にも電流経路は第１のコンタクト用
拡散領域からメモリセルブロックを介し、第２のコンタ
クト用拡散領域を経て仮想接地線に到達しなければなら
ないため、ビット線と第１のコンタクト拡散領域及び仮
想接地線と第２のコンタクト用拡散領域をそれぞれどの
場所で接続するかで直列接続個数が設定される。
【００１７】しかし、第１のコンタクト用拡散領域及び
第２のコンタクト用拡散領域は、図９に示すように２個
のリファレンスセルブロック３１に１個の割合で且つ各
々が交互に配置されているため、リファレンスセルブロ
ック３１を直列接続した場合に通常は偶数個の直列接続
を実現できない。
第２のコンタクト用拡散領域は、図９に示すように２個
のリファレンスセルブロック３１に１個の割合で且つ各
々が交互に配置されているため、リファレンスセルブロ
ック３１を直列接続した場合に通常は偶数個の直列接続
を実現できない。
【００１８】このため、リファレンス電流値ＩＲＡは、
ＩＳ０の１／（２ｍ−１）（但し、ｍ≧１の整数）に設
定することしかできないという問題があり、リファレン
ス電流値ＩＲＡのよりきめ細かな設定に支障をきたして
いた。
ＩＳ０の１／（２ｍ−１）（但し、ｍ≧１の整数）に設
定することしかできないという問題があり、リファレン
ス電流値ＩＲＡのよりきめ細かな設定に支障をきたして
いた。
【００１９】本発明は、リファレンス部のパターン構成
を工夫することでリファレンスセルブロックの直列接続
個数が奇数に限定されることなく任意に設定でき、リフ
ァレンス電流値のよりきめ細かな設定を可能にした半導
体記憶装置を提供するものである。
を工夫することでリファレンスセルブロックの直列接続
個数が奇数に限定されることなく任意に設定でき、リフ
ァレンス電流値のよりきめ細かな設定を可能にした半導
体記憶装置を提供するものである。
【００２０】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数個のメモリセルを含むメモリセルブロックを複
数個マトリックス状に配置したメモリアレイ部と、前記
メモリセルの記憶データを識別するためのリファレンス
電流を生成するリファレンス部とを含み、前記リファレ
ンス部は互いに平行に配置された複数個の拡散層と、こ
の拡散層に直交する方向に配置され互いに平行な複数の
ワード線と、前記拡散層と前記ワード線との交差部分を
ソース及びドレインとしこのソース及びドレインに挟ま
れた部分をチャネルとする複数個のＭＯＳトランジスタ
と、前記拡散層とビット線及び仮想接地線とを接続する
第１のコンタクト用拡散領域と第２のコンタクト用拡散
領域とを含み、全ての前記第２のコンタクト用拡散領域
で前記仮想接地線とのコンタクトが形成されていること
を特徴としている。
は、複数個のメモリセルを含むメモリセルブロックを複
数個マトリックス状に配置したメモリアレイ部と、前記
メモリセルの記憶データを識別するためのリファレンス
電流を生成するリファレンス部とを含み、前記リファレ
ンス部は互いに平行に配置された複数個の拡散層と、こ
の拡散層に直交する方向に配置され互いに平行な複数の
ワード線と、前記拡散層と前記ワード線との交差部分を
ソース及びドレインとしこのソース及びドレインに挟ま
れた部分をチャネルとする複数個のＭＯＳトランジスタ
と、前記拡散層とビット線及び仮想接地線とを接続する
第１のコンタクト用拡散領域と第２のコンタクト用拡散
領域とを含み、全ての前記第２のコンタクト用拡散領域
で前記仮想接地線とのコンタクトが形成されていること
を特徴としている。
【００２１】このとき、リファレンス部が、メモリセル
ブロックのビット線方向の大きさと同じ前記ビット線方
向の大きさ有する複数の単位リファレンスセルブロック
を含み且つ前記リファレンス部における前記リファレン
スセルブロックの配列ピッチ・個数が前記メモリアレイ
部における前記メモリセルブロックの前記ビット線方向
の配列ピッチ・個数と同じであり、更に各前記リファレ
ンスセルブロックは、互いに平行に配置された複数個の
拡散層と、この拡散層に直交する方向に配置され互いに
平行な複数のワード線と、前記拡散層と前記ワード線と
の交差部分をソース及びドレインとしこのソース及びド
レインに挟まれた部分をチャネルとする複数個のＭＯＳ
トランジスタと、前記拡散層とビット線及び仮想接地線
とをそれぞれ接続する第１のコンタクト用拡散領域と第
２のコンタクト用拡散領域と、前記ワード線と前記第１
のコンタクト領域又は前記第２のコンタクト領域の少な
くとも一方との間に前記ワード線と並行に配置された複
数個のブロック選択信号線と前記複数個の拡散層と前記
ブロック選択信号線との交差部分をソース及びドレイン
とするブロック選択トランジスタとを含み、前記仮想接
地線の下に形成された全ての前記第２のコンタクト用拡
散領域で前記仮想接地線とのコンタクトが形成されてい
るようにしてもよい。
ブロックのビット線方向の大きさと同じ前記ビット線方
向の大きさ有する複数の単位リファレンスセルブロック
を含み且つ前記リファレンス部における前記リファレン
スセルブロックの配列ピッチ・個数が前記メモリアレイ
部における前記メモリセルブロックの前記ビット線方向
の配列ピッチ・個数と同じであり、更に各前記リファレ
ンスセルブロックは、互いに平行に配置された複数個の
拡散層と、この拡散層に直交する方向に配置され互いに
平行な複数のワード線と、前記拡散層と前記ワード線と
の交差部分をソース及びドレインとしこのソース及びド
レインに挟まれた部分をチャネルとする複数個のＭＯＳ
トランジスタと、前記拡散層とビット線及び仮想接地線
とをそれぞれ接続する第１のコンタクト用拡散領域と第
２のコンタクト用拡散領域と、前記ワード線と前記第１
のコンタクト領域又は前記第２のコンタクト領域の少な
くとも一方との間に前記ワード線と並行に配置された複
数個のブロック選択信号線と前記複数個の拡散層と前記
ブロック選択信号線との交差部分をソース及びドレイン
とするブロック選択トランジスタとを含み、前記仮想接
地線の下に形成された全ての前記第２のコンタクト用拡
散領域で前記仮想接地線とのコンタクトが形成されてい
るようにしてもよい。
【００２２】また、メモリセルブロックが、互いに平行
に配置された複数個の拡散層と、この拡散層とビット線
及び仮想接地線とをそれぞれ接続する第１のコンタクト
用拡散領域と第２のコンタクト用拡散領域と、前記第１
のコンタクト用拡散領域と前記第２のコンタクト用拡散
領域の間に前記拡散層に直交する方向に配置され互いに
平行な複数のワード線と、前記拡散層と前記ワード線と
の交差部分をソース及びドレインとしこのソース及びド
レインに挟まれた部分をチャネルとする複数個のメモリ
セルと、前記ワード線と前記第１のコンタクト領域及び
前記第２のコンタクト領域それぞれとの間に前記ワード
線と並行に配置された複数個のブロック選択信号線と前
記複数個の拡散層と前記ブロック選択信号線との交差部
分をソース及びドレインとするブロック選択トランジス
タとを含むこともできる。
に配置された複数個の拡散層と、この拡散層とビット線
及び仮想接地線とをそれぞれ接続する第１のコンタクト
用拡散領域と第２のコンタクト用拡散領域と、前記第１
のコンタクト用拡散領域と前記第２のコンタクト用拡散
領域の間に前記拡散層に直交する方向に配置され互いに
平行な複数のワード線と、前記拡散層と前記ワード線と
の交差部分をソース及びドレインとしこのソース及びド
レインに挟まれた部分をチャネルとする複数個のメモリ
セルと、前記ワード線と前記第１のコンタクト領域及び
前記第２のコンタクト領域それぞれとの間に前記ワード
線と並行に配置された複数個のブロック選択信号線と前
記複数個の拡散層と前記ブロック選択信号線との交差部
分をソース及びドレインとするブロック選択トランジス
タとを含むこともできる。
【００２３】このとき、リファレンスセルブロックとメ
モリセルブロックのワード線，拡散層及びブロック選択
信号線の配列ピッチ及び幅が同一であることが好まし
い。
モリセルブロックのワード線，拡散層及びブロック選択
信号線の配列ピッチ及び幅が同一であることが好まし
い。
【００２４】また、各リファレンスセルブロックのワー
ド線と拡散層とで形成される複数のＭＯＳトランジスタ
の中で、リファレンス電流生成の際に活性化される前記
ＭＯＳトランジスタはいずれのリファレンスセルブロッ
クにおいても高々１個であるようにしてもよい。
ド線と拡散層とで形成される複数のＭＯＳトランジスタ
の中で、リファレンス電流生成の際に活性化される前記
ＭＯＳトランジスタはいずれのリファレンスセルブロッ
クにおいても高々１個であるようにしてもよい。
【００２５】また、本発明の他の半導体記憶装置は、互
いに平行に配置された複数個の拡散層と、この拡散層と
ビット線及び仮想接地線とをそれぞれ接続するビット線
下部に形成された第１のコンタクト用拡散領域と仮想接
地線下部に形成された第２のコンタクト用拡散領域と、
前記第１のコンタクト用拡散領域と前記第２のコンタク
ト用拡散領域の間に前記拡散層に直交する方向に配置さ
れ互いに平行な複数のワード線と、前記拡散層と前記ワ
ード線との交差部分をソース及びドレインとしこのソー
ス及びドレインに挟まれた部分をチャネルとする複数個
のメモリセルと、前記ワード線と前記第１のコンタクト
領域及び前記第２のコンタクト領域それぞれとの間に前
記ワード線と並行に配置された複数個のブロック選択信
号線と前記複数個の拡散層と前記ブロック選択信号線と
の交差部分をソース及びドレインとするブロック選択ト
ランジスタとを含んで構成されたメモリセルブロックと
リファレンスセルブロックとを有し、前記リファレンス
セルブロック内の前記仮想接地線と接続されない全ての
前記第２のコンタクト用拡散領域が前記ワード線と並行
にビット線下部に移動され第３のコンタクト用拡散領域
を形成していることを特徴としている。
いに平行に配置された複数個の拡散層と、この拡散層と
ビット線及び仮想接地線とをそれぞれ接続するビット線
下部に形成された第１のコンタクト用拡散領域と仮想接
地線下部に形成された第２のコンタクト用拡散領域と、
前記第１のコンタクト用拡散領域と前記第２のコンタク
ト用拡散領域の間に前記拡散層に直交する方向に配置さ
れ互いに平行な複数のワード線と、前記拡散層と前記ワ
ード線との交差部分をソース及びドレインとしこのソー
ス及びドレインに挟まれた部分をチャネルとする複数個
のメモリセルと、前記ワード線と前記第１のコンタクト
領域及び前記第２のコンタクト領域それぞれとの間に前
記ワード線と並行に配置された複数個のブロック選択信
号線と前記複数個の拡散層と前記ブロック選択信号線と
の交差部分をソース及びドレインとするブロック選択ト
ランジスタとを含んで構成されたメモリセルブロックと
リファレンスセルブロックとを有し、前記リファレンス
セルブロック内の前記仮想接地線と接続されない全ての
前記第２のコンタクト用拡散領域が前記ワード線と並行
にビット線下部に移動され第３のコンタクト用拡散領域
を形成していることを特徴としている。
【００２６】
【発明の実施の形態】次に、本発明について、図面を参
照して説明する。
照して説明する。
【００２７】まず、本発明の第１の実施形態について説
明する。
明する。
【００２８】尚、本実施形態の半導体記憶装置のチップ
の構成及びリファレンス部以外の各構成要素は、図６，
７，８に示した従来の半導体記憶装置のチップの構成及
び構成要素と同一であり、以後はリファレンス部を中心
に説明する。
の構成及びリファレンス部以外の各構成要素は、図６，
７，８に示した従来の半導体記憶装置のチップの構成及
び構成要素と同一であり、以後はリファレンス部を中心
に説明する。
【００２９】図１，２は、それぞれ第１の実施形態の半
導体記憶装置のチップのリファレンス部を構成する各リ
ファレンスセルブロックにおけるコンタクト用拡散領域
の配置を単純化して分かりやすく示した模式的な平面図
と、リファレンス部の概略構成をメモリセル部の一部と
ともに示す模式的な平面図である。また、図３，４は、
それぞれ図２のリファレンスセルブロック２０１，２０
２を拡大した平面図である。
導体記憶装置のチップのリファレンス部を構成する各リ
ファレンスセルブロックにおけるコンタクト用拡散領域
の配置を単純化して分かりやすく示した模式的な平面図
と、リファレンス部の概略構成をメモリセル部の一部と
ともに示す模式的な平面図である。また、図３，４は、
それぞれ図２のリファレンスセルブロック２０１，２０
２を拡大した平面図である。
【００３０】図１を参照すると、本実施形態の半導体記
憶装置のリファレンス部１００は、仮想接地線１３０の
下に配置されこの仮想接地線１３０とコンタクト孔１３
９を介して接続された第２のコンタクト用拡散領域１３
１とを含む第１のリファレンスセルブロック１０１と、
ビット線１２０の下に配置され必要に応じてこのビット
線１２０とコンタクト孔を介して接続できる第１のコン
タクト用拡散領域１２１〜１２４及び第３のコンタクト
用拡散領域１４１〜１４３とを含む第２のリファレンス
セルブロック１０２〜１０７とを含んで構成されてい
る。尚、この例では、第３のコンタクト用拡散領域１４
２がコンタクト孔１４９を介してビット線１２０と接続
されている。すなわち、本実施形態の半導体記憶装置の
リファレンス部のコンタクト用拡散領域は、コンタクト
孔を介して仮想接地線と接続されている第２のコンタク
ト用拡散領域以外は全てビット線の下に配置されてい
る。
憶装置のリファレンス部１００は、仮想接地線１３０の
下に配置されこの仮想接地線１３０とコンタクト孔１３
９を介して接続された第２のコンタクト用拡散領域１３
１とを含む第１のリファレンスセルブロック１０１と、
ビット線１２０の下に配置され必要に応じてこのビット
線１２０とコンタクト孔を介して接続できる第１のコン
タクト用拡散領域１２１〜１２４及び第３のコンタクト
用拡散領域１４１〜１４３とを含む第２のリファレンス
セルブロック１０２〜１０７とを含んで構成されてい
る。尚、この例では、第３のコンタクト用拡散領域１４
２がコンタクト孔１４９を介してビット線１２０と接続
されている。すなわち、本実施形態の半導体記憶装置の
リファレンス部のコンタクト用拡散領域は、コンタクト
孔を介して仮想接地線と接続されている第２のコンタク
ト用拡散領域以外は全てビット線の下に配置されてい
る。
【００３１】ここで、第２のコンタクト用拡散領域と第
３のコンタクト用拡散領域について、図１と図９を比較
して説明する。
３のコンタクト用拡散領域について、図１と図９を比較
して説明する。
【００３２】本実施形態の第３のコンタクト用拡散領域
１４１〜１４３は、図９に示す従来のリファレンス部に
おいて、仮想接地線２８とコンタクト孔を介して接続で
きるように設けられていた第２のコンタクト用拡散領域
３３ａ〜３３ｄの中で、実際に仮想接地線２８とコンタ
クト孔３５を介して接続された第２のコンタクト用拡散
領域３３ｄ以外の第２のコンタクト用拡散領域３３ａ〜
３３ｃの配置を変更して、ビット線２７とコンタクト孔
を介して接続できるようにビット線２７の下に設けたも
のである。これにより、実際に仮想接地線２８とコンタ
クト孔１３９を介して接続される第２のコンタクト用拡
散領域１３１以外の第１及び第３のコンタクト用拡散領
域１２１〜１２４，１４１〜１４３は全てビット線２７
の下部に配置されることになる。
１４１〜１４３は、図９に示す従来のリファレンス部に
おいて、仮想接地線２８とコンタクト孔を介して接続で
きるように設けられていた第２のコンタクト用拡散領域
３３ａ〜３３ｄの中で、実際に仮想接地線２８とコンタ
クト孔３５を介して接続された第２のコンタクト用拡散
領域３３ｄ以外の第２のコンタクト用拡散領域３３ａ〜
３３ｃの配置を変更して、ビット線２７とコンタクト孔
を介して接続できるようにビット線２７の下に設けたも
のである。これにより、実際に仮想接地線２８とコンタ
クト孔１３９を介して接続される第２のコンタクト用拡
散領域１３１以外の第１及び第３のコンタクト用拡散領
域１２１〜１２４，１４１〜１４３は全てビット線２７
の下部に配置されることになる。
【００３３】次に、図２，３，４を参照すると、本実施
形態のリファレンス部１００は、セルトランジスタ部１
１１とブロック選択トランジスタ部１１２とビット線１
２０ａの下部に配置され必要に応じてこのビット線１２
０ａと図示されていないコンタクト孔を介して接続でき
る第１のコンタクト用拡散領域２２１と仮想接地線１３
０ａの下部に配置されこの仮想接地線１３０ａとコンタ
クト孔２３９を介して接続された第２のコンタクト用拡
散領域２３１とを備える第１のリファレンスセルブロッ
ク２０１と、セルトランジスタ部１１１とブロック選択
トランジスタ部１１２とビット線１２０ａの下部に配置
されこのビット線１２０ａと必要に応じて図示されてい
ないコンタクト孔を介して接続できる第１のコンタクト
用拡散領域２２１及びコンタクト孔２２９を介してビッ
ト線１２０ａと接続された第３のコンタクト用拡散領域
２４１とを備える第２のリファレンスセルブロック２０
２とを含んで構成されている。尚、ブロック選択トラン
ジスタ部１１２は、セルトランジスタ部１１１と第１乃
至第３のコンタクト用拡散領域２２１，２３１，２４１
のいずれかとの間に配置されている。
形態のリファレンス部１００は、セルトランジスタ部１
１１とブロック選択トランジスタ部１１２とビット線１
２０ａの下部に配置され必要に応じてこのビット線１２
０ａと図示されていないコンタクト孔を介して接続でき
る第１のコンタクト用拡散領域２２１と仮想接地線１３
０ａの下部に配置されこの仮想接地線１３０ａとコンタ
クト孔２３９を介して接続された第２のコンタクト用拡
散領域２３１とを備える第１のリファレンスセルブロッ
ク２０１と、セルトランジスタ部１１１とブロック選択
トランジスタ部１１２とビット線１２０ａの下部に配置
されこのビット線１２０ａと必要に応じて図示されてい
ないコンタクト孔を介して接続できる第１のコンタクト
用拡散領域２２１及びコンタクト孔２２９を介してビッ
ト線１２０ａと接続された第３のコンタクト用拡散領域
２４１とを備える第２のリファレンスセルブロック２０
２とを含んで構成されている。尚、ブロック選択トラン
ジスタ部１１２は、セルトランジスタ部１１１と第１乃
至第３のコンタクト用拡散領域２２１，２３１，２４１
のいずれかとの間に配置されている。
【００３４】セルトランジスタ部１１１は、互いに平行
に配置された複数個の拡散層１５０とこの拡散層１５０
に直交するする方向に配置され互いに平行な複数個のワ
ード線２１ｂを備え、拡散層１５０とワード線２１ｂの
交差部分をソース及びドレインとしこのソース及びドレ
インに挟まれた部分をチャネルとする複数個のセルトラ
ンジスタ含んで構成され且つこのセルトランジスタは、
メモリアレイ部のメモリセルトランジスタと同一サイズ
になるように形成されている。
に配置された複数個の拡散層１５０とこの拡散層１５０
に直交するする方向に配置され互いに平行な複数個のワ
ード線２１ｂを備え、拡散層１５０とワード線２１ｂの
交差部分をソース及びドレインとしこのソース及びドレ
インに挟まれた部分をチャネルとする複数個のセルトラ
ンジスタ含んで構成され且つこのセルトランジスタは、
メモリアレイ部のメモリセルトランジスタと同一サイズ
になるように形成されている。
【００３５】また、ブロック選択トランジスタ部１１２
は、互いに平行に配置された複数個の拡散層１５０とこ
の拡散層１５０に直交するする方向に配置され互いに平
行な複数個のブロック選択信号線２２ｂとを備え、拡散
層１５０とブロック選択信号線２２ｂの交差部分をソー
ス及びドレインとしこのソース及びドレインに挟まれた
部分をチャネルとする複数個のブロック選択トランジス
タを含んで構成されている。
は、互いに平行に配置された複数個の拡散層１５０とこ
の拡散層１５０に直交するする方向に配置され互いに平
行な複数個のブロック選択信号線２２ｂとを備え、拡散
層１５０とブロック選択信号線２２ｂの交差部分をソー
ス及びドレインとしこのソース及びドレインに挟まれた
部分をチャネルとする複数個のブロック選択トランジス
タを含んで構成されている。
【００３６】更に、各リファレンスセルブロック内のセ
ルトランジスタ部１１１及びブロック選択トランジスタ
部１１２の拡散層１５０はリファレンス部の端部に配置
されたものを除く各コンタクト用拡散領域１２１，１４
１を挟む上下のリファレンスセルブロック間に電流経路
ができるように配置・形成される。
ルトランジスタ部１１１及びブロック選択トランジスタ
部１１２の拡散層１５０はリファレンス部の端部に配置
されたものを除く各コンタクト用拡散領域１２１，１４
１を挟む上下のリファレンスセルブロック間に電流経路
ができるように配置・形成される。
【００３７】尚、各リファレンスセルブロックの拡散
層，ワード線及びブロック選択信号線の幅及び配列ピッ
チ，方向は、メモりアレイ部を構成するメモリセルブロ
ックの拡散層，ワード線及びブロック選択信号線の幅及
び配列ピッチ，方向と同一であることが望ましい。
層，ワード線及びブロック選択信号線の幅及び配列ピッ
チ，方向は、メモりアレイ部を構成するメモリセルブロ
ックの拡散層，ワード線及びブロック選択信号線の幅及
び配列ピッチ，方向と同一であることが望ましい。
【００３８】上記構成により、リファレンス電流生成の
ために選択されたいずれのリファレンスセルブロックに
おいても、セルトランジスタ部１１１に含まれるセルト
ランジスタの中で活性化されるのは、ワード線２１ｂの
中で選択されて活性化したワード線に対応するセルトラ
ンジスタ１個のみとなる。
ために選択されたいずれのリファレンスセルブロックに
おいても、セルトランジスタ部１１１に含まれるセルト
ランジスタの中で活性化されるのは、ワード線２１ｂの
中で選択されて活性化したワード線に対応するセルトラ
ンジスタ１個のみとなる。
【００３９】また、配置されている第２のコンタクト用
拡散領域からリファレンス部端部までのリファレンスセ
ルブロック数をＸ（Ｘ≧１の整数）とすると、直列接続
できるリファレンスセルブロックの段数は、１〜Ｘ個ま
での任意の値を選ぶことが可能となり、奇数・偶数段の
制約なく選択できるようになる。つまり、リファレンス
電流はＩＳ０の１／１〜１／Ｘまでの任意の値を選ぶ事
が可能となる。
拡散領域からリファレンス部端部までのリファレンスセ
ルブロック数をＸ（Ｘ≧１の整数）とすると、直列接続
できるリファレンスセルブロックの段数は、１〜Ｘ個ま
での任意の値を選ぶことが可能となり、奇数・偶数段の
制約なく選択できるようになる。つまり、リファレンス
電流はＩＳ０の１／１〜１／Ｘまでの任意の値を選ぶ事
が可能となる。
【００４０】次に、本発明の第２の実施形態について説
明する。
明する。
【００４１】図５は、本実施形態のリファレンス部を構
成する各リファレンスセルブロックにおけるコンタクト
用拡散領域の配置を単純化して分かりやすく示した模式
的な平面図である。尚、各リファレンスセルブロック内
部の構成については第１の実施形態と同様であるので、
図示，説明は省略する。
成する各リファレンスセルブロックにおけるコンタクト
用拡散領域の配置を単純化して分かりやすく示した模式
的な平面図である。尚、各リファレンスセルブロック内
部の構成については第１の実施形態と同様であるので、
図示，説明は省略する。
【００４２】図５を参照すると、本実施形態のリファレ
ンス部５００は、例えば７個のリファレンスセルブロッ
ク５０１〜５０７で構成されており、ビット線１２０ｂ
の下に４個の第１のコンタクト用拡散領域５２１〜５２
４と２個の第３のコンタクト用拡散領域５４１，５４２
が配置され、仮想接地線１３０ｂの下に２個の第２のコ
ンタクト用拡散領域５３１，５３２が６個のリファレン
スセルブロック５０２〜５０７を挟んで配置されてい
る。また、それぞれの第２のコンタクト用拡散領域５３
１，５３２には、コンタクト孔５３８，５３９が設けら
れており仮想接地線１３０と接続されている。
ンス部５００は、例えば７個のリファレンスセルブロッ
ク５０１〜５０７で構成されており、ビット線１２０ｂ
の下に４個の第１のコンタクト用拡散領域５２１〜５２
４と２個の第３のコンタクト用拡散領域５４１，５４２
が配置され、仮想接地線１３０ｂの下に２個の第２のコ
ンタクト用拡散領域５３１，５３２が６個のリファレン
スセルブロック５０２〜５０７を挟んで配置されてい
る。また、それぞれの第２のコンタクト用拡散領域５３
１，５３２には、コンタクト孔５３８，５３９が設けら
れており仮想接地線１３０と接続されている。
【００４３】従って、例えば、第２のコンタクト用拡散
領域５３１に設けられたコンタクト孔５３８より第２の
コンタクト用拡散領域５３２に設けられたコンタクト孔
５３９に向かって３段目に位置する第１のコンタクト用
拡散領域５２３にコンタクト孔５２９を設け、コンタク
ト孔５３９よりコンタクト孔５３８に向かって２段目に
位置する第３のコンタクト用拡散領域５４２にコンタク
ト５４９を設けて、それぞれビット線１２０ｂと接続し
ておく。
領域５３１に設けられたコンタクト孔５３８より第２の
コンタクト用拡散領域５３２に設けられたコンタクト孔
５３９に向かって３段目に位置する第１のコンタクト用
拡散領域５２３にコンタクト孔５２９を設け、コンタク
ト孔５３９よりコンタクト孔５３８に向かって２段目に
位置する第３のコンタクト用拡散領域５４２にコンタク
ト５４９を設けて、それぞれビット線１２０ｂと接続し
ておく。
【００４４】コンタクト孔５２９，５４９のいずれに接
続するパスを活性化するかをブロック選択トランジスタ
部のＭＯＳトランジスタ５５１，５５２のゲート信号で
選択可能にしておき、メタル切り替え部５５０の接続を
変更することで、リファレンス電流値をＩＳ０／２又は
ＩＳ０／３にメタル工程で切り替えることが可能にな
る。（この例では、コンタクト孔５２９に接続するパス
が活性化されており、リファレンス電流はＩＳ０／３に
なっている。） 本実施形態のように同一仮想接地線直下に配置される第
２のコンタクト用拡散領域が複数設けられている場合
は、隣接する第２のコンタクト用拡散領域の間のリファ
レンスセルブロック数をＹ（Ｙ≧２の整数）とすると、
直列接続できるリファレンスセルブロックの段数を１〜
（Ｙ−１）個まで選択することができる。従って、リフ
ァレンス電流はＩＳ０の１／１〜１／（Ｙ−１）までの
任意の値を選ぶことが可能となる。
続するパスを活性化するかをブロック選択トランジスタ
部のＭＯＳトランジスタ５５１，５５２のゲート信号で
選択可能にしておき、メタル切り替え部５５０の接続を
変更することで、リファレンス電流値をＩＳ０／２又は
ＩＳ０／３にメタル工程で切り替えることが可能にな
る。（この例では、コンタクト孔５２９に接続するパス
が活性化されており、リファレンス電流はＩＳ０／３に
なっている。） 本実施形態のように同一仮想接地線直下に配置される第
２のコンタクト用拡散領域が複数設けられている場合
は、隣接する第２のコンタクト用拡散領域の間のリファ
レンスセルブロック数をＹ（Ｙ≧２の整数）とすると、
直列接続できるリファレンスセルブロックの段数を１〜
（Ｙ−１）個まで選択することができる。従って、リフ
ァレンス電流はＩＳ０の１／１〜１／（Ｙ−１）までの
任意の値を選ぶことが可能となる。
【００４５】尚、いずれの実施形態も、分かりやすくす
るために、リファレンス部を構成するリファレンスセル
ブロックの数，第２のコンタクト用拡散領域の数や配
置，更にはワード線やブロック選択信号線の数等が限ら
れた例で説明したが、これらに限定されるものでなく、
リファレンス部を構成するリファレンスセルブロックの
数，第２のコンタクト用拡散領域の配置や数或いはワー
ド線やブロック選択信号線の数等は、半導体記憶装置の
規模、使用目的等に応じて適宜設定すればよいことは言
うまでもないことである。
るために、リファレンス部を構成するリファレンスセル
ブロックの数，第２のコンタクト用拡散領域の数や配
置，更にはワード線やブロック選択信号線の数等が限ら
れた例で説明したが、これらに限定されるものでなく、
リファレンス部を構成するリファレンスセルブロックの
数，第２のコンタクト用拡散領域の配置や数或いはワー
ド線やブロック選択信号線の数等は、半導体記憶装置の
規模、使用目的等に応じて適宜設定すればよいことは言
うまでもないことである。
【００４６】
【発明の効果】以上説明したように本発明の半導体記憶
装置は、そのリファレンス電流を生成するリファレンス
部のセルトランジスタ部とブロック選択トランジスタ部
を構成する拡散層とビット線及び仮想接地線とを接続す
るビット線下に配置された第１のコンタクト用拡散領域
と仮想接地線下に配置された第２のコンタクト用拡散領
域とを含み、全ての前記第２のコンタクト用拡散領域で
コンタクト孔を介してこの仮想接地線接続されている、
言い換えると仮想接地線と接続されないコンタクト用拡
散領域は全てビット線下に配置されているので、リファ
レンス電流値を設定するリファレンスセルブロックの直
列接続段数を従来のように奇数値に限定されることな
く、任意に設定できる。従って、リファレンス電流値の
選択水準数が従来のほぼ２倍になり、きめ細かいリファ
レンス電流値の設定が可能になるという効果が得られ
る。
装置は、そのリファレンス電流を生成するリファレンス
部のセルトランジスタ部とブロック選択トランジスタ部
を構成する拡散層とビット線及び仮想接地線とを接続す
るビット線下に配置された第１のコンタクト用拡散領域
と仮想接地線下に配置された第２のコンタクト用拡散領
域とを含み、全ての前記第２のコンタクト用拡散領域で
コンタクト孔を介してこの仮想接地線接続されている、
言い換えると仮想接地線と接続されないコンタクト用拡
散領域は全てビット線下に配置されているので、リファ
レンス電流値を設定するリファレンスセルブロックの直
列接続段数を従来のように奇数値に限定されることな
く、任意に設定できる。従って、リファレンス電流値の
選択水準数が従来のほぼ２倍になり、きめ細かいリファ
レンス電流値の設定が可能になるという効果が得られ
る。
【図１】本発明の第１の実施形態の半導体記憶装置のチ
ップのリファレンス部を構成する各リファレンスセルブ
ロックにおけるコンタクト用拡散領域の配置を単純化し
て示した模式的な平面図である。
ップのリファレンス部を構成する各リファレンスセルブ
ロックにおけるコンタクト用拡散領域の配置を単純化し
て示した模式的な平面図である。
【図２】本発明の第１の実施形態の半導体記憶装置のリ
ファレンス部の概略構成をメモリセル部の一部とともに
示す模式的な平面図である。
ファレンス部の概略構成をメモリセル部の一部とともに
示す模式的な平面図である。
【図３】図２のリファレンスセルブロック２０１を拡大
した平面図である。
した平面図である。
【図４】図２のリファレンスセルブロック２０２を拡大
した平面図である。
した平面図である。
【図５】本発明の第２の実施形態の半導体記憶装置のリ
ファレンス部を構成する各リファレンスセルブロックに
おけるコンタクト用拡散領域の配置を単純化して示した
模式的な平面図である。
ファレンス部を構成する各リファレンスセルブロックに
おけるコンタクト用拡散領域の配置を単純化して示した
模式的な平面図である。
【図６】ＦＬＡＴ型メモリセルを用いた半導体記憶装置
のチップの概略構成を示す平面図である。
のチップの概略構成を示す平面図である。
【図７】ＦＬＡＴ型メモリセルを用いた半導体記憶装置
のメモリアレイ部を構成する単位メモリセルブロックの
概略構成とその配列方法の一例を示す平面図である。
のメモリアレイ部を構成する単位メモリセルブロックの
概略構成とその配列方法の一例を示す平面図である。
【図８】ＦＬＡＴ型メモリセルを用いた半導体記憶装置
のメモリアレイ部のビット線或いは仮想接地線とコンタ
クト用拡散領域の位置関係を模式的に示す平面図であ
る。
のメモリアレイ部のビット線或いは仮想接地線とコンタ
クト用拡散領域の位置関係を模式的に示す平面図であ
る。
【図９】従来の半導体記憶装置のリファレンス部を構成
する各リファレンスセルブロックにおけるコンタクト用
拡散領域の配置を単純化して示した模式的な平面図であ
る。
する各リファレンスセルブロックにおけるコンタクト用
拡散領域の配置を単純化して示した模式的な平面図であ
る。
【図１０】従来の半導体記憶装置のリファレンス部の概
略構成の一例をメモリセル部の一部とともに示す模式的
な平面図である。
略構成の一例をメモリセル部の一部とともに示す模式的
な平面図である。
【図１１】ＦＬＡＴ型メモリセルを用いた半導体記憶装
置で、メモリセルのデータを読み出す際のメモリセル、
リファレンスセルの選択方法と読み出し方法を説明する
ための模式的な回路図である。
置で、メモリセルのデータを読み出す際のメモリセル、
リファレンスセルの選択方法と読み出し方法を説明する
ための模式的な回路図である。
１ 半導体記憶装置のチップ ２ メモリアレイ部 ３，１００，５００ リファレンス部 ４ デコーダ部 ５ 周辺回路部 １０ メモリセルブロック １１ メモリセル部 １２，１９ ブロックセレクタ部 １３，１３ａ〜１３ｄ，３２，３２ａ〜３２ｄ，１２１
〜１２４，２２１，５２１〜５２４ 第１のコンタク
ト用拡散領域 １４，１４ａ〜１４ｄ，３３，３３ａ〜３３ｄ，１３
１，２３１，５３１，５３２ 第２のコンタクト用拡
散領域 １５，１５ａ〜１５ｄ，１６，１６ａ〜１６ｄ，３４，
３５，１２３，１３２，１３９，１４９，２２９，２３
９，５２９，５３８，５３９，５４９ コンタクト孔 １７，１７ａ，２７，１２０，１２０ａ，１２０ｂ
ビット線 １８，１８ａ，２８，１３０，１３０ａ，１３０ｂ
仮想接地線 ２０，１５０ 拡散層 ２１ａ，２１ｂ ワード線 ２２ａ，２２ｂ ブロック選択信号線 ３１，１０１〜１０７，２０１，２０２，５０１〜５０
７ リファレンスセルブロック １１１ セルトランジスタ部 １１２ ブロック選択トランジスタ部 １４１〜１４３，２４１，５４１，５４２ 第３のコ
ンタクト用拡散領域 ５５０ メタル切り替え部 ５５１，５５２ ＭＯＳトランジスタ
〜１２４，２２１，５２１〜５２４ 第１のコンタク
ト用拡散領域 １４，１４ａ〜１４ｄ，３３，３３ａ〜３３ｄ，１３
１，２３１，５３１，５３２ 第２のコンタクト用拡
散領域 １５，１５ａ〜１５ｄ，１６，１６ａ〜１６ｄ，３４，
３５，１２３，１３２，１３９，１４９，２２９，２３
９，５２９，５３８，５３９，５４９ コンタクト孔 １７，１７ａ，２７，１２０，１２０ａ，１２０ｂ
ビット線 １８，１８ａ，２８，１３０，１３０ａ，１３０ｂ
仮想接地線 ２０，１５０ 拡散層 ２１ａ，２１ｂ ワード線 ２２ａ，２２ｂ ブロック選択信号線 ３１，１０１〜１０７，２０１，２０２，５０１〜５０
７ リファレンスセルブロック １１１ セルトランジスタ部 １１２ ブロック選択トランジスタ部 １４１〜１４３，２４１，５４１，５４２ 第３のコ
ンタクト用拡散領域 ５５０ メタル切り替え部 ５５１，５５２ ＭＯＳトランジスタ
Claims (6)
- 【請求項１】 複数個のメモリセルを含むメモリセルブ
ロックを複数個マトリックス状に配置したメモリアレイ
部と、前記メモリセルの記憶データを識別するためのリ
ファレンス電流を生成するリファレンス部とを含む半導
体記憶装置であって、前記リファレンス部は互いに平行
に配置された複数個の拡散層と、この拡散層に直交する
方向に配置され互いに平行な複数のワード線と、前記拡
散層と前記ワード線との交差部分をソース及びドレイン
としこのソース及びドレインに挟まれた部分をチャネル
とする複数個のＭＯＳトランジスタと、前記拡散層とビ
ット線及び仮想接地線とを接続する第１のコンタクト用
拡散領域と第２のコンタクト用拡散領域とを含み、全て
の前記第２のコンタクト用拡散領域で前記仮想接地線と
のコンタクトが形成されていることを特徴とする半導体
記憶装置。 - 【請求項２】 リファレンス部が、メモリセルブロック
のビット線方向の大きさと同じ前記ビット線方向の大き
さ有する複数の単位リファレンスセルブロックを含み且
つ前記リファレンス部における前記リファレンスセルブ
ロックの配列ピッチ・個数が前記メモリアレイ部におけ
る前記メモリセルブロックの前記ビット線方向の配列ピ
ッチ・個数と同じであり、更に各前記リファレンスセル
ブロックは、互いに平行に配置された複数個の拡散層
と、この拡散層に直交する方向に配置され互いに平行な
複数のワード線と、前記拡散層と前記ワード線との交差
部分をソース及びドレインとしこのソース及びドレイン
に挟まれた部分をチャネルとする複数個のＭＯＳトラン
ジスタと、前記拡散層とビット線及び仮想接地線とをそ
れぞれ接続する第１のコンタクト用拡散領域と第２のコ
ンタクト用拡散領域と、前記ワード線と前記第１のコン
タクト領域又は前記第２のコンタクト領域の少なくとも
一方との間に前記ワード線と並行に配置された複数個の
ブロック選択信号線と前記複数個の拡散層と前記ブロッ
ク選択信号線との交差部分をソース及びドレインとする
ブロック選択トランジスタとを含み、前記仮想接地線の
下に形成された全ての前記第２のコンタクト用拡散領域
で前記仮想接地線とのコンタクトが形成されている請求
項１記載の半導体記憶装置。 - 【請求項３】 メモリセルブロックが、互いに平行に配
置された複数個の拡散層と、この拡散層とビット線及び
仮想接地線とをそれぞれ接続する第１のコンタクト用拡
散領域と第２のコンタクト用拡散領域と、前記第１のコ
ンタクト用拡散領域と前記第２のコンタクト用拡散領域
の間に前記拡散層に直交する方向に配置され互いに平行
な複数のワード線と、前記拡散層と前記ワード線との交
差部分をソース及びドレインとしこのソース及びドレイ
ンに挟まれた部分をチャネルとする複数個のメモリセル
と、前記ワード線と前記第１のコンタクト領域及び前記
第２のコンタクト領域それぞれとの間に前記ワード線と
並行に配置された複数個のブロック選択信号線と前記複
数個の拡散層と前記ブロック選択信号線との交差部分を
ソース及びドレインとするブロック選択トランジスタと
を含む請求項１又は２記載の半導体記憶装置。 - 【請求項４】 リファレンスセルブロックとメモリセル
ブロックのワード線，拡散層及びブロック選択信号線の
配列ピッチ及び幅が同一である請求項３記載の半導体記
憶装置。 - 【請求項５】 各リファレンスセルブロックのワード線
と拡散層とで形成される複数のＭＯＳトランジスタの中
で、リファレンス電流生成の際に活性化される前記ＭＯ
Ｓトランジスタはいずれのリファレンスセルブロックに
おいても高々１個である請求項２，３又は４項のいずれ
か１項に記載の半導体記憶装置。 - 【請求項６】 互いに平行に配置された複数個の拡散層
と、この拡散層とビット線及び仮想接地線とをそれぞれ
接続するビット線下部に形成された第１のコンタクト用
拡散領域と仮想接地線下部に形成された第２のコンタク
ト用拡散領域と、前記第１のコンタクト用拡散領域と前
記第２のコンタクト用拡散領域の間に前記拡散層に直交
する方向に配置され互いに平行な複数のワード線と、前
記拡散層と前記ワード線との交差部分をソース及びドレ
インとしこのソース及びドレインに挟まれた部分をチャ
ネルとする複数個のメモリセルと、前記ワード線と前記
第１のコンタクト領域及び前記第２のコンタクト領域そ
れぞれとの間に前記ワード線と並行に配置された複数個
のブロック選択信号線と前記複数個の拡散層と前記ブロ
ック選択信号線との交差部分をソース及びドレインとす
るブロック選択トランジスタとを含んで構成されたメモ
リセルブロックとリファレンスセルブロックとを有する
半導体記憶装置であって、前記リファレンスセルブロッ
ク内の前記仮想接地線と接続されない全ての前記第２の
コンタクト用拡散領域が前記ワード線と並行にビット線
下部に移動され第３のコンタクト用拡散領域を形成して
いることを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23540199A JP3408466B2 (ja) | 1999-08-23 | 1999-08-23 | 半導体記憶装置 |
| US09/643,161 US6507052B1 (en) | 1999-08-23 | 2000-08-21 | Semiconductor memory device with improved reference section |
| KR1020000048476A KR100360505B1 (ko) | 1999-08-23 | 2000-08-22 | 반도체 메모리 장치 |
| TW089116988A TW492162B (en) | 1999-08-23 | 2000-08-22 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23540199A JP3408466B2 (ja) | 1999-08-23 | 1999-08-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001060632A true JP2001060632A (ja) | 2001-03-06 |
| JP3408466B2 JP3408466B2 (ja) | 2003-05-19 |
Family
ID=16985555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23540199A Expired - Fee Related JP3408466B2 (ja) | 1999-08-23 | 1999-08-23 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6507052B1 (ja) |
| JP (1) | JP3408466B2 (ja) |
| KR (1) | KR100360505B1 (ja) |
| TW (1) | TW492162B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927429B2 (en) * | 2003-02-14 | 2005-08-09 | Freescale Semiconductor, Inc. | Integrated circuit well bias circuity |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156370A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Manufacture of semiconductor device |
| JPH0682801B2 (ja) * | 1983-12-23 | 1994-10-19 | 株式会社日立製作所 | 半導体記憶装置とそのレイアウト方法 |
| JPH0658947B2 (ja) * | 1984-02-24 | 1994-08-03 | 株式会社日立製作所 | 半導体メモリ装置の製法 |
| JPH0363A (ja) * | 1989-05-29 | 1991-01-07 | Teranishi Denki Seisakusho:Kk | 浴用マッサージ機 |
| US5812461A (en) * | 1990-06-14 | 1998-09-22 | Creative Integrated Systems, Inc. | Driver circuit for addressing core memory and a method for the same |
| KR950011645B1 (ko) * | 1990-08-13 | 1995-10-07 | 닛본덴기 가부시끼가이샤 | 반도체 기억 장치 |
| JP2863661B2 (ja) * | 1991-12-16 | 1999-03-03 | 株式会社東芝 | 読出専用メモリ |
| SG64409A1 (en) * | 1996-11-29 | 1999-04-27 | Motorola Inc | A read only memory array and a method of manufacturing the array |
| KR100243003B1 (ko) * | 1997-02-26 | 2000-03-02 | 김영환 | 플랫셀 어레이의 온/오프전류비 개선회로 |
| KR100282522B1 (ko) * | 1998-09-17 | 2001-02-15 | 김영환 | 비휘발성메모리의 문턱전압을 프로그램하는 장치 및 방법 |
| KR100371022B1 (ko) * | 1998-11-26 | 2003-07-16 | 주식회사 하이닉스반도체 | 다중비트 메모리셀의 데이터 센싱장치 |
-
1999
- 1999-08-23 JP JP23540199A patent/JP3408466B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-21 US US09/643,161 patent/US6507052B1/en not_active Expired - Fee Related
- 2000-08-22 KR KR1020000048476A patent/KR100360505B1/ko not_active IP Right Cessation
- 2000-08-22 TW TW089116988A patent/TW492162B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6507052B1 (en) | 2003-01-14 |
| TW492162B (en) | 2002-06-21 |
| KR20010070027A (ko) | 2001-07-25 |
| JP3408466B2 (ja) | 2003-05-19 |
| KR100360505B1 (ko) | 2002-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10224095B2 (en) | Semiconductor device having multiport memory | |
| US5684733A (en) | Fixed resistance high density parallel ROM device | |
| JP2863661B2 (ja) | 読出専用メモリ | |
| US5517038A (en) | Semiconductor device including three-dimensionally disposed logic elements for improving degree of integration | |
| US7521349B2 (en) | Fundamental cell, semiconductor integrated circuit device, wiring method and wiring apparatus | |
| KR970008363B1 (ko) | 트리밍 회로 | |
| KR100375885B1 (ko) | 구동성 강화 구동기 트랜지스터 구성체 및 증가된 전류 제공트랜지스터 구성체 | |
| US5499205A (en) | Bit line structure | |
| JP2624569B2 (ja) | 読出し専用メモリ | |
| US6094390A (en) | Semiconductor memory device with column gate and equalizer circuitry | |
| US8178904B2 (en) | Gate array | |
| US6256227B1 (en) | Non-volatile semiconductor memory having column sub-selector layout pattern adaptable to miniaturization of memory cell | |
| US6807110B1 (en) | Semiconductor memory device | |
| JP3408466B2 (ja) | 半導体記憶装置 | |
| KR0134854B1 (ko) | 반도체 장치의 설계장치 및 방법 | |
| KR100214436B1 (ko) | 반도체 기억장치 | |
| KR100837021B1 (ko) | 반도체기억장치 | |
| JPH0794597A (ja) | ダイナミック型半導体記憶装置 | |
| JPH0982910A (ja) | 半導体記憶装置 | |
| KR20020071181A (ko) | 계층적 비트 라인 구조를 갖는 반도체 메모리 소자 | |
| JP2716399B2 (ja) | 半導体集積回路装置 | |
| JP3106494B2 (ja) | ゲートアレイ半導体集積回路装置 | |
| JPH0536932A (ja) | 半導体記憶装置 | |
| KR940004405B1 (ko) | 게이트 어레이용 롬셀 | |
| JPH04217359A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030212 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080314 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090314 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120314 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130314 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140314 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |