JP3106494B2 - ゲートアレイ半導体集積回路装置 - Google Patents
ゲートアレイ半導体集積回路装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複合型ゲートアレイ方式の半導体集積回路装
置に関する。
置に関する。
複合型ゲートアレイ方式の半導体集積回路装置におい
ては、半導体チップの外周部にボンディングパッドと入
出力バッファ群が配置され、内側に内部ゲート群および
メモリなどのある一定の機能を有するように所定の内部
配線がなされているブロック（以下マクロという）が配
置されている。このマクロは入出力バッファ群寄りに配
置されるのが普通であるが、マクロと入出力バッファ群
の間に入出力バッファと内部ゲートの接続を行なう配線
領域が存在している。又、複数のマクロが隣接して設け
られている場合には、マクロとマクロの間にも配線領域
が存在している。
ては、半導体チップの外周部にボンディングパッドと入
出力バッファ群が配置され、内側に内部ゲート群および
メモリなどのある一定の機能を有するように所定の内部
配線がなされているブロック（以下マクロという）が配
置されている。このマクロは入出力バッファ群寄りに配
置されるのが普通であるが、マクロと入出力バッファ群
の間に入出力バッファと内部ゲートの接続を行なう配線
領域が存在している。又、複数のマクロが隣接して設け
られている場合には、マクロとマクロの間にも配線領域
が存在している。
ところでゲートアレイ技術においては、拡散工程まで
を終了したマスタウェーハをあらかじめ用意しておき、
種々の機能は配線工程でカスタム化することにより実現
される。そうして、配線パターンの設計にはCAD技術が
駆使される。
を終了したマスタウェーハをあらかじめ用意しておき、
種々の機能は配線工程でカスタム化することにより実現
される。そうして、配線パターンの設計にはCAD技術が
駆使される。
複数の内部ゲートを組合せて実現されるフリップフロ
ップなどのファングションブロック（以下FBと記す）に
つき入力端子および出力端子が定義される。所望の機能
は各FBの接続情報で記述される。FBは接続情報に基づい
て自動配置され、それらの入力端子および出力端子は自
動配線される。
ップなどのファングションブロック（以下FBと記す）に
つき入力端子および出力端子が定義される。所望の機能
は各FBの接続情報で記述される。FBは接続情報に基づい
て自動配置され、それらの入力端子および出力端子は自
動配線される。
入出力バッファはレベルシフトや外部負荷駆動という
内部の論理回路とは異なる機能を有し、内部ゲート群と
は異なる構成をとる。従って、CAD上自動配線範囲から
一応除外される。内部ゲート群との境界に仮想外部端子
を定義して内部ゲートと入出力バッファとの間の接続が
行なわれる。
内部の論理回路とは異なる機能を有し、内部ゲート群と
は異なる構成をとる。従って、CAD上自動配線範囲から
一応除外される。内部ゲート群との境界に仮想外部端子
を定義して内部ゲートと入出力バッファとの間の接続が
行なわれる。
又、マクロはその機能を内部ゲートにより実現すると
占有面積が増大し、性能も劣ったものになる。そこで、
あらかじめ高密度に設計され一部の専用領域に配置され
る。一般にマクロの入力端子および出力端子はマクロの
周辺に定義され、CADで自動配線される。
占有面積が増大し、性能も劣ったものになる。そこで、
あらかじめ高密度に設計され一部の専用領域に配置され
る。一般にマクロの入力端子および出力端子はマクロの
周辺に定義され、CADで自動配線される。
上述した従来の複合型ゲートアレイ方式の半導体集積
回路装置は、入出力バッファ群の配置された領域の内周
部に、入出力バッファと内部ゲートとの接続を行なう自
動配線領域を有している。この自動配線領域は小さすぎ
るとCADにおいて配線不能部が生じる原因となり、半導
体集積回路の開発期間が長くなり、大きくしすぎると内
部ゲート数が小さくなる。また一般にマクロは高密度に
設計されるので、配線ルールを含めて内部ゲート群とは
異なる設計基準が用いられる場合が多い。そのため、マ
クロを分割して確保した自動配線領域又はマクロとマク
ロとの間の自動配線領域を用意する必要も生じる。
回路装置は、入出力バッファ群の配置された領域の内周
部に、入出力バッファと内部ゲートとの接続を行なう自
動配線領域を有している。この自動配線領域は小さすぎ
るとCADにおいて配線不能部が生じる原因となり、半導
体集積回路の開発期間が長くなり、大きくしすぎると内
部ゲート数が小さくなる。また一般にマクロは高密度に
設計されるので、配線ルールを含めて内部ゲート群とは
異なる設計基準が用いられる場合が多い。そのため、マ
クロを分割して確保した自動配線領域又はマクロとマク
ロとの間の自動配線領域を用意する必要も生じる。
なお、雑誌「電子材料」1986年７月号の86頁から91頁
には、マクロとしてランダム・アクセス・メモリを内蔵
した複合型ゲートアレイ方式の半導体集積回路装置が紹
介されている。そこでは、第３層アルミニウム配線をメ
モリ部の上を通過させて入出力バッファと内部ゲートと
を接続している。しかし、入出力バッファ群とマクロと
の間、マクロと内部ゲート群との間にそれぞれかなりの
スペースが設けられているので、FBおよびマクロの周辺
にそれぞれ入力端子および出力端子を定義して自動配線
を行なっていることには変りないものと考えられる。
には、マクロとしてランダム・アクセス・メモリを内蔵
した複合型ゲートアレイ方式の半導体集積回路装置が紹
介されている。そこでは、第３層アルミニウム配線をメ
モリ部の上を通過させて入出力バッファと内部ゲートと
を接続している。しかし、入出力バッファ群とマクロと
の間、マクロと内部ゲート群との間にそれぞれかなりの
スペースが設けられているので、FBおよびマクロの周辺
にそれぞれ入力端子および出力端子を定義して自動配線
を行なっていることには変りないものと考えられる。
本発明の目的は有効面積率の改善された複合型ゲート
アレイ方式の半導体集積回路装置を提供することにあ
る。
アレイ方式の半導体集積回路装置を提供することにあ
る。
本発明の他の目的は配線率ないしは有効使用ゲート数
の改善された複合型ゲートアレイ方式の半導体集積回路
装置を提供することにある。
の改善された複合型ゲートアレイ方式の半導体集積回路
装置を提供することにある。
本発明の複合型ゲートアレイ方式の半導体集積回路装
置においては、半導体チップの外周部に入出力バッファ
群が配置され、その内側にマクロと内部ゲート群とが配
置されている。そうしてマクロは内部ゲート群の周辺に
配置される。又、内部ゲート群と入出力バッファとの接
続点の一部はマクロと内部ゲート群との境界に置かれ
る。
置においては、半導体チップの外周部に入出力バッファ
群が配置され、その内側にマクロと内部ゲート群とが配
置されている。そうしてマクロは内部ゲート群の周辺に
配置される。又、内部ゲート群と入出力バッファとの接
続点の一部はマクロと内部ゲート群との境界に置かれ
る。
こうして、内部ゲート群のみをCADによる自動配線領
域にすることができる。入出力バッファ群およびマクロ
は自動配線領域から除外され、入出力バッファ群と内部
ゲート群との接続配線領域は不要となり半導体チップの
有効面積率が改善される。又、自動配線は複合型でない
（すなわち、マクロを有さない）慣用のゲートアレイと
同様のCAD手法で行なうことができるので、配線率の改
善された論理回路を実現できる。
域にすることができる。入出力バッファ群およびマクロ
は自動配線領域から除外され、入出力バッファ群と内部
ゲート群との接続配線領域は不要となり半導体チップの
有効面積率が改善される。又、自動配線は複合型でない
（すなわち、マクロを有さない）慣用のゲートアレイと
同様のCAD手法で行なうことができるので、配線率の改
善された論理回路を実現できる。
又、本発明の他の態様においては、マクロはCMOS SR
AMとテスト回路とを有している。又、内部ゲート群と入
出力バッファ群とを結ぶ信号線の一部が前述のマクロの
上方を越えて設けられている。従って、有効面積率は一
層改善される。
AMとテスト回路とを有している。又、内部ゲート群と入
出力バッファ群とを結ぶ信号線の一部が前述のマクロの
上方を越えて設けられている。従って、有効面積率は一
層改善される。
図１を参照して本発明の一実施例について説明する。
四つの辺1A,1B,1C,1Dをもつ正方形又は長方形の板状
の半導体チップ１の表面の外周部に複数のボンディング
パッド４が配置されている。チップ１の辺1Aに沿って配
置されたボンディングパッド４の内側に入出力バッファ
群3Aが配置され、同様に、チップ１の辺1B,1C,1Dにそれ
ぞれ沿って配置されたボンディングパッド４の内側にそ
れぞれ入出力バッファ群3B,3Cおよび3Dが配置されてい
る。入出力バッファ群3A,3B,3Cおよび3Dで囲まれたチッ
プ１の内部領域にマクロ５および内部ゲート群２が配置
されている。マクロ５は細長い長方形の区域に形成さ
れ、マクロの長辺の一方5Aは入出力バッファ群3Aに隣接
し、他方5Cは内部ゲート群に隣接する。マクロの短辺5B
および5Dは入出力バッファ群3Bおよび3Dにそれぞれ隣接
配置する。マクロと入出力バッファ群3A,3Bおよび3Dと
の間に自動配線領域およびマクロを接続する自動配線領
域はともに存在しない。入出力バッファ群3Aと内部ゲー
ト群２との接続はマクロ５と内部ゲート群の境界部5Cに
内部ゲート群２の仮想外部端子を定義して最上層配線
（例えば第３層アルミニウム配線）により行なわれる。
入出力バッファ群3Cのすべての入出力バッファおよび入
出力バッファ群3Bおよび3Cのうちマクロ５の短辺5Bおよ
び5Cと接していない入出力バッファと内部ゲート群２と
の接続はそれらの境界部7C,7B,7Dに仮想外部端子を定義
して行なわれる。またマクロ５の入出力端子は内部ゲー
ト群２の側すなわち長辺5Cの側に集められ、これらの入
出力端子と内部ゲート群２の入出力端子とが接続され
る。
の半導体チップ１の表面の外周部に複数のボンディング
パッド４が配置されている。チップ１の辺1Aに沿って配
置されたボンディングパッド４の内側に入出力バッファ
群3Aが配置され、同様に、チップ１の辺1B,1C,1Dにそれ
ぞれ沿って配置されたボンディングパッド４の内側にそ
れぞれ入出力バッファ群3B,3Cおよび3Dが配置されてい
る。入出力バッファ群3A,3B,3Cおよび3Dで囲まれたチッ
プ１の内部領域にマクロ５および内部ゲート群２が配置
されている。マクロ５は細長い長方形の区域に形成さ
れ、マクロの長辺の一方5Aは入出力バッファ群3Aに隣接
し、他方5Cは内部ゲート群に隣接する。マクロの短辺5B
および5Dは入出力バッファ群3Bおよび3Dにそれぞれ隣接
配置する。マクロと入出力バッファ群3A,3Bおよび3Dと
の間に自動配線領域およびマクロを接続する自動配線領
域はともに存在しない。入出力バッファ群3Aと内部ゲー
ト群２との接続はマクロ５と内部ゲート群の境界部5Cに
内部ゲート群２の仮想外部端子を定義して最上層配線
（例えば第３層アルミニウム配線）により行なわれる。
入出力バッファ群3Cのすべての入出力バッファおよび入
出力バッファ群3Bおよび3Cのうちマクロ５の短辺5Bおよ
び5Cと接していない入出力バッファと内部ゲート群２と
の接続はそれらの境界部7C,7B,7Dに仮想外部端子を定義
して行なわれる。またマクロ５の入出力端子は内部ゲー
ト群２の側すなわち長辺5Cの側に集められ、これらの入
出力端子と内部ゲート群２の入出力端子とが接続され
る。
従来の複合型ゲートアレイ方式の半導体集積回路装置
では、入出力バッファ領域以外の領域をCADの自動配線
領域としていたのに対し、本発明では内部ゲート群２の
みを自動配線領域にするのである。すなわち、従来はマ
クロ周辺の自動配線領域が比較的大きな面積を必要とし
ていたのに対して本発明ではこの自動配線領域を削減す
ることにより、半導体チップ１の有効面積率の向上が可
能となる。又、自動配線は長方形領域の内部ゲート群２
にのみ適用されるので複合型でない慣用のゲートアレイ
と同様のCAD手法を使用ることができる。従って成熟し
たCAD技術の使用により、配線等の向上ないしは有効使
用ゲート数の向上がもたらされる。
では、入出力バッファ領域以外の領域をCADの自動配線
領域としていたのに対し、本発明では内部ゲート群２の
みを自動配線領域にするのである。すなわち、従来はマ
クロ周辺の自動配線領域が比較的大きな面積を必要とし
ていたのに対して本発明ではこの自動配線領域を削減す
ることにより、半導体チップ１の有効面積率の向上が可
能となる。又、自動配線は長方形領域の内部ゲート群２
にのみ適用されるので複合型でない慣用のゲートアレイ
と同様のCAD手法を使用ることができる。従って成熟し
たCAD技術の使用により、配線等の向上ないしは有効使
用ゲート数の向上がもたらされる。
図２ないし図５を参照して上述の実施例の具体例につ
いて説明する。
いて説明する。
図２を参照すると、上述の実施例によって具体化され
るシステムはメモリ51,入力選択回路52,出力選択回路53
および論理回路20を含んでいる。
るシステムはメモリ51,入力選択回路52,出力選択回路53
および論理回路20を含んでいる。
メモリ51はCMOS SRAMであり、図３に示すメモリセル
アレイ及び図示しない周辺回路を含んでいる。
アレイ及び図示しない周辺回路を含んでいる。
入力選択回路52は、論理回路20の出力信号又は端子DT
inに加えられるテスト用入力信号のいずれか一方を選択
してアドレス入力信号又は入力データ信号としてメモリ
51に伝達する。出力選択回路53は、メモリ51の出力デー
タ信号を、論理回路20又は端子DToutのいずれか一方へ
伝達する。端子TMはバッファ増幅器Ａを介して入力選択
回路52および出力選択回路53へそれぞれ接続されてい
る。端子TMの電位として与えられるテストモード設定信
号によって前述の切替が行なわれる。
inに加えられるテスト用入力信号のいずれか一方を選択
してアドレス入力信号又は入力データ信号としてメモリ
51に伝達する。出力選択回路53は、メモリ51の出力デー
タ信号を、論理回路20又は端子DToutのいずれか一方へ
伝達する。端子TMはバッファ増幅器Ａを介して入力選択
回路52および出力選択回路53へそれぞれ接続されてい
る。端子TMの電位として与えられるテストモード設定信
号によって前述の切替が行なわれる。
メモリ51,入力選択回路52および出力選択回路53と
は、図１のマクロ５を構成している。メモリ51は入出力
バッファ群3Aに隣接したマクロ５の長辺5Aに沿って配置
される。論理回路20は図１の内部ゲート群２から形成さ
れ、入出力バッファ3Cに隣接して配置されている。入力
選択回路52および出力選択回路53は、マクロの内部でメ
モリ51と他の長辺5Cとに挟まれて配置されている。端子
Dinおよび端子Doutの一部と論理回路20とを結ぶ配線
は、入力選択回路52又は出力選択回路53とメモリ51の上
方（すなわちマクロ５の上方）を通って設けられてい
る。
は、図１のマクロ５を構成している。メモリ51は入出力
バッファ群3Aに隣接したマクロ５の長辺5Aに沿って配置
される。論理回路20は図１の内部ゲート群２から形成さ
れ、入出力バッファ3Cに隣接して配置されている。入力
選択回路52および出力選択回路53は、マクロの内部でメ
モリ51と他の長辺5Cとに挟まれて配置されている。端子
Dinおよび端子Doutの一部と論理回路20とを結ぶ配線
は、入力選択回路52又は出力選択回路53とメモリ51の上
方（すなわちマクロ５の上方）を通って設けられてい
る。
マクロ５の入力端子（テスト用の端子DTinとの接続端
子は含まない。）は長辺5Cのうち入力選択回路52に接す
る部分に集められ論理回路20の入出力端子と接続され
る。又、マクロ５の出力端子（テスト用の端子DToutと
の接続端子は含まない。）はマクロの長辺5Cのうち出力
選択回路53に接する部分に集められ論理回路20の仮想端
子と接続される。
子は含まない。）は長辺5Cのうち入力選択回路52に接す
る部分に集められ論理回路20の入出力端子と接続され
る。又、マクロ５の出力端子（テスト用の端子DToutと
の接続端子は含まない。）はマクロの長辺5Cのうち出力
選択回路53に接する部分に集められ論理回路20の仮想端
子と接続される。
メモリ51は図３に示すメモリセルアレイを含んでい
る。このメモリセルアレイにおいて、ワード線Wi（ｉ＝
1,2,…,m）とディジット線対Dj,▲▼（ｊ＝1,2,…,
n）の交差位置にはメモリセルMijが接続されている。
る。このメモリセルアレイにおいて、ワード線Wi（ｉ＝
1,2,…,m）とディジット線対Dj,▲▼（ｊ＝1,2,…,
n）の交差位置にはメモリセルMijが接続されている。
図４を参照すると、メモリセルMijは、pMOSトランジ
スタMP1およびnMOSトランジスタMN3からなるCMOSインバ
ータを含み、同様にpMOSトランジスタMP2およびnMOSト
ランジスタMN4からなるCMOSインバータを含んでいる。
これら２つのCMOSインバータの入力端子および出力端子
はそれぞれ他方の出力端子および入力端子に接続されて
フリップフロップ回路の入力端子41および42を構成して
いる。nMOSトランジスタMN1はディジット線Djとこのフ
リップフロップ回路の一方の入出力端子との間に挿入さ
れた伝達トランジスタである。nMOSトランジスタMN2は
ディジット線▲▼とこのフリップフロップ回路の他
方の入出力端子41との間に挿入された伝達トランジスタ
である。これらの２つの伝達トランジスタのゲート電極
はワード線Niに接続されている。なおVDDおよびVSSはそ
れぞれCMOSインバータの電源端子および接地端子であ
る。
スタMP1およびnMOSトランジスタMN3からなるCMOSインバ
ータを含み、同様にpMOSトランジスタMP2およびnMOSト
ランジスタMN4からなるCMOSインバータを含んでいる。
これら２つのCMOSインバータの入力端子および出力端子
はそれぞれ他方の出力端子および入力端子に接続されて
フリップフロップ回路の入力端子41および42を構成して
いる。nMOSトランジスタMN1はディジット線Djとこのフ
リップフロップ回路の一方の入出力端子との間に挿入さ
れた伝達トランジスタである。nMOSトランジスタMN2は
ディジット線▲▼とこのフリップフロップ回路の他
方の入出力端子41との間に挿入された伝達トランジスタ
である。これらの２つの伝達トランジスタのゲート電極
はワード線Niに接続されている。なおVDDおよびVSSはそ
れぞれCMOSインバータの電源端子および接地端子であ
る。
次にこのメモリセルの動作について説明する。
ワード線Wiが高レベル，ディジット線Djが高レベル，
ディジット線▲▼が低レベルのとき、伝達トランジ
スタMN1,MN2がオンとなり、pMOSトランジスタMP1および
nMOSトランジスタMN3のゲート電極は低レベル,pMOSトラ
ンジスタMP2およびnMOSトランジスタMN4のゲート電極は
高レベルとなる。nMOSトランジスタMN4はオンとなり、p
MOSトランジスタMP2はオフとなる。逆にnMOSトランジス
タMN3はオフとなり、pMOSトランジスタMP1はオンとな
る。したがって一方の入出力端子41はVSSレベルとな
り、他方の入出力端子42はVDDレベルとなる。ワード線W
iが低レベルとなり、nMOSトランジスタMN1,MN2がオフと
なっても、この状態は保持される。
ディジット線▲▼が低レベルのとき、伝達トランジ
スタMN1,MN2がオンとなり、pMOSトランジスタMP1および
nMOSトランジスタMN3のゲート電極は低レベル,pMOSトラ
ンジスタMP2およびnMOSトランジスタMN4のゲート電極は
高レベルとなる。nMOSトランジスタMN4はオンとなり、p
MOSトランジスタMP2はオフとなる。逆にnMOSトランジス
タMN3はオフとなり、pMOSトランジスタMP1はオンとな
る。したがって一方の入出力端子41はVSSレベルとな
り、他方の入出力端子42はVDDレベルとなる。ワード線W
iが低レベルとなり、nMOSトランジスタMN1,MN2がオフと
なっても、この状態は保持される。
このメモリセルから情報を読み出す場合、ディジット
線Dj,▲▼はあらかじめ所定の電位に充電（プリチ
ャージ）される。ワード線Wiが高レベルになり、nMOSト
ランジスタMN1,MN2がオンとなり、メモリセルとディジ
ット線が接続される。nMOSトランジスタMN3,MN4のうち
のいずれか一方、例えばMN4がオン状態であれば、ディ
ジット線▲▼の電位は低下するがディジット線Djの
電位は変化しない。
線Dj,▲▼はあらかじめ所定の電位に充電（プリチ
ャージ）される。ワード線Wiが高レベルになり、nMOSト
ランジスタMN1,MN2がオンとなり、メモリセルとディジ
ット線が接続される。nMOSトランジスタMN3,MN4のうち
のいずれか一方、例えばMN4がオン状態であれば、ディ
ジット線▲▼の電位は低下するがディジット線Djの
電位は変化しない。
図５にこのようなメモリセルを半導体チップに形成し
たときのデバイスレイアウトおよび配線パターンを示
す。図５において点P1,P2,P3,P4の間を結ぶ直線を４辺
とする長方形領域に１つのメモリセルが設けられてい
る。
たときのデバイスレイアウトおよび配線パターンを示
す。図５において点P1,P2,P3,P4の間を結ぶ直線を４辺
とする長方形領域に１つのメモリセルが設けられてい
る。
素子領域17−1,17−2,17−3,17−４は、単結晶シリコ
ン基板の表面部に選択的に形成されたフィールド絶縁膜
で区画されている。これらの素子領域の単結晶シリコン
基板表面には厚さ150Åのゲート酸化膜が設けられてい
る。
ン基板の表面部に選択的に形成されたフィールド絶縁膜
で区画されている。これらの素子領域の単結晶シリコン
基板表面には厚さ150Åのゲート酸化膜が設けられてい
る。
素子領域17−1,17−２は中心線Ｙ−Ｙと平行なストラ
イプ領域と垂直なストライプ領域とを有している。又、
素子領域17−１と17−２とは中心線Ｙ−Ｙに対し線対称
をなして配置されている。又、素子領域17−１と17−２
とは、図示しないＰウェルに設けられている。
イプ領域と垂直なストライプ領域とを有している。又、
素子領域17−１と17−２とは中心線Ｙ−Ｙに対し線対称
をなして配置されている。又、素子領域17−１と17−２
とは、図示しないＰウェルに設けられている。
素子領域17−3,17−４は中心線Ｙ−Ｙと垂直なストラ
イプ領域であり、図示しないＮウェルに設けられてい
る。
イプ領域であり、図示しないＮウェルに設けられてい
る。
ワード線Wiは素子領域17−1,17−２の中心線Ｙ−Ｙと
平行なストライプ領域上を横断して中心線Ｙ−Ｙに直交
する方向に伸びるように設けられた厚さ0.8μm,幅0.8μ
ｍの多結晶シリコン膜であってnMOSトランジスタMN1,MN
2のゲート電極でもある。
平行なストライプ領域上を横断して中心線Ｙ−Ｙに直交
する方向に伸びるように設けられた厚さ0.8μm,幅0.8μ
ｍの多結晶シリコン膜であってnMOSトランジスタMN1,MN
2のゲート電極でもある。
多結晶シリコン膜９−１は厚さ0.8μm,幅0.8μｍを有
し、素子領域17−１のうち中心線Ｙ−Ｙと垂直な下方の
ストライプ領域および素子領域17−３上を横断して設け
られた幹部と、その幹部から直角方向に延びた枝部とを
有している。多結晶シリコン膜９−１の幹部はnMOSトラ
ンジスタMN3のゲート電極およびpMOSトランジスタMN1の
ゲート電極となり、枝部は入出力端子41となる。同様に
多結晶シリコン膜９−２は素子領域17−２のうち中心線
Ｙ−Ｙと垂直な下方のストライプ領域および素子領域17
−４上を横断して設けられた幹部と、その幹部から直角
方向に延びた枝部を有している。多結晶シリコン膜９−
２の幹部はnMOSトランジスタMN4のゲート電極およびpMO
SトランジスタMP2のゲート電極であり、枝部は入出力端
子42である。
し、素子領域17−１のうち中心線Ｙ−Ｙと垂直な下方の
ストライプ領域および素子領域17−３上を横断して設け
られた幹部と、その幹部から直角方向に延びた枝部とを
有している。多結晶シリコン膜９−１の幹部はnMOSトラ
ンジスタMN3のゲート電極およびpMOSトランジスタMN1の
ゲート電極となり、枝部は入出力端子41となる。同様に
多結晶シリコン膜９−２は素子領域17−２のうち中心線
Ｙ−Ｙと垂直な下方のストライプ領域および素子領域17
−４上を横断して設けられた幹部と、その幹部から直角
方向に延びた枝部を有している。多結晶シリコン膜９−
２の幹部はnMOSトランジスタMN4のゲート電極およびpMO
SトランジスタMP2のゲート電極であり、枝部は入出力端
子42である。
素子領域17−1,17−２のうちワード線Wi,多結晶シリ
コン膜９−1,9−２で覆われていない部分にはN+拡散層1
1−1,11−2,11−3,11−4,11−5,11−６が設けられてい
る。nMOSトランジスタMN1はソース・ドレイン領域とし
てN+拡散層11−5,11−３を有している。nMOSトランジス
タMN2はソース・ドレイン領域としてN+拡散層11−6,11
−４を有している。nMOSトランジスタMN3はソース領域
としてN+拡散層11−１を、ドレイン領域としてN+拡散層
11−３を有している。nMOSトランジスタMN4はソース領
域としてN+拡散層11−２を、ドレイン領域として12N+拡
散層11−４を有している。
コン膜９−1,9−２で覆われていない部分にはN+拡散層1
1−1,11−2,11−3,11−4,11−5,11−６が設けられてい
る。nMOSトランジスタMN1はソース・ドレイン領域とし
てN+拡散層11−5,11−３を有している。nMOSトランジス
タMN2はソース・ドレイン領域としてN+拡散層11−6,11
−４を有している。nMOSトランジスタMN3はソース領域
としてN+拡散層11−１を、ドレイン領域としてN+拡散層
11−３を有している。nMOSトランジスタMN4はソース領
域としてN+拡散層11−２を、ドレイン領域として12N+拡
散層11−４を有している。
素子領域17−３のうち多結晶シリコン膜９−１で覆わ
れていない部分にはP+拡散層12−1,12−３が設けられて
いる。pMOSトランジスタMP1のソース領域はP+拡散層12
−１、ドレイン領域はP+拡散層12−３である。同様に素
子領域17−４のうち多結晶シリコン膜９−２で覆われて
いない部分にはP+拡散層12−2,12−４が設けられてい
る。pMOSトランジスタMP2のソース領域はP+拡散層12−
２、ドレイン領域はP+拡散層12−４である。
れていない部分にはP+拡散層12−1,12−３が設けられて
いる。pMOSトランジスタMP1のソース領域はP+拡散層12
−１、ドレイン領域はP+拡散層12−３である。同様に素
子領域17−４のうち多結晶シリコン膜９−２で覆われて
いない部分にはP+拡散層12−2,12−４が設けられてい
る。pMOSトランジスタMP2のソース領域はP+拡散層12−
２、ドレイン領域はP+拡散層12−４である。
13−1,13−2,13−3,13−4,13−5,13−6,13−7,13−８
および電源線VDDはアルミニウム膜などの第１層金属配
線であり、コンタクト孔10を介して拡散層に接続されて
いる。
および電源線VDDはアルミニウム膜などの第１層金属配
線であり、コンタクト孔10を介して拡散層に接続されて
いる。
第１層金属配線13−１はN+拡散層11−３とP+拡散層12
−３とに接続されコンタクト孔14−１を介して多結晶シ
リコン膜９−２の枝部に接続されている。第１層金属配
線13−１は多結晶シリコン膜９−２とのコンタクト部は
別として中心線Ｙ−Ｙと平行に長方形状に配置されてい
る。同様に第１層金属配線13−２はN+拡散層11−４とP+
拡散層12−４とに接続されコンタクト孔14−２を介して
多結晶シリコン膜９−１の枝部に接続されている。第１
層金属配線13−２は多結晶シリコン膜９−１とのコンタ
クト部は別として中心線Ｙ−Ｙと平行に長方形状に配置
されている。第１層金属配線13−１と13−２のそれぞれ
の長方形状部は中心線Ｙ−Ｙに対し線対称に配置されて
いる。
−３とに接続されコンタクト孔14−１を介して多結晶シ
リコン膜９−２の枝部に接続されている。第１層金属配
線13−１は多結晶シリコン膜９−２とのコンタクト部は
別として中心線Ｙ−Ｙと平行に長方形状に配置されてい
る。同様に第１層金属配線13−２はN+拡散層11−４とP+
拡散層12−４とに接続されコンタクト孔14−２を介して
多結晶シリコン膜９−１の枝部に接続されている。第１
層金属配線13−２は多結晶シリコン膜９−１とのコンタ
クト部は別として中心線Ｙ−Ｙと平行に長方形状に配置
されている。第１層金属配線13−１と13−２のそれぞれ
の長方形状部は中心線Ｙ−Ｙに対し線対称に配置されて
いる。
第１層金属配線13−３はN+拡散層11−１と一部で接触
し図の下側のフィールド酸化膜上へ中心線Ｙ−Ｙと平行
に延びる長方形状の金属膜である。同様に第１層金属配
線13−４はN+拡散層11−２と一部で接触し図の下側のフ
ィールド酸化膜上へ中心線と平行に延びる長方形状の金
属膜である。
し図の下側のフィールド酸化膜上へ中心線Ｙ−Ｙと平行
に延びる長方形状の金属膜である。同様に第１層金属配
線13−４はN+拡散層11−２と一部で接触し図の下側のフ
ィールド酸化膜上へ中心線と平行に延びる長方形状の金
属膜である。
第１層金属配線13−５はN+拡散層11−５の主要部を覆
って中心線Ｙ−Ｙと直交する方向に延びる長方形状の金
属膜である。同様に第１層金属膜13−６はN+拡散層11−
６の主要部を覆って中心線Ｙ−Ｙと直交する方向に延び
る長方形状の金属膜である。
って中心線Ｙ−Ｙと直交する方向に延びる長方形状の金
属膜である。同様に第１層金属膜13−６はN+拡散層11−
６の主要部を覆って中心線Ｙ−Ｙと直交する方向に延び
る長方形状の金属膜である。
第１層金属膜13−７はP+拡散層17−３と一部で接触し
図の下側のフィールド酸化膜上へ中心線Ｙ−Ｙと平行に
延び電源線VDDに連結する金属膜である。同様に第１層
金属膜13−８はP+拡散層と一部で接触し図の下側のフィ
ールド酸化膜上へ中心線Ｙ−Ｙと平行に延び電源線VDD
に連結する金属膜である。
図の下側のフィールド酸化膜上へ中心線Ｙ−Ｙと平行に
延び電源線VDDに連結する金属膜である。同様に第１層
金属膜13−８はP+拡散層と一部で接触し図の下側のフィ
ールド酸化膜上へ中心線Ｙ−Ｙと平行に延び電源線VDD
に連結する金属膜である。
電源線VDDは素子領域17−3,17−４の下側を中心線Ｙ
−Ｙと直交する方向にのびる第１層金属配線である。
−Ｙと直交する方向にのびる第１層金属配線である。
接地線VSS1は中心線Ｙ−Ｙと平行に設けられ第１層金
属配線13−３とコンタクト孔15−１を介して接続される
アルミニウムなどの第２層金属配線である。同様に接地
線VSS2は中心線Ｙ−Ｙと平行に設けられ第１層金属配線
13−４とコンタクト孔15−２を介して接続されるアルミ
ニウムなどの第２層金属配線である。
属配線13−３とコンタクト孔15−１を介して接続される
アルミニウムなどの第２層金属配線である。同様に接地
線VSS2は中心線Ｙ−Ｙと平行に設けられ第１層金属配線
13−４とコンタクト孔15−２を介して接続されるアルミ
ニウムなどの第２層金属配線である。
ディジット線Dj,▲▼は中心線Ｙ−Ｙと平行に、
互いに線対称に配置されそれぞれ第１層金属配線13−5,
13−６とコンタクト孔15−3,15−４を介して接続される
アルミニウムなどの第２層金属配線である。
互いに線対称に配置されそれぞれ第１層金属配線13−5,
13−６とコンタクト孔15−3,15−４を介して接続される
アルミニウムなどの第２層金属配線である。
以上、メモリセルの構成について説明したが、Ｐウェ
ルおよびＮウェルそれぞれへ所定の電圧を印加するため
の配線については図示および説明を省略した。又、拡散
層と第１層金属配線、多結晶シリコン膜と第１層金属配
線、第１層金属配線と第２層金属配線の間にはそれぞれ
絶縁膜が存在し、そのような絶縁膜にコンタクト孔10,1
4−1,14−2,および15−１から15−４が設けられてい
る。
ルおよびＮウェルそれぞれへ所定の電圧を印加するため
の配線については図示および説明を省略した。又、拡散
層と第１層金属配線、多結晶シリコン膜と第１層金属配
線、第１層金属配線と第２層金属配線の間にはそれぞれ
絶縁膜が存在し、そのような絶縁膜にコンタクト孔10,1
4−1,14−2,および15−１から15−４が設けられてい
る。
このようなメモリセル上に層間絶縁膜を介して第３層
金属配線からなる信号線16が設けられている。この信号
線16はコンタクト孔14−1,14−２の近傍を迂回し蛇行し
てほぼ中心線Ｙ−Ｙ上に設けられている。このように迂
回する理由は段差部18を避けるためである。段差部18で
は多結晶シリコン膜９−1,9−２と第１層金属配線13−
1,13−２の２層分の段差が約1.5μｍもあり、この部分
を第３層金属配線が横切ると配線切れが生じ易い。第１
層金属配線13−１と13−２を十分に離して配置すればこ
のような問題は生じないが高密度化に反し、採ることは
できない。
金属配線からなる信号線16が設けられている。この信号
線16はコンタクト孔14−1,14−２の近傍を迂回し蛇行し
てほぼ中心線Ｙ−Ｙ上に設けられている。このように迂
回する理由は段差部18を避けるためである。段差部18で
は多結晶シリコン膜９−1,9−２と第１層金属配線13−
1,13−２の２層分の段差が約1.5μｍもあり、この部分
を第３層金属配線が横切ると配線切れが生じ易い。第１
層金属配線13−１と13−２を十分に離して配置すればこ
のような問題は生じないが高密度化に反し、採ることは
できない。
第３層金属配線（信号線16）の直下部とそれに近接し
て第２層金属配線が存在していないことも信号16の配線
切れを防ぐのに有効である。ディジット線Dj,▲▼
をそれぞれ多結晶シリコン膜９−1,9−２の幹部上に設
けた理由である。
て第２層金属配線が存在していないことも信号16の配線
切れを防ぐのに有効である。ディジット線Dj,▲▼
をそれぞれ多結晶シリコン膜９−1,9−２の幹部上に設
けた理由である。
信号線16は、先に図２を参照して行なった説明におい
て、メモリ51の上方を通って端子Dinおよび端子Doutの
一部と論理回路20とを結ぶ配線として言及したものに相
当する。
て、メモリ51の上方を通って端子Dinおよび端子Doutの
一部と論理回路20とを結ぶ配線として言及したものに相
当する。
マクロ５内ではメモリ51のメモリセルアレイ部が素子
密度が最も高く、メモリ51の周辺回路部や選択回路部5
2,53では素子密度が低い。従ってメモリセルの上方に第
３層金属配線を設けることが可能であればマクロのどの
部分上でも配線を走らせることが可能である。
密度が最も高く、メモリ51の周辺回路部や選択回路部5
2,53では素子密度が低い。従ってメモリセルの上方に第
３層金属配線を設けることが可能であればマクロのどの
部分上でも配線を走らせることが可能である。
この実施例では、内部ゲート群２と入出力バッファ群
（3A,3Bの一部、および3Dの一部）とを接続する配線の
一部をマクロ５の上方に設けている。このことは、メモ
リセルの構成を工夫することにより可能となる。このよ
うにすれば更に有効面積率を向上させることができる。
（3A,3Bの一部、および3Dの一部）とを接続する配線の
一部をマクロ５の上方に設けている。このことは、メモ
リセルの構成を工夫することにより可能となる。このよ
うにすれば更に有効面積率を向上させることができる。
このようにして、15mm×15mmの半導体チップ１に72k
ビットのCMOS SRAMおよび90kゲートを搭載することが
できた。ただし、内部ゲート群２は0.8μｍルールのBiC
MOSゲートを含む全面敷き詰めゲートアレイである。
又、マクロを構成するメモリ51およびテスト回路（入力
選択回路52および出力選択回路53）の占有面積は約12.8
mm×5.0mmである。従来のやり方でこの面積に搭載でき
るCMOS SRAMはせいぜい50kビット程度である。内部ゲ
ート群の占有面積は約12.4mm×7.6mmである。
ビットのCMOS SRAMおよび90kゲートを搭載することが
できた。ただし、内部ゲート群２は0.8μｍルールのBiC
MOSゲートを含む全面敷き詰めゲートアレイである。
又、マクロを構成するメモリ51およびテスト回路（入力
選択回路52および出力選択回路53）の占有面積は約12.8
mm×5.0mmである。従来のやり方でこの面積に搭載でき
るCMOS SRAMはせいぜい50kビット程度である。内部ゲ
ート群の占有面積は約12.4mm×7.6mmである。
以上、一つのマクロがチップ１の一辺1Aに沿った入出
力バッファ群3Aと内部ゲート群２との間に配置されてい
る例について説明したが、他のマクロを内部ゲート群２
と入出力バッファ群3Cとの間に配置してもよい。
力バッファ群3Aと内部ゲート群２との間に配置されてい
る例について説明したが、他のマクロを内部ゲート群２
と入出力バッファ群3Cとの間に配置してもよい。
以上説明したように本発明は、複合型ゲートアレイ方
式の半導体集積回路装置において、内部ゲート群の周辺
にマクロを配置し、内部ゲート群と入出力バッファ群の
接続点を内部ゲート群とマクロの境界に置くことによ
り、入出力バッファ群と内部ゲート群の接続のためだけ
の自動配線領域をなくし、半導体チップの有効面積率、
配線率及び有効使用ゲート数の向上が可能となる。
式の半導体集積回路装置において、内部ゲート群の周辺
にマクロを配置し、内部ゲート群と入出力バッファ群の
接続点を内部ゲート群とマクロの境界に置くことによ
り、入出力バッファ群と内部ゲート群の接続のためだけ
の自動配線領域をなくし、半導体チップの有効面積率、
配線率及び有効使用ゲート数の向上が可能となる。
図１は本発明の一実施例を示す半導体チップの平面模式
図、図２は本発明の一実施例によって形成される半導体
集積回路の一例を示すブロック図、図３は図２のCMOS
SRAMのメモリセルアレイ部を示すブロック図、図４は図
３のメモリセルアレイ部のメモリセルの回路図、図５は
図４のメモリセルのデバイスレイアウトおよび配線パタ
ーンを示す略平面図である。 １…チップ、２…内部ゲート群、3A〜3D…入出力バッフ
ァ群、４…ボンディングパッド、５…マクロ、5A〜5C…
マクロの辺、7A〜7D…境界部、９−1,9−２…多結晶シ
リコン膜、10…コンタクト孔、11−１〜11−６…N+拡散
層、12−１〜12−４…P+拡散層、13−１〜13−８…第１
層金属配線、14−１〜14−２…コンタクト孔、16…信号
線（第３層金属配線）、20…論理回路、５−１…メモ
リ、52…入力選択回路、53…出力選択回路、Ａ…バッフ
ァ増幅器、Dj,Dj…ディジット線、Din,Dout…端子、DTi
n,DTout…テスト用の端子、Mij…メモリセル、MN1〜MN4
…nMOSトランジスタ、MP1,MP2…pMOSトランジスタ、TM
…テストモード設定用の端子。
図、図２は本発明の一実施例によって形成される半導体
集積回路の一例を示すブロック図、図３は図２のCMOS
SRAMのメモリセルアレイ部を示すブロック図、図４は図
３のメモリセルアレイ部のメモリセルの回路図、図５は
図４のメモリセルのデバイスレイアウトおよび配線パタ
ーンを示す略平面図である。 １…チップ、２…内部ゲート群、3A〜3D…入出力バッフ
ァ群、４…ボンディングパッド、５…マクロ、5A〜5C…
マクロの辺、7A〜7D…境界部、９−1,9−２…多結晶シ
リコン膜、10…コンタクト孔、11−１〜11−６…N+拡散
層、12−１〜12−４…P+拡散層、13−１〜13−８…第１
層金属配線、14−１〜14−２…コンタクト孔、16…信号
線（第３層金属配線）、20…論理回路、５−１…メモ
リ、52…入力選択回路、53…出力選択回路、Ａ…バッフ
ァ増幅器、Dj,Dj…ディジット線、Din,Dout…端子、DTi
n,DTout…テスト用の端子、Mij…メモリセル、MN1〜MN4
…nMOSトランジスタ、MP1,MP2…pMOSトランジスタ、TM
…テストモード設定用の端子。
Claims (3)
- 【請求項１】四辺形の板状の半導体チップの一主面に、
入出力バッファー群と、マクロと、内部ゲート群とが配
置されたゲートアレイ半導体集積回路装置において、 前記入出力バッファー群は前記一主面の外周部に配置さ
れ、 前記マクロは前記入出力バッファー群と前記内部ゲート
群との間に、配線領域を設けずに、前記入出力バッファ
ー群及び前記内部ゲート群と境界を接して配置され、 前記内部ゲート群と前記入出力バッファー群とを結ぶ信
号線の一部は前記マクロの上を通過する通過配線として
配線され、 前記マクロの入出力端子は内部ゲート群側に集められ前
記内部ゲート群の入出力端子と接続されていることを特
徴とするゲートアレイ半導体集積回路装置。 - 【請求項２】前記マクロは、少なくとも第１層配線と第
２層配線とを使って内部の配線が行なわれ、前記通過配
線は、前記第１層配線及び第２層配線より上層の第３層
配線を用いて配線され、前記通過配線は、前記内部ゲー
ト群と前記入出力バッファー群とを直線で接続せずに、
前記マクロ内の第１層配線と第２層配線とのコンタクト
部に生じる段差部を避け迂回して配線されていることを
特徴とする請求項１記載のゲートアレイ半導体集積回路
装置。 - 【請求項３】前記マクロは、CMOSSRAMであって、前記段
差部は、SRAMセルを構成するインバータのPMOSチャンネ
ルトランジスタのドレインとNMOSチャンネルトランジス
タのドレインとを接続する第２層配線と、前記前記イン
バータの出力をSRAMを構成する別のインバータのゲート
に接続する第１層配線とのコンタクト部に生じる段差部
であることを特徴とする請求項２記載のゲートアレイ半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02306490A JP3106494B2 (ja) | 1989-11-21 | 1990-11-13 | ゲートアレイ半導体集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-304055 | 1989-11-21 | ||
| JP30405589 | 1989-11-21 | ||
| JP02306490A JP3106494B2 (ja) | 1989-11-21 | 1990-11-13 | ゲートアレイ半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218669A JPH03218669A (ja) | 1991-09-26 |
| JP3106494B2 true JP3106494B2 (ja) | 2000-11-06 |
Family
ID=26563767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02306490A Expired - Fee Related JP3106494B2 (ja) | 1989-11-21 | 1990-11-13 | ゲートアレイ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106494B2 (ja) |
-
1990
- 1990-11-13 JP JP02306490A patent/JP3106494B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03218669A (ja) | 1991-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |