JPH03218669A - ゲートアレイ半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複合型ゲートアレイ方式の半導体集積回路装置
に関する。

〔従来の技術〕

複合型ゲートアレイ方式の半導体集積回路装置において
は、半導体チップの外周部にボンディングパッドと入出
力バッファ群が配置され、内側に内部ゲート群およびメ
モリなどのある一定の機能を何するように所定の内部配
線がなされているブロック（以下マクロという）が配置
されている。

このマクロは入出力バッファ群寄りに配置されるのが普
通であるが、マクロと入出力バッファ群の間に入出力バ
ッファと内部ゲートの接続を行なう配線領域が存在して
いる。又、複数のマクロが隣接して設けられている場合
には、マクロとマクロの間にも配線領域が存在している
。

ところでゲートアレイ技術においては、拡散工程までを
終了したマスタウェーハをあらかじめ用意しておき、種
々の機能は配線工程でカスタム化することにより実現さ
れる。そうして、配線パターンの設計にはＣＡＤ技術が
駆使される。

複数の内部ゲートを組合せて実現されるフリップフロッ
プなどのファングションブロック（以下ＦＢと記す）に
つき入力端子および出力端子が定義される。所望の機能
は各ＦＢの接続情報で記述される。ＦＢは接続情報に基
づいて自動配置され、それらの入力端子および出力端子
は自動配線される。

入出力バッファはレベルシフトや外部負荷駆動という内
部の論理回路とは異なる機能を有し、内部ゲート群とは
異なる構成をとる。従って、ＣＡＤ上自動配線範囲から
一応除外される。内部ゲート群との境界に仮想外部端子
を定義して内部ゲートと入出力バッファとの間の接続が
行なわれる。

又、マクロはその機能を内部ゲートにより実現すると占
有面積が増大し、性能も劣ったものになる。そこで、あ
らかじめ高密度に設計され一部の専用領域に配置される
。一般にマクロの入力端子および出力端子はマクロの周
辺に定義され、ＣＡＤで自動配線される。

〔発明が解決しようとする課題〕

上述した従来の複合型ゲートアレイ方式の半導体集積回
路装置は、入出力バッファ群の配置された領域の内周部
に、入出力バッファと内部ゲートとの接続を行なう自動
配線領域を有している。この自動配線領域は小さすぎる
とＣＡＤにおいて配線不能部が生じる原因となり、半導
体集積回路の開発期間が長くなり、大きくしすぎると内
部ゲート数が小さくなる。また一般にマクロは高密度に
設計されるので、配線ルールを含めて内部ゲート群とは
異なる設計基準が用いられる場合が多い。

そのため、マクロを分割して確保した自動配線領域又は
マクロとマクロとの間の自動配線領域を用意する必要も
生じる。

なお、雑誌「電子材料Ｊ　１９８６年７月号の８６頁か
ら９１頁には、マクロとしてランダム●アクセス●メモ
リを内蔵した複合型ゲートアレイ方式の半導体集積回路
装置が紹介されている。そこでは、第３層アルミニウム
配線をメモリ部の上を通過させて入出力バッファと内部
ゲートとを接続している。しかし、入出力バッファ群と
マクロとの間、マクロと内部ゲート群との間にそれぞれ
かなりのスペースが設けられているので、ＦＢおよびマ
クロの周辺にそれぞれ入力端子および出力端子を定義し
て自動配線を行なっていることには変りないものと考え
られる。

本発明の目的は有効面積率の改善された複合型ゲートア
レイ方式の半導体集積回路装置を提供することにある。

本発明の他の目的は配線率ないしは有効使用ゲート数の
改善された複合型ゲートアレイ方式の半導体集積回路装
置を提供することにある。

〔課題を解決するための手段〕

本発明の複合型ゲートアレイ方式の半導体集積回路装置
においては、半導体チップの外周部に入出力バッファ群
が配置され、その内側にマクロと内部ゲート群とが配置
されている。そうしてマクロは内部ゲート群の周辺に配
置される。又、内部ゲート群と入出力バッファとの接続
点の一部はマクロと内部ゲート群との境界に置かれる。

こうして、内部ゲート群のみをＣＡＤによる自動配線領
域にすることができる。入出力バッファ群およびマクロ
は自動配線領域から除外され、入出力バッファ群と内部
ゲート群との接続配線領域は不要となり半導体チップの
有効面積率が改善される。又、自動配線は複合型でない
（すなわち、マクロを有さない）慣用のゲートアレイと
同様のＣＡＤ手法で行なうことができるので、配線率の
改善された論理回路を実現できる。

又、本発明の他の態様においては、マクロはＣＭＯＳ　
　ＳＲＡＭとテスト回路とを有している。

又、内部ゲート群と入出力バッファ群とを結ぶ信号線の
一部が前述のマクロの上方を越えて設けられている。従
って、有効面積率は一層改善される。

〔実施例〕

図１を参照して本発明の一実施例について説明する。

四つの辺ＬＡ，ＩＢ，ＩＣ．ＩＤをもつ正方形又は長方
形の板状の半導体チップ１の表面の外周部に複数のボン
ディングパッド４が配置されている。チップ１の辺ＩＡ
に沿って配置されたボンディングパッド４の内側に入出
力バッファ群３Ａが配置され、同様に、チップ１の辺Ｉ
Ｂ，ＩＣ．ＩＤにそれぞれ沿って配置されたボンディン
グパッド４の内側にそれぞれ入出力バッファ群３Ｂ，３
Ｃおよび３Ｄが配置されている。入出力バッファ群３Ａ
．３Ｂ，３Ｃおよび３Ｄで囲まれたチップ１の内部領域
にマクロ５およひ内部ゲート群２が配置されている。マ
クロ５は細長い長方形の区域に形成され、マクロの長辺
の一方５Ａは入出力バッファ群３Ａに隣接し、他方５Ｃ
は内部ゲート群に隣接する。マクロの短辺５Ｂおよび５
Ｄは人出カバッファ群３Ｂおよび３Ｄにそれぞれ隣接配
置する。マクロと入出力バッファ群３Ａ．３Ｂおよび３
Ｄとの間に自動配線領域およびマクロを接続する自動配
線領域はともに存在しない。入出力バッファ群３Ａと内
部ゲート群２との接続はマクロ５と内部ゲート群の境界
部５Ｃに内部ゲート群２の仮想外部端子を定義して最上
層配線（例えば第３層アルミニウム配線）により行なわ
れる。人出カバッファ群３Ｃのすべての入出力バッファ
および入出力バッファ群３Ｂおよび３Ｃのうちマクロ５
の短辺５Ｂおよび５Ｃと接していない入出力バッファと
内部ゲート群２との接続はそれらの境界部７Ｇ，７Ｂ，
７Ｄに仮想外部端子を定義して行なわれる。またマクロ
５の入出力端子は内部ゲート群２の側すなわち長辺５Ｃ
の側に集められ、これらの入出力端子と内部ゲート群２
の入出力端子とが接続される。

従来の複合型ゲートアレイ方式の半導体集積回路装置で
は、入出力バッファ領域以外の領域をＣＡＤの自動配線
領域としていたのに対し、本発明では内部ゲート群２の
みを自動配線領域にするのである。すなわち、従来はマ
クロ周辺の自動配線領域が比較的大きな面積を必要とし
ていたのに対して本発明ではこの自動配線領域を削減す
ることにより、半導体チップ１の脊効面積率の向上が可
能となる。又、自動配線は長方形領域の内部ゲート群２
にのみ適用されるので複合型でない慣用のゲートアレイ
と同様のＣＡＤ手法を使用することができる。従って成
熟したＣＡＤ技術の使用により、配線等の向上ないしは
有効使用ゲート数の向上がもたらされる。

図２ないし図５を参照して上述の実施例の具体例につい
て説明する。

図２を参照すると、上述の実施例によって具体化される
システムはメモリ５１，入力選択回路５２，出力選択回
路５３および論理回路２０を含んでいる。

メモリ５１はＣＭＯＳ　ＳＲＡＭであり、図３に示すメ
モリセルアレイ及び図示しない周辺回路を含んでいる。

入力選択回路５２は、論理回路２０の出力信号又は端子
ＤＴｉｎに加えられるテスト用入力信号のいずれか一方
を選択してアドレス入力信号又は入力データ信号として
メモリ５１に伝達する。出力選択回路５３は、メモリ５
１の出力データ信号を、論理回路２０又は端子ＤＴｏｕ
ｔのいずれか一方へ伝達する。端子ＴＭはバッファ増幅
器Ａを介して入力選択回路５２および出力選択回路５３
へそれぞれ接続されている。端子ＴＭの電位として与え
られるテストモード設定信号によって前述の切替が行な
われる。

メモリ５１，入力選択回路５２および出力選択回路５３
とは、図１のマクロ５を構成している。

メモリ５１は入出力バッファ群３Ａに隣接したマクロ５
の長辺５Ａに沿って配置される。論理回路２０は図１の
内部ゲート群２から形成され、人出カバッファ３Ｃに隣
接して配置されている。入力選択回路５２および出力選
択回路５３は、マクロの内部でメモリ５１と他の長辺５
Ｃとに挟まれて配置されている。端子Ｄｉｎおよび端子
Ｄｏｕｔの一部と論理回路２０とを結ぶ配線は、入力選
択回路５２又は出力選択回路５３とメモリ５１の上方（
すなわちマクロ５の上方）を通って設けられている。

マクロ５の入力端子（テスト用の端子ＤＴ　ｉ　ｎとの
接続端子は含まない。）は長辺５Ｃのうち入力選択回路
５２に接する部分に集められ論理回路２０の入出力端子
と接続される。又、マクロ５の出力端子（テスト用の端
子ＤＴｏｕ　ｔとの接続端子は含まない。）はマクロの
長辺５Ｃのうち出力選択回路５３に接する部分に集めら
れ論理回路２０の仮想端子と接続される。

メモリ５１は図３に示すメモリセルアレイを含んでいる
。このメモリセルアレイにおいて、ワード線Ｗｉ　　（
ｉ＝Ｌ　　２ｔ　・・・　ｍ）とディジット線対Ｄｊ，
Ｄ丁（ｊ＝１，２，・・・＋ｎ）の交差位置にはメモリ
セルＭｉｊが接続されている。

図４を参照すると、メモリセルＭｉｊは、ｐＭＯＳトラ
ンジスタＭＰＩおよびｎＭＯｓ　｝ランジスタＭＮ３か
らなるＣＭＯＳインバータを含み、同様にｐＭＯＳトラ
ンジスタＭＰ２およびｎＭｏＳトランジスタＭＮ４から
なるＣＭＯＳインバータを含んでいる。これら２つのＣ
ＭＯＳインバータの入力端子および出力端子はそれぞれ
他方の出力端子および入力端子に接続されてフリップフ
ロップ回路の入力端子４１および４２を構成している。

ｎＭＯｓトランジスタＭＨＩはディジット線Ｄｊとこの
フリップフロップ回路の一方の入出力端子との間に挿入
された伝達トランジスタである。ｎＭＯｓ｝ランジスタ
ＭＮ２はディジット線Ｄｊとこのフリップフロツプ回路
の他方の入出力端子４１との間に挿入された伝達トラン
ジスタである。これらの２つの伝達トランジスタのゲー
ト電極はワード線Ｎｉに接続されている。なおＶＤＤお
よびＶＳＳはそれぞれＣＭＯＳインバータの電源端子お
よび接地端子である。

次にこのメモリセルの動作について説明する。

ワード線Ｗｉが高レベル，ディジット線Ｄｊが高レベル
，ディジット線Ｄｊが低レベルのとき、伝達トランジス
タＭＨＩ，ＭＮ２がオンとなり、１）ＭＯＳ｝ランジス
タＭＰ１およびｎＭＯｓ｝ランジスタＭＮ３のゲート電
極は低レベル，ｐＭｏＳトランジスタＭＰ２およびｎＭ
Ｏｓ｝ランジスタＭＮ４のゲート電極は高レベルとなる
。ｎＭＯＳトランジスタＭＮ４はオンとなり、ｐＭＯＳ
トランジスタＭＰ２はオフとなる。逆にｎＭＯＳｌ−ラ
ンジスタＭＮ３はオフとなり、ｐＭＯＳトランジスタＭ
ＰＩはオンとなる。したがって一方の入出力端子４１は
ＶＳＳレベルとなり、他方の入出力端子４２はＶＤＤレ
ベルとなる。ワード線Ｗｉが低レベルとなり、ｎＭＯＳ
トランジスタＭＮ１，ＭＮ２がオフとなっても、この状
態は保持される。

このメモリセルから情報を読み出す場合、ディジット線
Ｄｊ，Ｄ丁はあらかじめ所定の電位に充電（プリチャー
ジ）される。ワード線Ｗｉが高レベルになり、ｎＭＯｓ
｝ランジスタＭＮＩ，ＭＮ２がオンとなり、メモリセル
とディジット線が接続される。ｎＭＯｓ｝ランジスタＭ
Ｎ３．ＭＮ４のうちのいずれか一方、例えばＭＮ４がオ
ン状態であれば、ディジット線■『の電位は低下するが
ディジット線Ｄｊの電位は変化しない。

図５にこのようなメモリセルを半導体チップに形成した
ときのデバイスレイアウトおよび配線パターンを示す。

図５において点Ｐｉ，Ｐ２，Ｐ３，Ｐ４の間を結ぶ直線
を４辺とする長方形領域に１つのメモリセルが設けられ
ている。

素子領域１７−１．１７−２．１７−３．１７−４は、
単結晶シリコン基板の表面部に選択的に形成されたフィ
ールド絶縁膜で区画されている。

これらの素子領域の単結晶シリコン基板表面には厚さ１
５０人のゲート酸化膜が設けられている。

素子領域１７−１．１７−２は中心線Ｙ−Ｙと平行なス
トライプ領域と垂直なストライプ領域とを有している。

又、素子領域１７−１と１７−２とは中心線Ｙ−Ｙに対
し線対称をなして配置されている。又、素子領域１７−
１と１７−２とは、図示しないＰウェルに設けられてい
る。

素子領域１７−３．１７−４は中心線Ｙ−Ｙと垂直なス
トライプ領域であり、図示しないＮウェルに設けられて
いる。

ワード線Ｗｉは素子領域１７−１．１７−２の中心線Ｙ
−Ｙと平行なストライプ領域上を横断して中心線Ｙ−Ｙ
に直交する方向に伸びるように設けられた厚さ０．８μ
ｍ，幅０．８μｍの多結晶シリコン膜であってｎＭＯｓ
｝ランジスタＭＮ１，ＭＮ２のゲート電極でもある。

多結晶シリコン膜９−１は厚さ０．８μｍ，幅０．８μ
ｍを有し、素子領域１７−１のうち中心線Ｙ−Ｙと垂直
な下方のストライプ領域および素子領域１７−３上を横
断して設けられた幹部と、その幹部から直角方向に延び
た枝部とを有している。多結晶シリコン膜９−１の幹部
はｎＭＯｓトランジスタＭＮ３のゲート電極およびｐＭ
Ｏｓ｝ランジスタＭＮＩのゲート電極となり、枝部は入
出力端子４１となる。同様に多結晶シリコン膜９−２は
素子領域１７−２のうち中心線Ｙ−Ｙと垂直な下方のス
トライプ領域および素子領域１７−４上を横断して設け
られた幹部と、その幹部から直角方向に延びた枝部を有
している。多結晶シリコン膜９−２の幹部はｎＭＯＳト
ランジスタＭＮ４のゲート電極およびＩ）ＭＯＳ｝ラン
ジスタＭＰ２のゲート電極であり、枝部は入出力端子４
２である。

素子領域１７−１．１７−２のうちワード線Ｗｉ，多結
晶シリコン膜９−１．９−２で覆われていない部分には
Ｎ＋拡散層１１−１．１１−２．１１−３．１１−４．
１１−５．１１−６が設けられている。ｎＭＯｓ｝ラン
ジスタＭＮＩはソース●ドレイン領域としてＮ１拡散層
１１−５．１１−３を有している。ｎＭＯｓ｝ランジス
タＭＮ２はソース●ドレイン領域としてＮ＋拡散層１１
−６．１１−４を有している。ｎＭ−ＯＳ｝ランジスタ
ＭＮ３はソース領域としてＮ１拡散層１１−１を、ドレ
イン領域としてＮ＋拡散層１１一３を有している。ｎＭ
Ｏｓ｝ランジスタＭＮ４はソース領域としてＮ＋拡散層
１１−２を、ドレイン領域として１２Ｎ１拡散層１１−
４を有している。

素子領域１７−３のうち多結晶シリコン膜９−１で覆わ
れていない部分にはＰ１拡散層１２−１．１２−３が設
けられている。Ｉ）ＭＯＳ｝ランジスタＭＰＩのソース
領域はＰ゛拡散層１２−１、ドレイン領域はＰ＋拡散層
１２−３である。

同様に素子領域１７−４のうち多結晶シリコン膜９−２
で覆われていない部分にはＰゝ拡散層１２−２．１２−
４が設けられている。１）ＭＯＳ｝ランジスタＭＰ２の
ソース領域はＰ１拡散層１２−２、ドレイン領域はＰ＋
拡散層１２−４である。

１３−１．１３−２．１３−３．１３−４．１３−５．
１３−６．１３−７．１３−８および電源線ＶＤＤはア
ルミニウム膜などの第１層金属配線であり、コンタクト
孔１０を介して拡散層に接続されている。

第１層金属配線１３−１はＮ＋拡散層１１−３とＰ４拡
散層１２−３とに接続されコンタクト孔１４−１を介し
て多結晶シリコン膜９−２の枝部に接続されている。第
１層金属配線１３−１は多結晶シリコン膜９−２とのコ
ンタクト部は別として中心線Ｙ−Ｙと平行に長方形状に
配置されている。同様に第１層金属配線１３−２はＮ＋
拡散層１１−４とＰ＋拡散層１２−４とに接続されコン
タクト孔１４−２を介して多結晶シリコン膜９−１の枝
部に接続されている。第１層金属配線１３−２は多結晶
シリコン膜９−１とのコンタクト部は別として中心線Ｙ
−Ｙと平行に長方形状に配置されている。第１層金属配
線１３−１と１３−２のそれぞれの長方形状部は中心線
Ｙ−Ｙに対し線対称に配置されている。

第１層金属配線１３−３はＮ３拡散層１１−１と一部で
接触し図の下側のフィールド酸化膜上へ中心線Ｙ−Ｙと
平行に延びる長方形状の金属膜である。同様に第１層金
属配線ｌ３−４はＮ″″拡散層１１−２と一部で接触し
図の下側のフィールド酸化膜上へ中心線と平行に延びる
長方形状の金属膜である。

第１層金属配線１３−５はＮ＋拡散層１１−５の主要部
を覆って中心線Ｙ−Ｙと直交する方向に延びる長方形状
の金属膜である。同様に第１層金属膜ｌ３−６はＮ＋拡
散層１１−６の主要部を覆って中心線Ｙ−Ｙと直交する
方向に延びる長方形状の金属膜である。

第１層金属膜１３−７はＰ“拡散層１７−３と一部で接
触し図の下側のフィールド酸化膜上へ中心線Ｙ−Ｙと平
行に延び電源線ＶＤＤに連結する金属膜である。同様に
第１層金属膜１３−８はＰ＋拡散層と一部で接触し図の
下側のフィールド酸化膜上へ中心線Ｙ−Ｙと平行に延び
電源線ＶＤＤに連結する金属膜である。

電源線ＶＤＤは素子領域１７−３．１７−４の下側を中
心線Ｙ−Ｙと直交する方向にのびる第１層金属配線であ
る。

接地線ＶＳＳＩは中心線Ｙ−Ｙと平行に設けられ第１層
金属配線１３−３とフンタクト孔１５−１を介して接続
されるアルミニウムなどの第２層金属配線である。同様
に接地線ＶＳＳ２は中心線Ｙ−Ｙと平行に設けられ第１
層金属配線１３−４とコンタクト孔１５−２を介して接
続されるアルミニウムなどの第２層金属配線である。

ディジット線Ｄｊ，Ｄｊは中心線Ｙ−Ｙと平行に、互い
に線対称に配置されそれぞれ第１層金属配線１３−５．
１３−６とコンタクト孔１５−３．１５−４を介して接
続されるアルミニウムなどの第２層金属配線である。

以上、メモリセルの構成について説明したが、Ｐウェル
およびＮウェルそれぞれへ所定の電圧を印加するための
配線については図示および説明を省略した。又、拡散層
と第１層金属配線、多結晶シリコン膜と第１層金属配線
、第１層金属配線と第２層金属配線の間にはそれぞれ絶
縁膜が存在し、そのような絶縁膜にコンタクト孔１０．
１４−１．１４−２，および１５−１から１５−４が設
けられている。

このようなメモリセル上に層間絶縁膜を介して第３層金
属配線からなる信号線１６が設けられている。この信号
線１６はコンタクト孔１　４−　１．１４−２の近傍を
迂回し蛇行してほぼ中心線Ｙ−Ｙ上に設けられている。

このように迂回する理由は段差部１８を避けるためであ
る。段差部１８では多結晶シリコン膜９−１．９’−２
と第１層金属配線１３−１．１３−２の２層分の段差が
約１．５μｍもあり、この部分を第３層金属配線が横切
ると配線切れが生じ易い。第１層金属配線１３−１と１
３−２を十分に離して配置すればこのような問題は生じ
ないが高密度化に反し、採ることはできない。

第３層金属配線（信号線１６）の直下部とそれに近接し
て第２層金属配線が存在していないことも信号１６の配
線切れを防ぐのに存効である。ディジット線Ｄｊ，Ｄｊ
をそれぞれ多結晶シリコン膜９−１．９−２の幹部上に
設けた理由である。

信号線１６は、先に図２を参照して行なった説明におい
て、メモリ５１の上方を通って端子Ｄｉｎおよび端子Ｄ
ｏｕｔの一部と論理回路２０とを結ぶ配線として言及し
たものに相当する。

マクロ５内ではメモリ５１のメモリセルアレイ部が素子
密度が最も高く、メモリ５１の周辺回路部や選択回路部
５２．５３では素子密度が低い。

従ってメモリセルの上方に第３層金属配線を設けること
が可能であればマクロのどの部分上でも配線を走らせる
ことが可能である。

この実施例では、内部ゲート群２と入出力バッファ群（
３Ａ，３Ｂの一部、および３Ｄの一部）とを接続する配
線の一部をマクロ５の上方に設けている。このことは、
メモリセルの構成を工夫することにより可能となる。こ
のようにすれば更に有効面積率を向上させることができ
る。

このようにして、１５ｍｍＸ１５ｍｍの半導体チップ１
に７２ｋビットのＣＭＯＳ　　ＳＲＡＭおよび９０ｋゲ
ートを搭載することができた。ただし、内部ゲート群２
は０．８μｍルールのＢｉＣＭＯＳゲートを含む全面敷
き詰めゲートアレイである。又、マクロを構成するメモ
リ５１およびテスト回路（入力選択回路５２および出力
選択回路５３）の占有面積は約１２．８ｍｍＸ５．０ｍ
ｍである。従来のやり方でこの面積に搭載できるＣＭＯ
Ｓ　　ＳＲＡＭはせいぜい５０ｋビット程度である。内
部ゲート群の占有面積は約１２．４ｍｍ×７．６ｍｍで
ある。

以上、一つのマクロがチップ１の一辺ＩＡに沿った入出
力バッファ群３Ａと内部ゲート群２との間に配置されて
いる例について説明したが、他ノマクロを内部ゲート群
２と入出力バッファ群３Ｃとの間に配置してもよい。

〔発明の効果〕

以上説明したように本発明は、複合型ゲートアレイ方式
の半導体集積回路装置において、内部ゲート群の周辺に
マクロを配置し、内部ゲート群と入出力バッファ群の接
続点を内部ゲート群とマクロの境界に置くことにより、
入出力バッファ群と内部ゲート群の接続のためだけの自
動配線領域をな＜シ、半導体チップの有効面積率、配線
率及び有効使用ゲート数の向上が可能となる。

発明の詳細な説明 図１は本発明の一実施例を示す半導体チップの平面模式
図、図２は本発明の一実施例によって形成される半導体
集積回路の一例を示すプロ，ｙク図、図３は図２のＣＭ
ＯＳ　　ＳＲＡＭのメモリセルアレイ部を示すブロック
図、図４は図３のメモリセルアレイ部のメモリセルの回
路図、図５は図４のメモリセルのデバイスレイアウトお
よび配線パターンを示す略平面図である。

１・・・チップ、２・・・内部ゲート群、３八〜３Ｄ・
・・入出力バッファ群、４・・・ボンディングパッド、
５・・・マクロ、５Ａ〜５Ｃ・・・マクロの辺、７Ａ〜
７Ｄ・・・境界部、９−１．９−２・・・多結晶シリコ
ン膜、１０・・・コンタクト孔、１１−１〜１１−６・
・・Ｎ＋拡散層、１２−１〜１２−４・・・Ｐ＋拡散層
、１３−１〜１３−８・・・第１層金属配線、１４−１
〜１４−２・・・コンタクト孔、１６・・・信号線（第
３層金属配線）、２０・・・論理回路、５−１・・・メ
モリ、５２・・・入力選択回路、５３・・・出力選択回
路、Ａ・・・バッファ増幅器、Ｄｊ．Ｄｊ・・・ディジ
ット線、Ｄｉｎ＊Ｄｏｕｔ・・・端子、ＤＴｉｎ，ＤＴ
ｏｕｔ・・・テスト用の端子、Ｍｉｊ・・・メモリセル
、ＭＮＩ〜ＭＮ４−ｎＭＯｓ　｝ランジスタ、ＭＰＩ，
ＭＰ２・・・ｐＭＯＳトランジスタ、ＴＭ・・・テスト
モード設定用の端子。

Claims (1)

1. 【特許請求の範囲】 １、四辺形の板状の半導体チップと、 前記半導体チップの一主面の外周部に配置された入出力
   バッファ群と、 前記半導体チップの一主面に前記入出力バッファ群に近
   接して配置されたマクロと、 前記半導体チップの一主面の前記入出力バッファ群およ
   び前記マクロが設けられていない領域に配置され、前記
   入出力バッファ群との接続点が前記マクロとの境界に置
   かれている内部ゲート群とを有する複合型ゲートアレイ
   方式の半導体集積回路装置。 ２、マクロと内部ゲート群との接続点が前記内部ゲート
   群にのみ設けられている請求項１記載の複合型ゲートア
   レイ方式の半導体集積回路装置。 ３、マクロがメモリである請求項１記載の複合型ゲート
   アレイ方式の半導体集積回路装置。 ４、四辺形の板状の半導体チップと、 前記半導体チップの一主面の外周部に配置された入出力
   バッファ群と、 前記半導体チップの一主面に前記入出力バッファ群に近
   接して配置されたＣＭＯＳＳＲＡＭおよび前記ＣＭＯＳ
   ＳＲＡＭに隣接して配置されたテスト回路を含むマクロ
   と、 前記半導体チップの一主面の前記入出力バッファ群およ
   び前記マクロが設けられていない領域に配置され、前記
   入出力バッファとの接続点が前記マクロのテスト回路と
   の境界に置かれている内部ゲート群と、 前記マクロの上方を越えて設けられ前記内部ゲート群と
   前記入出力バッファ群とを結ぶ信号線とを有することを
   特徴とする複合型ゲートアレイ方式の半導体集積回路装
   置。 ５、前記ＣＭＯＳＳＲＡＭは、中心線に対して互いに線
   対称に配置された２個のＣＭＯＳインバータ、一方の前
   記ＣＭＯＳインバータのゲート電極から枝別れして前記
   中心線と直交する方向に延び他方の前記ＣＭＯＳインバ
   ータの出力点に接続された配線層および前記中心線と直
   交する方向に延び前記ＣＭＯＳインバータの出力点に接
   続される伝達トランジスタのゲート電極となるワード線
   を含むメモリセルを有し、 前記信号線は前記メモリセルの配線層とＣＭＯＳインバ
   ータの出力点とを結ぶコンタクト部を避けて迂回してほ
   ぼ前記中心線上に設けられている請求項４記載の複合型
   ゲートアレイ方式の半導体集積回路装置。