JPS60145642A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60145642A JPS60145642A JP59001705A JP170584A JPS60145642A JP S60145642 A JPS60145642 A JP S60145642A JP 59001705 A JP59001705 A JP 59001705A JP 170584 A JP170584 A JP 170584A JP S60145642 A JPS60145642 A JP S60145642A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
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- 238000004088 simulation Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、マスタースライス方式により構成される半
導体集積回路装置Ｃ以下ＬＳＩと略称する）に関し、特
に該ＬＳＩのチップ面積を縮小せしめ、さらには同ＬＳ
Ｉの基本性能をも向上させも得る内部配線構造および内
部トランジスタ構造の改良に関する。
導体集積回路装置Ｃ以下ＬＳＩと略称する）に関し、特
に該ＬＳＩのチップ面積を縮小せしめ、さらには同ＬＳ
Ｉの基本性能をも向上させも得る内部配線構造および内
部トランジスタ構造の改良に関する。
〔発明の技術的背景およびその問題点〕周知のように、
上記マスタースライス方式とは、通常複数の素子（トラ
ンジスタ等の能動素子および抵抗等の受ｔＭＪ）素子を
含む）からなる基本セルがマトリクス状に多数集積形成
されてなるマスターチップを予め半導体ウェハ上に適宜
形成した後、上記基本セル内の素子をそれぞれ配線して
所望の論理機能を有する機能セルを構成し、さらＫこれ
ら機能セルを適宜に配線して所望の論理動作を実行する
論理回路を構成する方式である。
上記マスタースライス方式とは、通常複数の素子（トラ
ンジスタ等の能動素子および抵抗等の受ｔＭＪ）素子を
含む）からなる基本セルがマトリクス状に多数集積形成
されてなるマスターチップを予め半導体ウェハ上に適宜
形成した後、上記基本セル内の素子をそれぞれ配線して
所望の論理機能を有する機能セルを構成し、さらＫこれ
ら機能セルを適宜に配線して所望の論理動作を実行する
論理回路を構成する方式である。
第１図に、こうしてつくられるマスタースライス型ＬＳ
Ｉの一例を示す。
Ｉの一例を示す。
この第１図は、上記基本セルとして０ＭＯ８）ランジス
タを用い、また配線構造として２層構造を採用したマス
タースライス型ＬＳＩで、第２図に示すような機能セル
および論理回路を実現する場合のセル構造および配線態
様を示すものである。すなわち同ＬＳＩでは、Ｎチャネ
ルトランジスタ１１とＰチャネルトランジスタ１２とか
らなる基本セル１０を図中細線で示す線Ｗ１のように配
線して第２図に示すナンドゲー）１に相当する機能セル
を構成し、またＮチャネルトランジスタ２１とＰチャネ
ルトランジスタ２２とからなる基本セル２ｏを同じく図
中細線で示す線Ｗ１のように配線して第２図に示すイン
バータ２に相当する機能セルを構成し、さらにＮチャネ
ルトランジスタ３１とＰチャネルトランジスタ３２とか
らなる基本セル３ｏを同様に図中細線で示す線Ｗ１のよ
うに配線して第２図に示すノアゲート３に相当する機能
セルを構成した後、これら各機能セル間を図中太線で示
す線Ｗ２のように配線して第２図に示す論理回路を実現
している。なお同第１図において、領域ＷＦｉは配線の
ためだけに必俊な領域であり、また図中「Ｘ」印で示す
各点Ｃ，は第１層の配録である上記配線Ｗ１と各トラン
ジスタとのコンタクト形成部分を、同じく図中「口」印
で示す各点Ｃ２は上記配＠ＷＬと第２層の配線である上
記配線Ｗ２とを接続するためのスルーホールコンタクト
形成部分をそれぞれ示す。また同図中のＶＤＤは電源′
底圧”Ｊｓｓは接地である。
タを用い、また配線構造として２層構造を採用したマス
タースライス型ＬＳＩで、第２図に示すような機能セル
および論理回路を実現する場合のセル構造および配線態
様を示すものである。すなわち同ＬＳＩでは、Ｎチャネ
ルトランジスタ１１とＰチャネルトランジスタ１２とか
らなる基本セル１０を図中細線で示す線Ｗ１のように配
線して第２図に示すナンドゲー）１に相当する機能セル
を構成し、またＮチャネルトランジスタ２１とＰチャネ
ルトランジスタ２２とからなる基本セル２ｏを同じく図
中細線で示す線Ｗ１のように配線して第２図に示すイン
バータ２に相当する機能セルを構成し、さらにＮチャネ
ルトランジスタ３１とＰチャネルトランジスタ３２とか
らなる基本セル３ｏを同様に図中細線で示す線Ｗ１のよ
うに配線して第２図に示すノアゲート３に相当する機能
セルを構成した後、これら各機能セル間を図中太線で示
す線Ｗ２のように配線して第２図に示す論理回路を実現
している。なお同第１図において、領域ＷＦｉは配線の
ためだけに必俊な領域であり、また図中「Ｘ」印で示す
各点Ｃ，は第１層の配録である上記配線Ｗ１と各トラン
ジスタとのコンタクト形成部分を、同じく図中「口」印
で示す各点Ｃ２は上記配＠ＷＬと第２層の配線である上
記配線Ｗ２とを接続するためのスルーホールコンタクト
形成部分をそれぞれ示す。また同図中のＶＤＤは電源′
底圧”Ｊｓｓは接地である。
ところで、上述した従来のマスメースライス型ＬＳＩに
おいては、上記配線領域ｗｇを各セル間江別間に確保し
て２層配線を行なっていたことから、必然的にチップ面
積が大きくなってしまうという不都合があった。そもそ
もこの配線領域ＷＥは、上述したように配線のためだけ
に必要な領域であって、同Ｌ８工としての能動的な機能
とは全く無関係な領域であり、このような配＠領域ＷＥ
の確保を起因として同Ｌ８工のチップ面積が大きくなっ
てしまうことは、高性能化、多機能化はもとより、より
小型、細密化が望まれている昨今のＬＳＩ技術からみる
と、まことに歯がゆい感のするものである。
おいては、上記配線領域ｗｇを各セル間江別間に確保し
て２層配線を行なっていたことから、必然的にチップ面
積が大きくなってしまうという不都合があった。そもそ
もこの配線領域ＷＥは、上述したように配線のためだけ
に必要な領域であって、同Ｌ８工としての能動的な機能
とは全く無関係な領域であり、このような配＠領域ＷＥ
の確保を起因として同Ｌ８工のチップ面積が大きくなっ
てしまうことは、高性能化、多機能化はもとより、より
小型、細密化が望まれている昨今のＬＳＩ技術からみる
と、まことに歯がゆい感のするものである。
また、一般にＭＯＳ トランジスタでは、Ｐチャネル、
Ｎチャネルの２つのトランジスタのチャネル幅が等しい
場合、Ｐチャネルトランジスタの方がＮチャネルトラン
ジスタよりも駆動力が小さいことが知られている。した
がって、このようなＭＯＳトランジスタを用いて８３図
圧示すようなインバータ回路を構成し、同回路の大刀端
子ＩＮから標準入力波形を入力してその出力端子ＯＵＴ
での出力信号をみた場合、同信号の立上り時間と立下り
時間との間にアンバランスが生じることが観測される。
Ｎチャネルの２つのトランジスタのチャネル幅が等しい
場合、Ｐチャネルトランジスタの方がＮチャネルトラン
ジスタよりも駆動力が小さいことが知られている。した
がって、このようなＭＯＳトランジスタを用いて８３図
圧示すようなインバータ回路を構成し、同回路の大刀端
子ＩＮから標準入力波形を入力してその出力端子ＯＵＴ
での出力信号をみた場合、同信号の立上り時間と立下り
時間との間にアンバランスが生じることが観測される。
また、このようなインバータ回路では信号の伝播遅延時
間も最短ではない（ただし第３図に示すＣは標準条件の
負荷容量である）、同インバータ回路において、Ｎチャ
ネルトランジスタのチャネル幅を一定にしてＰチャネル
トランジスタとＮチャネルトランジスタとのチャネル幅
の比を変化させた回路シミーレーションを行なった結果
を第４図および第５図に示す。ただし、第４図は上記チ
ャネル幅の比を横軸に、出力信号の立上り時間および立
下り時間を縦軸にとった線図（実線Ｌ１が立上り時間の
特性を、破＠Ｌ２が立下り時間の特性をそれぞれ示す）
、また第５図は同じく上記チャネル幅の比を横軸に、伝
播遅延時間を縦軸にとった線図である。これら第４図お
よび第５図にても明らかなように、上記チャネ゛ル幅の
比がｒｌＪではインバータ回路等を構成するＭＯＳトラ
ンジスタとして好ましい特性を示さない。
間も最短ではない（ただし第３図に示すＣは標準条件の
負荷容量である）、同インバータ回路において、Ｎチャ
ネルトランジスタのチャネル幅を一定にしてＰチャネル
トランジスタとＮチャネルトランジスタとのチャネル幅
の比を変化させた回路シミーレーションを行なった結果
を第４図および第５図に示す。ただし、第４図は上記チ
ャネル幅の比を横軸に、出力信号の立上り時間および立
下り時間を縦軸にとった線図（実線Ｌ１が立上り時間の
特性を、破＠Ｌ２が立下り時間の特性をそれぞれ示す）
、また第５図は同じく上記チャネル幅の比を横軸に、伝
播遅延時間を縦軸にとった線図である。これら第４図お
よび第５図にても明らかなように、上記チャネ゛ル幅の
比がｒｌＪではインバータ回路等を構成するＭＯＳトラ
ンジスタとして好ましい特性を示さない。
このことは、上述した従来のＬＳ、Ｔの基本セルとなる
ＣＭＯＳトランジスタにおいてもそのまま当てはまるこ
とになる。すなわち、同ＬＳＩでは先の第１図に示した
ように、基本セル１０，２０゜３０を構成する各Ｎチャ
ネルトランジスタ１１゜２１．３１のチャネル幅ＮＷと
各Ｐチャネルトランジスタ１２，２２，３２のチャネル
幅ｐｗとが等しい幅でつくられるため、上述したような
特性のバラツキや伝播遅延時間の劣化を招いて、基本セ
ルとしての性能を十分に引き出すことができなかった。
ＣＭＯＳトランジスタにおいてもそのまま当てはまるこ
とになる。すなわち、同ＬＳＩでは先の第１図に示した
ように、基本セル１０，２０゜３０を構成する各Ｎチャ
ネルトランジスタ１１゜２１．３１のチャネル幅ＮＷと
各Ｐチャネルトランジスタ１２，２２，３２のチャネル
幅ｐｗとが等しい幅でつくられるため、上述したような
特性のバラツキや伝播遅延時間の劣化を招いて、基本セ
ルとしての性能を十分に引き出すことができなかった。
特にこのマスタースライス型ノＬＳＩにおい℃はこの問
題が厄介であり、単に基本セルとしての性能の向上を図
って上記各Ｐチャネルトランジスタのチャネル幅を大き
くすると、該基本セル自体の寸法が拡大されることから
、先の配線領域ｗｉＯ問題と相まってさらに同ＬＳＩの
チップ面積を広げることとなり、結局、歩留まりの低下
や１チップ当りの価格の上昇を招いてしまうこととなる
。
題が厄介であり、単に基本セルとしての性能の向上を図
って上記各Ｐチャネルトランジスタのチャネル幅を大き
くすると、該基本セル自体の寸法が拡大されることから
、先の配線領域ｗｉＯ問題と相まってさらに同ＬＳＩの
チップ面積を広げることとなり、結局、歩留まりの低下
や１チップ当りの価格の上昇を招いてしまうこととなる
。
こ・りように、第１図に示した従来のマスタースライス
型ＬＳＩでは、チップ面積やその基本的性能についてい
まだ問題が多く、根本的な対策が望まれていた。
型ＬＳＩでは、チップ面積やその基本的性能についてい
まだ問題が多く、根本的な対策が望まれていた。
この発明は、チップ面積を有効に縮小することができて
、ｌ−かも基本セルの性能を最大限に引き出すことので
きるマスタースライス型ＬＳＤを提供することを目的と
する。
、ｌ−かも基本セルの性能を最大限に引き出すことので
きるマスタースライス型ＬＳＤを提供することを目的と
する。
この発明では、前記配線にかかる構造を立体多層構造と
して、しかもこの配保頒域を前記基本セル上に設けるよ
うにする。これにより、谷セル間にＳｉＪ述したような
別個の、ずなわち配線のためだけにしか使λつれないよ
うな効率の悪い領域を設ける必要がなくなり、同ｌＡ３
１のチップ面値を大幅に縮小することができろようにな
る。
して、しかもこの配保頒域を前記基本セル上に設けるよ
うにする。これにより、谷セル間にＳｉＪ述したような
別個の、ずなわち配線のためだけにしか使λつれないよ
うな効率の悪い領域を設ける必要がなくなり、同ｌＡ３
１のチップ面値を大幅に縮小することができろようにな
る。
またこれによって、基本セル寸法の多少の拡大は余裕を
もって吸収できるように１フリ、前述したＰチャネルト
ランジスタのチャネル１１１昌をＮチャネルトランジス
タのチャネル幅より太きくシフて基本セル性能の向上を
図ることも容易に実現できるようになる。この実現に際
しては、先に示した特性線図からいっても、上記Ｐチャ
ネルトランジスタのチャネル幅を上ｓｌ； ’チャネル
トランジスタのチャネル幅の１．１倍乃至３．５倍とす
るのがよい。この範囲でも従来のマスタースライス型Ｌ
ＳＩに比べればそのチップ面積は十分に縮小化される。
もって吸収できるように１フリ、前述したＰチャネルト
ランジスタのチャネル１１１昌をＮチャネルトランジス
タのチャネル幅より太きくシフて基本セル性能の向上を
図ることも容易に実現できるようになる。この実現に際
しては、先に示した特性線図からいっても、上記Ｐチャ
ネルトランジスタのチャネル幅を上ｓｌ； ’チャネル
トランジスタのチャネル幅の１．１倍乃至３．５倍とす
るのがよい。この範囲でも従来のマスタースライス型Ｌ
ＳＩに比べればそのチップ面積は十分に縮小化される。
又、上記配線構造を立体３層構造とし、この第１層目の
配線で前述した機能セルを構成し、第２層目の配線と第
３層目の配線とで縦横の機能セルを接続し前述した論理
回路を構成するようにする。また、上記構成した機能セ
ルの入出力端子を各当該基本セルの略中夫に設ける。こ
うして隣接するセル列の前記入出力端子間の領域を配線
領域とし、かつこの領域で縦横の機能セルにおける該入
出力端子間の配線を前記第２層、第３層目の配線でＸＹ
配線を施こしてチャネル力式で行なえば、同ＬＳＩの設
計、製造も著しく容易となる。又、配線領域には、セル
列方向に沿った配線のチキネル数を数多く必要とする為
、充分な幅が必要とされるが、Ｐチャネルトランジスタ
の幅を犬とする事により、セル列間のスペースが吸収さ
れ、チップの利用効率が向上する。
配線で前述した機能セルを構成し、第２層目の配線と第
３層目の配線とで縦横の機能セルを接続し前述した論理
回路を構成するようにする。また、上記構成した機能セ
ルの入出力端子を各当該基本セルの略中夫に設ける。こ
うして隣接するセル列の前記入出力端子間の領域を配線
領域とし、かつこの領域で縦横の機能セルにおける該入
出力端子間の配線を前記第２層、第３層目の配線でＸＹ
配線を施こしてチャネル力式で行なえば、同ＬＳＩの設
計、製造も著しく容易となる。又、配線領域には、セル
列方向に沿った配線のチキネル数を数多く必要とする為
、充分な幅が必要とされるが、Ｐチャネルトランジスタ
の幅を犬とする事により、セル列間のスペースが吸収さ
れ、チップの利用効率が向上する。
このように、この発明にがかるＬＢ工によれば、チップ
面積が有効に縮小され、しかも基本セルの性能も最大限
に引き出すことができるようになる。勿論これによって
同ＬＳＩの製造にかかる歩留まりの向上やコストの低下
も可能となる。
面積が有効に縮小され、しかも基本セルの性能も最大限
に引き出すことができるようになる。勿論これによって
同ＬＳＩの製造にかかる歩留まりの向上やコストの低下
も可能となる。
またこの発明は、大規模ＬＳＩに対して特に良好に適用
し得るものであり、該大規模化によって配線に必要な領
域が大きくなることに伴なう極端なチップ面積の拡大を
有効に防止する。
し得るものであり、該大規模化によって配線に必要な領
域が大きくなることに伴なう極端なチップ面積の拡大を
有効に防止する。
第６図に、この発明にかかるマスタースライス型ＬＳ、
１．の一実施例を示す。
１．の一実施例を示す。
この実施例ＬＳＩは、基本セルとして同様にＣＭＯＳト
ランジスタを用い、また配線構造として立体３層構造を
採用したマスタースライス型ＬＳｉであり、第１図に示
した従来のｂｓ工と同様に先の第２図に示した論理回路
を構成している。すなわちこの実施例り、ＳＩでは、第
１層目の配線として、同第６図（ａ）に示すように、Ｎ
チャネルトランジスタ１０１とＰチャネルトランジスタ
１０２とからなる基本セル１００を図中細線で示す＠Ｗ
１のように配線して第２図に示すナントゲート１に相当
する機能セルを構成し、またＮチャネルトランジスタ２
０１とＰチャネルトランジスタ２０２とからなる基本セ
ル２００を同じく図中細線で示すＨＡ ” ｓ のよう
に配線して第２図に示すインノ（−タ２に相当する機能
セルを構成し、さらにＮチャネルトランジスタ３０１と
Ｐチャネルトランジスタ３０２とからなる基本セル３０
０を同様に図中細線で示す＠Ｗｌのように配線して第２
図に示すノアゲート３に相当する機能セルを構成した後
、第２層目の配線として、同第６図（ｂ）に示すように
、これら各機能セルの入出力端子である図中「○」印で
示す端子Ｃ８間を図中太線で示す１ｗｔのように配線し
、さらに第３層目の配線とし【、同じく第６図（１１）
に破線で示す線Ｗｓのように配線して第２図に示す論理
回路を実現している。なおこの第６図においてｒｘＪ印
で示す各点Ｃ１は第１層目の配線Ｗ１と各トランジスタ
とのコンタクト形成部分を、同じく「０」印で示す各点
０４は第２層目の配線Ｗ、と第３層目の配線Ｗ、とを接
続するためのスルーホールコンタクト形成部分をそれぞ
れ示す。
ランジスタを用い、また配線構造として立体３層構造を
採用したマスタースライス型ＬＳｉであり、第１図に示
した従来のｂｓ工と同様に先の第２図に示した論理回路
を構成している。すなわちこの実施例り、ＳＩでは、第
１層目の配線として、同第６図（ａ）に示すように、Ｎ
チャネルトランジスタ１０１とＰチャネルトランジスタ
１０２とからなる基本セル１００を図中細線で示す＠Ｗ
１のように配線して第２図に示すナントゲート１に相当
する機能セルを構成し、またＮチャネルトランジスタ２
０１とＰチャネルトランジスタ２０２とからなる基本セ
ル２００を同じく図中細線で示すＨＡ ” ｓ のよう
に配線して第２図に示すインノ（−タ２に相当する機能
セルを構成し、さらにＮチャネルトランジスタ３０１と
Ｐチャネルトランジスタ３０２とからなる基本セル３０
０を同様に図中細線で示す＠Ｗｌのように配線して第２
図に示すノアゲート３に相当する機能セルを構成した後
、第２層目の配線として、同第６図（ｂ）に示すように
、これら各機能セルの入出力端子である図中「○」印で
示す端子Ｃ８間を図中太線で示す１ｗｔのように配線し
、さらに第３層目の配線とし【、同じく第６図（１１）
に破線で示す線Ｗｓのように配線して第２図に示す論理
回路を実現している。なおこの第６図においてｒｘＪ印
で示す各点Ｃ１は第１層目の配線Ｗ１と各トランジスタ
とのコンタクト形成部分を、同じく「０」印で示す各点
０４は第２層目の配線Ｗ、と第３層目の配線Ｗ、とを接
続するためのスルーホールコンタクト形成部分をそれぞ
れ示す。
このように、この実施例ＬＳＩでは、各配線にかかる構
造を上述したような立体３層構造としたことから、第１
図に示した従来のＬＳＩにおける配線領域（配線のため
だけに必要な領域）ｗｐが同実施例ＬＳＩでは領域ｗｇ
、となり、基本セル列上の領域すなわち第６図（ｂ）に
示した領域ＷＥ２が実質上の配線領域となる。
造を上述したような立体３層構造としたことから、第１
図に示した従来のＬＳＩにおける配線領域（配線のため
だけに必要な領域）ｗｐが同実施例ＬＳＩでは領域ｗｇ
、となり、基本セル列上の領域すなわち第６図（ｂ）に
示した領域ＷＥ２が実質上の配線領域となる。
またこの実施例ＬＳＩでは、谷基本セルの性能の向上を
図るため、先の第４図および第５図に示した特性に鑑み
て、各Ｐチャネルトランジスタ１０２，２０２，３０２
のチャネル幅ｐｗを各Ｎチャネルトランジスタ１０１，
２０１，３０１のチャネルｉｉ’ＭＮＷより２倍程大き
くしているが、上述した配線構造としたことから、同Ｌ
ＳＩのチップ面積が拡大されることはない。これでもむ
しろ縮小されている。
図るため、先の第４図および第５図に示した特性に鑑み
て、各Ｐチャネルトランジスタ１０２，２０２，３０２
のチャネル幅ｐｗを各Ｎチャネルトランジスタ１０１，
２０１，３０１のチャネルｉｉ’ＭＮＷより２倍程大き
くしているが、上述した配線構造としたことから、同Ｌ
ＳＩのチップ面積が拡大されることはない。これでもむ
しろ縮小されている。
またこの実施例のように、上記第１層目の配線Ｗ１で構
成した各機能セルの入出力端子Ｃｓをそれぞれ当該基本
セルの中央部付近に配列したことで、これら各端子間り
配線もチャネル方式で簡単に行なうことができた。
成した各機能セルの入出力端子Ｃｓをそれぞれ当該基本
セルの中央部付近に配列したことで、これら各端子間り
配線もチャネル方式で簡単に行なうことができた。
なお、この実施例ＬＳＩの製造に際して、上記各層の配
線Ｗ、、 Ｗ、 、Ｗ、は、上述したコンタクト形成部
分を除いて各種酸化膜等の適宜な絶縁膜により絶縁され
ることになるが、便宜上この図示は省略した。
線Ｗ、、 Ｗ、 、Ｗ、は、上述したコンタクト形成部
分を除いて各種酸化膜等の適宜な絶縁膜により絶縁され
ることになるが、便宜上この図示は省略した。
尚、第６図では第３層目の配線でチャネル方向の配線を
形成したが、第２層目の配線で行なう事が出来る。第７
図、第８図はその例である。
形成したが、第２層目の配線で行なう事が出来る。第７
図、第８図はその例である。
番号、記号は第６図と対応して示しである。第７図（ａ
） （ｂ）では第１層目の配線層のスルーホールＣ８か
ら折り返す第２層目の配線層が形成され、第３層目の配
線層とのスルーホールがセルのほぼ中央部ｌ（整列して
いる。又、チャネル方向の配線層も第２層目の配線で形
成されている。そして第３層目の配線Ｗｓがセル列と直
交して設けられている。第８図（ａ） （ｂ）は第１層
目と第３層目の配線とのスルーホールがセル中央で重ね
て設けられている例である。かかるスルーホールには（
Ｃ）に断面を示す様に第２層目の配線層を用いて接続体
が設けられている。マスタースライスでは、セル列間の
チャネル領域（配線領域）には高密度に配線トラックを
セル列方向に準備する必要があり、セルからチャネル領
域へ引き出す配線ピッチに比べて田になる。この点、第
７図、第８図に示した例では、第２層目の配線Ｊ彊をチ
ャネル方向は設けているので、下地の絶縁膜が比較的平
担であり、多くのトラックを準備する事ができ、大規模
化に適している。
） （ｂ）では第１層目の配線層のスルーホールＣ８か
ら折り返す第２層目の配線層が形成され、第３層目の配
線層とのスルーホールがセルのほぼ中央部ｌ（整列して
いる。又、チャネル方向の配線層も第２層目の配線で形
成されている。そして第３層目の配線Ｗｓがセル列と直
交して設けられている。第８図（ａ） （ｂ）は第１層
目と第３層目の配線とのスルーホールがセル中央で重ね
て設けられている例である。かかるスルーホールには（
Ｃ）に断面を示す様に第２層目の配線層を用いて接続体
が設けられている。マスタースライスでは、セル列間の
チャネル領域（配線領域）には高密度に配線トラックを
セル列方向に準備する必要があり、セルからチャネル領
域へ引き出す配線ピッチに比べて田になる。この点、第
７図、第８図に示した例では、第２層目の配線Ｊ彊をチ
ャネル方向は設けているので、下地の絶縁膜が比較的平
担であり、多くのトラックを準備する事ができ、大規模
化に適している。
第１図は従来のマスタースライス型ＬＳＩの構成を示す
略図、第２図は第１図に示したＬＳＩの配線に対応する
論理回路を示す回路図、第３図はＭＯＳ トランジスタ
により構成されるインノく一夕回路の等何回路を示す回
路図、第４図は第３図に示したインバータ回路において
Ｐチャネルトランジスタのチャネル幅とＮチャネルトラ
ンジスタのチャネル幅との比を変えていった場合の基準
人力に対する出力信号の立上り時間および立下り時間の
変化態様を示す線図、第５図は第３図に示したインバー
タ回路において同じくＰチャネルトランジスタのチャネ
ル幅とＮチャネルトランジスタのチャネル幅との比を変
えていった場合の信号の伝播遅延時間の変化態様を示す
線図、８６図はこの発明にかかるマスタースライス型Ｌ
ＥＩ工の一実施例構成を示す略図、第７図及び第８図は
他の実施例を示す略図である。 １・・・ナントゲート、２・・・インバータ、３・・・
ノアゲー）、１０，２０，３０＃１００＃２００，３０
０・・・基本セル、１１，２１，３１ｔ１０１，２０１
，３０１・・・Ｎチャネルトランジスタ、１２，２２，
３２，１０２゜２０２．３０２−・・Ｐチャネルトラン
ジスタ、町、Ｗ！。 ｗ、＝・・配線、ｗｚ、ｗｇ、 、ｗｒｙ、−・・配線
領域第４図 う々序１し輻のｈｉ− 第６図 （０） Ｅ２
略図、第２図は第１図に示したＬＳＩの配線に対応する
論理回路を示す回路図、第３図はＭＯＳ トランジスタ
により構成されるインノく一夕回路の等何回路を示す回
路図、第４図は第３図に示したインバータ回路において
Ｐチャネルトランジスタのチャネル幅とＮチャネルトラ
ンジスタのチャネル幅との比を変えていった場合の基準
人力に対する出力信号の立上り時間および立下り時間の
変化態様を示す線図、第５図は第３図に示したインバー
タ回路において同じくＰチャネルトランジスタのチャネ
ル幅とＮチャネルトランジスタのチャネル幅との比を変
えていった場合の信号の伝播遅延時間の変化態様を示す
線図、８６図はこの発明にかかるマスタースライス型Ｌ
ＥＩ工の一実施例構成を示す略図、第７図及び第８図は
他の実施例を示す略図である。 １・・・ナントゲート、２・・・インバータ、３・・・
ノアゲー）、１０，２０，３０＃１００＃２００，３０
０・・・基本セル、１１，２１，３１ｔ１０１，２０１
，３０１・・・Ｎチャネルトランジスタ、１２，２２，
３２，１０２゜２０２．３０２−・・Ｐチャネルトラン
ジスタ、町、Ｗ！。 ｗ、＝・・配線、ｗｚ、ｗｇ、 、ｗｒｙ、−・・配線
領域第４図 う々序１し輻のｈｉ− 第６図 （０） Ｅ２
Claims (1)
- １つの半導体チップ内に、ＰチャネルトランジスタとＮ
チャネルトランジスタとからなるＣＭＯＳトランジスタ
により構成される基本セルを予め俵数マトリクス状罠集
横形成しこれら基本セルを適宜に配線して所望の論理機
能を有する機能セルを構成し、さらにこれら機能セルを
適宜に配線して所望の論理動作を実行する論理回路を構
成するようになるマスタースライス型の半導体集積回路
において、前記ＣＭＯＢ ）ランジスタは、前記Ｐチャ
ネルトランジスタのチャネル幅が前記Ｎチャネルトラン
ジスタのチャネル幅より犬とすると共に前記配線にがか
る構造を立体３層構造として配線にかかる領域を前記基
本セル上に設け、第１層目の配線で前記機能セルを構成
し、その入出力端子を各当該基本セルの中央付近に設け
、第２層目の配線と第３層目の配線とでｉ横の機能セル
を接続して前記論理回路を構成するようにしたことを％
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001705A JPS60145642A (ja) | 1984-01-09 | 1984-01-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001705A JPS60145642A (ja) | 1984-01-09 | 1984-01-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60145642A true JPS60145642A (ja) | 1985-08-01 |
| JPH0586668B2 JPH0586668B2 (ja) | 1993-12-13 |
Family
ID=11508964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001705A Granted JPS60145642A (ja) | 1984-01-09 | 1984-01-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145642A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428939A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Semiconductor integrated circuit |
| JPS6453431A (en) * | 1987-08-25 | 1989-03-01 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS6453430A (en) * | 1987-08-25 | 1989-03-01 | Fujitsu Ltd | Semiconductor integrated circuit |
| US4851892A (en) * | 1987-09-08 | 1989-07-25 | Motorola, Inc. | Standard cell array having fake gate for isolating devices from supply voltages |
| JPH0479371A (ja) * | 1990-07-23 | 1992-03-12 | Mitsubishi Electric Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866343A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
-
1984
- 1984-01-09 JP JP59001705A patent/JPS60145642A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866343A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428939A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Semiconductor integrated circuit |
| JPS6453431A (en) * | 1987-08-25 | 1989-03-01 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS6453430A (en) * | 1987-08-25 | 1989-03-01 | Fujitsu Ltd | Semiconductor integrated circuit |
| US4851892A (en) * | 1987-09-08 | 1989-07-25 | Motorola, Inc. | Standard cell array having fake gate for isolating devices from supply voltages |
| JPH0479371A (ja) * | 1990-07-23 | 1992-03-12 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586668B2 (ja) | 1993-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |