JPS5848937A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS5848937A
JPS5848937A JP14746781A JP14746781A JPS5848937A JP S5848937 A JPS5848937 A JP S5848937A JP 14746781 A JP14746781 A JP 14746781A JP 14746781 A JP14746781 A JP 14746781A JP S5848937 A JPS5848937 A JP S5848937A
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勉 住本
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正男 加藤
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増田　孝次
Shinji Katono
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は多層配線の集積回路に関し、特に回路セル相互
間の接続に関する。
高密度の半導体メモリ等の論理用半導体集積回路は、半
導体基体に形成された１回路セルの内部接続および回路
セルの相互接続を、半導体基体上に積層した多層の配線
層によって行なうことが多い。
ある半導体集積回路では、半導体基体上に絶縁体を介し
て配線層を３層、積層している。そして、下層の配線層
ではポリシリコンなどの電気抵抗が比較的高い配線を走
らせ、中層と上層の配線層にはアルミニウムなどの電気
抵抗の低い金属の配線を走らせている。
このような３層配線の半導体集積回路を例にして、従来
技術について更に説明する。
第１図は、各配線層上の配線とＤＡ格子との関係を示し
ている。最近では、半導体集積回路の設計はコンピュー
タを利用した所謂Ｄ　Ａ　（１）ｅｓｉｇｎＡｕｔｏｍ
ａｔ　ｉｏｎ　）によって行なわれており、上記のＤＮ
格子はこのＤＡのプログラムで予め定義されているもの
である。
第１図において、１はＸ方向に走る配線用のＤＡ格子の
座標軸であり、２はＸ方向に走る配線用のＤＡ格子の座
標軸である。下層の配線層では、Ｘ座標がｍ＋１．ｍ＋
３．ｍ＋５．・・・のＸ方向の格子（これを下層配線層
の配線格子と称す）上にのみ原則として配線を走らせる
ことができる。中層の配線層では、Ｘ座標が１＋１．ｎ
＋２．　中のＸ方向の格子（これを中層配線層の配線格
子と称す）上にのみ原則として配線を走らせることがで
きる。また上層の配線層では、Ｘ座標がｍ＋２゜ｍ＋４
１　ｍ＋６．・・・のＸ方向の格子（これを上層の配線
層の配線格子と称す）上にのみ原則として配線を走らせ
ることができる。ただしｍ、ｎは任意の正の整数である
。
従来のＤＡのプログラムは上記のように各配線層の配線
格子を決定している。そして、回路セルの内部配線は下
ノーと中層の配線層を不規則に用いて行なっており、ま
た、各回路セルの信号入出力端子はすべて下層配線層に
設けるようになっている。
さて、このような仕様のＤＡプログラムの下で設計した
従来の半導体集積回路では、回路セルの１ぺ号出力端子
からの層号路は下層の配線層の配線を経由して回路セル
領域外へ引き出される場合が極めて多い。つまり、回路
セルの信号出力端子から出る信号路の該端子に近い部分
が、比較的高抵抗のポリシリコン等で形成されることが
多くなる。
これは、駆動側回路セルから負荷側回路セルへの信号伝
搬速度を低下させる原因になる。特に、負荷側回路セル
までの信号路が長い場合に、駆動側回路セルとして格別
に駆動能力の大きな回路セル（バッファセル）を用いる
が、上記のようにバッファセルの信号出力端子の近傍で
信号路に高インピーダンス部分が存在すると、バッファ
セルの負荷駆動能力が著しく損われ、信号伝搬速度の低
下が著しい。
本発明の目的は、上記の如き従来技術の欠点を除去した
多層配・線半導体集積回路を提供するにある。
しかして本発明による半導体集積回路は、多数の回路が
形成された半導体基体上に少なくとも３層の配線層を積
層したものであり、下層の配勝層には所定の配線格子上
をポリシリコン等の高抵抗の配線が第１の方向に走り、
中層の配線層には所定の配線格子上をアルミニウム等の
低抵抗の配線が該第１の方向と直交する方向に走り、上
層の配線層には所定の配線格子上をアルミニウム等の低
抵抗の配線が該第１の方向に走る。ここまでは従来と同
様であるが、本発明では、前述のノζソファセルのよう
な特定の回路セルの信号出力端子は中層と上層の配線層
の配線格子の交叉点に位置させると共に、この信号出力
端子と特定の他の回路セルの信号入力端子との間の信号
路は、少なくとも該信号入力端子の近傍を除く区間は中
層または上層の低抵抗の配線だけで形成する。
つぎに、本発明による半導体集積回路の一例について、
図面により説明する。
第２図は、本発明にかかる３層配線の半導体集積回路の
１つの回路セルの部分を模式的に示す概略平面図である
。この回路セルはＣＭＯ８構造のバッファセルであり、
その等価回路を第４図に示しである。また、従来の３層
配線半導体集積回路における同じ等価回路を有するバッ
ファセルの構造を第３図に示す。
本発明の特徴点の理解を容易にするため、まず第３図に
よって従来構造について説明する。
第３図において、４２と４２′はｎ形シリコン基板（図
示せず）の表面に形成されたＰ形不純物拡散領域であり
、第４図のＭＯ，Ｓ）ランジスタＰ１　＋　Ｐ２　＋Ｐ
３のソースとドレインとしてそれぞれ作用する。
４３と４３′はｎ形シリコン基板の表面に形成されたｎ
形不純物拡散領域であり、ＭＯＳトランジスタＮ１　＋
　Ｎ２　＋　Ｎ３のソースとドレインとして働く。
拡散領域４２　、４２’、　４３　、４３’上をＸ方向
に横切ってゲート電極配線４４が３本形成されている。
これらゲート電極配線４４は下層配線層上にポリシリコ
ンで形成される。なお、ゲート電極配線と拡散領域４２
　、４２’、　４３　、４３’との間には絶縁体の層が
介在するが、図中省略しである。また、下層配線層とシ
リコン基板の表面との間、各配線層間には絶縁体層があ
るが、これらも図中省略しである。
４７は中層配線層上にアルミニウムで形成された入力配
線（ＩＮ）で、スルーホール２０，２１．２２を介して
各ゲート電極配線４４と接続されている。
４５は′電源（ＶＤＤ　）配線で中層配線層上にアルミ
ニウムで形成されている。この電源配線４５は、各ＭＯ
ＳトランジスタＰ１　＋　Ｐ２　＋　”３のドレイン４
２′とスルーホール乙、２４を介して接続されている。
４６は中層配線層上にアルミニウムで形成された電源（
Ｖｓｓ）配線で、スルーホール５，２６を介してＭＯＳ
）ランジスタＮ１．Ｎ２．Ｎ３のソース４３と接続され
ている。４８は出力配線で、中層配線層上にアルミニウ
ムで形成されている。出力転ｍ４８はＭＯＳ）ランジス
タ’ｐ１ｔ　”２　＋　Ｐ３のソース４２、およびＭＯ
Ｓ）ランジスタＮ１．Ｎ２．Ｎ３のドレイン４３とスル
ーホール２７〜３０を介して接続されている。
当該バッファセルの信号出力端子（ＯＵＴ）４０は出力
転ｍ４８上に設けられるが、図示のように、中、下層配
線層の配線格子の交叉点に位置している。
４１は盾号出力端子４０をバッファセルの領域外の配線
領域に引き出すための信号配線で、下層配線層上にポリ
シリコンで形成される。この信号配線４１はスルーホー
ル３１によって盾号出力端子４０と接続されることは勿
論である。この信号配線４１は配線領域においては、任
意の配線層を経由して延び、負荷回路セルの信号入力端
子に接続される。
なお、この信号入力端子も下層配線層と中層配線層の配
線格子の交叉点に設けられる。
このように従来は、バッファセル（他の回路セルも例外
ではない）の信号出力端子はポリシリコンの配線によっ
て配線領域に引き出され、任意の配線層を経由して負荷
回路セルの信号入力端子へ接続される。ポリシリコンの
配線はアルミニウムの配線よりも電気抵抗が相当に大き
く、このような高抵抗配線の部分が信号出力端子からの
引出し部に存在すると、バッファセルの負荷駆動能力が
著しく損われ、信号の伝搬速度が低下してしまう。
つぎに、第２図に示す本発明の場合について説明するが
、第３図と同等部分には同符号を付して説明に代える。
本発明の場合、出力配線４８のｙ方向部分を１格子ピツ
チだけ左方に移動させ、信号出力端子４０を中層配線層
と上層配線層の配線格子の交叉点に位置させている。ま
た、これら位置移動に伴なって、右側のゲート電極配線
４４の中央部分を左方へ半格子ピッチだけ移動させ、下
層配線層の配線で中央のゲート電極配線に直接接続して
いる。
信号出力端子４０は、上層配線層上にアルミニウムによ
って形成された信号配線３９により、当該バッファセル
の領域外の配線領域へ引き出される。
この信号配線３９と信号出力端子４０とがスルーホール
３２を介して接続されることは勿論である。信号配畔３
９は負荷回路セルまで延長されるが、負荷回路セルの信
号入力端子の近傍以外では中、上層の配線層だけが用い
られる。勿論、信号の伝搬速度の面では信号入力端子の
近傍でも中、上層の配線層の配線とするのが最も好まし
い。
このように、バッファセルの信号出力端子を中、上層配
線層の配線格子の交叉点に設け、負荷回路セルの信号入
力端子との間を、少なくとも信号入力端子の近傍は外で
は中、上層配線層のア／Ｌ、　ミニラム配線だけを用い
てＪ４続すれば、バッファセルの本来Φ駆動能力を十分
に発揮させて、信号伝搬連間を大幅に向」ニさせること
ができる。
なお、こへまではバッファセルの一例についてのみ層、
明したが、これ以外の速い信号伝搬が必要な特定の回路
セルについても同様に構成すれば、同様の効果が得られ
ることは明らかである。
また前記実施例はシリコンの基体を用いた例であったが
、これ以外の半導体基体を用いた半導体集積回路につい
ても本発明を適用できる。さらに、下層配線層の配線材
料はポリシリコン以外の材料を用いることも可能であり
、同様に中、上層配線層の配線材料もアルミニウムに限
るものではない。
さらに付言すれば、配線層を４層以上積層した場合も、
本発明を同様に適用できることは明らかである。
本発明は以上に詳述した如くであり、バッファセル等の
特定の回路セルとその負荷となる特定の回路セルとの間
の信号伝搬速度を高めることにより、半導体集積回路の
高速化を図ることができ、その効果は極めて大きい。
【図面の簡単な説明】
第１図はＤＡ格子と各配線層の配線格子との関係を示す
図、第２図は本発明による半導体集積回路のバッファセ
ルの部分を示す概略平面図、第３図は従来の半導体集積
回路のバッファセルの部分を示す平面図、第４図は第２
図および第３図に示されたバッファセルの等節回路を示
す図である。 ２０〜３２・・・スルーホール、３９・・・信号配線、
４０・・・信号出力端子、　４２．４２’・・・Ｐ形不
純物拡散領域、　４３．４３’・・・Ｎ形不純物−拡散
領域、４４・・・ゲート電極配線、　４５・・・電源（
ＶＤＤ　）配線、４６・・・電源（Ｖｓｓ　）配線、　
４７・・・入力配線、４８・・・ＭＯ，Ｓ）ランジスタ
。 一子〕、＼。 代理人　弁理士　鈴　木　　　誠゛１．テ・第１図 第４図 第２図 才３図

Claims (1)

  1. 【特許請求の範囲】 １、　多数の回路セルが形成された半導体基体と、個々
    の回路セルの内部接続および回路セルの相互接続のため
    に該半導体基体上に積層された３層以上の配線層とから
    成る半導体集積回路において、該配線層として、該半導
    体基体上に絶縁体を介して形成され、所定の配線格子上
    をポリシリコン等の高抵抗の配線が第１の方向に走る第
    １の配線層と、該第１の配線層上に絶縁体を介して形成
    され、所定の配線格子上をアルミニウム等の低抵抗の配
    線が該第１の方向と直交する方向に走る第２の配線層と
    、該第２の配線層上に絶縁体を介して形成され、所定の
    配線格子上をアルミニウム等の低抵抗の配線が該第１の
    方向に走る第３の配線層とを有し、特定の回路セルの信
    号出力端子は該第２層以上の相隣る配線層の配線格子の
    交叉点に位置させ、該信号比Ａ”フ〔１ 力端子と特定の他の回路セルの信号入力端子との間の信
    号路は、少なくとも該信号入力端子の近傍を除く区間は
    該第１配線層以外の配線層の配線だけで形成したことを
    特徴上する半導体集積回路。
JP14746781A 1981-09-18 1981-09-18 半導体集積回路 Granted JPS5848937A (ja)

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JPS644667B2 JPS644667B2 (ja) 1989-01-26

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162893A (en) * 1988-05-23 1992-11-10 Fujitsu Limited Semiconductor integrated circuit device with an enlarged internal logic circuit area
EP0623962A1 (en) * 1993-05-05 1994-11-09 Texas Instruments Deutschland Gmbh Gate electrode of power MOS field effect transistor

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162893A (en) * 1988-05-23 1992-11-10 Fujitsu Limited Semiconductor integrated circuit device with an enlarged internal logic circuit area
EP0623962A1 (en) * 1993-05-05 1994-11-09 Texas Instruments Deutschland Gmbh Gate electrode of power MOS field effect transistor

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JPS644667B2 (ja) 1989-01-26

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