JPS60245271A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、記憶装置に間予る。

〔背景技術〕

１９８３年９月２・６日発行の日経エレクトロニクス１
２５項〜１３９項にも示されるように、スタティックＲ
ＡＭ（ランダムアクセスメモリー）等の記憶装置の大容
量化・高速化が進み、例えばスタティックＲＡＭは、Ｃ
ＭＯ８を用いた６４にビットの大容量製品の時代を迎え
た。

半導体記憶装置（以下単導体メモリーという）の記憶容
量の大容量化（特に６４にピッｌ、上）に伴って、半導
体チップ面積も増大１１−１ＲＡのアドレス回路の信号
線は大面積の半導体チップ上で長丸１［わたり配置され
る。これにともないアドレス回路の信号線の等価分布抵
抗も犬きくなる。

また微細化のためにフォ）　ＩＪソゲラフイー技術を改
良することによってアドレス回路の信号線の配線幅が２
μｍ以下となると、信号線の等価分布抵抗も一層大きく
なる、また大容量化に伴って各回路σ】ファンアウトも
大きくなるので、次段ＭＯ８σ）ゲート容量による負荷
容量も大きくなる。従って、２μｍのホトリソグラフィ
技術を用い″アドレス回路の全てがＣＭ、Ｏ８によって
構成された６４にビ、　トＭ、Ｏ８ＲＡＭｆおいては、
アドレスのアクセスタイムは３０ｎｓｅｃが限界と思わ
れる。

そこで水出願人等は、本発明前にアクセスタイムをさら
に高速化する技術として、バイポーラトランジスタと、
ＣＭＯ８とを混在させた記憶装置技術を開発１−だ。

その概要を簡単に述べろと以下のようなものである。

すなわち半導体メモリ内のアドレス回路、タイミング回
路などにおいて、長距離の４８号線に寄生する容Ｘｔ；
−充電および放電する出力トランジスタ及びファンアウ
トの大きな出力トランジスタはバイポーラトランジスタ
により構成され、論理処理、例えば反転、非反転、ＮＡ
ＮＤ、、ＮＯＲ等を行う論理回路はＣＭＯ８回路より構
成されている。

ＣＭＯ８回路によって構成された論理回路は低消費電力
であり、この論理回路の出力信号は、低出力インピーダ
ンスのバイポーラ出力トランジスタを介１−て長距離の
信号線に伝達される。低出力インピーダンスであるバイ
ポーラ出力トランジスタを用いて出力信号を信号線に伝
えるようにしたことにより、信号線の浮遊容量に対する
信号伝播遅延時間の依存性を小さくすることができると
いう作用によって低消費電力で面速度の半導体メモリを
得るというものである。

１、−かじながら、このバイポーラ・ＣＭＯ８混在技術
・２用いたと１．−Ｃも、記憶装置の超高速化を考えた
場合、信号線に寄生する浮遊容量や、特価分布抵抗Ｒｓ
ｖｃよる信号伝達遅延を無視することはできないことが
明らかとなった。

〔発明の目的〕

この発明の目的は、構造的および工程的な制限を少なく
しつつ、比較的簡単な構成でもって、記憶セル選択線の
等価分布抵抗を効果的に低減させて動作速度の高速化を
可能にする技術を提供するものである。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、半導体記憶装置内の記憶セル選択線に沿って
良導電性の補助線を布線することにより、構造的および
工程的な制限を少なくしつつ、比較的簡単な構成でもっ
て、上記記憶セル選択線の等価線路抵抗ン効果的に低減
させて動作速度の高速化を可能にする、という目的を達
成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同−杓９号は同一あるいは相当部分
ケ示す。

第１図はこの発明の一実施例による半導体記憶装置の内
部回路の一部を示す。

同図に示す半導体記憶装置１００は、記憶セルＭＫＭＯ
８素子を用いたＲＡＭとして構成されたものであって、
マトリックス状に配列された多数の記憶セルＭから任意
の記憶セルを選択するようになっている。

さらに、詳細に説明すると、同図に示す記憶装置１００
は、先ず、行と列のマトリックス状に配列された多数の
記憶セルＭを行方向から選択するワード線Ｗと列方向か
ら選択する相補データ線対り、］）を有する。これとと
もに、上記相補データ想対り、　Ｄと記憶セルＭとの間
にＭＯ８電界効果トランジスタｔｎＬｍ２が介在する。

そして、このＭＯ８電界効果トランジスタｍ１．、ｍ２
を上記ワード線Ｗによって導通制御することにより行方
向の記憶セルが選択されるように構成されている。

ワード線Ｗは各行ごとに１本ずつ布線され、相補データ
線対り、　Ｄは各列ごとに２本ずつ対になって布線され
ている。各ワード線Ｗの一端にはそれぞれ、ワード線選
択信号Ｓｗｃを入力とする２人力ＮＡＮＤ８および２人
力ＮＡＮＤ８の出力を入力とするインバータ１０よりな
るワード線・ドライバ１２の出力が接続さ第１ている、
このワード線・ドライバ１２によって１本のワード線Ｗ
が選択されて能動化されると、この選択ワード線Ｗが布
線されている行内の記憶セルＭと相補データ線対り、Ｄ
との間に介在しているλ（Ｏ８電界効果トランジスタｍ
ｌ、ｍ２がそれぞれ導通駆動される。

これと同時に、いずれか１対のデータ線り、　Ｄが選択
され２）ことにより、その選択されたワード線Ｗと相補
データ線対り、Ｄの交差個所に位置する記憶セルＭが選
択谷れる。そ１１．て、この選択記憶セルＭに対し７て
読出あろいば■込の動作が行なわれるようになっている
。その選択記憶セルＭに対する記憶データの書込あるい
は読出は、選択された１対の相補データ線対り、Ｄを介
して行なわれる、 ここで、上記記憶セルＭは、ＭＯ８Ｏ８電界効果トラン
タフ２ｍ３４と抵抗Ｒ１，Ｒ２とによるフリップフロッ
プによって育成されている。抵抗Ｒ１，Ｒ２はそハ、ぞ
れ負荷抵抗であって、ＭＯ８Ｏ８電界効果トランタフ２
ｍ３４のドレインと電源Ｖｃｃとの間に接続されている
。この抵抗Ｒ１゜Ｒ２は、Ｍ　ＯＳ　電界効果トランジ
スタで代用される場合もある。

上記ワード線・ドライバ１２は、アドレスデコーダのデ
コード出力をワード線Ｗに供給するものであって、イン
バータ１０における入力回路側にＭＯ８ｔ界効果トラン
ジスタが使用される一方、その出力段にはバイポーラト
ランジスタが使用さねている。つまり、Ｂｉ　−ＣＭＯ
８型に構成され、これにより大きな電流駆動能力が得ら
れるようになっている。図中、出力側が黒くマークされ
た論理シンボルの回路は、出力回路がバイポーラトラン
、ジスタで構成され、他の論理処理回路が０Ｍ０８回路
によって構成されるＢｉ　−０Ｍ０８回路を示す。（以
下に述べる実施例でも同様とする）上記ワード線Ｗは、
詳細は後述するが、多結晶シリコンおよびその上面に形
成された金属シリサイド層によって構成されている。こ
のワード線Ｗに沿って良導電性の補助線Ｗｓが各ワード
線ごとに布Ｈされている。この良導電性の補助線Ｗｓは
、これも詳細は後述するが、多層配線によって上記ワー
ド線Ｗとは別の層に形成される。そして、スルーホール
配線ＴＨＶｃよって上記ワード線Ｗに部分的に接続され
ている。

第２図の（ａｌと（ｂｌは上記補助線Ｗｓが設けられた
ワード線Ｗの等価回路を示す。

同図（ａｌに示すように、ワード線Ｗそのものは、多結
晶シリコンによって構成されることにより、そこにかな
り大きな線路抵抗Ｒｓが直列に寄生している。ところが
、そのワード線Ｗのところどころに良導電性の補助線Ｗ
ｓを接続することにより、そのワード線Ｗの等価分布抵
抗が大幅に低減させられるようになっている。そして、
これによって、ワード線ＷＫ寄生する抵抗Ｒｓと容量Ｃ
５とによって生じる時定数が太幅に減少せしめられ、こ
れによりそのワードｆｉＷ土におけろ通釈イ１１号の遅
延時間が短縮されて、記憶装置１００の動作速度が太＠
に向上させられるようになる、 例えば、第２図（ｂｌＫ、示すように、長さＬσ）ワー
ド＠ＷＩＣＨの直列寄生抵抗が分布し、ていたとする。

ここで、ワード線Ｗだけの場合は、上記抵抗Ｒがそのま
まワード線Ｗの一端から他端までの等個直列抵抗となっ
てしまう。ところが、このワード線Ｗを３等分する２か
所にて、該ワード＃３！Ｗと上記補助線Ｗｓとをスルー
ホールＴＨを介して接続すると、補助５Ｗｓの導電性が
ワード線Ｗのそれよりも十分に高ければ、ワード線Ｗの
一端Ａから他端Ｂまでの等個直列抵抗はほぼ２／３にま
で低減できる、そして、ワード線Ｗの一端（ドライバ１
２側端）からどの位置までをとってみても、そこに介在
する等個直列抵抗はＲ／３程度とすることができ２）。

このように、ワード線Ｗと補助線Ｗｓとをわずか２か所
で接続するだけでも等個直列抵抗は大幅に低減せしめら
れ、これによりそのワード線Ｗ上における選択信号の遅
延時間が短縮されて、記憶装置１００の動作速度が大幅
に向上させられるようになる。

第３図（ａｌは」二記ワード線Ｗおよび補助線ＷｓＫ沿
った部分のメモリーセル部の素子断面状態を、第３図（
ｂｌはその部分の等価回路をそれぞれ示す。

同図に示す部分では、先ず、ｐ−型シリコン半導体基体
３０上に表面酸化膜３２が形成されるとともに、ＭＯ８
Ｔｈｔ界効果トランジスタｍ１．ｍ２のゲート酸化膜３
２ｇが形成されている。この酸化膜３２．３２ｇの上に
は多結晶シリコン層２０と金属シリサイドＭ（例えばモ
リブデンシリサイド層）２２との積層体がパターニング
形成されている。そして、この最初に形成されたｊＷＪ
２０゜２２によってワード線ＷおよびＭＯ８電界効果ト
ランジスタｍｌ、ｍ２・・・のゲート電極などが形成さ
れている。ポリシリコン層に、より抵抗の小さい金属シ
リサイド層を積層形成することにより、ワード線のイン
ピーダンスを下げることができる。

また、上記多結晶シリコン層２０およびシリサイド層２
２の上には層間絶縁膜３４が形成されている。この層間
絶縁膜３４の上にはアルミニウム層２６がバターニング
エツチングにより形成されている。このアルミニウム７
５２６によって前記データ線Ｄｌ、Ｄ２が構成されてい
る。このデータ線Ｔ）１．　Ｄ２は上記ワード線Ｗ　Ｉ
ｆｔ直父する方向（紙面に対して鉛直方向）に走行し、
ていＺ）。

さらに、上記アルミニウム層２６の上に層間絶縁膜３６
が形成され、この層間絶θ膜３６の上に低融点金属層と
してのアルミニウム層２８がノくターニングエツチング
により形成されている。この第２のアルミニウム層２８
によって上記補助線Ｗｓが形成さｈている。この補助線
Ｗｓは上記ワード線Ｗに沿って走行する。そして、この
補助線Ｗｓと上記ワード線Ｗとが、上記Ｉ’Ｍ間絶縁脱
３４゜３６を貫通ずるスルーホール配置ＴＨＫよって部
分的に接続されている。

以上のようにして、多結晶シリコン層２０に金属シリサ
イドＪＭ　２２を積層形成しワード線のインピーダンス
を小とするとともに、さらにワード線Ｗを、低抵抗のア
ルミニウム層を用いた補助線Ｗｓに部分的に接続するこ
とＫより、さらにインピーダンスを低減することができ
る。

なお、上記第２のアルミニウム層２８の上には最終的な
パシベーション３８が形成されている。

ここで、上記スルーホール配＠ＴＨの数すなわちワード
線Ｗの電気的な補強頻度は、これが多い程、ワード線Ｗ
の等個直列抵抗を低減させて動作速度を向上させるのに
有利である。しかし、その補強頻度が多くなるに従って
スルーホール配線ＴＨのためのレイアウト面積が大きく
なり、これにより大きなサイズの半導体チ・ノブが必要
となってくる。

第４図は上記補強頻度と半導体チップサイズ（寸法）お
よび動作速度との関係を示Ｉ〜だものである。横軸が補
強頻度であって、１本のワード線Ｗに接続する記憶セル
の数とスルーホール配線ＴＨの数との比で表わす、補強
頻度は右側から左側へ行くほど多くなっている。また、
左側縦軸は動作速度を、右側縦軸は半導体チ・ノブサイ
ズ（寸法）の必要大きさをそれぞれ示す。

この図からも明らかなよ、うに、動作速度は補強頻度が
多くなるに従って高速となる。しかし、補強頻度が多く
なると、その分だけスルーホール配線が占める面精割合
が増大して必要チップサイズも増大するようになる、従
って、チップサイズの著しい増大をもたらすことなく動
作速度を高めるには、少なくとも、上記スルーホール配
置１１ＴＨの数を、行方向の記憶セルの数を整数分割１
−て得られる数取下にすることが必要となる。しかし、
ここで注目すべきことは、同図に示すように、上記スル
ーホール配線ＴＨの数が非常に少ない段階から動作速度
向上の効果が顕著に現われてくるということである。例
えば、第２図（ｂｌに示した等価回路によれば、わずか
２か所にスルーホール配線ＴＨを設けるだけでもって、
動作速度の遅れの原因となっている直列寄生抵抗をかな
り低減させることができる。

さらに、第３図に示したように、少なくとも３層の多層
配線欝造を形成１−１第１層目に上記ワード線Ｗおよび
上記ＭＯ８電界効果トランジスタｍ１．ｍ２・・・のゲ
ート電極を多結晶シリコン屑２０および金属シリサイド
層を用いて形成し、このＭ１層目よりも上の層に上記デ
ータ線り、　Ｄを形成し、この相補データ線対り、　Ｄ
よりも上の層において上記補助線Ｗｓを上記ワードＭＷ
沿いに形成することにより、上記補助ＭＷｓを工程の最
後の方にて形成することができる。これにより、ワード
線Ｗが形成された後の工程を制限しなくともすむように
なる。すなわち、例えば熱酸化膜形成のように高温加熱
を伴う工程がすべて終了した後の段階にて上記補助線Ｗ
ｓを形成することができる。これにより、その補助線Ｗ
ｓＫは、半導体用配線材料と１．、てすぐれた機械的特
性を備えているアルミニウムや金などの低融点金属を使
用することができろ。

次に、上述した半導体記憶装置１００における１つのメ
モリーセルの製造工程を、その平面レイアウト図を用い
て説明する。

第５図に示す状態では、ｐ−型シリコン半導体基体３０
に多結晶シリコン層２０と高濃度ｎＮ％電型不純物拡散
領域３１が形成されている、ソース・ドレイン拡散領域
３１は、多結晶シリコン層２０をマスクの一部としてド
ープされることにより、いわゆる自己整合によって形成
されるーこの多結晶シリコン層２０によって、ＭＯ８電
界効果トランジスタｍ１＋　ｍ２．ｍ３．ｍ４のゲート
電極Ｇ１．Ｇ２．Ｇ３．Ｇ４およびワード線Ｗがそれぞ
れ構成されている。次にすくなくともワード線とｔ（る
多結晶ポリシリコン２０（Ｗ）上に金属シリサイド層（
例えばモリブデンシリサイド層を形成する。

第６図は第５図においてコンタクト用開孔Ｃ１〜ｃ６が
形成された状態を示す。

第７図は第６図において２層目の多結晶シリコン層２１
が形成された状態を示す、この２層目の多結晶シリコン
層２１によって抵抗Ｒ１，Ｒ２が構成されろ。そ１．て
、この２層目の多結晶シリコン層２１が形成された段階
にて記憶セルＭが構成される。記憶セルＭは、前述した
ように、ＭＯ８電界効果トランジスタｍ３．ｍ４および
抵抗Ｒ１゜Ｒ２によって構成される。

第８図は第７図において相補データ線対り、　Ｄを構成
する第１のアルミニウムＮ２６が形成された状態を示す
。

第９図は第８図において第２のアルミニウム層２８が形
成された状態を示す。この第２のアルミニウム層２８に
よって前記補助線Ｗｓが構成されている。このとき、そ
のアルミニウム層２８に先立って、コンタクト用開孔Ｃ
７が以前に形成されたコンタクト用開孔Ｃ６に重ねて形
成され、これにより上記補助線Ｗと前記ワード線Ｗとを
部分的に接続するスルーホールＴ　ＨＣ７が構成されて
いる。

以上のようにして、第１０図に示すような等価回路の部
分が構成される。

第９図に示されるメモリーセルのＡ　−Ａ　切断断面図
が第１１図に示される。

第９図Ｗ示さねるメモリーセルのＢ−Ｂ　切断断面図が
第１２図に示される、 〔効果ｊ （１）マ）　ＩＪンクス状に配列された多数の記憶セル
から任意の記憶セルを選択するための選択線を有する半
導体記憶装置にあって、上記選択線をポリシリコンに金
属シリサイド層を形成した積層体により構成し、さらに
その選択線に沿って良導電性の補助線を布線し、この補
助線と上記選択線とを部分的に接続して該選択線におけ
る等価線路抵抗を低減せしめるようにしたことにより、
構造的および工程的な制限を少なくしつつ、比較的簡単
な構成でもって、記憶セル選択線の等価線路抵抗を効果
的に低減させて動作速度の高速化を可能にする、という
効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上−記ワー
ドドライバ１２の出力な上記補助線Ｗｓに接続するよう
にしてもよい、〔利用分野］ 以廿擢）説明では主として本運明者によってなされた発
明をその背景となった利用分野であるＢ！−ＣＭＯ８型
半導体集積回路によるＭＯＳスタチックＲＡＭ技術に適
用した場合について説明【−だが、それに限定されろも
のではなく、例えば、ダイナミックＲＡＭｔｐ）るいは
ＲＯＭ技術などにも適用できる。少なくとも選択線を用
いて特定の記憶セルを選択する粂件のものには適用でき
る。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装（ｆｉ
　Ｋおける内部回路の一部？示す図、第２図（ａｔは本
発明の基本的構成をボす回路図第２図（ｂｌは本発明の
詳細な説明するための回路図 第３図ｆａ）はこυ）発明による半導体記憶装置のワー
ド線および補助線Ｗｓに沿った部分の素子断面構造な示
す図、 第３図（ｂｌは、第３図（ａ）ＶＣ示されろ部分の等価
回路図、 第４図は本発明による半導体記憶装置における補強頻度
と信号伝播速度との関係を示すグラフ−第５図はこＯ）
ｉれ明１ｃよる半心体記憶装ｊ：’ｉｔの１層目におけ
ろレイアウト（１り造の一部を示す図、第６図は第５図
においてコンタクト用開孔が形成された状態を丞す図、 第７図は第６図において２層目の多結晶、シリコン層が
形成された状態を示す図、 第８図は第７図においてデータ線を構成するアルミニウ
ム層が形成された状態を示す図、第９図は第８図におい
て補助配線を形成するアルミニウム層が形成された状態
を示す図、第１０図は第５図から第９図までに示した部
分の等価回路な斥す回路図、 第１１図は、９図に示されるメモリーセルのＡ−八　切
断断面図、 第１２図は、９図に示されるメモリーセルのＢ−Ｂ　切
断断面図である。 １００・・・半導体記憶装置、１２・・・フード・ドラ
イバ、Ｗ・・・ワード線、Ｗｓ・・・補助線、ＤＩ、Ｄ
２・・・チー１ｆａ、Ｍ・・・記憶セル、ｍｉｓ　ｍ２
・・・記憶セルとデータ線との間に介在するもＩＱｓ電
界電界効果トランタスク］ヘーＧ４・・・ｂＪ　（−）
　Ｓ　１ｌｌｒ、　’４’ｌ効果トランジスクｍ１へＩ
＋】４θ）ケート霜、極、Ｉ’（、１、Ｔｔ　２−＝記
憶セルな構成−ｊ−る抵抗、２０．２１・・・多柘晶シ
リコン層、２２・・・金属シリサイド層、２１・・・渭
ｊ融点金属層、Ｒｓ・・ワ・−ドｗに寄生する抵抗、Ｃ
ｓ・・・ワード線に害虫ずる等量、Ｔ、Ｉ−１・・・ス
ルーホール、２６・・・アルミニウム層、２８・・・低
融点金！＠層（アルミニウム層）、３０・・・半導体基
板、３１・・・ソース・ドレイン拡散領域、３２・・表
面酸化膜、３２　ｇ・・・ケート酸化膜、３４−’３６
・・・層間絶縁ｈ！“れ　３８・・・パシベーション、
０１〜Ｃ７・・・コンタクト用開孔。 第ｔ　ＯＦ４ 冒 第　１１　図

Claims (1)

1. 【特許請求の範囲】 １、マトリックス状に配列された多数の記憶セルから任
   意の記憶セルを選択するための選択線を有する半導体記
   憶装置であって、上記選択線に沿って良導電性の補助線
   を布線し、この補助線と上記選択線とを部分的に接続し
   て該選択線における等価線路抵抗を低減せしめるように
   したことを特徴とする半導体記憶装置。 ２、マ）　Ｑックス状に配列された多数の記憶セルから
   任意の記憶セルをワード線とデータ線とによって選択す
   る半導体記憶装置であって、上記ワード線を多結晶シリ
   コンを用いて布線するとともに、低融点金属を用いた良
   導電性の補助線を多層配線によって上記ワード線沿いに
   布線し、さらに上記ワード線と上記補助線との間を部分
   的に接続することにより、上記ワード線忙おけろ等価線
   路抵抗を低減せしめるようにしたことを特徴とする半導
   体記憶装置。 ３、行と列のマトリックス状に配列された多数の記憶セ
   ルを行方向から選択するワード線と列方向から選択する
   データ線を有するとともに、上記データ線と記憶セルと
   の間にＭＯ８電界効果トランジスタが介在１７、このＭ
   Ｏ８電界効果トランジスタを上記ワード線によって導通
   制御することにより行方向の記憶セルが選択されるよう
   に構成された半導体記憶装置であって、少なくとも３層
   の多層配線構造を有し、第１層目に上記ワード線および
   上記ＭＯ８電界効果トランジスタのゲート電極を多結晶
   シリコンを用いて形成し、この第１層目よりも上の層に
   上記データ線を形成し、このデータ線よりも上の層にお
   いて低融点金層を用いた良導電性の補助線を上記ワード
   線沿いに形成し、さらに、上記ワード線と上記補助線と
   の間を接続するスルーホールを設けるとともに、上記ス
   ルーホールの数を、行方向の記憶セルの数を整数分割し
   て得られる数似下にし、これにより上記ワード線忙おけ
   る等価線路抵抗を低減せしめるようにしたことを特徴と
   する半導体記憶装置。 ４、上記低融点金属がアルミニウムであることを特徴と
   する特許請求の範囲８ｒ！３項記載の半導体記憶装置。