KR910016003A - 반도체 집적회로 장치 및 그 형성방법 - Google Patents

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소이찌로 하시바
이사무 구라모또
아쯔요시 고이께
가쯔로 사사끼
고이찌로 이시바시
도시아끼 야마나까
나오따까 하시모또
노부유끼 모리와끼
시게루 다까하시
아쯔시 히라이시
유따까 고바야시
세이고 유구따께
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미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음

Description

반도체 집적회로 장치 및 그 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예인 SRAM의 칩배치도, 제41도는 본 발명의 제2실시예의 회로의 결선도, 제43도는 본 발명의 제2실시예의 변형예를 도시한 도면.

Claims (68)

  1. 워드선으로 제어되는 전송용 MISFET 및 구동용 MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체 집적회로 장치에 있어서, 상기 메모리셀의 구동용 M ISFET의 게이트전극, 전송용 MISFET의 게이트전극 및 상기 워드선의 각각의 다른 도전층으로 구성하고, 상기 구동용 MISFET, 전송용 MISFET의 각각을 서로 게이트 길이 방향으로 교차시켜서, 배치하고, 상기 워드선을 상기 구동용 MISFET의 게이트 전극의 게이트 길이방향으로 연장시키며, 또한 상기 구동용 MISFET의 게이트 전극의 일부에 교차시키는 반도체 집적회로장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 워드선은 다결정 규소막 및 그 상부에 마련된 고융점 금속규화막으로 형성된 복합막으로 구성되고, 상기 구동용 MISFET의 게이트 전극은 다결정 규소막의 단층막으로 구성되는 반도체 직접회로장치.
  3. 워드선으로 제어되는 2개의 전송용 MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체 집적회로 장치에 있어서, 상기 메모리셀의 2개의 전송용 MISFET의 게이트 전극의 각각에 2개의 워드선의 각각을 접속하는 반도체 집적회로장치.
  4. 워드선으로 제어되는 2개의 전송용 MISFET 및 소스선에 접속되는 2개의 구동용 MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체 집적회로 장치에 있어서, 상기 메모리셀의 2개의 전송용 MISFET의 게이트 전극의 각각에 서로 분리되며, 또한 동일방향으로 연장하는 2개의 워드선의 각각을 접속하고, 이 2개의 워드선으로 규정된 영역내에 상기 2개의 구동용 MISFET를 배치함과 동시에 상기 소스선을 배치하는 반도체 집적회로장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 2개의 워드선, 소스선의 각각은 동일 도전층으로 구성되며, 또한 동일방향으로 연장시키는 반도체 집적회로장치.
  6. 워드선으로 제어되는 2개의 전송용 MISFET 및 2개의 구동용 MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체 집적회로 장치에 있어서, 상기 메모리셀의 제1전송용 MISFET의 게이트 전극에 제1워드선을 접속함과 동시에 제2전송용 MISFET의 게이트 전극에 상기 제1워드선과 분리하며, 또한 동일방향으로 연장하는 제2워드선을 접속하고, 상기 제1워드선, 제2워드선의 각각의 사이에 상기 제1전송용 MISFET의 한쪽의 반도체 영역에 드레인영역이 접속된 제1구동용 MISFET 및 제1전송용 MISFET의 한쪽의 반도체 영역에 드레인영역이 접속된 제2구동용 MISFET를 배치하고, 상기 메모리 셀의 중심점에 대해서 제1전송용 MISFET 및 제1구동용 MISFET의 평면형상을 제2전송용 MISFET 및 제2구동용 MISFET의 평면형상의 점대칭으로 구성하는 반도체 집적회로장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 제1 및 제2전송용 MISFET의 게이트폭 치수는 제1 및 제2구동용 MISFET의 게이트폭 치수에 비해서 작게 구성되는 반도체 집적회로장치.
  8. 전송용 MISFET 및 소스선이 접속된 구동용 MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체 집적회로 장치에 있어서, 상기 메모리셀의 구동용 MISFET의 게이트전극, 상기 소스선의 각각을 다른 도전층으로 구성하고, 상기 소스선을 상기 구동용 MISFET의 게이트전극의 게이트 길이방향으로 연장시키며, 또한 이 구동용 MISFET의 게이트 전극의 일부에 교차시키는 반도체 집적회로장치.
  9. 메모리셀 어레이에 배열된 메모리셀이 워드선을 개재시켜서 디코더 회로에서 선택되는 SRAM을 갖는 반도체 집접회로 장치에 있어서, 디코더회로, 상기 디코더회로에 주워드선을 개재시켜서 접속되며, 또한 선택되는 상기 주워드선의 연장방향에 배치된 워드디코더회로, 상기 워드 디코더 회로에서 제1워드선을 개재시키고, 또는 제1부워드선, 제1워드선의 각각을 순차로 개재시켜서 접속되며, 또한 선택되는 메모리셀이 배열된 제1메모리셀 어레이 및 상기 워드디코더 회로에 상기 제1메모리셀 어레이 위를 제1워드선 또는 제1부 워드선과 동일방향으로 연장하는 제2부워드선, 제2워드선의 각각을 순차로 개재시켜서 접속되며, 또한 선택되는 메모리셀이 배열된 제2메모리셀 어레이를 포함하는 반도체 집적회로장치.
  10. 특허청구의 범위 제9항에 있어서, 상기 제1워드선 및 제2워드선은 동일 도전층으로 구성되고, 상기 주워드선, 제1부워드선 및 제2부워드선은 상기 제1워드선 및 제2워선과 다른 층의 동일 도전층으로 구성되며, 또한 제1워드드선 및 제2워드선에 비해서 비저항값이 작은 재료로 구성되는 반도체 집적회로장치.
  11. 제1방향으로 연장되는 워드선 및 소스선과 상기 제1방향과 교차하는 제2방향으로 연장하는 상보성 데이타선과의 교차영역에 메모리셀이 배치되는SRAM을 갖는 반도체 직접회로장치에 있어서, 상기 소스선을 상기 워드선과 동일 도전층으로 구성하고, 상기 상보성 데이타선의 각각의 데이타선을 상기 워드선 및 소스선과 다른 층의 동일 도전층으로 구성하고, 상기 워드선 및 소스선과 상기 상보성 데이타선 사이의 동일 도전층에 상기 워드선 및 소스선과 동일한 제1방향으로 연장하는 디바이드워드라인 방식의 사용으로 사용되는 주워드선 및 이중워드라인 방식의 사용으로 사용되는 부워드선의 2개의 워드선을 포함하는 반도체 집적회로장치.
  12. 특허청구의 범위 제11항에 있어서, 상기 주워드선, 부워드선의 각각은 스퍼티법으로 퇴적한 고융점 금속막으로 구성하고, 상기 주워드선 및 부워드선의 각각의 바닥의 층간절연막은 글라스플로우로 평탄화처리가 실시된 산화규소막으로 구성하는 반도체 집적회로장치.
  13. 메모리셀은 제1 및 제2워드선이 연장하는 방향으로 배열된 인접하는 다른 제1메모리셀 사이의 상기 제1 및 제2워드선과 교차하는 제1축을 중심으로 상기 제1메로리셀의 평면현상에 선대칭의 평면형상으로 구성되고, 상기 메모리셀은 상기 제1 및 제2워드선이 연장하는 방향과 교차하는 방향으로 배열된 인접하는 다른 제2메모리셀 사이의 상기 제1 및 제2워드선과 평행한 제2축을 중심으로 상기 제2메모리셀의 평면현상에 선대칭의 평면형상으로 구성하는 반도체 집적회로장치.
  14. 메모리셀의 제1전송용 MISFET의 한쪽의 반도체 영역에 상보성 데이타선의 한쪽이 접속되고, 제2전송용 MISFET의 한쪽의 반도체 영역에 상보성 데이타선의 다른쪽끝이 접속되고, 제1워드선에 따라 상기 제1전송용 MISFET의 한쪽의 반도체 영역과 상보성 데이타선의 한쪽의 접속부를 우회하며, 또한 상기 제2전소용 MISFET의 다른쪽의 반도체 영역에 제1부하용 MISFET를 거쳐서 접속하는 제1전원 배선을 연장하고, 상기 제2워드선에 따라 상기 제2전송용 MISFET의 한쪽의 반도체 영역과 상보성 데이타선의 다른쪽과의 접속부를 상기 제1전원 배선과 동일한 방향으로 우회하며, 또한 상기 제1전송용 MISFET의 다른쪽의 반도체 영역에 제2부하용 MISFET를 거쳐서 접속하는 제2전원 배선을 연장하는 반도체 집적회로장치.
  15. 특허청구의 범위 제14항에 있어서, 상기 제1전원배선, 제2전원 배선은 각각은 상기 제1축에 대해서 선대칭으로 구성되고, 상기 제2축에 대해서 비선대칭으로 구성되는 반도체 집적회로장치.
  16. 특허청구의 범위 제15항에 있어서, 상기 메모리셀의 제1 및 제2부하용 MISFET의 게이트 전극의 평면형상은 상기 제1축에 대해서 선대칭으로 구성되고, 상기 제2축에 대해서 비선대칭으로 구성되는 반도체 집적회로장치.
  17. 전송용 MISFET 및 구동용 MISFET로 메모리셀이 구성되는 SRAM을 갖는 반도체 집적회로 장치에 있어서, 상기 메모리셀의 전송용 MISFET의 게이트 전극을 상기 구동용 MISFET의 게이트 전극의 상층에 그것에 비해서 두꺼운 막두께로 구성되는 반도체 집적회로장치.
  18. 전송용 MISFET 및 구동용 MISFET로 구성되는 메모리셀이 워드선, 데이타선의 각각에 접속되는 SRAM을 갖는 반도체 집적회로 장치에 있어서, 상기 메모리셀의 전송용 MISFET의 게이트전극, 상기 워드선의 각각을 동일층으로, 또한 상기 구동용 MISFET의 게이트 전극의 상층에 그것에 비해서 두꺼운 막두께로 구성하는 반도체 집적회로장치.
  19. 특허청구의 범위 제18항에 있어서, 상기 구동용 MISFET의 게이트 전극은 다결정규소막을 단층구조로 구성하고, 상기 전송용 MISFET의 게이트전극은 다결정규소막 및 그 상부에 마련된 고융점 금속규화막으로 형성된 적층구조로 구성하는 반도체 집적회로장치.
  20. 전송용 MISFET 및 구동용 MISFET로 구성되는 메모리셀이 워드선, 데이타선, 소스선의 각각에 접속되는 SRAM을 갖는 반도체 집적회로 장치에 잇어서, 상기 메모리셀의 전송용 MISFET의 게이트전극, 상기 워드선, 상기 소스선의 각각을 동일층으로, 또한 상기 구동용 MISFET의 게이트 전극과 다른 층에 그것에 비해 비저항값이 작은 도전층으로 구성하는 반도체 집적회로장치.
  21. 전송용 MISFET 및 구동용 MISFET로 구성되는 메모리셀이 구성되는 SRAM을 갖는 반도체 집적회로 장치에 있어서, 상기 메모리셀의 전송용 MISFET를 LDD 구조로 구성하고, 상기 구동용 MISFET를 이중드레인 구조로 구성하는 반도체 집적회로장치.
  22. 특허청구의 범위 제21항에 있어서, 상기 메모리셀의 LDD 구조의 전송용 MISFET는 낮은 농도의 반도체 영역의 게이트 전극끝에서 채널형성 영역층으로의 확산량을 0.05㎛ 이상에서 단채널 효과가 발생하지 않을때까지의 범위로 설정하는 반도체 집적회로장치.
  23. 2개의 구동용 MISFET 및 2개의 부하용 MISFET로 메모리셀이 구성되는 SRAM을 갖는 반도체 집적회로장치에 있어서, 상기 메모리셀의 한쪽의 구동용 MISFET의 상부에 이 한쪽의 구동용 MISFET의 제1게이트전극, 한쪽의 부하용 MISFET의 제2게이트 전극이 각각을 대향시켜 한쪽의 부하용 MISFET를 마련하고, 이 한쪽의 부하용 MISFET의 드레인영역을 한쪽의 또는 다른쪽 부하용 MISFET의 제2게이트 전극과 동일 도전층으로 형성된 중간도전층을 개재키셔 다른쪽의 구동용 MISFET의 드레인 영역에 접속하는 반도체 집적회로장치.
  24. 특허청구의 범위 제23항에 있어서, 상기 메모리셀의 부하용 MISFET의 드레인 영역측은 오프셋 구조로 구성되는 반도체 집적회로장치.
  25. CVD 법으로 퇴적한 규소막으로 채널형성영역, 소스영역 및 드레인영역을 형성한 부하용 MISFET로 메모리셀을 구성하는 SRAM을 갖는 반도체 집적회로 장치에 있어서, 상기 메모리셀의 부하용 MISFET의 채널형성영역에 채널도전형과 반대도전형의 불순물을 도입한 반도체 집적회로장치.
  26. 메모리셀의 전송용 MISFET의 상부에 상기 전송용 MISFET의 한쪽의 반도체 영역에 접속되는 상보성 데이타선이 연장되는 SRAM을 갖는 반도체 집적회로 장치에 있어서, 상기 메모리셀의 한쪽의 전송용 MISFET의 한쪽의 반도체영역에 중간도전층을 개재시키고, 다른쪽의 전송용 MISFET의 상부를 연장하는 상보성 데이타선의 한쪽의 데이타선을 접속함과 동시에 상기 다른쪽의 전송용 MISFET의 한쪽의 반도체 영역에 중간도전층을 개재시키고 한쪽의 전송용 MISFET의 상부를 연장하는 상보성 데이타선의 다른쪽의 데이타선을 접속하는 반도체 집적회로장치.
  27. 특허청구의 범위 제26항에 있어서, 상기 상보성 데이타선은 알루미늄 또는 알루미늄 합금 또는 장벽성 금속과 알루미늄합금의 적층구조로 구성되고, 상기 중간도전층을 고융점 금속막으로 구성하는 반도체 집적회로장치.
  28. 전송용 MISFET 및 구동용 MISFET로 메모리셀이 구성되는 SRAM을 갖는 반도체 집적회로 장치에 있어서, 기판의 구동용 MISFET의 형성영역의 주면부에 게이트 절연막을 개재시켜서 제1게이트 전극을 형성하는 공정, 상기 기판의 구동용 MISFET의 형성영역의 주면부에 상기 기판과 반대도전형의 확산속도가 다른 2종류의 불순물을 상기 제1게이트 전극에 대해서 자기정합으로 도입하고, 이중드레인 구조의 구동용 MISFET를 형성하는 공정, 상기 기판의 전송용 MISFET의 형성영역의 주면부에 게이트절연막을 개재시켜서 제2게이트 전극을 형성하는 공정, 상기 기판의 전송용 MISFET의 형성영역은 주면부에 상기 기판과 반대도전형의 저 농도의 불순물을 상기 제2게이트 전극에 대해서 자기정합으로 도입하는 공정, 상기 제2게이트 전극의 측벽에 그것에 대해서 자기정합으로 사이드월 스페이서를 형성하는 공정 및 상기 기판의 전송용 MISFET의 형성영역의 주면부에 상기 기판과 반대도전형의 고 농도의 불순물을 상기 사이드월 스페이서에 대해서 자기정합으로 도입하여 LDD 구조의 전송용 MISFET를 형성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  29. 특허청구의 범위 제28항에 있어서, 상기 구동용 MISFET의 이중드레인 구조의소스영역에는 상기 전송용 MISFET의 제2게이트 전극과 동일제조 공정에서 형성된 소스선이 접속되는 반도체 반도체 집적회로 장치의 형성방법.
  30. 특허정구의 범위 제28항에 있어서, 상기 이중드레인 구조의 구동용 MISFET를 형성하는 공정은 상기 제1게이트 전극을 형성한 후에 상기 제1게이트 전극의 측벽에 그것에 대해서 자기정합으로 사이드월 스페이서를 형성하고, 그후 상기 확산속도가 다른 2종류의 불순물을 상기 제1게이트 전극에 대해서 자기정합으로 도입하는 공정인 반도체 집적회로 장치의 형성방법.
  31. 특허청구의 범위 제30항에 있어서, 상기 LDD 구조의 전송용 MISFET를 형성하는 공정은 상기 제2게이트 전극을 형성한 후 상기 저농도의 불순물을 도입하고, 이 도입된 불순물에 신장확산을 실시하는 어닐을 실행한후, 상기 사이드월 스페이서를 형성하고, 그후 상기 고농도의 불순물을 도입하는 공정인 반도체 집적회로 장치의 형성방법.
  32. 워드선으로 제어되는 전송용 MISFET 및 소스선에 접속된 구동용 MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체 집적회로 장치의 형성방법에 있어서, 상기 메모리셀의 구동용 MISFET의 제1게이트 전극을 형성하는 공정 및 이 제1게이트 전극의 상층에 메모리셀의 전송용 MISFET의 제2게이트 전극을 형성함과 동시에 이 제2게이트 전극과 동일 층으로 워드선 및 소스선을 형성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  33. 구동용 MISFET의 게이트 전극을 제1전극으로 하고, 이 제1전극위에 유전체막을 개재시켜서 정보축적 노드에 접속된 제2전극을 마련한 용량소자가 메모리셀에 배치되는 SRAM을 갖는 반도체 집적회로 장치의 형성방법에 있어서, 상기 제1전극 또는 제2전극을 CVD 법으로 퇴적하며, 또한 이 퇴적중에 저항값을 저감하는 불순물을 도입한 다결정 규소막으로 형성하는 반도체 집적회로 장치의 형성방법.
  34. 구동용 MISFET의 게이트 전극을 제1전극으로 하고, 이 제1전극위에 유전체막을 개재시켜서 정보축적 노드에 접속된 제2전극을 마련한 용량소자가 메모리셀에 배치되는 SRAM을 갖는 반도체 집적회로 장치의 형성방법에 있어서, 상기 제1전극 또는 제2전극을 디실란을 가스원으로 하는 CVD 법에 의해 퇴적된 다결정 규소막으로 형성하는 반도체 집적회로 장치의 형성방법.
  35. 구동용 MISFET의 게이트 전극을 제1전극으로 하고, 이 제1전극위에 유전체막을 개재시켜서 정보축적 노드에 접속된 제2전극을 마련한 용량소자가 메모리셀에 배치되는 SRAM을 갖는 반도체 집적회로 장치의 형성방법에 있어서, CVD법에 의해 퇴적된 다결정 규소막으로 상기 제1전극을 형성하는 공정 및 이 제1전극위에 CVD법으로 퇴적한 산화규소막으로유전체막을 형성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  36. 특허청구의 범위 제35항에 있어서, 상기 제1전극 또는 제2전극은 CVD 법으로 퇴적되며, 또한 이 퇴적중에 저항값을 저감하는 불순물을 도입한 다결정 규소막, 또는 디실란을 가스원으로 하는 CVD 법으로 퇴적된 다결정 규소막으로 형성하는 반도체 집적회로 장치의 형성방법.
  37. 전송용 MISFET의 한쪽의 반도체영역에 제1구동용 MISFET의 한쪽의 반도체 영역 및 제2구동용 MISFET의 게이트 전극이 접속되고, 상기 제1구동용 MISFET의 게이트전극에 제1전극, 제1구동용 MISFET의 한쪽의 반도체 영역에 제2전극의 각각을 접속한 용량소자가 메모리셀로 구성된 SRAM을 갖는 반도체 집적회로 장치의 형성방법에 있어서, 상기 제1구동용 MISFET 및 제2구동용 MISFET를 형성함과 동시에 상기 제1구동용 MISFET의 게이트 전극으로 용량소자의 제1전극을 형성하는 공정, 상기 제1구동용 MISFET의 한쪽의 반도체 영역에 한쪽의 반도체 영역이 접속된 전송용 MISFET를 형성하는 공정 및 상기 용량소자의 제1전극위에 유전체막을 개재시켜서 용량소자의 제2전극을 형성함과 동시에 상기 제2전극의 일부로 상기 전송용 MISFET의 한쪽의 반도체영역과 제2구동용 MISFET으 게이트 전극을 접속하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  38. 특허청구의 범위 제37항에 있어서, 상기 용량소자의 제1전극 또는 제2전극은 디실란을 가스원으로 하는 CVD 법으로 퇴적된 다결정 규소막, 또는 CVD 법에 의해 퇴적되며, 또한 이 퇴적중에 저항값을 저감하는 불순물을 도입한 다결정규소막으로 형성하는 반도체 집적회로 장치의 형성방법.
  39. 메모리셀의 전송용 MISFET의 게이트 전극에 워드선이 일체로 구성된 SRAM을 갖는 반도체 집적회로 장치의 형성방법에 있어서, 기판의 상기 메모리셀의 전송용 MISFET의 형성영역의 주면위에 게이트 절연막을 형성하는 공정, 상기 게이트 절연막위를 포함하는 기판 전면에 CVD법으로 퇴적되며, 또한 상기 퇴적중에 저항값을 저감하는 불순물이 도입된 다결정규소막을 형성하는 공정, 상기 다결정규소막위를 포함하는 기판전면에 고융점 금속규소막을 퇴적하는 공정 및 상기 고융점 금속화막, 상기 다결정 규소막의 각각에 패터닝을 실시하고, 남은 다결정규소막 및 고융점 금속규화막으로 상기 게이트 절연막위에 상기 전송용 MISFET의 게이트 전극 및 그것에 일체로 접속된 워드선을 형성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  40. 특허청구 범위 제39항에 있어서, 상기 전송용 MISFET의 게이트전극 및 그것에 접속된 워드선의 하층의 다결정규소막은 디실란을 가스원으로 하는 CVD 법으로 퇴적하는 반도체 집적회로 장치의 형성방법.
  41. 특허청구 범위 제40항에 있어서, 상기 전송용 MISFET의 게이트전극 및 그것에 접속된 워드선의 하층의 다결정규소막은 5nm이상 100nm 이하의 막두께로 형성되는 반도체 집적회로 장치의 형성방법.
  42. 전송용 MISFET 및 소스영역이 소스선에 접속된 구동용 MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체 집적회로 장치의 형성방법에 있어서, 기판의 구동용 MISFET의 형성영역의 주면위에 제1게이트 전극을 형성함과 동시에 그 주면부에 소스영역 및 드레인 영역을 형성하여 구동용 MISFET를 형성하는 공정, 기판의 전송용 MISFET의 형성영역의 주면위에 게이트 절연막을 형성하는 공정, 상기 게이트 절연막위를 포함하는 기판전면에 규소막을 퇴적하는 공정, 상기 구동용 MISFET의 소스영역 위에 상기 규소막, 그 하층의 절연막의 각각을 순차로 제거하고, 접속구멍을 형성하는 공정, 상기 규소막위를 포함하는 기판전면에 또 상기 접속구멍을 통해서 구동용 MISFET의 소스영역에 접속되는 고융점 금속규화막을 형성하는 공정 및 상기 고융점 금속규화막, 규소막의 각각에 순차로 패티닝을 실시하고, 상기 게이트절연막위에 규소막 및 고융점 금속규화막으로 형성된 제2게이트 전극을 형성함과 동시에 구동용 MISFET의 소스영역에 접속된 소스선을 형성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  43. 전송용 MISFET 및 구동용 MISFET로 메로리셀이 구성되는 SRAM을 갖는 반도체 집적회로 장치의 형성방법에 있어서, 기판의 구동용 MISFET의 형성영역의 주면위에 제1게이트 절연막을 형성하는 공정, 상기 제1게이트 절연막위를 포함하는 기판전면에 규소막, 내산화마스크로써의 제1절연막, 제2절연막, 각각을 순차형성하는 공정, 제2, 제1절연막, 규소막의 각각에 동일 패턴으로 순차로 패티닝을 실시하고, 상기 규소막으로 구동용 MISFET의 제1게이트 전극을 형성하는 공정, 상기 제1게이트 전극의 측벽에 사이드월 스페이서를 형성하는 공정, 기판의 전송용 MISFET의 형성영역의 주면위에 열산화법에 의해 제2게이트 절연막을 형성하는 공정, 상기 제2의 게이트 절연막위에 전송용 MISFET의 제2게이트 전극을 형성하는 공정 및 기판전면에 에칭처리를 실시하여 상기 제1게이트 전극위로 제2, 제1절연막의 각각을 순차로 제거하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  44. 특허청구의 범위 제43항에 있어서, 상기 구동용 MISFET의 제1게이트 전극은 용량소자의 제1전극으로써 사용되고, 상기 제1, 제2절연막의 각각이 제거된 제1게이트 전극위에는 유전체막을 개재시켜서 용량소자의 제2전극이 형성되는 반도체 집적회로 장치의 형성방법.
  45. 전송용 MISFET의 한쪽의 반도체 영역에 구동용 MISFET의 게이트전극이 접속된 메모리셀로 구성된 SRAM 갖는 반도체 집적회로 장치의 형성방법에 있어서, 기판의 상기 구동용 MISFET의 형성영역의 주면위에 제1게이트전극 및 그상부에 제1절연막을 형성하는 공정, 기판의 상기 전송용 MISFET의 형성 영역의 주면위에 제2게이트전극 및 그 상부에 상기 제1절연막에 비해서 두꺼운 막두께의 제2절연막을 형성함과 동시에 상기 전송용 MISFET의 형성영역의 주면부에 상기 한쪽의 반도체영역을 형성하는 공정, 상기 구동용 MISFET의 제1게이트 전극위의 제1절연막의 일부를 제거함과 동시에 전송용 MISFET의 한쪽의 반도체 영역의 적어도 일부의 표면을 노출하는 접속구멍을 형성하는 공정 및 상기 접속구멍을 통해서 상기 전송용 MISFET의 한쪽의 반도체영역, 구동용 MISFET의 제1게이트전극의 각각을 상기 제1및 제2게이트 전극보다도 상층에 형성된 도전층으로 접속하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  46. 전송용 MISFET의 한쪽의 반도체 영역에 구동용 MISFET의 게이트전극이 접속된 메모리셀로 구성하고, 상기 메모리셀의 전송용 MISFET의 다른쪽의 반도체영역에 데이타선이 접속된 SRAM 갖는 반도체 집적회로 장치의 형성방법에 있어서, 기판의 상기 구동용 MISFET의 형성영역의 주면위에 제1게이트전극을 형성하는 공정, 기판의 상기 전송용 MISFET의 형성 영역의 주면위에 상기 제1게이트전극보다도 상층의 제2게이트전극을 형성함과 동시에 상기 전송용 MISFET의 형성영역의 주면부에 상기 한쪽의 반도체영역 및 다른쪽의 반도체영역을 형성하는 공정, 상기 전송용 MISFET의 한쪽의 반도체영역, 구동용 MISFET의 제1게이트 전극의 각각을 상기 제1및 제2게이트 전극보다도 상층에 형성된 도전층으로 접속함과 동시에 상기 도전층과 동일층으로 전송용 MISFET의 다른쪽의 반도체 영역위에 중간도층을 형성하는 공정 및 상기 중간도전층을 개재시켜서 상기 전송용 MISFET의 다른쪽의 반도체영역에 데이타선을 접속하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  47. 구동용 MISFET의 부하용 MISFET로 메모리셀이 구성된 SRAM을 갖는 반도체 집적회로 장치의 형성방법에 있어서, 기판의 상기 메모리셀의 구동용 MISFET의 형성영역의 주면에 상기 구동용 MISFET의 제1게이트전극, 소스영역 및 드레인영역을 형성하는 공정, 상기 구동용 MISFET의 제1게이트 전극위에 유전체막을 개재시켜서 상기 부하용 MISFET의 제2게이트 전극을 형성함과 동시에 상기 제2게이트 전극을 상기 구동용 MISFET의 드레인 영역에 접속하는 공정 및 상기 부하용 MISFET의 제2게이트 전극위에 게이트 절연막을 개재시켜서 상기 부하용 MISFET의 채널형성영역, 소스영역 및 드레인영역을 형성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  48. 특허청구의 범위 제47항에 있어서, 상기 부하용 MISFET의 제2게이트 전극은 디실란을 가스원으로 하는 CVD법으로 퇴적된 다결정규소막, 또는 CVD 법으로 퇴적되며, 또한 상기 퇴적중에 저항값을 저감하는 불순물을 도입한 다결정규소막으로 형성하는 반도체 집적회로 장치의 형성방법.
  49. 특허청구의 범위 제48항에 있어서, 상기 부하용 MISFET의 채널형성 영역은 5nm 이상 50nm 이하의 막두께로 형성하는 반도체 집적회로 장치의 형성방법.
  50. 특허청구 범위 제49항에 있어서, 상기 부하용 MISFET의 게이트 절연막은 CVD법으로 퇴적된 산화규소막으로 형성하는 반도체 집적회로 장치의 형성방법.
  51. 특허청구의 범위 제49항에 있어서, 상기 부하용 MISFET의 게이트 절연막의 막두께는 10nm 이상 50nm 이하로 형성되는 반도체 집적회로 장치의 형성방법.
  52. 하층 배선의 상층에 층간절연막을 개재시켜서 상층 배선을 형성하는 다층 배선구조를 갖는 반도체 집적회로 장치의 형성방법에 있어서, 기판상에 하층배선인 제1배선, 제2배선의 각각을 소정간격 분리시켜서 형성하는 공정, 상기 하층배선 위를 포함하는 기판전면에 테트라에 콕시실란가스를 가스원으로 하는 플라즈마 CVD법을 사용하여 상기 하층 배선의 제1배선과 제2배선의 분리치수의 1/2 이상의 막두께의 제1산화규소막을 퇴적하는 공정, 상기 제1산화규소막위를 포함하는 기판전면에 SOG법으로 제2산화규소막을 도포하고, 그후 제2산화규소막을 베이크하는 공정, 상기 제2산화규소막의 전면에 에칭을 실시하고, 상기 하층 배선의 제1배선위 및 제2배선위의 제2산화규소막을 제거함과 동시에 그 이외의 영역의 제2산화막을 남기는 공정, 상기 남긴 제2산화규소막을 포함하는 기판전면에 CVD법으로 제3산화규소막을 퇴적하는 공정 및 상기 제1, 제2 및 제3산화규소막의 제1배선위 또는 제2배선위를 제거하고 접속구멍을 형성하는 공정 및 상기 제3산화규소막에 상기 접속구멍을 통해서 제1배선 또는 제2배선에 접속되는 상층 배선을 형성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  53. 기판의 비활성 영역에 형성된 소자분리절연막으로 주위를 규정한 활성영역내의 주면에 전송용 MISFET 및 구동용 MISFET로 메모리셀이 구성되는 SRAM을 갖는 반도체 직접회로 장치의 형성방법에 있어서, 기판의 활성영역의 형성영역의 주면위에 서로 분리되며, 또한 규칙적으로 평면형상이 링현상으로 형성된 산화마스크를 다수개 배열하는 공정 및 상기 산화마스크를 사용하여 상기 기판의 비활성영역의 주면위에 선택산화법으로 소자분리 절연막을 형성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  54. 특허청구의 범위 제53항에 있어서, 상기 산화마스크는 기판의 활성영역의 형성영역의 주면위에 서로 분리되며, 또한 제1방향에 동일 피치로 다수개의 열형상으로 배열됨과 동시에 상기 배열의 상기 제1방향과 교차하는 제2방향의 다음단의 열에 서로 분리되며, 또한 제1방향에 동일 피치로, 또 상기 앞단의 배열에 대해서 1/2피치 어긋나게 해서 다수개의 열형상으로 배열되는 반도체 집적회로 장치의 형성방법.
  55. 특허청구의 범위 제54항에 있어서, 상기 메모리셀은 2개의 전송용 MISFET 및 2개의 구동용 MISFET로 구성되고, 상기 산화마스크의 링 형상은 제1방향으로인접하는 2개의 메모리셀 및 상기 2개의 메모리셀과 제2방향으로 인접하는 2개의 메모리셀, 합계4개의 메모리셀에서 각각 1개의 전송용 MISFET 및 1개의 구동용 MISFET, 합계 4개의 전송용 MISFET, 4개의 구동용 MISFET의 각각을 직렬로 접속한 형상으로 형성되는 반도체 집적회로 장치의 형성방법.
  56. 특허청구의 범위 제55항에 있어서, 상기 규칙적으로 배열되는 산화마스크중, 메모리셀 어레이의 종단에 배열되는 산화마스크는 배치룰에 따라 형성된 상기 링형상의 일부분으로 형성되고, 상기 종단에 배열된 산화마스크는 링형상의 패턴이 연장하는 방향의 비활성영역과의 경계영역을 적어도 버어드비크에 해당하는 치수보다도 크게 형성하는 반도체 집적회로 장치의 형성방법.
  57. 외부단자와 MISFET로 형성되는 입출력단 회로 사이에 MISFET로 형성되는 정전기파괴 방지회로를 배치하고, 메모리셀을 구동용 MISFET 및 전송용 MISFET로 구성하는 SRAM을 갖는 반도체 집적회로 장치에 있어서, 상기 메모리셀의 전송용 MISFET를 LDD 구조로 구성함과 동시에 상기 구동용 MISFET를 이중드레인 구조로 구성하고, 상기 정전기파괴 방지회로의 MISFET의 상기 외부단자에 직접 접속되는 드레인영역, 또는 입출력단 회로의 MISFET의 상기 외부단자에 직접 접속되는 드레인영역을 이중드레인 구조로 구성하는 반도체 집적회로 장치.
  58. 외부단자와 MISFET로 형성되는 입출력단 회로 사이에 MISFET로 형성되는 정전기파괴 방지회로를 배치하고, 메모리셀을 구동용 MISFET 및 전송용 MISFET로 구성하는 SRAM을 갖는 반도체 집적회로 장치의 형성방법에 있어서, 상기 메모리셀의 구동용 MISFET, 상기 정전기파괴 방지회로의 상기 외부단자에 직접 접속되는 드레인영역을 갖는 MISFET 또는 입출력단 회로의 상기 외부단자에 직접 접속되는 드레인 영역을 갖는 MISFET의 각각을 형성하는 공정 및 상기 메모리셀의 전송용 MISFET를 형성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  59. 워드선으로 제어되는 전송용 MISFET 및 구동용 MISFET로 메모리셀이 구성되고, 상기 메모리셀의 정보의 라이트동작, 정보의 유지동작, 정보의 리드동작을 제어하는 주변회로를 MISFET로 구성하는 SRAM을 갖는 반도체 집접회로 장치에 있어서, 상기 전송용 MISFET의 게이트전극 및 그것에 접속되는 워드선을 상기 구동용 MISFET의 게이트 전극에 비해서 비저항값이 작은 재료로 구성하고, 상기 회로의 MISFET의 게이트 전극을 상기 전송용 MISFET의 게이트전극과 동일 도전층으로 구성하는 반도체 집적회로 장치.
  60. 특허청구의 범위 제59항에 있어서, 상기 메모리셀의 전송용 MISFET, 주변회로의 MISFET의 작각의 LDD 구조로 구성하고, 상기 메모리셀의 구동용 MISFET는 이중드레인 구조로 구성하는 반도체 집적회로 장치.
  61. 워드선으로 제어되는 전송용 MISFET 및 구동용 MISFET로 메모리셀이 구성되고, 상기 메모리셀의 정보의 라이트동작, 정보의 유지동작, 정보의 리드동작을 제어하는 주변회로를 MISFET로 구성하는 SRAM을 갖는 반도체 집적회로 장치에 있어서, 상기 메모리셀의 구동용 MISFET를 형성하는 공정 및 상기 메모리셀의 전송용 MISFET를 형성함과 동시에 주변회로의 MISFET를 형성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  62. 메모리셀에 전원을 공급하는 제1전원 배선이 메모리셀 어레이의 주변부분에서 제1전원 배선의 상층에 층간 절연막을 개재시켜서 마련된 제2전원 배선에 접속되는 SRAM을 갖는 반도체 집적회로 장치에 있어서, 기판상의 상기 메모리셀 어레이의 주변부분에 반도체 영역 또는 도전층을 형성하는 공정, 상기 반도체영역 또는 도전층위를 포함하는 기판전면에 제1층간 절연막을 형성하는 공정, 상기 제1층간 절연막의 상기 반도체 영역 또는 도전층의 일부의 영역위를 제거하고 제1접속구멍을 형성하는 공정, 상기 제1층간 절연막위에 상기 제1접속구멍을 통해서 반도체영역 또는 도전층의 일부의 영역에 접속되는 제1전원 배선을 형성하는 공정, 상기 제1전원 배선위를 포함하는 기판전면에 제2층간 절연막을 형성하는 공정, 상기 제2층간 절연막 및 상기 제1층간 절연막의 상기 반도체영역 또는 도전층의 다른부의 영역위를 제거하고 제2접속구멍을 형성하는 공정 및 상기 제2층간 절연막위에 상기 제2접속구멍을 통해서 반도체영역 또는 도전층의 다른부의 영역에 접속되는 제2전원 배선을 형성하는 공정을 포함하는 반도체 집적회로 장치의 형성방법.
  63. 특허청구의 범위 제62항에 있어서, 상기 반도체영역을 형성하는 공정은 상기 메모리셀 어레이의 주변영역에 배치된 주변회로의 MISFET의 소스영역, 드레인영역의 각각을 형성하는 공정과 동일 제조공정에서 형성하는 반도체 집적회로 장치의 형성방법.
  64. 2개의 구동용 MOS 트랜지스터와 2개의 전송용 MOS 트랜지스터와 2개의 부하소자 및 축적노드에 의해 구성되는 플립플롭 회로형의 메모리셀을 갖는 반도체 집적회로 장치에 있어서, 상기 2개의 전송용 MOS 트랜지스터의 게이트 배선이 각각 다른 워드선에 접속된 메모리셀 어레이에서 각각 다르게 형성된 상기 워드선을 소정의 메모리셀마다 1개의 보드워드선에 접속한 반도체 집적회로 장치.
  65. 특허청구의 범위 제64항에 있어서, 상기 보조워드선은 상기 워드선보다 낮은 저항값으로 되는 배선재료를 사용하는 반도체 집적회로 장치.
  66. 특허청구의 범위 제65항에 있어서, 상기 반도체 집적회로 장치는 고속 액세스용의 스테이틱형 RAM 소자인 반도체 집적회로 장치.
  67. 특허청구의 범위 제65항에 있어서, 상기 반도체 집적회로 장치는 ECL RAM 소자인 반도체 집적회로 장치.
  68. 특허청구의 범위 제65항에 있어서, 상기 반도체 집적회로 장치는 TTL RAM 소자인 반도체 집적회로 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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