JPH11145397A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11145397A JPH11145397A JP9309024A JP30902497A JPH11145397A JP H11145397 A JPH11145397 A JP H11145397A JP 9309024 A JP9309024 A JP 9309024A JP 30902497 A JP30902497 A JP 30902497A JP H11145397 A JPH11145397 A JP H11145397A
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Abstract
(57)【要約】
【課題】 アレイ部２１内に高閾値電圧と低閾値電圧の
ＭＯＳＦＥＴを混載する構成となっていたために、アレ
イ部２１に２入力ＮＡＮＤゲート１等の内部回路を配置
および配線する際に、同じアレイ部２１内に形成された
高閾値電圧のＭＯＳＦＥＴの領域２６を使うことができ
ず、これが制約条件となって配置の効率が低下して配置
密度が低くなってしまう。 【解決手段】 アレイ部２１以外の領域にそのアレイ部
２１に配置されたＭＯＳＦＥＴの閾値電圧よりも絶対値
の高い閾値電圧を有する高閾値電圧のＭＯＳＦＥＴを形
成し、アレイ部２１を全て低閾値電圧のＭＯＳＦＥＴの
領域とする。
ＭＯＳＦＥＴを混載する構成となっていたために、アレ
イ部２１に２入力ＮＡＮＤゲート１等の内部回路を配置
および配線する際に、同じアレイ部２１内に形成された
高閾値電圧のＭＯＳＦＥＴの領域２６を使うことができ
ず、これが制約条件となって配置の効率が低下して配置
密度が低くなってしまう。 【解決手段】 アレイ部２１以外の領域にそのアレイ部
２１に配置されたＭＯＳＦＥＴの閾値電圧よりも絶対値
の高い閾値電圧を有する高閾値電圧のＭＯＳＦＥＴを形
成し、アレイ部２１を全て低閾値電圧のＭＯＳＦＥＴの
領域とする。
Description
【０００１】
【発明の属する技術分野】この発明は、低消費電力化を
目的とした半導体集積回路装置に関するものである。
目的とした半導体集積回路装置に関するものである。
【０００２】
【従来の技術】図１は例えば特開平７−２１２２１８号
公報に示された従来およびこの発明の実施の形態１によ
る低電圧動作回路を示す回路図であり、このような低電
圧動作回路は、ＭＴ−ＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅ
ｓｈｏｌｄ ＣＭＯＳ）により構成されたものである。
図において、１は２入力ＮＡＮＤゲート、２，３は閾値
電圧の絶対値が低く設定されたｐチャネルＭＯＳＦＥ
Ｔ、４，５は閾値電圧の絶対値が低く設定されたｎチャ
ネルＭＯＳＦＥＴである。また、６は電源、７はＧＮ
Ｄ、８は電源６と仮想的な電源線１２との間に接続さ
れ、ゲートへの制御信号９により動作するｐチャネルＭ
ＯＳＦＥＴ、１０はＧＮＤ７と仮想的なＧＮＤ線１３と
の間に接続され、ゲートへの制御信号１１により動作す
るｎチャネルＭＯＳＦＥＴであり、これらｐチャネルＭ
ＯＳＦＥＴ８およびｎチャネルＭＯＳＦＥＴ１０は、２
入力ＮＡＮＤゲート１を構成するｐチャネルＭＯＳＦＥ
Ｔ２，３およびｎチャネルＭＯＳＦＥＴ４，５よりも閾
値電圧の絶対値が高く設定されている。
公報に示された従来およびこの発明の実施の形態１によ
る低電圧動作回路を示す回路図であり、このような低電
圧動作回路は、ＭＴ−ＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅ
ｓｈｏｌｄ ＣＭＯＳ）により構成されたものである。
図において、１は２入力ＮＡＮＤゲート、２，３は閾値
電圧の絶対値が低く設定されたｐチャネルＭＯＳＦＥ
Ｔ、４，５は閾値電圧の絶対値が低く設定されたｎチャ
ネルＭＯＳＦＥＴである。また、６は電源、７はＧＮ
Ｄ、８は電源６と仮想的な電源線１２との間に接続さ
れ、ゲートへの制御信号９により動作するｐチャネルＭ
ＯＳＦＥＴ、１０はＧＮＤ７と仮想的なＧＮＤ線１３と
の間に接続され、ゲートへの制御信号１１により動作す
るｎチャネルＭＯＳＦＥＴであり、これらｐチャネルＭ
ＯＳＦＥＴ８およびｎチャネルＭＯＳＦＥＴ１０は、２
入力ＮＡＮＤゲート１を構成するｐチャネルＭＯＳＦＥ
Ｔ２，３およびｎチャネルＭＯＳＦＥＴ４，５よりも閾
値電圧の絶対値が高く設定されている。
【０００３】また、図９は例えば特開平８−１８０２１
号公報に示された従来の半導体集積回路装置を示す配置
図であり、図において、２１は複数個のＭＯＳＦＥＴを
アレイ状に配置したアレイ部、２２〜２５はそのアレイ
部２１の周囲に形成された入出力回路形成領域である。
また、２６はアレイ部２１のうち閾値電圧が高く設定さ
れたＭＯＳＦＥＴが配置された領域である。
号公報に示された従来の半導体集積回路装置を示す配置
図であり、図において、２１は複数個のＭＯＳＦＥＴを
アレイ状に配置したアレイ部、２２〜２５はそのアレイ
部２１の周囲に形成された入出力回路形成領域である。
また、２６はアレイ部２１のうち閾値電圧が高く設定さ
れたＭＯＳＦＥＴが配置された領域である。
【０００４】次に動作について説明する。近年、携帯機
器の発展により、半導体集積回路装置（ＬＳＩ）には電
池を長持ちさせるために低消費電力化が求められてい
る。低消費電力化を実現するための有効な手法として、
動作電圧を下げることが挙げられる。消費電力は電圧と
電流の積で与えられるので、動作電圧を低下させること
によって電圧と電流の両方を低減することができ、一般
に低消費電力化に対して２乗の効果があるといわれてい
る。但し、半導体集積回路装置を構成するＭＯＳＦＥＴ
は、電源電圧を下げると動作が劣化してスピードが遅く
なるという性質を持つ。この性質は、電源電圧を低下さ
せても、閾値電圧が比例縮小則に従わないことに起因す
る。なぜならば、閾値電圧を低下させると、ＭＯＳＦＥ
Ｔのオフ時のリーク電流が増大してかえって消費電力を
増加させてしまうためである。この課題を解決するため
に、従来では次のような手法が用いられていた。
器の発展により、半導体集積回路装置（ＬＳＩ）には電
池を長持ちさせるために低消費電力化が求められてい
る。低消費電力化を実現するための有効な手法として、
動作電圧を下げることが挙げられる。消費電力は電圧と
電流の積で与えられるので、動作電圧を低下させること
によって電圧と電流の両方を低減することができ、一般
に低消費電力化に対して２乗の効果があるといわれてい
る。但し、半導体集積回路装置を構成するＭＯＳＦＥＴ
は、電源電圧を下げると動作が劣化してスピードが遅く
なるという性質を持つ。この性質は、電源電圧を低下さ
せても、閾値電圧が比例縮小則に従わないことに起因す
る。なぜならば、閾値電圧を低下させると、ＭＯＳＦＥ
Ｔのオフ時のリーク電流が増大してかえって消費電力を
増加させてしまうためである。この課題を解決するため
に、従来では次のような手法が用いられていた。
【０００５】図１に示した低電圧動作回路において、２
入力ＮＡＮＤゲート１を動作させる際には、制御信号９
を“Ｌ”レベルとし、その反転信号である制御信号１１
を“Ｈ”レベルとする。したがって、ｐチャネルＭＯＳ
ＦＥＴ８およびｎチャネルＭＯＳＦＥＴ１０はいずれも
オンして仮想的な電源線１２は電源６のレベルまで引き
上げられ、仮想的なＧＮＤ線１３はＧＮＤ７のレベルま
で引き下げられる。この結果、２入力ＮＡＮＤゲート１
は通常のＮＡＮＤ動作をする。この際、ＭＯＳＦＥＴ２
〜５は閾値電圧の絶対値が低く設定されているので、電
源６の電圧が低電圧の際にも高速の動作が可能となる。
入力ＮＡＮＤゲート１を動作させる際には、制御信号９
を“Ｌ”レベルとし、その反転信号である制御信号１１
を“Ｈ”レベルとする。したがって、ｐチャネルＭＯＳ
ＦＥＴ８およびｎチャネルＭＯＳＦＥＴ１０はいずれも
オンして仮想的な電源線１２は電源６のレベルまで引き
上げられ、仮想的なＧＮＤ線１３はＧＮＤ７のレベルま
で引き下げられる。この結果、２入力ＮＡＮＤゲート１
は通常のＮＡＮＤ動作をする。この際、ＭＯＳＦＥＴ２
〜５は閾値電圧の絶対値が低く設定されているので、電
源６の電圧が低電圧の際にも高速の動作が可能となる。
【０００６】２入力ＮＡＮＤゲート１が不使用の際に
は、制御信号９を“Ｈ”レベルとし、その反転信号であ
る制御信号１１を“Ｌ”レベルとする。この時、ｐチャ
ネルＭＯＳＦＥＴ８およびｎチャネルＭＯＳＦＥＴ１０
はいずれもオフとなって仮想的な電源線１２および仮想
的なＧＮＤ線１３は電源６およびＧＮＤ７からそれぞれ
切り離される。ｐチャネルＭＯＳＦＥＴ８およびｎチャ
ネルＭＯＳＦＥＴ１０はいずれも閾値電圧の絶対値がＭ
ＯＳＦＥＴ２〜５よりも高く設定されているため、リー
ク電流を小さく抑えることができる。
は、制御信号９を“Ｈ”レベルとし、その反転信号であ
る制御信号１１を“Ｌ”レベルとする。この時、ｐチャ
ネルＭＯＳＦＥＴ８およびｎチャネルＭＯＳＦＥＴ１０
はいずれもオフとなって仮想的な電源線１２および仮想
的なＧＮＤ線１３は電源６およびＧＮＤ７からそれぞれ
切り離される。ｐチャネルＭＯＳＦＥＴ８およびｎチャ
ネルＭＯＳＦＥＴ１０はいずれも閾値電圧の絶対値がＭ
ＯＳＦＥＴ２〜５よりも高く設定されているため、リー
ク電流を小さく抑えることができる。
【０００７】一般にＭＯＳＦＥＴのゲート・ソース間電
圧が閾値電圧以下の領域では、ソース・ドレイン間のリ
ーク電流は、ゲート電圧に対して指数関数的に増加する
ため、ＭＯＳＦＥＴ２〜５とＭＯＳＦＥＴ８，１０との
閾値電圧に差を持たせることによって、不使用時のリー
ク電流を大幅に削減することができる。なお、ここでは
閾値電圧の絶対値が低く設定されたＭＯＳＦＥＴによっ
て構成された回路の一例として２入力ＮＡＮＤゲート１
を示したが、これは他の論理回路および記憶装置等、半
導体集積回路装置を構成するどのような種類および規模
の回路でも同様の議論が成立する。
圧が閾値電圧以下の領域では、ソース・ドレイン間のリ
ーク電流は、ゲート電圧に対して指数関数的に増加する
ため、ＭＯＳＦＥＴ２〜５とＭＯＳＦＥＴ８，１０との
閾値電圧に差を持たせることによって、不使用時のリー
ク電流を大幅に削減することができる。なお、ここでは
閾値電圧の絶対値が低く設定されたＭＯＳＦＥＴによっ
て構成された回路の一例として２入力ＮＡＮＤゲート１
を示したが、これは他の論理回路および記憶装置等、半
導体集積回路装置を構成するどのような種類および規模
の回路でも同様の議論が成立する。
【０００８】図９は図１に示した低電圧動作回路をゲー
トアレイを用いて構成する場合を示す配置図であり、図
１においてスイッチ回路となる閾値電圧の絶対値が高く
設定されたｐチャネルＭＯＳＦＥＴ８およびｎチャネル
ＭＯＳＦＥＴ１０は、領域２６内に形成され、２入力Ｎ
ＡＮＤゲート１等を構成する閾値電圧の絶対値が低く設
定されたｐチャネルＭＯＳＦＥＴ２，３およびｎチャネ
ルＭＯＳＦＥＴ４，５はアレイ部２１のうちの領域２６
以外の部分に形成される。そして、アレイ部２１には入
出力回路形成領域２２〜２５から電源６，ＧＮＤ７およ
び制御信号９，１１が入出力される。
トアレイを用いて構成する場合を示す配置図であり、図
１においてスイッチ回路となる閾値電圧の絶対値が高く
設定されたｐチャネルＭＯＳＦＥＴ８およびｎチャネル
ＭＯＳＦＥＴ１０は、領域２６内に形成され、２入力Ｎ
ＡＮＤゲート１等を構成する閾値電圧の絶対値が低く設
定されたｐチャネルＭＯＳＦＥＴ２，３およびｎチャネ
ルＭＯＳＦＥＴ４，５はアレイ部２１のうちの領域２６
以外の部分に形成される。そして、アレイ部２１には入
出力回路形成領域２２〜２５から電源６，ＧＮＤ７およ
び制御信号９，１１が入出力される。
【０００９】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、アレイ部２１
内に高閾値電圧と低閾値電圧のＭＯＳＦＥＴを混載する
構成となっていたために、アレイ部２１に２入力ＮＡＮ
Ｄゲート１等の内部回路を配置および配線する際に、同
じアレイ部２１内に形成された高閾値電圧のＭＯＳＦＥ
Ｔの領域２６を使うことができず、これが制約条件とな
って配置の効率が低下して配置密度が低くなってしまう
課題があった。また、従来から既に配置設計されている
ＭＴ−ＣＭＯＳを用いていないアレイ部内の回路に、低
消費電力化のためにＭＴ−ＣＭＯＳを適用しようとする
と、アレイ部２１内の高閾値電圧のＭＯＳＦＥＴの領域
２６により、既に設計された配置をそのまま適用するこ
とができず、新たに配置設計をやり直す必要が生じる等
の課題があった。
装置は以上のように構成されているので、アレイ部２１
内に高閾値電圧と低閾値電圧のＭＯＳＦＥＴを混載する
構成となっていたために、アレイ部２１に２入力ＮＡＮ
Ｄゲート１等の内部回路を配置および配線する際に、同
じアレイ部２１内に形成された高閾値電圧のＭＯＳＦＥ
Ｔの領域２６を使うことができず、これが制約条件とな
って配置の効率が低下して配置密度が低くなってしまう
課題があった。また、従来から既に配置設計されている
ＭＴ−ＣＭＯＳを用いていないアレイ部内の回路に、低
消費電力化のためにＭＴ−ＣＭＯＳを適用しようとする
と、アレイ部２１内の高閾値電圧のＭＯＳＦＥＴの領域
２６により、既に設計された配置をそのまま適用するこ
とができず、新たに配置設計をやり直す必要が生じる等
の課題があった。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、高閾値電圧のＭＯＳＦＥＴをアレ
イ部以外の領域に形成することにより、配置効率を高め
ると共に、既に配置設計されたアレイ部の回路をそのま
ま用いることができる半導体集積回路装置を得ることを
目的とする。
めになされたもので、高閾値電圧のＭＯＳＦＥＴをアレ
イ部以外の領域に形成することにより、配置効率を高め
ると共に、既に配置設計されたアレイ部の回路をそのま
ま用いることができる半導体集積回路装置を得ることを
目的とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、アレイ部以外の領域にそのアレイ部に配
置されたＭＯＳＦＥＴの閾値電圧よりも絶対値の高い閾
値電圧を有する高閾値電圧ＭＯＳＦＥＴを形成したもの
である。
積回路装置は、アレイ部以外の領域にそのアレイ部に配
置されたＭＯＳＦＥＴの閾値電圧よりも絶対値の高い閾
値電圧を有する高閾値電圧ＭＯＳＦＥＴを形成したもの
である。
【００１２】この発明に係る半導体集積回路装置は、入
出力回路形成領域の入出力回路以外の領域に、アレイ部
に配置されたＭＯＳＦＥＴの閾値電圧よりも絶対値の高
い閾値電圧を有する高閾値電圧ＭＯＳＦＥＴを形成した
ものである。
出力回路形成領域の入出力回路以外の領域に、アレイ部
に配置されたＭＯＳＦＥＴの閾値電圧よりも絶対値の高
い閾値電圧を有する高閾値電圧ＭＯＳＦＥＴを形成した
ものである。
【００１３】この発明に係る半導体集積回路装置は、ア
レイ部に配置されたＭＯＳＦＥＴの閾値電圧よりも絶対
値の高い閾値電圧を有する高閾値電圧ＭＯＳＦＥＴと、
高閾値電圧ＭＯＳＦＥＴよりも絶対値の低い閾値電圧を
有する低閾値電圧ＭＯＳＦＥＴと、アレイ部の周囲に複
数の領域によって形成され、高閾値電圧ＭＯＳＦＥＴお
よび低閾値電圧ＭＯＳＦＥＴをそれら各々の領域に共に
備え、且つそれら各々の領域が同一の構造に形成された
入出力回路形成領域とを備えたものである。
レイ部に配置されたＭＯＳＦＥＴの閾値電圧よりも絶対
値の高い閾値電圧を有する高閾値電圧ＭＯＳＦＥＴと、
高閾値電圧ＭＯＳＦＥＴよりも絶対値の低い閾値電圧を
有する低閾値電圧ＭＯＳＦＥＴと、アレイ部の周囲に複
数の領域によって形成され、高閾値電圧ＭＯＳＦＥＴお
よび低閾値電圧ＭＯＳＦＥＴをそれら各々の領域に共に
備え、且つそれら各々の領域が同一の構造に形成された
入出力回路形成領域とを備えたものである。
【００１４】この発明に係る半導体集積回路装置は、高
閾値電圧ＭＯＳＦＥＴを、アレイ部および入出力回路形
成領域以外の４隅空き領域に形成したものである。
閾値電圧ＭＯＳＦＥＴを、アレイ部および入出力回路形
成領域以外の４隅空き領域に形成したものである。
【００１５】この発明に係る半導体集積回路装置は、高
閾値電圧ＭＯＳＦＥＴを、アレイ部と入出力回路形成領
域との間の空き領域に形成したものである。
閾値電圧ＭＯＳＦＥＴを、アレイ部と入出力回路形成領
域との間の空き領域に形成したものである。
【００１６】この発明に係る半導体集積回路装置は、高
閾値電圧ＭＯＳＦＥＴを用いてアレイ部に対して電源を
供給または遮断するスイッチ回路を形成し、高閾値電圧
ＭＯＳＦＥＴおよび低閾値電圧ＭＯＳＦＥＴの両方を用
いてアレイ部に対して信号を入出力する入出力回路を形
成したものである。
閾値電圧ＭＯＳＦＥＴを用いてアレイ部に対して電源を
供給または遮断するスイッチ回路を形成し、高閾値電圧
ＭＯＳＦＥＴおよび低閾値電圧ＭＯＳＦＥＴの両方を用
いてアレイ部に対して信号を入出力する入出力回路を形
成したものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による低
電圧動作回路を示す回路図であり、このような低電圧動
作回路は、ＭＴ−ＣＭＯＳにより構成されたものであ
る。図において、１は２入力ＮＡＮＤゲート、２，３は
閾値電圧の絶対値が低く設定されたｐチャネルＭＯＳＦ
ＥＴ、４，５は閾値電圧の絶対値が低く設定されたｎチ
ャネルＭＯＳＦＥＴである。また、６は電源、７はＧＮ
Ｄ、８は電源６と仮想的な電源線１２との間に接続さ
れ、ゲートへの制御信号９により動作するｐチャネルＭ
ＯＳＦＥＴ、１０はＧＮＤ７と仮想的なＧＮＤ線１３と
の間に接続され、ゲートへの制御信号１１により動作す
るｎチャネルＭＯＳＦＥＴであり、これらｐチャネルＭ
ＯＳＦＥＴ８およびｎチャネルＭＯＳＦＥＴ１０は、２
入力ＮＡＮＤゲート１を構成するｐチャネルＭＯＳＦＥ
Ｔ２，３およびｎチャネルＭＯＳＦＥＴ４，５よりも閾
値電圧の絶対値が高く設定されている。
説明する。 実施の形態１．図１はこの発明の実施の形態１による低
電圧動作回路を示す回路図であり、このような低電圧動
作回路は、ＭＴ−ＣＭＯＳにより構成されたものであ
る。図において、１は２入力ＮＡＮＤゲート、２，３は
閾値電圧の絶対値が低く設定されたｐチャネルＭＯＳＦ
ＥＴ、４，５は閾値電圧の絶対値が低く設定されたｎチ
ャネルＭＯＳＦＥＴである。また、６は電源、７はＧＮ
Ｄ、８は電源６と仮想的な電源線１２との間に接続さ
れ、ゲートへの制御信号９により動作するｐチャネルＭ
ＯＳＦＥＴ、１０はＧＮＤ７と仮想的なＧＮＤ線１３と
の間に接続され、ゲートへの制御信号１１により動作す
るｎチャネルＭＯＳＦＥＴであり、これらｐチャネルＭ
ＯＳＦＥＴ８およびｎチャネルＭＯＳＦＥＴ１０は、２
入力ＮＡＮＤゲート１を構成するｐチャネルＭＯＳＦＥ
Ｔ２，３およびｎチャネルＭＯＳＦＥＴ４，５よりも閾
値電圧の絶対値が高く設定されている。
【００１８】また、図２はこの発明の実施の形態１によ
る半導体集積回路装置を示す配置図であり、図におい
て、２１は複数個のＭＯＳＦＥＴをアレイ状に配置した
アレイ部、２２〜２５はそのアレイ部２１の周囲に形成
された入出力回路形成領域である。また、２７はその入
出力回路形成領域２２〜２５の入出力回路以外の領域
に、アレイ部２１に配置されたＭＯＳＦＥＴの閾値電圧
よりも絶対値の高い閾値電圧が設定されたＭＯＳＦＥＴ
（高閾値電圧ＭＯＳＦＥＴ）が形成された領域である。
る半導体集積回路装置を示す配置図であり、図におい
て、２１は複数個のＭＯＳＦＥＴをアレイ状に配置した
アレイ部、２２〜２５はそのアレイ部２１の周囲に形成
された入出力回路形成領域である。また、２７はその入
出力回路形成領域２２〜２５の入出力回路以外の領域
に、アレイ部２１に配置されたＭＯＳＦＥＴの閾値電圧
よりも絶対値の高い閾値電圧が設定されたＭＯＳＦＥＴ
（高閾値電圧ＭＯＳＦＥＴ）が形成された領域である。
【００１９】また、図３はこの発明の実施の形態１によ
る入出力回路形成領域の詳細を示す配置図であり、図に
おいて、２８，３０は信号パッド、２９は電源パッド、
３１〜３３は信号パッド２８，３０あるいは電源パッド
２９と入出力回路あるいはスイッチ回路とを接続する配
線である。ここで、入出力回路は、低閾値電圧のＭＯＳ
ＦＥＴの領域３４，３５によって形成され、スイッチ回
路は、高閾値電圧のＭＯＳＦＥＴの領域２７によって形
成されている。
る入出力回路形成領域の詳細を示す配置図であり、図に
おいて、２８，３０は信号パッド、２９は電源パッド、
３１〜３３は信号パッド２８，３０あるいは電源パッド
２９と入出力回路あるいはスイッチ回路とを接続する配
線である。ここで、入出力回路は、低閾値電圧のＭＯＳ
ＦＥＴの領域３４，３５によって形成され、スイッチ回
路は、高閾値電圧のＭＯＳＦＥＴの領域２７によって形
成されている。
【００２０】さらに、図４はこの発明の実施の形態１に
よる入出力回路の詳細を示す回路図であり、図におい
て、３６は出力バッファ回路、３７は入力バッファ回
路、３８は２入力ＮＡＮＤゲート１等の内部回路により
生成される出力信号、３９は出力バッファ回路３６の活
性または非活性を制御する制御信号、４０は内部回路に
入力される入力信号、４１は信号パッドに繋がる入出力
信号である。
よる入出力回路の詳細を示す回路図であり、図におい
て、３６は出力バッファ回路、３７は入力バッファ回
路、３８は２入力ＮＡＮＤゲート１等の内部回路により
生成される出力信号、３９は出力バッファ回路３６の活
性または非活性を制御する制御信号、４０は内部回路に
入力される入力信号、４１は信号パッドに繋がる入出力
信号である。
【００２１】次に動作について説明する。図１に示した
低電圧動作回路において、２入力ＮＡＮＤゲート１を動
作させる際には、制御信号９を“Ｌ”レベルとし、その
反転信号である制御信号１１を“Ｈ”レベルとする。し
たがって、ｐチャネルＭＯＳＦＥＴ８およびｎチャネル
ＭＯＳＦＥＴ１０はいずれもオンして仮想的な電源線１
２は電源６のレベルまで引き上げられ、仮想的なＧＮＤ
線１３はＧＮＤ７のレベルまで引き下げられる。この結
果、２入力ＮＡＮＤゲート１は通常のＮＡＮＤ動作をす
る。この際、ＭＯＳＦＥＴ２〜５は閾値電圧の絶対値が
低く設定されているので、電源６の電圧が低電圧の際に
も高速の動作が可能となる。
低電圧動作回路において、２入力ＮＡＮＤゲート１を動
作させる際には、制御信号９を“Ｌ”レベルとし、その
反転信号である制御信号１１を“Ｈ”レベルとする。し
たがって、ｐチャネルＭＯＳＦＥＴ８およびｎチャネル
ＭＯＳＦＥＴ１０はいずれもオンして仮想的な電源線１
２は電源６のレベルまで引き上げられ、仮想的なＧＮＤ
線１３はＧＮＤ７のレベルまで引き下げられる。この結
果、２入力ＮＡＮＤゲート１は通常のＮＡＮＤ動作をす
る。この際、ＭＯＳＦＥＴ２〜５は閾値電圧の絶対値が
低く設定されているので、電源６の電圧が低電圧の際に
も高速の動作が可能となる。
【００２２】２入力ＮＡＮＤゲート１が不使用の際に
は、制御信号９を“Ｈ”レベルとし、その反転信号であ
る制御信号１１を“Ｌ”レベルとする。この時、ｐチャ
ネルＭＯＳＦＥＴ８およびｎチャネルＭＯＳＦＥＴ１０
はいずれもオフとなって仮想的な電源線１２および仮想
的なＧＮＤ線１３は電源６およびＧＮＤ７からそれぞれ
切り離される。ｐチャネルＭＯＳＦＥＴ８およびｎチャ
ネルＭＯＳＦＥＴ１０はいずれも閾値電圧の絶対値がＭ
ＯＳＦＥＴ２〜５よりも高く設定されているため、リー
ク電流を小さく抑えることができる。
は、制御信号９を“Ｈ”レベルとし、その反転信号であ
る制御信号１１を“Ｌ”レベルとする。この時、ｐチャ
ネルＭＯＳＦＥＴ８およびｎチャネルＭＯＳＦＥＴ１０
はいずれもオフとなって仮想的な電源線１２および仮想
的なＧＮＤ線１３は電源６およびＧＮＤ７からそれぞれ
切り離される。ｐチャネルＭＯＳＦＥＴ８およびｎチャ
ネルＭＯＳＦＥＴ１０はいずれも閾値電圧の絶対値がＭ
ＯＳＦＥＴ２〜５よりも高く設定されているため、リー
ク電流を小さく抑えることができる。
【００２３】一般にＭＯＳＦＥＴのゲート・ソース間電
圧が閾値電圧以下の領域では、ソース・ドレイン間のリ
ーク電流は、ゲート電圧に対して指数関数的に増加する
ため、ＭＯＳＦＥＴ２〜５とＭＯＳＦＥＴ８，１０との
閾値電圧に差を持たせることによって、不使用時のリー
ク電流を大幅に削減することができる。なお、ここでは
閾値電圧の絶対値が低く設定されたＭＯＳＦＥＴによっ
て構成された回路の一例として２入力ＮＡＮＤゲート１
を示したが、これは他の論理回路および記憶装置等、半
導体集積回路装置を構成するどのような種類および規模
の回路でも同様の議論が成立する。
圧が閾値電圧以下の領域では、ソース・ドレイン間のリ
ーク電流は、ゲート電圧に対して指数関数的に増加する
ため、ＭＯＳＦＥＴ２〜５とＭＯＳＦＥＴ８，１０との
閾値電圧に差を持たせることによって、不使用時のリー
ク電流を大幅に削減することができる。なお、ここでは
閾値電圧の絶対値が低く設定されたＭＯＳＦＥＴによっ
て構成された回路の一例として２入力ＮＡＮＤゲート１
を示したが、これは他の論理回路および記憶装置等、半
導体集積回路装置を構成するどのような種類および規模
の回路でも同様の議論が成立する。
【００２４】図２は図１に示した低電圧動作回路をゲー
トアレイを用いて構成する場合を示す配置図であり、図
１においてスイッチ回路となる閾値電圧の絶対値が高く
設定されたｐチャネルＭＯＳＦＥＴ８およびｎチャネル
ＭＯＳＦＥＴ１０は、領域２７内に形成され、２入力Ｎ
ＡＮＤゲート１等を構成する閾値電圧の絶対値が低く設
定されたｐチャネルＭＯＳＦＥＴ２，３およびｎチャネ
ルＭＯＳＦＥＴ４，５はアレイ部２１に形成される。そ
して、アレイ部２１には入出力回路形成領域２２〜２５
から電源６，ＧＮＤ７および制御信号９，１１が入出力
される。
トアレイを用いて構成する場合を示す配置図であり、図
１においてスイッチ回路となる閾値電圧の絶対値が高く
設定されたｐチャネルＭＯＳＦＥＴ８およびｎチャネル
ＭＯＳＦＥＴ１０は、領域２７内に形成され、２入力Ｎ
ＡＮＤゲート１等を構成する閾値電圧の絶対値が低く設
定されたｐチャネルＭＯＳＦＥＴ２，３およびｎチャネ
ルＭＯＳＦＥＴ４，５はアレイ部２１に形成される。そ
して、アレイ部２１には入出力回路形成領域２２〜２５
から電源６，ＧＮＤ７および制御信号９，１１が入出力
される。
【００２５】図３はその入出力回路形成領域２２〜２５
のスイッチ回路および入出力回路の詳細を示す配置図で
ある。一般に、半導体集積回路装置においては、外部と
の接続のために信号の入出力用に設けられた信号パッド
と電源あるいはＧＮＤの供給用に設けられた電源パッド
とが存在し、通常は信号パッドに対応する入出力回路領
域は入出力回路の形成に用いられるが、電源パッドに対
応する入出力回路領域は、単に電源線の引き出しに用い
られるのみでＭＯＳＦＥＴを用いた回路は形成されな
い。したがって、電源パッドに対応する入出力回路領域
を高閾値電圧のＭＯＳＦＥＴの領域とすることができ
る。
のスイッチ回路および入出力回路の詳細を示す配置図で
ある。一般に、半導体集積回路装置においては、外部と
の接続のために信号の入出力用に設けられた信号パッド
と電源あるいはＧＮＤの供給用に設けられた電源パッド
とが存在し、通常は信号パッドに対応する入出力回路領
域は入出力回路の形成に用いられるが、電源パッドに対
応する入出力回路領域は、単に電源線の引き出しに用い
られるのみでＭＯＳＦＥＴを用いた回路は形成されな
い。したがって、電源パッドに対応する入出力回路領域
を高閾値電圧のＭＯＳＦＥＴの領域とすることができ
る。
【００２６】図３において、電源パッド２９に対応する
入出力回路領域は、高閾値電圧のＭＯＳＦＥＴが形成さ
れた領域２７であり、ここでスイッチ回路となる高閾値
電圧のｐチャネルＭＯＳＦＥＴ８およびｎチャネルＭＯ
ＳＦＥＴ１０が形成される。また、信号パッド２８，３
０に対応する入出力回路領域は、低閾値電圧のＭＯＳＦ
ＥＴが形成された領域３４，３５であり、ここで入出力
回路が形成される。
入出力回路領域は、高閾値電圧のＭＯＳＦＥＴが形成さ
れた領域２７であり、ここでスイッチ回路となる高閾値
電圧のｐチャネルＭＯＳＦＥＴ８およびｎチャネルＭＯ
ＳＦＥＴ１０が形成される。また、信号パッド２８，３
０に対応する入出力回路領域は、低閾値電圧のＭＯＳＦ
ＥＴが形成された領域３４，３５であり、ここで入出力
回路が形成される。
【００２７】図４はその入出力回路の回路図であり、半
導体集積回路装置の信号を外部に出力する際には、制御
信号３９によって出力バッファ回路３６の出力を活性状
態にすることにより、出力バッファ回路３６に形成され
た大面積のＭＯＳＦＥＴによって出力信号３８を増幅
し、負荷駆動能力の大きい入出力信号４１として半導体
集積回路装置の外部に出力される。次に、半導体集積回
路装置の外部の信号を半導体集積回路装置の内部に伝え
る際には、制御信号３９によって出力バッファ回路３６
の出力を非活性状態にすることにより、出力信号３８と
入出力信号４１の信号ラインを遮断する。したがって、
入出力信号４１は出力信号３８に影響されることなく入
力バッファ回路３７によって増幅され半導体集積回路装
置の内部に伝えられる。なお、この実施の形態１におい
ては、出力バッファ回路３６および入力バッファ回路３
７は、いずれも低閾値電圧のＭＯＳＦＥＴによって構成
される。
導体集積回路装置の信号を外部に出力する際には、制御
信号３９によって出力バッファ回路３６の出力を活性状
態にすることにより、出力バッファ回路３６に形成され
た大面積のＭＯＳＦＥＴによって出力信号３８を増幅
し、負荷駆動能力の大きい入出力信号４１として半導体
集積回路装置の外部に出力される。次に、半導体集積回
路装置の外部の信号を半導体集積回路装置の内部に伝え
る際には、制御信号３９によって出力バッファ回路３６
の出力を非活性状態にすることにより、出力信号３８と
入出力信号４１の信号ラインを遮断する。したがって、
入出力信号４１は出力信号３８に影響されることなく入
力バッファ回路３７によって増幅され半導体集積回路装
置の内部に伝えられる。なお、この実施の形態１におい
ては、出力バッファ回路３６および入力バッファ回路３
７は、いずれも低閾値電圧のＭＯＳＦＥＴによって構成
される。
【００２８】以上のように、この実施の形態１によれ
ば、ＭＴ−ＣＭＯＳによる高速、且つ低消費電力の動作
が実現できるばかりでなく、アレイ部２１が全て低閾値
電圧のＭＯＳＦＥＴの領域とすることができるため、従
来技術のように、アレイ部２１内に形成された高閾値電
圧のＭＯＳＦＥＴの領域２６が制約条件となって配置の
効率が低下して配置密度が低くなってしまうことを防ぐ
ことができ、また、既に設計されたＭＴ−ＣＭＯＳを用
いてない配置をそのまま適用することができ、配置設計
および配線設計を効率良く行うことができ、また、スイ
ッチ回路となる高閾値電圧のｐチャネルＭＯＳＦＥＴ８
およびｎチャネルＭＯＳＦＥＴ１０を、入出力回路形成
領域２２〜２５の通常使用しない領域２７に形成するた
め、既に設計された入出力回路形成領域２２〜２５の配
置をそのまま適用することができ、配置設計および配線
設計を効率良く行うことができ、設計コストを低減する
ことができる。
ば、ＭＴ−ＣＭＯＳによる高速、且つ低消費電力の動作
が実現できるばかりでなく、アレイ部２１が全て低閾値
電圧のＭＯＳＦＥＴの領域とすることができるため、従
来技術のように、アレイ部２１内に形成された高閾値電
圧のＭＯＳＦＥＴの領域２６が制約条件となって配置の
効率が低下して配置密度が低くなってしまうことを防ぐ
ことができ、また、既に設計されたＭＴ−ＣＭＯＳを用
いてない配置をそのまま適用することができ、配置設計
および配線設計を効率良く行うことができ、また、スイ
ッチ回路となる高閾値電圧のｐチャネルＭＯＳＦＥＴ８
およびｎチャネルＭＯＳＦＥＴ１０を、入出力回路形成
領域２２〜２５の通常使用しない領域２７に形成するた
め、既に設計された入出力回路形成領域２２〜２５の配
置をそのまま適用することができ、配置設計および配線
設計を効率良く行うことができ、設計コストを低減する
ことができる。
【００２９】実施の形態２．図５はこの発明の実施の形
態２による半導体集積回路装置を示す配置図であり、図
において、入出力回路形成領域２２〜２５は、それぞれ
複数の領域によって形成され、絶対値の低い閾値電圧が
設定されたＭＯＳＦＥＴ（低閾値電圧ＭＯＳＦＥＴ）
と、絶対値の高い閾値電圧が設定されたＭＯＳＦＥＴ
（高閾値電圧ＭＯＳＦＥＴ）とをそれら各々の領域に共
に備え、且つそれら各々の領域が同一の構造に形成され
たものである。なお、５１〜５４は高閾値電圧のＭＯＳ
ＦＥＴの領域である。
態２による半導体集積回路装置を示す配置図であり、図
において、入出力回路形成領域２２〜２５は、それぞれ
複数の領域によって形成され、絶対値の低い閾値電圧が
設定されたＭＯＳＦＥＴ（低閾値電圧ＭＯＳＦＥＴ）
と、絶対値の高い閾値電圧が設定されたＭＯＳＦＥＴ
（高閾値電圧ＭＯＳＦＥＴ）とをそれら各々の領域に共
に備え、且つそれら各々の領域が同一の構造に形成され
たものである。なお、５１〜５４は高閾値電圧のＭＯＳ
ＦＥＴの領域である。
【００３０】また、図６はこの発明の実施の形態２によ
る入出力回路形成領域の詳細を示す配置図であり、図に
おいて、５５〜５７は高閾値電圧のＭＯＳＦＥＴの領
域、５８〜６０は低閾値電圧のＭＯＳＦＥＴの領域であ
り、全ての入出力回路形成領域の構造は同一である。ま
た、６１，６３は高閾値電圧のＭＯＳＦＥＴの領域５
５，５７および低閾値電圧のＭＯＳＦＥＴの領域５８，
６０によって形成された入出力回路、６２は高閾値電圧
のＭＯＳＦＥＴの領域５６によって形成されたスイッチ
回路である。
る入出力回路形成領域の詳細を示す配置図であり、図に
おいて、５５〜５７は高閾値電圧のＭＯＳＦＥＴの領
域、５８〜６０は低閾値電圧のＭＯＳＦＥＴの領域であ
り、全ての入出力回路形成領域の構造は同一である。ま
た、６１，６３は高閾値電圧のＭＯＳＦＥＴの領域５
５，５７および低閾値電圧のＭＯＳＦＥＴの領域５８，
６０によって形成された入出力回路、６２は高閾値電圧
のＭＯＳＦＥＴの領域５６によって形成されたスイッチ
回路である。
【００３１】次に動作について説明する。この実施の形
態２では、入出力回路形成領域２２〜２５において高閾
値電圧のＭＯＳＦＥＴと低閾値電圧のＭＯＳＦＥＴの両
方を用いることができる。一般に信号を半導体集積回路
装置の外部に出力する出力回路には重い負荷を駆動する
ためにサイズの大きなＭＯＳＦＥＴが設けられるが、こ
れを低閾値電圧のＭＯＳＦＥＴにより形成すると、大き
なリーク電流が流れ消費電力が増大してしまう。
態２では、入出力回路形成領域２２〜２５において高閾
値電圧のＭＯＳＦＥＴと低閾値電圧のＭＯＳＦＥＴの両
方を用いることができる。一般に信号を半導体集積回路
装置の外部に出力する出力回路には重い負荷を駆動する
ためにサイズの大きなＭＯＳＦＥＴが設けられるが、こ
れを低閾値電圧のＭＯＳＦＥＴにより形成すると、大き
なリーク電流が流れ消費電力が増大してしまう。
【００３２】この実施の形態２によれば、図６に示した
ように、入出力回路６１を高閾値電圧のＭＯＳＦＥＴの
領域５５および低閾値電圧のＭＯＳＦＥＴの領域５８に
よって形成することができ、リーク電流をカットするこ
とができる。例えば図４に示した入出力回路の出力バッ
ファ回路３６に、高閾値電圧のＭＯＳＦＥＴの領域５５
に形成された高閾値電圧のＭＯＳＦＥＴを用いることが
でき、リーク電流をカットすることができる。また、６
２は高閾値電圧のＭＯＳＦＥＴの領域５６に形成された
高閾値電圧のＭＯＳＦＥＴのみを用いたスイッチ回路で
あり、ｐチャネルＭＯＳＦＥＴ８およびｎチャネルＭＯ
ＳＦＥＴ１０を形成するものである。
ように、入出力回路６１を高閾値電圧のＭＯＳＦＥＴの
領域５５および低閾値電圧のＭＯＳＦＥＴの領域５８に
よって形成することができ、リーク電流をカットするこ
とができる。例えば図４に示した入出力回路の出力バッ
ファ回路３６に、高閾値電圧のＭＯＳＦＥＴの領域５５
に形成された高閾値電圧のＭＯＳＦＥＴを用いることが
でき、リーク電流をカットすることができる。また、６
２は高閾値電圧のＭＯＳＦＥＴの領域５６に形成された
高閾値電圧のＭＯＳＦＥＴのみを用いたスイッチ回路で
あり、ｐチャネルＭＯＳＦＥＴ８およびｎチャネルＭＯ
ＳＦＥＴ１０を形成するものである。
【００３３】以上のように、この実施の形態２によれ
ば、実施の形態１と同様の効果が得られるだけでなく、
全ての入出力回路形成領域２２〜２５のゲートの構成を
同一にすることができるため、電源パッド用のスイッチ
回路と信号パッド用の入出力回路を任意の場所に形成す
ることができ任意の回路をゲートアレイによって実現す
ることができる。また、入出力回路に高閾値電圧のＭＯ
ＳＦＥＴと低閾値電圧のＭＯＳＦＥＴの両方を用いるこ
とができるため、リーク電流の小さい入出力回路を実現
することができ、更なる低消費電力化が実現できる。
ば、実施の形態１と同様の効果が得られるだけでなく、
全ての入出力回路形成領域２２〜２５のゲートの構成を
同一にすることができるため、電源パッド用のスイッチ
回路と信号パッド用の入出力回路を任意の場所に形成す
ることができ任意の回路をゲートアレイによって実現す
ることができる。また、入出力回路に高閾値電圧のＭＯ
ＳＦＥＴと低閾値電圧のＭＯＳＦＥＴの両方を用いるこ
とができるため、リーク電流の小さい入出力回路を実現
することができ、更なる低消費電力化が実現できる。
【００３４】実施の形態３．図７はこの発明の実施の形
態３による半導体集積回路装置を示す配置図であり、図
において、７１〜７４はアレイ部２１および入出力回路
形成領域２２〜２５以外の４隅空き領域であり、この４
隅空き領域７１〜７４には絶対値の高い閾値電圧が設定
されたＭＯＳＦＥＴ（高閾値電圧ＭＯＳＦＥＴ）が形成
されている。
態３による半導体集積回路装置を示す配置図であり、図
において、７１〜７４はアレイ部２１および入出力回路
形成領域２２〜２５以外の４隅空き領域であり、この４
隅空き領域７１〜７４には絶対値の高い閾値電圧が設定
されたＭＯＳＦＥＴ（高閾値電圧ＭＯＳＦＥＴ）が形成
されている。
【００３５】次に動作について説明する。一般に、半導
体集積回路装置のチップの４隅の部分はＭＯＳＦＥＴが
配置されていない配線領域となるため、この部分に高閾
値電圧のＭＯＳＦＥＴを設けてｐチャネルＭＯＳＦＥＴ
８およびｎチャネルＭＯＳＦＥＴ１０を形成することが
できる。
体集積回路装置のチップの４隅の部分はＭＯＳＦＥＴが
配置されていない配線領域となるため、この部分に高閾
値電圧のＭＯＳＦＥＴを設けてｐチャネルＭＯＳＦＥＴ
８およびｎチャネルＭＯＳＦＥＴ１０を形成することが
できる。
【００３６】以上のように、この実施の形態３によれ
ば、実施の形態１と同様の効果が得られるばかりでな
く、全ての入出力回路形成領域２２〜２５のゲートの構
成を同一にすることができるため、信号パッド用の入出
力回路を任意の場所に形成することができ任意の回路を
ゲートアレイによって実現することができる。
ば、実施の形態１と同様の効果が得られるばかりでな
く、全ての入出力回路形成領域２２〜２５のゲートの構
成を同一にすることができるため、信号パッド用の入出
力回路を任意の場所に形成することができ任意の回路を
ゲートアレイによって実現することができる。
【００３７】実施の形態４．図８はこの発明の実施の形
態４による半導体集積回路装置を示す配置図であり、図
において、７５はアレイ部２１と入出力回路形成領域２
２〜２５との間の空き領域であり、この空き領域７５に
は絶対値の高い閾値電圧が設定されたＭＯＳＦＥＴ（高
閾値電圧ＭＯＳＦＥＴ）が形成されている。
態４による半導体集積回路装置を示す配置図であり、図
において、７５はアレイ部２１と入出力回路形成領域２
２〜２５との間の空き領域であり、この空き領域７５に
は絶対値の高い閾値電圧が設定されたＭＯＳＦＥＴ（高
閾値電圧ＭＯＳＦＥＴ）が形成されている。
【００３８】次に動作について説明する。一般に、半導
体集積回路装置のアレイ部２１と入出力回路形成領域２
２〜２５との間は、ＭＯＳＦＥＴが配置されていない配
線領域となるため、この部分に高閾値電圧のＭＯＳＦＥ
Ｔを設けてｐチャネルＭＯＳＦＥＴ８およびｎチャネル
ＭＯＳＦＥＴ１０を形成することができる。
体集積回路装置のアレイ部２１と入出力回路形成領域２
２〜２５との間は、ＭＯＳＦＥＴが配置されていない配
線領域となるため、この部分に高閾値電圧のＭＯＳＦＥ
Ｔを設けてｐチャネルＭＯＳＦＥＴ８およびｎチャネル
ＭＯＳＦＥＴ１０を形成することができる。
【００３９】以上のように、この実施の形態４によれ
ば、実施の形態３と同様の効果が得られる。
ば、実施の形態３と同様の効果が得られる。
【００４０】
【発明の効果】以上のように、この発明によれば、アレ
イ部を全て低閾値電圧ＭＯＳＦＥＴの領域とすることが
できるため、従来技術のように、アレイ部内に形成され
た高閾値電圧ＭＯＳＦＥＴの領域が制約条件となって配
置の効率が低下して配置密度が低くなってしまうことを
防ぐことができ、また、既に設計されたＭＴ−ＣＭＯＳ
を用いてない配置をそのまま適用することができ、配置
設計および配線設計を効率良く行うことができる効果が
ある。
イ部を全て低閾値電圧ＭＯＳＦＥＴの領域とすることが
できるため、従来技術のように、アレイ部内に形成され
た高閾値電圧ＭＯＳＦＥＴの領域が制約条件となって配
置の効率が低下して配置密度が低くなってしまうことを
防ぐことができ、また、既に設計されたＭＴ−ＣＭＯＳ
を用いてない配置をそのまま適用することができ、配置
設計および配線設計を効率良く行うことができる効果が
ある。
【００４１】この発明によれば、スイッチ回路となる高
閾値電圧ＭＯＳＦＥＴを、入出力回路形成領域の入出力
回路以外の通常使用しない領域に形成するため、既に設
計された入出力回路形成領域の配置をそのまま適用する
ことができ、配置設計および配線設計を効率良く行うこ
とができる効果がある。
閾値電圧ＭＯＳＦＥＴを、入出力回路形成領域の入出力
回路以外の通常使用しない領域に形成するため、既に設
計された入出力回路形成領域の配置をそのまま適用する
ことができ、配置設計および配線設計を効率良く行うこ
とができる効果がある。
【００４２】この発明によれば、全ての入出力回路形成
領域の構造を同一にすることができるため、スイッチ回
路と入出力回路とを任意の場所に形成することができ
る。また、入出力回路を形成する際に、高閾値電圧ＭＯ
ＳＦＥＴと低閾値電圧ＭＯＳＦＥＴの両方を用いること
ができるため、リーク電流の小さい入出力回路を形成す
ることができ、さらに、低消費電力化が実現できる効果
がある。
領域の構造を同一にすることができるため、スイッチ回
路と入出力回路とを任意の場所に形成することができ
る。また、入出力回路を形成する際に、高閾値電圧ＭＯ
ＳＦＥＴと低閾値電圧ＭＯＳＦＥＴの両方を用いること
ができるため、リーク電流の小さい入出力回路を形成す
ることができ、さらに、低消費電力化が実現できる効果
がある。
【００４３】この発明によれば、全ての入出力回路形成
領域の構造を同一にすることができるため、信号パッド
用の入出力回路を任意の場所に形成することができ任意
の回路をゲートアレイによって実現できる効果がある。
領域の構造を同一にすることができるため、信号パッド
用の入出力回路を任意の場所に形成することができ任意
の回路をゲートアレイによって実現できる効果がある。
【００４４】この発明によれば、全ての入出力回路形成
領域の構造を同一にすることができるため、信号パッド
用の入出力回路を任意の場所に形成することができ任意
の回路をゲートアレイによって実現できる効果がある。
領域の構造を同一にすることができるため、信号パッド
用の入出力回路を任意の場所に形成することができ任意
の回路をゲートアレイによって実現できる効果がある。
【００４５】この発明によれば、高閾値電圧ＭＯＳＦＥ
Ｔおよび低閾値電圧ＭＯＳＦＥＴの両方を用いて入出力
回路を形成したことにより、その形成された入出力回路
はリーク電流が小さく、低消費電力化が実現できる効果
がある。
Ｔおよび低閾値電圧ＭＯＳＦＥＴの両方を用いて入出力
回路を形成したことにより、その形成された入出力回路
はリーク電流が小さく、低消費電力化が実現できる効果
がある。
【図１】 従来およびこの発明の実施の形態１による低
電圧動作回路を示す回路図である。
電圧動作回路を示す回路図である。
【図２】 この発明の実施の形態１による半導体集積回
路装置を示す配置図である。
路装置を示す配置図である。
【図３】 この発明の実施の形態１による入出力回路形
成領域の詳細を示す配置図である。
成領域の詳細を示す配置図である。
【図４】 この発明の実施の形態１による入出力回路の
詳細を示す回路図である。
詳細を示す回路図である。
【図５】 この発明の実施の形態２による半導体集積回
路装置を示す配置図である。
路装置を示す配置図である。
【図６】 この発明の実施の形態２による入出力回路形
成領域の詳細を示す配置図である。
成領域の詳細を示す配置図である。
【図７】 この発明の実施の形態３による半導体集積回
路装置を示す配置図である。
路装置を示す配置図である。
【図８】 この発明の実施の形態４による半導体集積回
路装置を示す配置図である。
路装置を示す配置図である。
【図９】 従来の半導体集積回路装置を示す配置図であ
る。
る。
２１ アレイ部、２２〜２５ 入出力回路形成領域、６
１，６３ 入出力回路、６２ スイッチ回路、７１〜７
４ ４隅空き領域、７５ 空き領域。
１，６３ 入出力回路、６２ スイッチ回路、７１〜７
４ ４隅空き領域、７５ 空き領域。
Claims (6)
- 【請求項１】 複数個のＭＯＳＦＥＴをアレイ状に配置
したアレイ部と、そのアレイ部以外の領域に形成され、
そのアレイ部に配置されたＭＯＳＦＥＴの閾値電圧より
も絶対値の高い閾値電圧を有する高閾値電圧ＭＯＳＦＥ
Ｔとを備えた半導体集積回路装置。 - 【請求項２】 複数個のＭＯＳＦＥＴをアレイ状に配置
したアレイ部と、そのアレイ部の周囲に形成された入出
力回路形成領域と、その入出力回路形成領域の入出力回
路以外の領域に形成され、上記アレイ部に配置されたＭ
ＯＳＦＥＴの閾値電圧よりも絶対値の高い閾値電圧を有
する高閾値電圧ＭＯＳＦＥＴとを備えた半導体集積回路
装置。 - 【請求項３】 複数個のＭＯＳＦＥＴをアレイ状に配置
したアレイ部と、そのアレイ部に配置されたＭＯＳＦＥ
Ｔの閾値電圧よりも絶対値の高い閾値電圧を有する高閾
値電圧ＭＯＳＦＥＴと、その高閾値電圧ＭＯＳＦＥＴよ
りも絶対値の低い閾値電圧を有する低閾値電圧ＭＯＳＦ
ＥＴと、上記アレイ部の周囲に複数の領域によって形成
され、上記高閾値電圧ＭＯＳＦＥＴおよび上記低閾値電
圧ＭＯＳＦＥＴをそれら各々の領域に共に備え、且つそ
れら各々の領域が同一の構造に形成された入出力回路形
成領域とを備えた半導体集積回路装置。 - 【請求項４】 高閾値電圧ＭＯＳＦＥＴを、アレイ部お
よび入出力回路形成領域以外の４隅空き領域に形成した
ことを特徴とする請求項１から請求項３のうちのいずれ
か１項記載の半導体集積回路装置。 - 【請求項５】 高閾値電圧ＭＯＳＦＥＴを、アレイ部と
入出力回路形成領域との間の空き領域に形成したことを
特徴とする請求項１から請求項４のうちのいずれか１項
記載の半導体集積回路装置。 - 【請求項６】 高閾値電圧ＭＯＳＦＥＴを用いてアレイ
部に対して電源を供給または遮断するスイッチ回路を形
成し、高閾値電圧ＭＯＳＦＥＴおよび低閾値電圧ＭＯＳ
ＦＥＴの両方を用いてアレイ部に対して信号を入出力す
る入出力回路を形成したことを特徴とする請求項１から
請求項５のうちのいずれか１項記載の半導体集積回路装
置。
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