JP3090132U - Ｍｏｓ型トランジスタおよびスイッチング電源 - Google Patents

Ｍｏｓ型トランジスタおよびスイッチング電源

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Abstract

(57)【要約】 【課題】電流が流れ始めるゲート電圧を低くするときに
も、入力容量と帰還容量との増加を抑制する。 【解決手段】ゲート閾電圧が互いに異なるＭＯＳ型トラ
ンジスタセル１，２が、同一チップ８上に、それぞれ複
数個形成されるとともに、ゲート閾電圧が互いに異なる
ＭＯＳ型トランジスタセル１，２は並列に接続されてい
る。

Description

【考案の詳細な説明】
【０００１】
【考案の属する技術分野】
本考案は、ゲート閾電圧が異なるＭＯＳ型トランジスタセルが並列に接続され たＭＯＳ型トランジスタに関するとともに、前記ＭＯＳ型トランジスタをスイッ チング素子に用いたスイッチング電源に関するものである。
【０００２】
【従来の技術】
スイッチング電源のスイッチング素子等に使用されるＭＯＳ型トランジスタは 、オン抵抗を低くするため、複数個のセルを並列接続した構成となっている。図 ７は、上記したセルの断面の構造を模式的に示している。すなわち、８１はポリ シリコンからなるゲート電極、８２はゲート電極８１を絶縁するための絶縁層、 ８４はＮ＋領域、８３はアルミニウム・シリコン等の金属層であり、Ｎ＋領域８ ４に接続されていて、ソース電極となっている。８５はＰ−領域、８６はＮ−領 域、８７はＮ＋層、８８はドレイン電極となる金属板である。そして、ゲート電 極８１に電圧を印加したときには、印加した電圧に対応する深さのチャネル８９ が形成され、ドレインからソースに電流が流れる。
【０００３】 上記したチャネル８９が形成され、ドレインからソースに電流が流れ始めると きのゲート電圧（以下ではゲート閾電圧と称する）は、電極８１の厚みを変える と変化する。すなわち、ゲート電極８１の厚みを薄くしたときにはゲート閾電圧 が低くなり、ゲート電極８１の厚みを厚くしたときにはゲート閾電圧が高くなる 。このため、ゲート電極８１は、ゲート閾電圧が所望の値となるように、その厚 みが決定されている。また、その厚みは、同一チップ上では、すべてが同一とな るように形成されている（第１の従来技術とする）。
【０００４】 また、特開２００１−３６３８８号として提案された従来技術では、段落［０ ０４３］、［００４４］において、１つのチップ上に形成される複数個のＭＯＳ 型トランジスタセルに関して、そのゲート閾電圧を、要求される条件に適合した 電圧とする構成が開示されている（第２の従来技術とする）。
【０００５】 また、特開平１１−３０７６５０号として提案された従来技術では、コンパレ ータを備えたＩＣにおいて、負荷側のＭＯＳ型トランジスタの移動度を差動側の ＭＯＳ型トランジスタの移動度より小さくし、負荷側のＭＯＳ型トランジスタの 相互コンダクタンスｇｍを差動側のＭＯＳ型トランジスタの相互コンダクタンス ｇｍより小さくしている。従って、ＭＯＳ型トランジスタを用いたコンパレータ のオフセット電圧は、占有面積の増大を招くことなく低減されることになる（第 ３の従来技術とする）。
【０００６】 また、特開２００２−１６２３８号として提案された従来技術では、列選択信 号を受けるＭＯＳ型トランジスタのゲート酸化膜を薄くすることによって、列選 択信号の振幅電圧の低減化を可能としている（第４の従来技術とする）。
【０００７】 また、ＭＯＳ型トランジスタをスイッチング素子に用い、部分共振を行うスイ ッチング電源の従来技術に、図９に示す構成がある。すなわち、この技術におい ては、制御回路７１から出力されるスイッチングパルス７２を、可飽和インダク タＬ７を介して、ＭＯＳ型トランジスタ７４のゲートに導いている。このため、 図１０に示したように、スイッチングパルス７２が急激に立ち上がるにもかかわ らず、ゲート電圧は、７３に示したように、緩やかな上昇を示す。その結果、寄 生容量成分Ｃ７に蓄積された電荷を放電するための電流は、実線７８に示したよ うに、少ない電流値に抑制される（破線７９は、可飽和インダクタＬ７が無いと きに寄生容量成分Ｃ７を放電するときの電流変化を示している）。従って、スイ ッチング損失が低減されることになる（第５の従来技術とする）。
【０００８】
【考案が解決しようとする課題】
しかしながら第１の従来技術を用いる場合には、以下に示す問題を生じていた 。すなわち、複数個のセルが並列接続されたＭＯＳ型トランジスタでは、入力容 量が大きい。従って、図８の９８に示すように、ゲートにパルスを印加したとき には、ゲート電圧は急激には上昇しない。その結果、ゲート電圧がゲート閾電圧 Ｖｔｈ８を超えるまでには時間を要する。いま、ゲート電圧の上昇の程度が一定 であるとすると、ゲート閾電圧が低いほど、ＭＯＳ型トランジスタに電流が流れ 始めるタイミングは速くなる。しかし、ゲート閾電圧の低いＭＯＳ型トランジス タは、ゲートが薄く、面積が広いため、入力容量が大きくなっている。従って、 ゲート閾電圧の低いＭＯＳ型トランジスタにおいては、９７に示したように、ゲ ート閾電圧の高いＭＯＳ型トランジスタを用いた場合（９８に示す）に比すると 、ゲート電圧の上昇速度が遅い。このため、ゲート閾電圧がＶｔｈ７と低くなっ ているにもかかわらず、ＭＯＳ型トランジスタに電流が流れ始めるタイミングは 、ゲート閾電圧が高いＭＯＳ型トランジスタの場合と余り変わらなくなる。この ため、ＭＯＳ型トランジスタがオンに移行するタイミングを速めようとするとき には、ゲートを駆動する駆動回路の駆動能力を高める必要があった。
【０００９】 また、第２の従来技術では、ゲート閾電圧が要求される条件を満たすように形 成されたＭＯＳ型トランジスタセルは、各セルがそれぞれ単独でＭＯＳ型トラン ジスタとして使用されるようになっている。このため、上記した問題を解決しよ うとする観点から第２の従来技術を見る場合には、適用することが困難な技術と なっていた。
【００１０】 また、上記した問題を解決しようとする観点から第３および第４の従来技術を 見る場合、これらの従来技術は適用することが困難な技術となっていた。
【００１１】 また、第５の従来技術を用いた場合では、スイッチング損失を低減することが できるが、このためには可飽和インダクタＬ７を必要としている。一方、可飽和 インダクタＬ７は素子価格が高価となっている。つまり、部品点数の増加を招く とともに、部品原価の上昇を招くという問題が生じていた。
【００１２】 本考案は上記課題を解決するため創案されたものであって、その目的は、電流 が流れ始めるゲート電圧を低くするときにも、入力容量と帰還容量との増加を抑 制することのでき、且つ、発熱の集中を防止することのでき、且つ、ゲート電圧 が低いときにもオン抵抗の値を比較的低い値に抑制することのできるＭＯＳ型ト ランジスタを提供することにある。
【００１３】 また本考案の目的は、ゲート閾電圧が互いに異なるＭＯＳ型トランジスタセル を並列に接続することにより、電流が流れ始めるゲート電圧を低くするときにも 、入力容量と帰還容量との増加を抑制することのできるＭＯＳ型トランジスタを 提供することにある。
【００１４】 また上記目的に加え、ゲート閾電圧が低い側のＭＯＳ型トランジスタセルであ る低ゲート閾電圧セルを、チップ上にほぼ均等に散らばるように形成することに より、発熱の集中を防止することのできるＭＯＳ型トランジスタを提供すること にある。
【００１５】 また本考案の目的は、ゲート閾電圧が互いに異なるＭＯＳ型トランジスタセル を並列に接続したＭＯＳ型トランジスタをスイッチング素子に用い、スイッチン グ素子がオフからオンに転じたときの寄生容量成分の電荷の放電における電流値 を減少させることにより、寄生容量成分の電荷の放電を要因とするＭＯＳ型トラ ンジスタの発熱量を低減することのできるスイッチング電源を提供することにあ る。
【００１６】 また上記目的に加え、スイッチングを行うＭＯＳ型トランジスタに、低ゲート 閾電圧セルがチップ上にほぼ均等に散らばるように形成された素子を使用するこ とにより、故障率の上昇を防止することのできるスイッチング電源を提供するこ とにある。
【００１７】 また上記目的に加え、スイッチングを行うＭＯＳ型トランジスタに、低ゲート 閾電圧セルの個数が高ゲート閾電圧セルの個数の１／１０〜１／２の範囲となっ ている素子を使用することにより、好適となるスイッチングを行わせることので きるスイッチング電源を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するため本考案に係るＭＯＳ型トランジスタは、ゲート閾電圧 が２種の電圧のうちの低圧側となっているＭＯＳ型トランジスタセルである低ゲ ート閾電圧セルと、ゲート閾電圧が前記２種の電圧のうちの高圧側となっている ＭＯＳ型トランジスタセルである高ゲート閾電圧セルとが同一チップ上にそれぞ れ複数個形成されるとともに、複数個の低ゲート閾電圧セルと複数個の高ゲート 閾電圧セルとが並列に接続され、低ゲート閾電圧セルの個数が高ゲート閾電圧セ ルの個数の１／１０〜１／２の範囲となっている。
【００１９】 すなわち、低ゲート閾電圧セルの入力容量と帰還容量とは大きく、高ゲート閾 電圧セルの入力容量と帰還容量とは小さい。従って、すべてのＭＯＳ型トランジ スタセルが低ゲート閾電圧セルにより構成されるときの入力容量と帰還容量とに 比すると、高ゲート閾電圧セルの個数分に応じて入力容量と帰還容量とが減少す る。また、高ゲート閾電圧セルの個数に対する低ゲート閾電圧セルの個数の比率 については、比率を小さくすると、入力容量と帰還容量とが小さくなる反面、低 ゲート閾電圧セルのみがオンするときのオン抵抗値が大きくなる。また、比率を 大きくすると、低ゲート閾電圧セルのみがオンするときのオン抵抗値が小さくな る反面、入力容量と帰還容量とが大きくなる。従って、上記比率を１／１０〜１ ／２の範囲とするときでは、低ゲート閾電圧セルのみがオンするときのオン抵抗 の増大を抑制しつつ、入力容量と帰還容量との増加を抑制できることになる。ま た、電流が流れ始めるタイミングは、低ゲート閾電圧セルの方が高ゲート閾電圧 セルより速い。従って、低ゲート閾電圧セルの発熱量は、高ゲート閾電圧セルの 発熱量より多くなるが、発熱量の多い低ゲート閾電圧セルは、チップ上でほぼ均 等に散らばっている。
【００２０】 また本考案に係るＭＯＳ型トランジスタは、ゲート閾電圧が互いに異なるＭＯ Ｓ型トランジスタセルが、同一チップ上に、ゲート閾電圧のそれぞれ毎に複数個 形成されるとともに、同一チップ上に形成されたゲート閾電圧が互いに異なるＭ ＯＳ型トランジスタセルは並列に接続されている。
【００２１】 すなわち、ゲート閾電圧が低いＭＯＳ型トランジスタセルの入力容量と帰還容 量とは大きく、ゲート閾電圧が高いＭＯＳ型トランジスタセルの入力容量と帰還 容量とは小さい。従って、すべてのＭＯＳ型トランジスタセルが、ゲート閾電圧 の低いＭＯＳ型トランジスタセルにより構成されるときの入力容量と帰還容量と に比すると、ゲート閾電圧が高いＭＯＳ型トランジスタセルの個数分に応じて入 力容量と帰還容量とが減少する。
【００２２】 また上記構成に加え、前記ゲート閾電圧が互いに異なるＭＯＳ型トランジスタ セルは、ゲート閾電圧が２種の電圧のうちの低圧側である低ゲート閾電圧セルと 、ゲート閾電圧が前記２種の電圧のうちの高圧側である高ゲート閾電圧セルとか らなり、低ゲート閾電圧セルは前記チップ上にほぼ均等に散らばる位置関係でも って形成されている。
【００２３】 すなわち、電流が流れ始めるタイミングは、低ゲート閾電圧セルの方が高ゲー ト閾電圧セルより速い。従って、低ゲート閾電圧セルの発熱量は、高ゲート閾電 圧セルの発熱量より多くなるが、発熱量の多い低ゲート閾電圧セルは、チップ上 でほぼ均等に散らばっている。
【００２４】 また本考案に係るスイッチング電源は、一次コイルに流れる電流をＭＯＳ型ト ランジスタを用いてスイッチングするスイッチング電源において、前記ＭＯＳ型 トランジスタにおいては、ゲート閾電圧が互いに異なるＭＯＳ型トランジスタセ ルが、同一チップ上に、ゲート閾電圧のそれぞれ毎に複数個形成されるとともに 、同一チップ上に形成されたゲート閾電圧が互いに異なるＭＯＳ型トランジスタ セルは並列に接続されている。すなわち、寄生容量成分の放電は、オン抵抗の値 が好適な大きさとなる領域において生じる。従って、寄生容量成分の電荷を放電 するために消費しなければならない電力は少なくなる。
【００２５】 また上記構成に加え、前記ＭＯＳ型トランジスタにおいては、前記ゲート閾電 圧が互いに異なるＭＯＳ型トランジスタセルは、ゲート閾電圧が２種の電圧のう ちの低圧側である低ゲート閾電圧セルと、ゲート閾電圧が前記２種の電圧のうち の高圧側である高ゲート閾電圧セルとからなり、低ゲート閾電圧セルは前記チッ プ上にほぼ均等に散らばる位置関係でもって形成されている。すなわち、スイッ チング動作を行うＭＯＳ型トランジスタの発熱は、チップ上の特定の箇所に集中 することの無い発熱となる。
【００２６】 また上記構成に加え、前記ＭＯＳ型トランジスタにおいては、低ゲート閾電圧 セルの個数が高ゲート閾電圧セルの個数の１／１０〜１／２の範囲となっている 。すなわち、寄生容量成分に蓄積された電荷は、好適な値のオン抵抗でもって放 電される。
【００２７】
【考案の実施の形態】
以下に本考案の実施例の形態を、図面を参照しつつ説明する。 図２は、本考案に係るＭＯＳ型トランジスタの一実施形態のＭＯＳ型トランジ スタセルの配置を示す説明図である。
【００２８】 図において、チップ８には、ゲート閾電圧が２ＶであるＭＯＳ型トランジスタ セル（低ゲート閾電圧セル）１，・・・と、ゲート閾電圧が５ＶであるＭＯＳ型 トランジスタセル（高ゲート閾電圧セル）２，・・・とが形成されている。なお 、低ゲート閾電圧セル１，・・・は、チップ８上に、均等に散らばる位置関係で もって形成されている。且つ、低ゲート閾電圧セル１，・・・の個数は、高ゲー ト閾電圧セル２，・・・の個数の約１／６となっている。
【００２９】 図１は、低ゲート閾電圧セルと高ゲート閾電圧セルとの断面を模式的に示した 説明図となっている。
【００３０】 チップ８の裏面側に形成されたＮ＋層３４には、ドレイン電極となる金属板３ ５が接合されている。また、Ｎ＋層３４を挟んで、金属板３５と対向する側には Ｎ−領域３３が形成されている。そして、このＮ−領域３３に入り込む形で、Ｐ −領域３２が形成されている。また、Ｐ−領域３２の表面側であって、平面視形 状が正方形であるゲート電極１１，２１の縁に沿うように、Ｎ＋領域１２，２２ が形成されている。また、Ｎ−領域３３の表面側には酸化膜１４，２４が形成さ れている。そして、ポリシリコンからなるゲート電極１１，２１は、絶縁層１３ ，２３により絶縁される形で形成されている。従って、ゲート電極１１，２１に 電圧が印加されたときには、印加された電圧に対応する厚みのチャネル１５，２ ５が形成され、Ｎ−領域３３とＮ＋領域１２，２２との間に電流が流れる。
【００３１】 また、チップ８の表面には、アルミニウム・シリコンからなる金属膜３１が形 成されている。なお、この金属膜３１は、Ｎ＋領域１２，２２と電気的に接続さ れるように形成されており、ソース電極となっている。また、ゲート電極１１， ２１は、図示が省略された金属膜により互いに接続されている。すなわち、図２ に示す低ゲート閾電圧セル１，・・・と高ゲート閾電圧セル２，・・・とは、そ のすべてが並列に接続されている。
【００３２】 なお、ゲート電極１１の厚みは、ゲート閾電圧が２Ｖのため、ゲート閾電圧が ５Ｖであるゲート電極２１の厚みより薄くなっている。つまり、ゲート電極１１ とゲート電極２１とは、厚みが互いに異なっている。このため、ゲート電極１１ ，２１は、ゲート電極１１を形成する工程と、ゲート電極２１を形成する工程と の２つの工程によって形成される。
【００３３】 また、ゲート電極２１は、ゲート電極１１に比したときには、厚みが厚いため 、平面視における面積は、ゲート電極１１に比して小さくなっている。従って、 ＭＯＳ型トランジスタセルを単位として見る場合、高ゲート閾電圧セル２の入力 容量（Ｃｉｓｓ）は、低ゲート閾電圧セル１の入力容量より小さくなっている。 また、高ゲート閾電圧セル２の帰還容量（Ｃｒｓｓ）も、低ゲート閾電圧セル１ の帰還容量より小さくなっている。
【００３４】 また、既に説明したように、低ゲート閾電圧セル１，・・・の個数は、高ゲー ト閾電圧セル２，・・・の個数の約１／６となっている。従って、入力容量や帰 還容量は、ゲート閾電圧が５ＶであるＭＯＳ型トランジスタにほぼ等しい値とな っている。従って、ゲート閾電圧が２ＶであるＭＯＳ型トランジスタとして見る 場合には、入力容量や帰還容量は極めて小さい値となっている。
【００３５】 なお、高ゲート閾電圧セル２，・・・と低ゲート閾電圧セル１，・・・とのす べてがオン状態となるときには、ドレイン・ソース間の抵抗値が１．５Ωとなる ように構成されている。また、低ゲート閾電圧セル１，・・・の個数は、高ゲー ト閾電圧セル２，・・・の個数の約１／６となっているので、低ゲート閾電圧セ ル１，・・・のみがオン状態となるときには、ドレイン・ソース間の抵抗値は、 比較的低い値の約１０Ωとなる。
【００３６】 上記構成からなる実施形態の作用について、図４を参照しつつ、説明する。
【００３７】 ゲート電圧を０Ｖから上昇させていくと、ゲート電圧が、低ゲート閾電圧セル １，・・・のゲート閾電圧Ｖｔｈ１を超え始めたとき、低ゲート閾電圧セル１， ・・・にチャネル１５が形成される。このため、ドレイン・ソース間の抵抗値は 、実線５５でもって示したように、ゲート電圧の上昇に対応して、１０Ωを漸近 線とする双曲線状に減少する。そして、ゲート電圧が、高ゲート閾電圧セル２， ・・・のゲート閾電圧Ｖｔｈ２を超え始めたとき、高ゲート閾電圧セル２，・・ ・にもチャネル２５が形成される。このため、ドレイン・ソース間の抵抗値は、 実線５６でもって示したように、ゲート電圧の上昇に対応して、１．５Ωを漸近 線とする双曲線状に減少する。
【００３８】 一方、電流が流れ始めるタイミングに注目すると、低ゲート閾電圧セル１，・ ・・に電流が流れ始めるタイミングは、高ゲート閾電圧セル２，・・・に電流が 流れ始めるタイミングより速い。従って、ＭＯＳ型トランジスタセルを単位とし て発熱量を見る場合、低ゲート閾電圧セル１，・・・の発熱量は、高ゲート閾電 圧セル２，・・・の発熱量より多くなる。しかし、低ゲート閾電圧セル１，・・ ・は、チップ８上に、ほぼ均等に散らばるように形成されている。従って、チッ プ８における温度上昇は、一部に集中することなく、均等に生じる。つまり、チ ップ８における部分的な過度の温度上昇の発生が防止されることになる。
【００３９】 図３は、本考案に係るスイッチング電源の一実施形態の電気的構成を示すブロ ック線図であり、ＲＣＣ方式のスイッチング電源を示している。
【００４０】 一次コイルＬ１に流れる電流をスイッチングするＭＯＳ型トランジスタ４２は 、上記において構成を説明したように、低ゲート閾電圧セル１，・・・と高ゲー ト閾電圧セル２，・・・とが並列に接続されたＭＯＳ型トランジスタとなってい る。また、ダイオードＤ２とコンデンサＣ２とは、二次コイルＬ２の出力を整流 平滑し、直流出力４５を生成する整流平滑回路となっている。また、誤差検出回 路４４は、直流出力４５の電圧誤差を検出するとともに、検出した電圧誤差を、 フォトカプラ４３を介して、スイッチング制御回路４１に帰還するブロックとな っている。
【００４１】 スイッチング制御回路４１は、制御トランジスタ等を備えたブロックとなって おり、ドライブコイルＬ３から送出され、ＭＯＳ型トランジスタ４２のゲートに 与えられる信号のレベルを、帰還された電圧誤差信号に基づいて制御する。この ため、ＭＯＳ型トランジスタ４２は、電圧誤差信号に基づいたスイッチングを行 うため、直流出力４５の電圧は所定の電圧に安定化される。なお、コンデンサＣ １は、ＭＯＳ型トランジスタ４２のドレインに接続された経路により生じた寄生 容量成分（ＭＯＳ型トランジスタ４２の出力容量を含む）を示している。
【００４２】 上記構成からなる実施形態の動作について説明する。
【００４３】 スイッチング制御回路４１は、ドライブコイルＬ３に発生する電圧と、フォト カプラ４３を介して導かれた電圧誤差信号とに基づいて、ＭＯＳ型トランジスタ ４２がオンとなるときのゲート電圧を制御する。このため、ＭＯＳ型トランジス タ４２は、直流出力４５の電圧が所定電圧となるようにスイッチングを行う。
【００４４】 図５は、ＭＯＳ型トランジスタ４２が上記したスイッチング動作を行うときの ゲート電圧、ドレイン電流、ドレイン電圧のそれぞれの変化の概略を示している 。すなわち、ゲート電圧が、ＭＯＳ型トランジスタ４２をオンさせる電圧となっ たときには、ドレイン電流が一次的に増加する。また、このときのドレイン電圧 は０Ｖ近傍となる。そして、ドレイン電流が電圧誤差信号に対応する電流値まで 増加したときには、ゲート電圧が０Ｖとなり、ＭＯＳ型トランジスタ４２は、オ ン状態からオフ状態に移行する（このとき、ドレイン電圧は、一次側入力電圧の 約２倍の電圧となる）。そして、トランス４６に蓄積されたエネルギの放出が完 了すると、ＭＯＳ型トランジスタ４２はオフからオンに転じる。以後、同様の繰 り返しとなる。
【００４５】 図４は、オフ状態にあるＭＯＳ型トランジスタ４２がオン状態に転じるときの 期間ｔ５を拡大して示している。すなわち、ゲート電圧が０Ｖから上昇を開始し 、低ゲート閾電圧セル１，・・・のゲート閾電圧Ｖｔｈ１を超えたとき（時刻Ｔ １）には、低ゲート閾電圧セル１，・・・にのみ電流が流れ始める。このため、 以後では、オン抵抗は、１０Ωを漸近線とする双曲線状に減少する。従って、ゲ ート電圧がゲート閾電圧Ｖｔｈ１を超えて後、高ゲート閾電圧セル２，・・・の ゲート閾電圧Ｖｔｈ２を超えるまでの期間ｔ１においては、オン抵抗が高い状態 において電流が流れる。また、ＭＯＳ型トランジスタ４２に電流が流れ始めたと きには、部分共振により、寄生容量成分Ｃ１に蓄積された電荷の放電が生じる。 従って、ドレイン電流の変化は、実線５１に示す変化となる。
【００４６】 一方、ＭＯＳ型トランジスタ４２が、従来技術と同じように、高ゲート閾電圧 セル２，・・・のみにより構成されているとすると、このときでは、ゲート電圧 がゲート閾電圧Ｖｔｈ２を超えたときから電流が流れ始める。従って、この場合 におけるドレイン電流の変化は、破線５２に示す変化となる。
【００４７】 いま、ドレイン電流が実線５１により示す変化になっているとする。このとき 、寄生容量成分Ｃ１の放電が行われた期間ｔ１におけるオン抵抗の平均値をｒ１ とし、寄生容量成分Ｃ１の端子間電圧をＶとすると、ドレイン電流の平均値ｉ１ は、 ｉ１＝Ｖ／ｒ１ として示される。従って、期間ｔ１においてＭＯＳ型トランジスタ４２により消 費される電力Ｗ１は、 Ｗ１＝ｉ１×ｉ１×ｒ１＝Ｖ×Ｖ／ｒ１ として示される。
【００４８】 一方、ドレイン電流の変化が破線５２により示す変化となる場合では、寄生容 量成分Ｃ１の放電が行われた期間ｔ２におけるオン抵抗の平均値をｒ２とすると 、ドレイン電流の平均値ｉ２は、 ｉ２＝Ｖ／ｒ２ として示される。従って、期間ｔ２においてＭＯＳ型トランジスタ４２により消 費される電力Ｗ２は、 Ｗ２＝ｉ２×ｉ２×ｒ２＝Ｖ×Ｖ／ｒ２ として示される。
【００４９】 また、ｒ１は低ゲート閾電圧セル１，・・・のによるオン抵抗の平均値を示し 、ｒ２は、ＭＯＳ型トランジスタセルのすべてを高ゲート閾電圧セル２，・・・ とした場合のオン抵抗の平均値を示すことから、 ｒ１＞ｒ２ である。従って、期間ｔ１におけるＭＯＳ型トランジスタ４２の発熱量は、期間 ｔ２におけるＭＯＳ型トランジスタ４２の発熱量より少なくなる。すなわち、寄 生容量成分Ｃ１の電荷の放電が要因となるＭＯＳ型トランジスタ４２の発熱が抑 制されることになる。
【００５０】 なお、高ゲート閾電圧セル２，・・・の個数に対する低ゲート閾電圧セル１， ・・・の個数の比率については、比率を小さくすると、入力容量と帰還容量とが 小さくなる反面、低ゲート閾電圧セル１，・・・のみがオンするときのオン抵抗 値が大きくなる。また、比率を大きくすると、低ゲート閾電圧セル１，・・・の みがオンするときのオン抵抗値が小さくなる反面、入力容量と帰還容量とが大き くなる。従って、上記比率については、約１／６に限定されず、１／１０〜１／ ２の範囲とするときでは、低ゲート閾電圧セル１，・・・のみがオンするときの オン抵抗の増大を抑制しつつ、入力容量と帰還容量との増加を抑制できることに なる。
【００５１】 また、チップ上に低ゲート閾電圧セル１，・・・を形成する位置については、 図２に示した位置関係に限定されず、例えば、図６に示したように、チップ８ａ の６１により示した範囲に集中して形成する構成とすることもできる。
【００５２】
【考案の効果】
以上説明したように、本考案では、低ゲート閾電圧セルと高ゲート閾電圧セル とが同一チップ上にそれぞれ複数個形成されるとともに、複数個の低ゲート閾電 圧セルと複数個の高ゲート閾電圧セルとが並列に接続され、低ゲート閾電圧セル の個数が高ゲート閾電圧セルの個数の１／１０〜１／２の範囲となっている。従 って、高ゲート閾電圧セルの個数分に応じて入力容量と帰還容量とが減少する。 また、高ゲート閾電圧セルの個数に対する低ゲート閾電圧セルの個数の比率を１ ／１０〜１／２の範囲とするときでは、低ゲート閾電圧セルのみがオンするとき のオン抵抗の増大を抑制しつつ、入力容量と帰還容量との増加が抑制される。ま た、発熱量の多い低ゲート閾電圧セルは、チップ上でほぼ均等に散らばっている 。このため、電流が流れ始めるゲート電圧を低くするときにも、入力容量と帰還 容量との増加を抑制することができ、且つ、発熱の集中を防止することができ、 且つ、ゲート電圧が低いときにもオン抵抗の値を比較的低い値に抑制することが できる。
【００５３】 また本考案では、ゲート閾電圧が互いに異なるＭＯＳ型トランジスタセルが、 同一チップ上に、ゲート閾電圧のそれぞれ毎に複数個形成されるとともに、同一 チップ上に形成されたゲート閾電圧が互いに異なるＭＯＳ型トランジスタセルは 並列に接続されている。従って、電流が流れ始める電圧は、ゲート閾電圧が低い ＭＯＳ型トランジスタセルのゲート閾電圧に等しくなる。また、入力容量と帰還 容量とは、ゲート閾電圧が高いＭＯＳ型トランジスタセルの個数の比率に応じて 減少するので、電流が流れ始めるゲート電圧を低くするときにも、入力容量と帰 還容量との増加を抑制することができる。
【００５４】 またさらに、前記ゲート閾電圧が互いに異なるＭＯＳ型トランジスタセルは、 ゲート閾電圧が２種の電圧のうちの低圧側である低ゲート閾電圧セルと、ゲート 閾電圧が前記２種の電圧のうちの高圧側である高ゲート閾電圧セルとからなり、 低ゲート閾電圧セルは前記チップ上にほぼ均等に散らばる位置関係でもって形成 されている。すなわち、発熱量の多い低ゲート閾電圧セルは、チップ上でほぼ均 等に散らばっているので、発熱の集中を防止することができる。
【００５５】 また本考案では、一次コイルに流れる電流をスイッチングするＭＯＳ型トラン ジスタにおいては、ゲート閾電圧が互いに異なるＭＯＳ型トランジスタセルが、 同一チップ上に、ゲート閾電圧のそれぞれ毎に複数個形成されるとともに、同一 チップ上に形成されたゲート閾電圧が互いに異なるＭＯＳ型トランジスタセルは 並列に接続されている。従って、寄生容量成分の放電は、オン抵抗が好適となる 大きさの領域において生じるため、寄生容量成分の電荷を放電するために消費し なければならない電力が少なくなるので、寄生容量成分の電荷の放電を要因とす るＭＯＳ型トランジスタの発熱量を低減することができる。
【００５６】 またさらに、スイッチングを行うＭＯＳ型トランジスタにおいては、低ゲート 閾電圧セルはチップ上にほぼ均等に散らばる位置関係でもって形成されているの で、スイッチング動作を行うＭＯＳ型トランジスタの発熱は、チップ上の特定の 箇所に集中することのない発熱となり、素子破壊が生じにくくなるので、故障率 の上昇を防止できる。
【００５７】 またさらに、に加え、前記ＭＯＳ型トランジスタにおいては、低ゲート閾電圧 セルの個数が高ゲート閾電圧セルの個数の１／１０〜１／２の範囲となっている 。従って、寄生容量成分に蓄積された電荷は、好適な値のオン抵抗でもって放電 されるので、好適となるスイッチングを行わせることができる。
【図面の簡単な説明】
【図１】本考案に係るＭＯＳ型トランジスタの一実施形
態のＭＯＳ型トランジスタセルの断面形状を模式的に示
す説明図である。
【図２】低ゲート閾電圧セルと高ゲート閾電圧セルとの
配置を示す説明図である。
【図３】本考案に係るスイッチング電源の一実施形態の
電気的構成を示すブロック線図である。
【図４】スイッチング電源に使用されたＭＯＳ型トラン
ジスタのゲート電圧とオン抵抗とドレイン電流との関係
を示す説明図である。
【図５】スイッチング時の主要信号の波形を示す説明図
である。
【図６】低ゲート閾電圧セルと高ゲート閾電圧セルとの
その他の配置方法を示す説明図である。
【図７】ＭＯＳ型トランジスタの従来技術の断面形状を
模式的に示す説明図である。
【図８】従来技術におけるＭＯＳ型トランジスタのゲー
ト電圧の変化を示す説明図である。
【図９】従来におけるスイッチング電源の電気的構成を
示すブロック線図である。
【図１０】スイッチング時のドレイン電流の変化を示す
説明図である。
【符号の説明】
１ 低ゲート閾電圧セル ２ 高ゲート閾電圧セル ８ チップ ４２ ＭＯＳ型トランジスタ Ｃ１ 寄生容量成分 Ｌ１ 一次コイル Ｖｔｈ１ 低ゲート閾電圧セルのゲート閾電圧 Ｖｔｈ２ 高ゲート閾電圧セルのゲート閾電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/088

Claims (6)

    【実用新案登録請求の範囲】
  1. 【請求項１】 ゲート閾電圧が２種の電圧のうちの低圧
    側となっているＭＯＳ型トランジスタセルである低ゲー
    ト閾電圧セルと、ゲート閾電圧が前記２種の電圧のうち
    の高圧側となっているＭＯＳ型トランジスタセルである
    高ゲート閾電圧セルとが同一チップ上にそれぞれ複数個
    形成されるとともに、複数個の低ゲート閾電圧セルと複
    数個の高ゲート閾電圧セルとが並列に接続され、低ゲー
    ト閾電圧セルの個数が高ゲート閾電圧セルの個数の１／
    １０〜１／２の範囲となっていることを特徴とするＭＯ
    Ｓ型トランジスタ。
  2. 【請求項２】 ゲート閾電圧が互いに異なるＭＯＳ型ト
    ランジスタセルが、同一チップ上に、ゲート閾電圧のそ
    れぞれ毎に複数個形成されるとともに、同一チップ上に
    形成されたゲート閾電圧が互いに異なるＭＯＳ型トラン
    ジスタセルは並列に接続されていることを特徴とするＭ
    ＯＳ型トランジスタ。
  3. 【請求項３】 前記ゲート閾電圧が互いに異なるＭＯＳ
    型トランジスタセルは、ゲート閾電圧が２種の電圧のう
    ちの低圧側である低ゲート閾電圧セルと、ゲート閾電圧
    が前記２種の電圧のうちの高圧側である高ゲート閾電圧
    セルとからなり、低ゲート閾電圧セルは前記チップ上に
    ほぼ均等に散らばる位置関係でもって形成されているこ
    とを特徴とする請求項２記載のＭＯＳ型トランジスタ。
  4. 【請求項４】 一次コイルに流れる電流をＭＯＳ型トラ
    ンジスタを用いてスイッチングするスイッチング電源に
    おいて、 前記ＭＯＳ型トランジスタにおいては、ゲート閾電圧が
    互いに異なるＭＯＳ型トランジスタセルが、同一チップ
    上に、ゲート閾電圧のそれぞれ毎に複数個形成されると
    ともに、同一チップ上に形成されたゲート閾電圧が互い
    に異なるＭＯＳ型トランジスタセルは並列に接続されて
    いることを特徴とするスイッチング電源。
  5. 【請求項５】 前記ＭＯＳ型トランジスタにおいては、
    前記ゲート閾電圧が互いに異なるＭＯＳ型トランジスタ
    セルは、ゲート閾電圧が２種の電圧のうちの低圧側であ
    る低ゲート閾電圧セルと、ゲート閾電圧が前記２種の電
    圧のうちの高圧側である高ゲート閾電圧セルとからな
    り、低ゲート閾電圧セルは前記チップ上にほぼ均等に散
    らばる位置関係でもって形成されていることを特徴とす
    る請求項４記載のスイッチング電源。
  6. 【請求項６】 前記ＭＯＳ型トランジスタにおいては、
    低ゲート閾電圧セルの個数が高ゲート閾電圧セルの個数
    の１／１０〜１／２の範囲となっていることを特徴とす
    る請求項５記載のスイッチング電源。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009238872A (ja) * 2008-03-26 2009-10-15 Ricoh Co Ltd 半導体装置及びその製造方法
JP2011134984A (ja) * 2009-12-25 2011-07-07 Fuji Electric Co Ltd 半導体装置
JP2012119658A (ja) * 2010-11-08 2012-06-21 Toshiba Corp 半導体装置
WO2012141121A1 (ja) * 2011-04-12 2012-10-18 ルネサスエレクトロニクス株式会社 半導体装置
US10978588B2 (en) 2019-09-04 2021-04-13 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048118B2 (en) * 2012-02-13 2015-06-02 Maxpower Semiconductor Inc. Lateral transistors with low-voltage-drop shunt to body diode
DE102015220265A1 (de) * 2015-10-19 2017-04-20 Robert Bosch Gmbh Halbleiterbauelement mit einer Mehrzahl von Zellen und Steuergerät für ein Fahrzeug

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4937075A (en) * 1989-04-27 1990-06-26 Digital Equipment Corporation Method of making semiconductor chip having field effect transistors which have differing threshold voltages determined in a single masking step
JPH11145397A (ja) * 1997-11-11 1999-05-28 Mitsubishi Electric Corp 半導体集積回路装置
JP3047177B2 (ja) 1998-02-17 2000-05-29 セイコーインスツルメンツ株式会社 半導体装置
JP2001036388A (ja) 1999-07-16 2001-02-09 Sharp Corp レベルシフト回路および半導体装置
JP2002016238A (ja) 2000-06-29 2002-01-18 Mitsubishi Electric Corp 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009238872A (ja) * 2008-03-26 2009-10-15 Ricoh Co Ltd 半導体装置及びその製造方法
JP2011134984A (ja) * 2009-12-25 2011-07-07 Fuji Electric Co Ltd 半導体装置
JP2012119658A (ja) * 2010-11-08 2012-06-21 Toshiba Corp 半導体装置
WO2012141121A1 (ja) * 2011-04-12 2012-10-18 ルネサスエレクトロニクス株式会社 半導体装置
US10978588B2 (en) 2019-09-04 2021-04-13 Kabushiki Kaisha Toshiba Semiconductor device

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