JP3090132U - Mos型トランジスタおよびスイッチング電源 - Google Patents

Mos型トランジスタおよびスイッチング電源

Info

Publication number
JP3090132U
JP3090132U JP2002002950U JP2002002950U JP3090132U JP 3090132 U JP3090132 U JP 3090132U JP 2002002950 U JP2002002950 U JP 2002002950U JP 2002002950 U JP2002002950 U JP 2002002950U JP 3090132 U JP3090132 U JP 3090132U
Authority
JP
Japan
Prior art keywords
gate threshold
threshold voltage
cells
mos transistor
low
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002002950U
Other languages
English (en)
Inventor
一 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Funai Electric Co Ltd
Original Assignee
Funai Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Funai Electric Co Ltd filed Critical Funai Electric Co Ltd
Priority to JP2002002950U priority Critical patent/JP3090132U/ja
Application granted granted Critical
Publication of JP3090132U publication Critical patent/JP3090132U/ja
Priority to US10/441,678 priority patent/US6841835B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00Conversion of dc power input into dc power output
    • H02M3/22Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】電流が流れ始めるゲート電圧を低くするときに
も、入力容量と帰還容量との増加を抑制する。 【解決手段】ゲート閾電圧が互いに異なるMOS型トラ
ンジスタセル1,2が、同一チップ8上に、それぞれ複
数個形成されるとともに、ゲート閾電圧が互いに異なる
MOS型トランジスタセル1,2は並列に接続されてい
る。

Description

【考案の詳細な説明】
【0001】
【考案の属する技術分野】
本考案は、ゲート閾電圧が異なるMOS型トランジスタセルが並列に接続され たMOS型トランジスタに関するとともに、前記MOS型トランジスタをスイッ チング素子に用いたスイッチング電源に関するものである。
【0002】
【従来の技術】
スイッチング電源のスイッチング素子等に使用されるMOS型トランジスタは 、オン抵抗を低くするため、複数個のセルを並列接続した構成となっている。図 7は、上記したセルの断面の構造を模式的に示している。すなわち、81はポリ シリコンからなるゲート電極、82はゲート電極81を絶縁するための絶縁層、 84はN+領域、83はアルミニウム・シリコン等の金属層であり、N+領域8 4に接続されていて、ソース電極となっている。85はP−領域、86はN−領 域、87はN+層、88はドレイン電極となる金属板である。そして、ゲート電 極81に電圧を印加したときには、印加した電圧に対応する深さのチャネル89 が形成され、ドレインからソースに電流が流れる。
【0003】 上記したチャネル89が形成され、ドレインからソースに電流が流れ始めると きのゲート電圧(以下ではゲート閾電圧と称する)は、電極81の厚みを変える と変化する。すなわち、ゲート電極81の厚みを薄くしたときにはゲート閾電圧 が低くなり、ゲート電極81の厚みを厚くしたときにはゲート閾電圧が高くなる 。このため、ゲート電極81は、ゲート閾電圧が所望の値となるように、その厚 みが決定されている。また、その厚みは、同一チップ上では、すべてが同一とな るように形成されている(第1の従来技術とする)。
【0004】 また、特開2001−36388号として提案された従来技術では、段落[0 043]、[0044]において、1つのチップ上に形成される複数個のMOS 型トランジスタセルに関して、そのゲート閾電圧を、要求される条件に適合した 電圧とする構成が開示されている(第2の従来技術とする)。
【0005】 また、特開平11−307650号として提案された従来技術では、コンパレ ータを備えたICにおいて、負荷側のMOS型トランジスタの移動度を差動側の MOS型トランジスタの移動度より小さくし、負荷側のMOS型トランジスタの 相互コンダクタンスgmを差動側のMOS型トランジスタの相互コンダクタンス gmより小さくしている。従って、MOS型トランジスタを用いたコンパレータ のオフセット電圧は、占有面積の増大を招くことなく低減されることになる(第 3の従来技術とする)。
【0006】 また、特開2002−16238号として提案された従来技術では、列選択信 号を受けるMOS型トランジスタのゲート酸化膜を薄くすることによって、列選 択信号の振幅電圧の低減化を可能としている(第4の従来技術とする)。
【0007】 また、MOS型トランジスタをスイッチング素子に用い、部分共振を行うスイ ッチング電源の従来技術に、図9に示す構成がある。すなわち、この技術におい ては、制御回路71から出力されるスイッチングパルス72を、可飽和インダク タL7を介して、MOS型トランジスタ74のゲートに導いている。このため、 図10に示したように、スイッチングパルス72が急激に立ち上がるにもかかわ らず、ゲート電圧は、73に示したように、緩やかな上昇を示す。その結果、寄 生容量成分C7に蓄積された電荷を放電するための電流は、実線78に示したよ うに、少ない電流値に抑制される(破線79は、可飽和インダクタL7が無いと きに寄生容量成分C7を放電するときの電流変化を示している)。従って、スイ ッチング損失が低減されることになる(第5の従来技術とする)。
【0008】
【考案が解決しようとする課題】
しかしながら第1の従来技術を用いる場合には、以下に示す問題を生じていた 。すなわち、複数個のセルが並列接続されたMOS型トランジスタでは、入力容 量が大きい。従って、図8の98に示すように、ゲートにパルスを印加したとき には、ゲート電圧は急激には上昇しない。その結果、ゲート電圧がゲート閾電圧 Vth8を超えるまでには時間を要する。いま、ゲート電圧の上昇の程度が一定 であるとすると、ゲート閾電圧が低いほど、MOS型トランジスタに電流が流れ 始めるタイミングは速くなる。しかし、ゲート閾電圧の低いMOS型トランジス タは、ゲートが薄く、面積が広いため、入力容量が大きくなっている。従って、 ゲート閾電圧の低いMOS型トランジスタにおいては、97に示したように、ゲ ート閾電圧の高いMOS型トランジスタを用いた場合(98に示す)に比すると 、ゲート電圧の上昇速度が遅い。このため、ゲート閾電圧がVth7と低くなっ ているにもかかわらず、MOS型トランジスタに電流が流れ始めるタイミングは 、ゲート閾電圧が高いMOS型トランジスタの場合と余り変わらなくなる。この ため、MOS型トランジスタがオンに移行するタイミングを速めようとするとき には、ゲートを駆動する駆動回路の駆動能力を高める必要があった。
【0009】 また、第2の従来技術では、ゲート閾電圧が要求される条件を満たすように形 成されたMOS型トランジスタセルは、各セルがそれぞれ単独でMOS型トラン ジスタとして使用されるようになっている。このため、上記した問題を解決しよ うとする観点から第2の従来技術を見る場合には、適用することが困難な技術と なっていた。
【0010】 また、上記した問題を解決しようとする観点から第3および第4の従来技術を 見る場合、これらの従来技術は適用することが困難な技術となっていた。
【0011】 また、第5の従来技術を用いた場合では、スイッチング損失を低減することが できるが、このためには可飽和インダクタL7を必要としている。一方、可飽和 インダクタL7は素子価格が高価となっている。つまり、部品点数の増加を招く とともに、部品原価の上昇を招くという問題が生じていた。
【0012】 本考案は上記課題を解決するため創案されたものであって、その目的は、電流 が流れ始めるゲート電圧を低くするときにも、入力容量と帰還容量との増加を抑 制することのでき、且つ、発熱の集中を防止することのでき、且つ、ゲート電圧 が低いときにもオン抵抗の値を比較的低い値に抑制することのできるMOS型ト ランジスタを提供することにある。
【0013】 また本考案の目的は、ゲート閾電圧が互いに異なるMOS型トランジスタセル を並列に接続することにより、電流が流れ始めるゲート電圧を低くするときにも 、入力容量と帰還容量との増加を抑制することのできるMOS型トランジスタを 提供することにある。
【0014】 また上記目的に加え、ゲート閾電圧が低い側のMOS型トランジスタセルであ る低ゲート閾電圧セルを、チップ上にほぼ均等に散らばるように形成することに より、発熱の集中を防止することのできるMOS型トランジスタを提供すること にある。
【0015】 また本考案の目的は、ゲート閾電圧が互いに異なるMOS型トランジスタセル を並列に接続したMOS型トランジスタをスイッチング素子に用い、スイッチン グ素子がオフからオンに転じたときの寄生容量成分の電荷の放電における電流値 を減少させることにより、寄生容量成分の電荷の放電を要因とするMOS型トラ ンジスタの発熱量を低減することのできるスイッチング電源を提供することにあ る。
【0016】 また上記目的に加え、スイッチングを行うMOS型トランジスタに、低ゲート 閾電圧セルがチップ上にほぼ均等に散らばるように形成された素子を使用するこ とにより、故障率の上昇を防止することのできるスイッチング電源を提供するこ とにある。
【0017】 また上記目的に加え、スイッチングを行うMOS型トランジスタに、低ゲート 閾電圧セルの個数が高ゲート閾電圧セルの個数の1/10〜1/2の範囲となっ ている素子を使用することにより、好適となるスイッチングを行わせることので きるスイッチング電源を提供することにある。
【0018】
【課題を解決するための手段】
上記課題を解決するため本考案に係るMOS型トランジスタは、ゲート閾電圧 が2種の電圧のうちの低圧側となっているMOS型トランジスタセルである低ゲ ート閾電圧セルと、ゲート閾電圧が前記2種の電圧のうちの高圧側となっている MOS型トランジスタセルである高ゲート閾電圧セルとが同一チップ上にそれぞ れ複数個形成されるとともに、複数個の低ゲート閾電圧セルと複数個の高ゲート 閾電圧セルとが並列に接続され、低ゲート閾電圧セルの個数が高ゲート閾電圧セ ルの個数の1/10〜1/2の範囲となっている。
【0019】 すなわち、低ゲート閾電圧セルの入力容量と帰還容量とは大きく、高ゲート閾 電圧セルの入力容量と帰還容量とは小さい。従って、すべてのMOS型トランジ スタセルが低ゲート閾電圧セルにより構成されるときの入力容量と帰還容量とに 比すると、高ゲート閾電圧セルの個数分に応じて入力容量と帰還容量とが減少す る。また、高ゲート閾電圧セルの個数に対する低ゲート閾電圧セルの個数の比率 については、比率を小さくすると、入力容量と帰還容量とが小さくなる反面、低 ゲート閾電圧セルのみがオンするときのオン抵抗値が大きくなる。また、比率を 大きくすると、低ゲート閾電圧セルのみがオンするときのオン抵抗値が小さくな る反面、入力容量と帰還容量とが大きくなる。従って、上記比率を1/10〜1 /2の範囲とするときでは、低ゲート閾電圧セルのみがオンするときのオン抵抗 の増大を抑制しつつ、入力容量と帰還容量との増加を抑制できることになる。ま た、電流が流れ始めるタイミングは、低ゲート閾電圧セルの方が高ゲート閾電圧 セルより速い。従って、低ゲート閾電圧セルの発熱量は、高ゲート閾電圧セルの 発熱量より多くなるが、発熱量の多い低ゲート閾電圧セルは、チップ上でほぼ均 等に散らばっている。
【0020】 また本考案に係るMOS型トランジスタは、ゲート閾電圧が互いに異なるMO S型トランジスタセルが、同一チップ上に、ゲート閾電圧のそれぞれ毎に複数個 形成されるとともに、同一チップ上に形成されたゲート閾電圧が互いに異なるM OS型トランジスタセルは並列に接続されている。
【0021】 すなわち、ゲート閾電圧が低いMOS型トランジスタセルの入力容量と帰還容 量とは大きく、ゲート閾電圧が高いMOS型トランジスタセルの入力容量と帰還 容量とは小さい。従って、すべてのMOS型トランジスタセルが、ゲート閾電圧 の低いMOS型トランジスタセルにより構成されるときの入力容量と帰還容量と に比すると、ゲート閾電圧が高いMOS型トランジスタセルの個数分に応じて入 力容量と帰還容量とが減少する。
【0022】 また上記構成に加え、前記ゲート閾電圧が互いに異なるMOS型トランジスタ セルは、ゲート閾電圧が2種の電圧のうちの低圧側である低ゲート閾電圧セルと 、ゲート閾電圧が前記2種の電圧のうちの高圧側である高ゲート閾電圧セルとか らなり、低ゲート閾電圧セルは前記チップ上にほぼ均等に散らばる位置関係でも って形成されている。
【0023】 すなわち、電流が流れ始めるタイミングは、低ゲート閾電圧セルの方が高ゲー ト閾電圧セルより速い。従って、低ゲート閾電圧セルの発熱量は、高ゲート閾電 圧セルの発熱量より多くなるが、発熱量の多い低ゲート閾電圧セルは、チップ上 でほぼ均等に散らばっている。
【0024】 また本考案に係るスイッチング電源は、一次コイルに流れる電流をMOS型ト ランジスタを用いてスイッチングするスイッチング電源において、前記MOS型 トランジスタにおいては、ゲート閾電圧が互いに異なるMOS型トランジスタセ ルが、同一チップ上に、ゲート閾電圧のそれぞれ毎に複数個形成されるとともに 、同一チップ上に形成されたゲート閾電圧が互いに異なるMOS型トランジスタ セルは並列に接続されている。すなわち、寄生容量成分の放電は、オン抵抗の値 が好適な大きさとなる領域において生じる。従って、寄生容量成分の電荷を放電 するために消費しなければならない電力は少なくなる。
【0025】 また上記構成に加え、前記MOS型トランジスタにおいては、前記ゲート閾電 圧が互いに異なるMOS型トランジスタセルは、ゲート閾電圧が2種の電圧のう ちの低圧側である低ゲート閾電圧セルと、ゲート閾電圧が前記2種の電圧のうち の高圧側である高ゲート閾電圧セルとからなり、低ゲート閾電圧セルは前記チッ プ上にほぼ均等に散らばる位置関係でもって形成されている。すなわち、スイッ チング動作を行うMOS型トランジスタの発熱は、チップ上の特定の箇所に集中 することの無い発熱となる。
【0026】 また上記構成に加え、前記MOS型トランジスタにおいては、低ゲート閾電圧 セルの個数が高ゲート閾電圧セルの個数の1/10〜1/2の範囲となっている 。すなわち、寄生容量成分に蓄積された電荷は、好適な値のオン抵抗でもって放 電される。
【0027】
【考案の実施の形態】
以下に本考案の実施例の形態を、図面を参照しつつ説明する。 図2は、本考案に係るMOS型トランジスタの一実施形態のMOS型トランジ スタセルの配置を示す説明図である。
【0028】 図において、チップ8には、ゲート閾電圧が2VであるMOS型トランジスタ セル(低ゲート閾電圧セル)1,・・・と、ゲート閾電圧が5VであるMOS型 トランジスタセル(高ゲート閾電圧セル)2,・・・とが形成されている。なお 、低ゲート閾電圧セル1,・・・は、チップ8上に、均等に散らばる位置関係で もって形成されている。且つ、低ゲート閾電圧セル1,・・・の個数は、高ゲー ト閾電圧セル2,・・・の個数の約1/6となっている。
【0029】 図1は、低ゲート閾電圧セルと高ゲート閾電圧セルとの断面を模式的に示した 説明図となっている。
【0030】 チップ8の裏面側に形成されたN+層34には、ドレイン電極となる金属板3 5が接合されている。また、N+層34を挟んで、金属板35と対向する側には N−領域33が形成されている。そして、このN−領域33に入り込む形で、P −領域32が形成されている。また、P−領域32の表面側であって、平面視形 状が正方形であるゲート電極11,21の縁に沿うように、N+領域12,22 が形成されている。また、N−領域33の表面側には酸化膜14,24が形成さ れている。そして、ポリシリコンからなるゲート電極11,21は、絶縁層13 ,23により絶縁される形で形成されている。従って、ゲート電極11,21に 電圧が印加されたときには、印加された電圧に対応する厚みのチャネル15,2 5が形成され、N−領域33とN+領域12,22との間に電流が流れる。
【0031】 また、チップ8の表面には、アルミニウム・シリコンからなる金属膜31が形 成されている。なお、この金属膜31は、N+領域12,22と電気的に接続さ れるように形成されており、ソース電極となっている。また、ゲート電極11, 21は、図示が省略された金属膜により互いに接続されている。すなわち、図2 に示す低ゲート閾電圧セル1,・・・と高ゲート閾電圧セル2,・・・とは、そ のすべてが並列に接続されている。
【0032】 なお、ゲート電極11の厚みは、ゲート閾電圧が2Vのため、ゲート閾電圧が 5Vであるゲート電極21の厚みより薄くなっている。つまり、ゲート電極11 とゲート電極21とは、厚みが互いに異なっている。このため、ゲート電極11 ,21は、ゲート電極11を形成する工程と、ゲート電極21を形成する工程と の2つの工程によって形成される。
【0033】 また、ゲート電極21は、ゲート電極11に比したときには、厚みが厚いため 、平面視における面積は、ゲート電極11に比して小さくなっている。従って、 MOS型トランジスタセルを単位として見る場合、高ゲート閾電圧セル2の入力 容量(Ciss)は、低ゲート閾電圧セル1の入力容量より小さくなっている。 また、高ゲート閾電圧セル2の帰還容量(Crss)も、低ゲート閾電圧セル1 の帰還容量より小さくなっている。
【0034】 また、既に説明したように、低ゲート閾電圧セル1,・・・の個数は、高ゲー ト閾電圧セル2,・・・の個数の約1/6となっている。従って、入力容量や帰 還容量は、ゲート閾電圧が5VであるMOS型トランジスタにほぼ等しい値とな っている。従って、ゲート閾電圧が2VであるMOS型トランジスタとして見る 場合には、入力容量や帰還容量は極めて小さい値となっている。
【0035】 なお、高ゲート閾電圧セル2,・・・と低ゲート閾電圧セル1,・・・とのす べてがオン状態となるときには、ドレイン・ソース間の抵抗値が1.5Ωとなる ように構成されている。また、低ゲート閾電圧セル1,・・・の個数は、高ゲー ト閾電圧セル2,・・・の個数の約1/6となっているので、低ゲート閾電圧セ ル1,・・・のみがオン状態となるときには、ドレイン・ソース間の抵抗値は、 比較的低い値の約10Ωとなる。
【0036】 上記構成からなる実施形態の作用について、図4を参照しつつ、説明する。
【0037】 ゲート電圧を0Vから上昇させていくと、ゲート電圧が、低ゲート閾電圧セル 1,・・・のゲート閾電圧Vth1を超え始めたとき、低ゲート閾電圧セル1, ・・・にチャネル15が形成される。このため、ドレイン・ソース間の抵抗値は 、実線55でもって示したように、ゲート電圧の上昇に対応して、10Ωを漸近 線とする双曲線状に減少する。そして、ゲート電圧が、高ゲート閾電圧セル2, ・・・のゲート閾電圧Vth2を超え始めたとき、高ゲート閾電圧セル2,・・ ・にもチャネル25が形成される。このため、ドレイン・ソース間の抵抗値は、 実線56でもって示したように、ゲート電圧の上昇に対応して、1.5Ωを漸近 線とする双曲線状に減少する。
【0038】 一方、電流が流れ始めるタイミングに注目すると、低ゲート閾電圧セル1,・ ・・に電流が流れ始めるタイミングは、高ゲート閾電圧セル2,・・・に電流が 流れ始めるタイミングより速い。従って、MOS型トランジスタセルを単位とし て発熱量を見る場合、低ゲート閾電圧セル1,・・・の発熱量は、高ゲート閾電 圧セル2,・・・の発熱量より多くなる。しかし、低ゲート閾電圧セル1,・・ ・は、チップ8上に、ほぼ均等に散らばるように形成されている。従って、チッ プ8における温度上昇は、一部に集中することなく、均等に生じる。つまり、チ ップ8における部分的な過度の温度上昇の発生が防止されることになる。
【0039】 図3は、本考案に係るスイッチング電源の一実施形態の電気的構成を示すブロ ック線図であり、RCC方式のスイッチング電源を示している。
【0040】 一次コイルL1に流れる電流をスイッチングするMOS型トランジスタ42は 、上記において構成を説明したように、低ゲート閾電圧セル1,・・・と高ゲー ト閾電圧セル2,・・・とが並列に接続されたMOS型トランジスタとなってい る。また、ダイオードD2とコンデンサC2とは、二次コイルL2の出力を整流 平滑し、直流出力45を生成する整流平滑回路となっている。また、誤差検出回 路44は、直流出力45の電圧誤差を検出するとともに、検出した電圧誤差を、 フォトカプラ43を介して、スイッチング制御回路41に帰還するブロックとな っている。
【0041】 スイッチング制御回路41は、制御トランジスタ等を備えたブロックとなって おり、ドライブコイルL3から送出され、MOS型トランジスタ42のゲートに 与えられる信号のレベルを、帰還された電圧誤差信号に基づいて制御する。この ため、MOS型トランジスタ42は、電圧誤差信号に基づいたスイッチングを行 うため、直流出力45の電圧は所定の電圧に安定化される。なお、コンデンサC 1は、MOS型トランジスタ42のドレインに接続された経路により生じた寄生 容量成分(MOS型トランジスタ42の出力容量を含む)を示している。
【0042】 上記構成からなる実施形態の動作について説明する。
【0043】 スイッチング制御回路41は、ドライブコイルL3に発生する電圧と、フォト カプラ43を介して導かれた電圧誤差信号とに基づいて、MOS型トランジスタ 42がオンとなるときのゲート電圧を制御する。このため、MOS型トランジス タ42は、直流出力45の電圧が所定電圧となるようにスイッチングを行う。
【0044】 図5は、MOS型トランジスタ42が上記したスイッチング動作を行うときの ゲート電圧、ドレイン電流、ドレイン電圧のそれぞれの変化の概略を示している 。すなわち、ゲート電圧が、MOS型トランジスタ42をオンさせる電圧となっ たときには、ドレイン電流が一次的に増加する。また、このときのドレイン電圧 は0V近傍となる。そして、ドレイン電流が電圧誤差信号に対応する電流値まで 増加したときには、ゲート電圧が0Vとなり、MOS型トランジスタ42は、オ ン状態からオフ状態に移行する(このとき、ドレイン電圧は、一次側入力電圧の 約2倍の電圧となる)。そして、トランス46に蓄積されたエネルギの放出が完 了すると、MOS型トランジスタ42はオフからオンに転じる。以後、同様の繰 り返しとなる。
【0045】 図4は、オフ状態にあるMOS型トランジスタ42がオン状態に転じるときの 期間t5を拡大して示している。すなわち、ゲート電圧が0Vから上昇を開始し 、低ゲート閾電圧セル1,・・・のゲート閾電圧Vth1を超えたとき(時刻T 1)には、低ゲート閾電圧セル1,・・・にのみ電流が流れ始める。このため、 以後では、オン抵抗は、10Ωを漸近線とする双曲線状に減少する。従って、ゲ ート電圧がゲート閾電圧Vth1を超えて後、高ゲート閾電圧セル2,・・・の ゲート閾電圧Vth2を超えるまでの期間t1においては、オン抵抗が高い状態 において電流が流れる。また、MOS型トランジスタ42に電流が流れ始めたと きには、部分共振により、寄生容量成分C1に蓄積された電荷の放電が生じる。 従って、ドレイン電流の変化は、実線51に示す変化となる。
【0046】 一方、MOS型トランジスタ42が、従来技術と同じように、高ゲート閾電圧 セル2,・・・のみにより構成されているとすると、このときでは、ゲート電圧 がゲート閾電圧Vth2を超えたときから電流が流れ始める。従って、この場合 におけるドレイン電流の変化は、破線52に示す変化となる。
【0047】 いま、ドレイン電流が実線51により示す変化になっているとする。このとき 、寄生容量成分C1の放電が行われた期間t1におけるオン抵抗の平均値をr1 とし、寄生容量成分C1の端子間電圧をVとすると、ドレイン電流の平均値i1 は、 i1=V/r1 として示される。従って、期間t1においてMOS型トランジスタ42により消 費される電力W1は、 W1=i1×i1×r1=V×V/r1 として示される。
【0048】 一方、ドレイン電流の変化が破線52により示す変化となる場合では、寄生容 量成分C1の放電が行われた期間t2におけるオン抵抗の平均値をr2とすると 、ドレイン電流の平均値i2は、 i2=V/r2 として示される。従って、期間t2においてMOS型トランジスタ42により消 費される電力W2は、 W2=i2×i2×r2=V×V/r2 として示される。
【0049】 また、r1は低ゲート閾電圧セル1,・・・のによるオン抵抗の平均値を示し 、r2は、MOS型トランジスタセルのすべてを高ゲート閾電圧セル2,・・・ とした場合のオン抵抗の平均値を示すことから、 r1>r2 である。従って、期間t1におけるMOS型トランジスタ42の発熱量は、期間 t2におけるMOS型トランジスタ42の発熱量より少なくなる。すなわち、寄 生容量成分C1の電荷の放電が要因となるMOS型トランジスタ42の発熱が抑 制されることになる。
【0050】 なお、高ゲート閾電圧セル2,・・・の個数に対する低ゲート閾電圧セル1, ・・・の個数の比率については、比率を小さくすると、入力容量と帰還容量とが 小さくなる反面、低ゲート閾電圧セル1,・・・のみがオンするときのオン抵抗 値が大きくなる。また、比率を大きくすると、低ゲート閾電圧セル1,・・・の みがオンするときのオン抵抗値が小さくなる反面、入力容量と帰還容量とが大き くなる。従って、上記比率については、約1/6に限定されず、1/10〜1/ 2の範囲とするときでは、低ゲート閾電圧セル1,・・・のみがオンするときの オン抵抗の増大を抑制しつつ、入力容量と帰還容量との増加を抑制できることに なる。
【0051】 また、チップ上に低ゲート閾電圧セル1,・・・を形成する位置については、 図2に示した位置関係に限定されず、例えば、図6に示したように、チップ8a の61により示した範囲に集中して形成する構成とすることもできる。
【0052】
【考案の効果】
以上説明したように、本考案では、低ゲート閾電圧セルと高ゲート閾電圧セル とが同一チップ上にそれぞれ複数個形成されるとともに、複数個の低ゲート閾電 圧セルと複数個の高ゲート閾電圧セルとが並列に接続され、低ゲート閾電圧セル の個数が高ゲート閾電圧セルの個数の1/10〜1/2の範囲となっている。従 って、高ゲート閾電圧セルの個数分に応じて入力容量と帰還容量とが減少する。 また、高ゲート閾電圧セルの個数に対する低ゲート閾電圧セルの個数の比率を1 /10〜1/2の範囲とするときでは、低ゲート閾電圧セルのみがオンするとき のオン抵抗の増大を抑制しつつ、入力容量と帰還容量との増加が抑制される。ま た、発熱量の多い低ゲート閾電圧セルは、チップ上でほぼ均等に散らばっている 。このため、電流が流れ始めるゲート電圧を低くするときにも、入力容量と帰還 容量との増加を抑制することができ、且つ、発熱の集中を防止することができ、 且つ、ゲート電圧が低いときにもオン抵抗の値を比較的低い値に抑制することが できる。
【0053】 また本考案では、ゲート閾電圧が互いに異なるMOS型トランジスタセルが、 同一チップ上に、ゲート閾電圧のそれぞれ毎に複数個形成されるとともに、同一 チップ上に形成されたゲート閾電圧が互いに異なるMOS型トランジスタセルは 並列に接続されている。従って、電流が流れ始める電圧は、ゲート閾電圧が低い MOS型トランジスタセルのゲート閾電圧に等しくなる。また、入力容量と帰還 容量とは、ゲート閾電圧が高いMOS型トランジスタセルの個数の比率に応じて 減少するので、電流が流れ始めるゲート電圧を低くするときにも、入力容量と帰 還容量との増加を抑制することができる。
【0054】 またさらに、前記ゲート閾電圧が互いに異なるMOS型トランジスタセルは、 ゲート閾電圧が2種の電圧のうちの低圧側である低ゲート閾電圧セルと、ゲート 閾電圧が前記2種の電圧のうちの高圧側である高ゲート閾電圧セルとからなり、 低ゲート閾電圧セルは前記チップ上にほぼ均等に散らばる位置関係でもって形成 されている。すなわち、発熱量の多い低ゲート閾電圧セルは、チップ上でほぼ均 等に散らばっているので、発熱の集中を防止することができる。
【0055】 また本考案では、一次コイルに流れる電流をスイッチングするMOS型トラン ジスタにおいては、ゲート閾電圧が互いに異なるMOS型トランジスタセルが、 同一チップ上に、ゲート閾電圧のそれぞれ毎に複数個形成されるとともに、同一 チップ上に形成されたゲート閾電圧が互いに異なるMOS型トランジスタセルは 並列に接続されている。従って、寄生容量成分の放電は、オン抵抗が好適となる 大きさの領域において生じるため、寄生容量成分の電荷を放電するために消費し なければならない電力が少なくなるので、寄生容量成分の電荷の放電を要因とす るMOS型トランジスタの発熱量を低減することができる。
【0056】 またさらに、スイッチングを行うMOS型トランジスタにおいては、低ゲート 閾電圧セルはチップ上にほぼ均等に散らばる位置関係でもって形成されているの で、スイッチング動作を行うMOS型トランジスタの発熱は、チップ上の特定の 箇所に集中することのない発熱となり、素子破壊が生じにくくなるので、故障率 の上昇を防止できる。
【0057】 またさらに、に加え、前記MOS型トランジスタにおいては、低ゲート閾電圧 セルの個数が高ゲート閾電圧セルの個数の1/10〜1/2の範囲となっている 。従って、寄生容量成分に蓄積された電荷は、好適な値のオン抵抗でもって放電 されるので、好適となるスイッチングを行わせることができる。
【図面の簡単な説明】
【図1】本考案に係るMOS型トランジスタの一実施形
態のMOS型トランジスタセルの断面形状を模式的に示
す説明図である。
【図2】低ゲート閾電圧セルと高ゲート閾電圧セルとの
配置を示す説明図である。
【図3】本考案に係るスイッチング電源の一実施形態の
電気的構成を示すブロック線図である。
【図4】スイッチング電源に使用されたMOS型トラン
ジスタのゲート電圧とオン抵抗とドレイン電流との関係
を示す説明図である。
【図5】スイッチング時の主要信号の波形を示す説明図
である。
【図6】低ゲート閾電圧セルと高ゲート閾電圧セルとの
その他の配置方法を示す説明図である。
【図7】MOS型トランジスタの従来技術の断面形状を
模式的に示す説明図である。
【図8】従来技術におけるMOS型トランジスタのゲー
ト電圧の変化を示す説明図である。
【図9】従来におけるスイッチング電源の電気的構成を
示すブロック線図である。
【図10】スイッチング時のドレイン電流の変化を示す
説明図である。
【符号の説明】
1 低ゲート閾電圧セル 2 高ゲート閾電圧セル 8 チップ 42 MOS型トランジスタ C1 寄生容量成分 L1 一次コイル Vth1 低ゲート閾電圧セルのゲート閾電圧 Vth2 高ゲート閾電圧セルのゲート閾電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 27/088

Claims (6)

    【実用新案登録請求の範囲】
  1. 【請求項1】 ゲート閾電圧が2種の電圧のうちの低圧
    側となっているMOS型トランジスタセルである低ゲー
    ト閾電圧セルと、ゲート閾電圧が前記2種の電圧のうち
    の高圧側となっているMOS型トランジスタセルである
    高ゲート閾電圧セルとが同一チップ上にそれぞれ複数個
    形成されるとともに、複数個の低ゲート閾電圧セルと複
    数個の高ゲート閾電圧セルとが並列に接続され、低ゲー
    ト閾電圧セルの個数が高ゲート閾電圧セルの個数の1/
    10〜1/2の範囲となっていることを特徴とするMO
    S型トランジスタ。
  2. 【請求項2】 ゲート閾電圧が互いに異なるMOS型ト
    ランジスタセルが、同一チップ上に、ゲート閾電圧のそ
    れぞれ毎に複数個形成されるとともに、同一チップ上に
    形成されたゲート閾電圧が互いに異なるMOS型トラン
    ジスタセルは並列に接続されていることを特徴とするM
    OS型トランジスタ。
  3. 【請求項3】 前記ゲート閾電圧が互いに異なるMOS
    型トランジスタセルは、ゲート閾電圧が2種の電圧のう
    ちの低圧側である低ゲート閾電圧セルと、ゲート閾電圧
    が前記2種の電圧のうちの高圧側である高ゲート閾電圧
    セルとからなり、低ゲート閾電圧セルは前記チップ上に
    ほぼ均等に散らばる位置関係でもって形成されているこ
    とを特徴とする請求項2記載のMOS型トランジスタ。
  4. 【請求項4】 一次コイルに流れる電流をMOS型トラ
    ンジスタを用いてスイッチングするスイッチング電源に
    おいて、 前記MOS型トランジスタにおいては、ゲート閾電圧が
    互いに異なるMOS型トランジスタセルが、同一チップ
    上に、ゲート閾電圧のそれぞれ毎に複数個形成されると
    ともに、同一チップ上に形成されたゲート閾電圧が互い
    に異なるMOS型トランジスタセルは並列に接続されて
    いることを特徴とするスイッチング電源。
  5. 【請求項5】 前記MOS型トランジスタにおいては、
    前記ゲート閾電圧が互いに異なるMOS型トランジスタ
    セルは、ゲート閾電圧が2種の電圧のうちの低圧側であ
    る低ゲート閾電圧セルと、ゲート閾電圧が前記2種の電
    圧のうちの高圧側である高ゲート閾電圧セルとからな
    り、低ゲート閾電圧セルは前記チップ上にほぼ均等に散
    らばる位置関係でもって形成されていることを特徴とす
    る請求項4記載のスイッチング電源。
  6. 【請求項6】 前記MOS型トランジスタにおいては、
    低ゲート閾電圧セルの個数が高ゲート閾電圧セルの個数
    の1/10〜1/2の範囲となっていることを特徴とす
    る請求項5記載のスイッチング電源。
JP2002002950U 2002-05-21 2002-05-21 Mos型トランジスタおよびスイッチング電源 Expired - Fee Related JP3090132U (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002002950U JP3090132U (ja) 2002-05-21 2002-05-21 Mos型トランジスタおよびスイッチング電源
US10/441,678 US6841835B2 (en) 2002-05-21 2003-05-20 MOS transistor and switching power supply

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002002950U JP3090132U (ja) 2002-05-21 2002-05-21 Mos型トランジスタおよびスイッチング電源

Publications (1)

Publication Number Publication Date
JP3090132U true JP3090132U (ja) 2002-11-29

Family

ID=29727414

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002002950U Expired - Fee Related JP3090132U (ja) 2002-05-21 2002-05-21 Mos型トランジスタおよびスイッチング電源

Country Status (2)

Country Link
US (1) US6841835B2 (ja)
JP (1) JP3090132U (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009238872A (ja) * 2008-03-26 2009-10-15 Ricoh Co Ltd 半導体装置及びその製造方法
JP2011134984A (ja) * 2009-12-25 2011-07-07 Fuji Electric Co Ltd 半導体装置
JP2012119658A (ja) * 2010-11-08 2012-06-21 Toshiba Corp 半導体装置
WO2012141121A1 (ja) * 2011-04-12 2012-10-18 ルネサスエレクトロニクス株式会社 半導体装置
US10978588B2 (en) 2019-09-04 2021-04-13 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024379B2 (en) * 2012-02-13 2015-05-05 Maxpower Semiconductor Inc. Trench transistors and methods with low-voltage-drop shunt to body diode
DE102015220265A1 (de) * 2015-10-19 2017-04-20 Robert Bosch Gmbh Halbleiterbauelement mit einer Mehrzahl von Zellen und Steuergerät für ein Fahrzeug

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4937075A (en) * 1989-04-27 1990-06-26 Digital Equipment Corporation Method of making semiconductor chip having field effect transistors which have differing threshold voltages determined in a single masking step
JPH11145397A (ja) * 1997-11-11 1999-05-28 Mitsubishi Electric Corp 半導体集積回路装置
JP3047177B2 (ja) 1998-02-17 2000-05-29 セイコーインスツルメンツ株式会社 半導体装置
JP2001036388A (ja) 1999-07-16 2001-02-09 Sharp Corp レベルシフト回路および半導体装置
JP2002016238A (ja) 2000-06-29 2002-01-18 Mitsubishi Electric Corp 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009238872A (ja) * 2008-03-26 2009-10-15 Ricoh Co Ltd 半導体装置及びその製造方法
JP2011134984A (ja) * 2009-12-25 2011-07-07 Fuji Electric Co Ltd 半導体装置
JP2012119658A (ja) * 2010-11-08 2012-06-21 Toshiba Corp 半導体装置
WO2012141121A1 (ja) * 2011-04-12 2012-10-18 ルネサスエレクトロニクス株式会社 半導体装置
US10978588B2 (en) 2019-09-04 2021-04-13 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
US6841835B2 (en) 2005-01-11
US20030230766A1 (en) 2003-12-18

Similar Documents

Publication Publication Date Title
EP1012882B1 (en) Method of reducing power loss in a mosfet included in a dc-dc converter
US9742277B2 (en) Switching converter with an adjustable transistor component
US7602154B2 (en) Phase compensation driving scheme for synchronous rectifiers
JP3447471B2 (ja) スイッチング電源、及びそのスイッチング電源を用いたサージ電圧吸収方法
US6642697B2 (en) Switching regulator with multiple power transistor driving voltages
US20080129269A1 (en) Method of forming a power supply controller and structure therefor
JP2007014059A (ja) スイッチング回路
US6304007B1 (en) Switcher for switching capacitors
US9306059B2 (en) Power semiconductor transistor with improved gate charge
US20180375432A1 (en) Trench mosfet having an independent coupled element in a trench
US20030025124A1 (en) Circuit configuration for load-relieved switching
CN105814786A (zh) 整流装置、交流发电机以及电力转换装置
US10090752B2 (en) Power conversion device
JPH07506941A (ja) 多数キャリアパワーダイオード
CN203800053U (zh) 半导体器件及包括该半导体器件的集成装置
US20090322293A1 (en) Switching converter including a rectifier element with nonlinear capacitance
Yan et al. A monolithic GaN power IC with on-chip gate driving, level shifting, and temperature sensing, achieving direct 48-V/1-V DC–DC conversion
JP2538741B2 (ja) 整流回路
KR20050107460A (ko) 온 칩 전원
JP3090132U (ja) Mos型トランジスタおよびスイッチング電源
JP2007066770A (ja) 除電装置
JPS6322149B2 (ja)
JP4148570B2 (ja) 電源装置
JPH0487373A (ja) 半導体装置
JP3061093B2 (ja) 降圧チョッパ型スイッチング電源

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees