JPH07506941A - 多数キャリアパワーダイオード - Google Patents

多数キャリアパワーダイオード

Info

Publication number
JPH07506941A
JPH07506941A JP6522327A JP52232794A JPH07506941A JP H07506941 A JPH07506941 A JP H07506941A JP 6522327 A JP6522327 A JP 6522327A JP 52232794 A JP52232794 A JP 52232794A JP H07506941 A JPH07506941 A JP H07506941A
Authority
JP
Japan
Prior art keywords
source
voltage
drain
gate
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6522327A
Other languages
English (en)
Inventor
イー、シアン−ペイ
ローリツェン、ピーター・オー
イー、シンクレア・エス
Original Assignee
ユニバーシティー・オブ・ワシントン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユニバーシティー・オブ・ワシントン filed Critical ユニバーシティー・オブ・ワシントン
Publication of JPH07506941A publication Critical patent/JPH07506941A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多数キャリアパワーダイオード 関連する出願 本願は１９９２年６月１日に提出した先行出願第０７７８９１．５８１号の継続 の一部であり、３５Ｕ、Ｓ、Ｃ，１２０に基づきこの出願日の利益をここに請求 する。
発明の分野 本発明は一般的に導電チャンネルを有する多数キャリア（多数電荷キャリア）半 導体に関連し、特にソース、ドレイン、およびゲートを有する半導体であり、ア ノードおよびカソードを有する２端子整流素子として形成された装置に関連する 。
発明の背景 電力変換器において一時的にエネルギーを貯蔵するために使用されるインダクタ およびキャパシタの容量又は体積を縮小するためには、変換器を高周波で動作す ることが望まれ、それによって客員に対するパワーの比率が増加する。しかしな がら、変換器の動作し得る周波数は、ｐ−シーｎパワーダイオードのスイッチン グスピードによって制限される。高電圧パワーダイオードは各逆回復（リバース リカバリ）において一般に周波数と共に増加する大きな逆回復スイッチング遅延 と電力損失を示す。パワーダイオードは又、逆回復スイッチングの間に起こる重 大な電磁気的干渉（ＥＭＩ）を変準回路に及ぼす傾向がある。
従来のｐ−シーｎパワーダイオードは、高圧を遮るために軽くドープしたベース 府を使用し、そのために、この軽くドープしたベースにＯＮ状態での高導電度を 得るためのキャリアを注入することを必要とする。例えこのような装置が比較的 低い順方向電圧降下を有していたとしても、それらは注入されたキャリアの寿命 によるスイチングスピードによって制限される。
従来のｐ−シーｎダイオードよりも１桁以上速い超高速回復（ＵＦＲ）ｐ−シー ｎダイオードが開発された。しかしながら、電力変換器のスイッチング周波数に 比例して増加するダイオードの逆回復によるスイッチング損失のため、いまだに ＵＦＲダイオードを使用する変換器のスイッチングスピードは１００ＫＨｚ以下 に制限されている。
ダイオードの逆回復は、ダイオードが順方向導通から逆方向阻止状態に急速に切 り換えられた時に起こる。ダイオードの定格電圧を増すため、接合部に非常に低 いコンダクタンスを有する高ドープベース領域が追加される。順方向導通の間、 比較的低いＯＮ電圧を達成することを可能とするため、少数キャリアはこのベー ス領域にダイオードのＮおよびＰの両側から注入される。ダイオードのベース領 域からの少数キャリアの除去が逆回復時間に行われる。この時間の間に、同時に 生ずる高い逆電圧と逆電流のため、大きな電力損失が生ずる。
逆回復電力損失はスイチング周波数および逆回復時間と共に増加する。
現在、１００ＫＨｚを超える周波数で動作をさせるために、高電圧変換器に電力 用金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備えた同期整流器 が使用されている。
これらの装置におけるパワーＭＯＳＦＥＴは、変換器の他のスイッチに同期して 通電するように形成される。ＭＯＳ　Ｆ　ＥＴは実質的に回復時間のない多数キ ャリア装置であるから、ｐ−シーｎダイオードよりも高効率化が可能である。そ れらの第１の不利益は価格と、変換器の他のスイッチに同期して動作することが できるようにするためのＭＯＳＦＥＴのゲートの外部制御回路を設置するための 複雑さにより生ずる。
比較的低電圧（１００Ｖより小）の電力変換のために、ショットキーダイオード がしばしば使用される。ショットキーダイオードは、多数キャリアによる電流転 送を提供するため、金属半導体接合を使用する。このように、ＭＯＳＦＥＴと同 様、ショットキーダイオードは観測し得る逆回復を示すことはない。しかしなが ら、高電圧動作のためには、ショットキーダイオードは幅の広い軽くドープした ベース領域によって構成されなければならず、このことは注入キャリアが比較的 短い寿命のｐ−シーｎダイオードと同程度の水準に周波数応答を限定する。
ダイオードとして動作し、実質的に零ボルトのアノードφカソード間閾値電圧か ら導通が開始する半導体装置は、Ｔ。
サカイその他による日本の特許出願公開平成２年第０９１９７４号（１９９０） に開示されている。３つの異なる実施例により開示されたこの装置は、チャンネ ル形成領域を含んで構成される絶縁ゲート形電界効果トランジスタ（ＦＥＴ）を 有する。この装置は第１導電性半導体基板の第１の表面に形成された第２導電性 半導体基板を有する。第１のドレイン領域はチャンネル形成領域の内側に形成さ れ、第１の実施例では、第２の半導体基板の第１の表面に広がるように溝（グル ープ）がドレイン領域の内側に形成され、次にゲート絶縁膜およびゲート電極が 溝の内側に形成される。アノード電極がチャンネル形成領域、ドレイン領域、お よびゲート電極に電気的に結合される。ゲート絶縁膜の下のＰ影領域の不純物濃 度および絶縁膜の厚さの適切な選択により、ＦＥＴの閾値電圧はおよそ零ボルト に設定される。もし閾値より大きい電圧がアノードに加えられた場合には（第１ 導電性半導体基板の第２の表面を含むカソードに比較し）、Ｎチャンネルがゲー ト絶縁膜の下部の面を通して形成され、電流が装置を通って流れる。この電流は チャンネル電流およびダイオード基体電流の両方を含む。しかしながら、もしア ノードの電圧がカソード、チャンネルおよびダイオード基体より低い場合は電流 は流れない。このようにチャンネル導電効果を用いて、２端子装置は実質的に零 電圧閾値で整流を行う。しかしながら、この装置は比較的低電流の応用にのみ有 用である。はとんどの半導体装置のように、サカイその他によるＦＥＴの電流容 量又はコンダクタンスはある程度までそのサイズの関数である。しかし与えられ たサイズにおいて、他のより普通のそして容易に利用できる装置により同様の低 い順方向電圧降下整流器が低価格で提供され得る。
それ故、最小の逆回復を示し、１００ＫＨｚを大きく超えた周波数、および実質 的に１００Ｖより大きい電圧で動作可能であり、同じサイズの従来の整流素子に 比較しつる実質的電流を流すことが可能である半導体ダイオード装置が要求され ることが明白であろう。かかる装置は電力変換器、および高周波、大電力、高電 圧整流器に使用されるなど他の応用において大いに実用性を有するであろう。
発明の概要 本願発明の一形態によれば、多数キャリア半導体ダイオードはドレインとなる導 電性接触部を含むＮ形基板を有する。
Ｐ形物質がＮ形基板に適用され、基体を形成し、導電性接触部を有する。又、Ｎ 形物質が基体を含むＰ形物質に適用され、このＮ形物質はソースとなる導電性接 触部を有する。ダイオイード上のゲートは導電性接触部を備えたソースおよびド レインに隣接して配置された誘電性物質を含む。ゲートをバイアスするためのバ イアス手段が含まれ、Ｎチャンネルは負のドレイン・ソース電圧によりソースと ドレイン間に電流を導通させ、一方阻止電流が正のドレイン・ソース電圧により ソースおよびドレイン間に流れる。
バイアス手段は、基体に薄い反転層を作る閾値電圧より低いゲート・ソース電圧 を提供する。この反転層又はＮチャンネルは、ドレインがソースよりより負でな ければ導電を行わない。一実施例において、バイアス手段はＮチャンネルのコン ダクタンスを増加するために負帰還手段を含む。他の実施例においては、バイア ス手段はＮチャンネルのコンダクタンスを増加するために正帰還手段を含む。最 後の実施例においては、正帰還手段はドレインがソースよりより負になった場合 ゲート・ソース電圧を閾値電圧を超えてバイアスし、もしドレインがソースより より正の場合にはゲート・ソース電圧を実質的に低い電圧にバイアスする手段を 含む。
さらに他の装置の構成においては、Ｐ十領域を有する基体を含むＰ形物質がソー スを含むＮ形物質に適用される。このＰ十領域はＶ　およびＶＴＭＡｘ間で変動 するＮ形チャンネルを通してのコンダクタンスための閾値の変化を可能にし、Ｎ 形チャンネルの長さを減少する。その結果、負のドレイン・ソース電圧によって 、Ｎ形チャンネルを通してのコンダクタンスは閾値電圧Ｖ１より低いゲート・ソ ース電圧により生する。一度チヤンネルを通してのコンダクタンスが生ずると、 実質的に増加したＮ形チャンネルを通してのコンダクタンスが閾値電圧ｖＴを超 えて増加するゲート・ソース電圧によりて実際的に可能となる。
この発明の他の形態は、上記Ｎチャンネル構成のそれぞれに対応した要素を有し 反対の極性を持つ半導体ダイオードのＰチャンネル版である。
本願発明のさらに他の形態はＭＯＳＦＥＴをチャンネルダイオードとして動作さ せるためのバイアス回路である。バイアス回路は、ＭＯＳＦＥＴのドレインおよ びソースを通して流れる電流、又はＭＯＳＦＥＴのドレインおよびソース間の電 圧のいずれかを検知するコンダクタンス検出手段を含み、電流又は電圧を示す帰 還信号を生成する。バイアス手段は正の帰還信号を受けとり帰還信号に応じたバ イアス電圧を供給するためにコンダクタンス検出手段に結合される。バイアス電 圧はＭＯＳＦＥＴのゲートに供給される。バイアス手段は、ＭＯＳＦＥＴを逆方 向のコンダクタンスにバイアスするために、しかしＭＯＳＦＥＴの一部である基 体ダイオードを通しての順方向のコンダクタンスを充分に減少するために、必要 な閾値電圧より低くなるようにバイアス電圧を制御する。／くイアス回路はこの ようにＭＯＳＦＥＴをチャンネルダイオードとして動作させる。一実施例におい て、検出手段は逆転のおよび非逆転の入力および出力を有する電圧比較手段を含 む。
入力抵抗はＭＯＳＦＥＴのソースおよびドレインを電圧比較器の逆転のおよび非 逆転の人力に接続する。
バイアス回路の他の実施例は、２端子を有するダイオードを含み、その１つがソ ース又はドレインのいずれかに接続し、そして一端が電圧比較器の逆転又は非逆 転の入力のいずれかおよびＭＯＳＦＥＴのソース又はドレインのいずれかに接続 する抵抗を含む。この抵抗の他端は入力抵抗およびダイオードの他の端子に接続 する。ダイオードを通して流れる電流はＭＯＳＦＥＴの内部の基体ダイオードを 通して流れる電流に相当し、抵抗による電圧降下は内部の基体ダイオードを通し て流れる電流を示す。
さらにバイアス回路の他の実施例は、増加したコンダクタンスによりチャンネル ダイオードをダイナミ・ツク導通モードで動作するために、チャンネルダイオー ドを通る電流を検出し、予め定められた水準を超える電流の作用としてチャンネ ルダイオードのゲートに適用されるバイアス電圧を制御するための電流比較器手 段を含む。このバイアス回路は又チャンネルダイオードを通して流れるリーケー ジ電流を検出し、チヤンネルダイオードが静的モードで電流を流している場合に リーケージの変動を補償するためにチャンネルダイオードのゲートに適用される 電圧を制御するり一ケージ検出手段を含む。電流比較器手段の順方向電圧降下は 無視し得る。
装置を通して電流を順方向に導通させ、そして逆方向の電流の流れを阻止するた めの、多数キャリアをバイアスする方法は本願発明とは別の概念である。方法を 含む工程はこれまで論述した装置の素子によって与えられる機能に一般的に矛盾 しない。
望ましい実施例の詳細な記載 従来の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のソースとドレ イン間の電流の導通は通常装置のゲートに加えられる電圧によって制御される。
ＭＯＳＦＥＴは少数キャリアのいかなる導電性変調も存在しない多数キャリア装 置である。ＭＯＳＦＥＴに閾値ＶＴより大きいゲート電圧が加えられた場合、Ｍ ＯＳＦＥＴはそのドレインとソース間に発生するチャンネルを通して導通する。
パワーＭＯ５ＦＥＴの絶縁破壊電圧および電流密度を増加するために、図１（従 来技術）に示すような縦型構造が用いられる。この図では及びこの明細書におけ る他の事例では、ａ“十″は“Ｎ”（又はａ　Ｐ”）と共に用いられ比較的高い 割合いの負の（又は正の）キャリアかドープされた領域を表示するために使用さ れ、一方“Ｎ−”　（又は“Ｐ−″）の記号は実質的に負（又は正）の少数のキ ャリアがほとんど無い領域を表示するために使用される。
図１に示されるＭＯＳＦＥＴ構造２０は、基板（示されていない）上に形成され たＮ＋ドレイン２２およびその上部に適用されるＮ−ドレイン領域を含む。Ｐ− 基体領域２６はＮ−ドレイン領域上に拡散又は別の方法で付着され、ゲート電極 ３２が適用される誘電体酸化物層３３間に延びる。Ｎソース領域２８はＰ−基体 ウェルに拡散又は付着され、ソース端子がＮソース領域に適用される。ＭＯＳＦ ＥＴ構造２０は一般には複数の近接したセル（示されていない）により繰り返え され、これらセルの異なる電極がゲートリード、ソースリード、ドレインリード 、又はその他の場合のためにパッドに又はＭＯ３ＦＥ”１７装置（リード又はパ ッドはいずれも示されていない）の基体リードに結合される。従来のＭＯＳＦＥ Ｔ装置の製造のための構造および方法は当業者には良く知られており、この明細 書において詳細に議論する必要はない。
図１に示される従来のＭＯＳＦＥＴ装置は、そのゲートを適切にバイアスするな らば、チャンネルダイオードとして動作させることができる。Ｎ−ドレイン２４ はｐ−シーｎダイオードのシベース領域と丁度同様の高電圧性能を備えているた め、高電圧整流用のダイオードとしてＭＯＳＦＥＴ装置を使用する効果がある。
しかしながら、ＭＯＳＦＥＴ装置においては、ｐ−シーｎダイオードで使用され るような少数キャリアの注入は存在しない。
通常Ｎチャンネル縦型パワーＭＯＳＦＥＴ構造２０において、ゲート・ソース電 圧ががおよそ閾値電圧■、に上昇した場合、ドレインからソースへ電流が流れる 。しかしながら、本願発明に対応してチャンネルダイオードとして動作する場合 、代りの電流はソース端子３０からＮ＋ドレイン２２に流れる。その結果、Ｎチ ャンネルＭＯ３ＦＥＴのソースおよびドレイン端子は、対応するチャンネルダイ オードのアノードおよびカソードにそれぞれ対応する。
ＭＯＳＦＥＴをチャンネルダイオードとして動作させるために、ゲート・ソース 電圧■ＧＳは閾値電圧ＶＴより幾分低めに設定され、ゲート電位はＰ−基体領域 ２６に形成されるチャンネルに薄い反転層を発生させる。しかしながら、ソース 端子３０とドレイン２２の間にチャンネルがこのように薄く反転する限り、発生 する導通は無視し得る。その上、正のドレイン・ソース電圧ＶＤ８が適用された 場合、Ｎ−ドレイン領域２４に近い反転は減少するか消滅する。しかしながら、 ドレイン・ソース電圧ｖＤｓが負になった場合には、ドレインおよびソース間に 、それを通して電流を容易に流す導電性チャンネルを提供する強い反転層がＰ− 基体領域２６に形成される。この態様で動作させた場合には、ＭＯＳＦＥＴはチ ャンネルダイオードに該当する。
本願発明が図１に示されるような縦型構造に制限されるものでないことを図示す るため、横型構造多数キャリア装置を図２および図３の回路に示す。これら横型 構造多数キャリア装置を用いた回路において、Ｐ−基体領域３６はソース電極４ ０および参照番号４４で示す電圧源ｖＤ８に電気的に接続される。２つの分離し た部分であるＮ領域３８は拡散又は他の方法でＰ−基体領域３６に形成され、こ れらＮ領域の１つはソース電極４０に電気的に接続され、他はドレイン電極４３ に接続される。ゲート電極４２はソースおよびドレイン電極間に広がる下部の酸 化物誘電体層４５に設けられる。回路３４（図２）において、ゲート電極４２は チャンネルダイオードの動作を行うため当然にバイアスされない。この多数キャ リア装置にとって、装置のＰ−基体領域３６に形成されるチャンネルに強い反転 を発生させるには、負のドレイン・ソース電圧では不十分である。その代り、装 置のドレインから基体への内部経路は、チャンネル導通が生ずる前に、順方向バ イアスダイオードとなる。多数キャリアのこのドレイン−基体部分は“基体ダイ オード”に相当する。基体ダイオードが順方向バイアスとなった場合、図２にお いて垂直の矢印で示すように基体ダイオード電流が流れ始める。ダイオード４６ は、これらの条件の下で電流を流しているＰ−基体領域３６の基体ダイオードを 概略的に示す。
一方、多数キャリア装置をチャンネルダイオードとして動作させるためにバイア スする回路４８を図３に示す。回路４８の装置は、Ｐ−基体領域３６に形成され たソースとドレイン間の反転層チャンネルを通して電流を導通ずる。このチャン ネルは、（ａ）　ドレイン・ソース電圧が零より低い場合、および（ｂ）ゲート ・ソース電圧（電源５０により供給される）が丁度閾値電圧ｖＴより低い大きさ を持つ場合に形成される。多数キャリア装置として動作する従来のＭＯＳＦＥＴ とこの装置のチャンネルダイオード動作との主要な相違点は、電流導通のチャン ネルダイオードモードのためのｖＤＳ’およびＭＯＳＦＥＴのためのＶＧｓによ って制御されＰ−基体領域３６に形成されたチャンネルの反転の水準にあること に留意することが重要である。
図４において、多数キャリア装置の電流電圧特性図は３つの第３象限の導通モー ドを示す。ＶＧｓ＞ＶＴである通常のゲートバイアス状態における、従来のＭＯ ＳＦＥＴの電流電圧特性が線５２によって示される。線５４は、ｖＧｓ−ＶＤｓ くＶＴの場合に生ずる基体ダイオード状態の電流電圧特性に対応する。最後に、 ｖＧ８−ＶＤ８〉ＶＴの場合に生ずるチャンネルダイオード導電の電流電圧特性 が、線５６によって示されている。
チャンネルダイオード導電におけるＩ−Ｖ特性の原因チャンネルダイオードの電 流電圧特性はδ−デプレッション近似を用いて導くことができる。この近似にお けるデプレッション幅は、正のゲートバイアスによって半導体表面が反転し、そ して半導体装置のゲートの下のデプレッション幅が最大値をとるまで、増加する と仮定される。表面準位φ８は装置のＰ−基体領域のフェルミ準位の２倍に等し い。デプレッション領域の基体電荷の原因であるＰ−基体領域のアクセプタ準位 は完全にイオン化されていると仮定する。表面準位φＳの何等かの増加は、ゲー トバイアスの増加によって生じ、半導体−酸化物境界面の非常に狭い部分に存在 する反転電荷を生成する。このように、反転電荷はシート電荷または図３の矢印 によって示されるようなソースとドレイン間の方向に延在するδ関数によって近 似的に表示することが可能である。
まず、反転層がＰ−基体領域３６に形成され、チャンネル電流がドリフトによっ て流れる。図３のチャンネル電流の流れによって示される矢印の方向に延在する 電界εはチャンネル電圧ＶＤｓによって決定される。全ドレイン電流はチャンネ ルを通って流れなければならないから、ドレイン電流ＩＤは断面積の全てについ て電流密度を積分することにより得られる。
ＭＯＳＦＥＴにおけるドレイン電流は によって決定される。
ここでそれぞれ、μは表面キャリア移動度であり、ＱＩ（Ｖ）は単位面積あたり の反転電荷であり、ｖＤ８はドレイン・ソースの電圧であり、そしてＺとＬはチ ャンネルの幅と長さである。
チャンネルダイオードの電流−電圧特性の原因はＭＯＳＦＥＴの原因とこのよう に大いに相違し、チャンネル方向の電圧又は電位、ｖｏｈ！１ｌＤｅ１および■ 　が負である状態のとＳＴ きのみ、下記の式となる。
式（２）において”ＤＳＴは反転のためのドレイン閾値電圧であり、これは半導 体表面が反転状態に入るための起因となるために印加されなければならないドレ イン電圧として定められる。
殆どのチャンネルダイオード構造において、Ｐ−基体ドーピングレベルＮＡは比 較的高く、１０　”ｃ　ｍ−３の程度であり、電流−電圧特性の原因において重 要な要素であるバルクデプレッション電荷の原因となる。ドレイン電圧がより負 になった場合、バルクデプレッション幅Ｗは減少し、電荷が反転層に加えれれる 。このように負のドレイン電圧は反転層を増加させる傾向を示す。この効果は、 チャンネルダイオードの場合のように、ゲート電圧が低い場合特に重要である。
チャンネルバイアスが無い場合は、バルクデプレッション幅は下記のように表現 できる。
ここでＱは電子の電荷であり、Ｋ、は半導体の誘電率であり、φ、、は基体のフ ェルミ準位であり、■８．はソース基体電圧である。
ＶＤｓがチャンネル間に加えられた場合、バルクデプレッションの幅は、チャン ネルの中の場所ｙの関数として、により決定される。
再び、ＭＯＳＦＥＴの動作と対照的に、”ＤＳは負であり、そしてこのように、 ドレイン近傍のデプレッション電荷は減衰面における単位面積当たりの反転電荷 Ｑ、（Ｖ）は、Ｑｌ（Ｖ）　＝−Ｃ０、（■ｏ５−　ＶＦＢ−２φＦ、　−■（ ｙ））”　ｑＮＡｗ（ｙ）　（５）によって表現される。
ここでＷ（ｙ）はチャンネルに沿った実際のバルクデプレッション幅であり、■ □はフラットバンド電圧であり、Ｃｏｘは単位面積当たりのゲート酸化物キャパ シタである。
従来のゲート閾値電圧ｖＴはφＦ、に関連する。
反転電荷Ｑ、（Ｖ）は下記の関係式により決定することがここで　７−　（２Ｑ ＫＳ　ＮＡ　）”２／Ｃｏｘ、Ｖ、、−Ｖｃｓ。
そして■。、はゲート・ソース電圧である。
Ｑ、（Ｖ）≦０の場合に式（７）の表現は有効である。ドレイン閾値電圧Ｖ　は 式（７）においてＱ、　ＥＶ）　−０ＳＴ と設定することにより得られる。式（７）においてＶ　（ｙ）をＶ　で置き換え ることにより次の式が得られる。
ＤＳＴ 應−■。５Ｔ（Ｙ２＋２（Ｖｇ、−２φＦ、））＋（（％−２φ、、）２−ｙ２ （２！ｐ、＋ＶｓＢ））＝０２次方程式（８）をｖＤｓＴについて解くことによ り、次の式が得られる。
電流電圧関係を得るため、式（７）を用いてチャンネルの長さに沿って、式（１ ）を積分しなければならない。結果は式（１０）はｖＤ５≦ｖＤｓＴ≦０の場合 のみ有効である。
ＭＯＳＦＥＴにおいて、バルクデプレ・ソション電荷の存在番まチャンネルコン ダクタンスを減少させる傾向を有し、一方、チャンネルダイオード（又はチャン ネルダイオードとして動作するためにバイアスされたＭＯＳＦＥＴ）においては 、ＶＤＳが負であるために、バルクデプレッション電荷はチャンネルのコンダク タンスを増加させる傾向を有する。ｖＤＳ”２φｙ　ｐ　＋　Ｖ　Ｓ　Ｂの蜀、 ドレイン近傍でチャンネル端部のデプレッション電荷は消失する。
もし図１のような縦型構造多数キャリア装置がチャンネルダイオードとして使用 された場合、ドリフト領域のバルク抵抗Ｒ８はＯＮ抵抗の大きな部分をしめる。
一般的にかかる装置においては、ドリフト領域の長さは２０μｍ程度であり、ド ーピングレベルは１０”ｃｍ−”程度である。高電圧装置の場合は、ドリフト領 域のＯＮ抵抗は特に高くなる。それ故に、先に導いた電流−電圧の関係は、チャ ンネル間の電圧降下ＶＤＳ　ＬＡＴＥＲＡＬを小さくするＲ１の効果を適応させ るため修正する必要があり、式（１０）はｖＤ８を下記に示すように、チャンネ ル間の電圧と縦型チャンネルダイオードのドリフト　。
領域を足した合計に等しくするように修正されなければならない。
■ｏｓ、、、、　”　’ＤＳＬ、、、＋ＩｏＲａ　（１１）式（１１）は式（１ ０）共に、縦型チャンネルダイオード１−Ｖ特性の完全な記述である。チャンネ ルダイオードのＩ−Ｖ特性におけるゲートバイアスおよび基体バイアスの効果は 式（１０）で示され、実験的に実証されている。対照的に、従来のダイオードの 特性はその製造において決定され、そしてその後の外部信号の適用によって修正 することができない。
例えば、チャンネルダイオードにおいて、負の基体バイアスは基体ダイオードの ターンオン電圧を増加させ、このようにして、動作チャンネルダイオード領域を 拡張する。しかしながら、負の基体バイアスは又、Ｐ−基体領域３６に形成され たチャンネルのターンオン電圧を増加させ、そしてチャンネルダイオードの導電 率を減少させる。これら２つの効果を一緒に考慮することにより、チャンネルダ イオードの大抵の応用においてＰ−基体領域３６に零バイアス電位を適用するの が望ましい。
例えＭＯＳＦＥＴがチャンネルダイオードとして動作するためにバイアスできる としても、図１に示されるような従来のパワーＭＯＳＦＥＴ構造はチャンネルダ イオード動作にとって最適のものではない。パワーＭＯ５ＦＥＴにおいて、チャ ンネル幅（図１に示す断面図の平面を横切る方向に測定される）はゲートソース 間容量を最小とするために小さくされる。従来モードでの装置の動作におけるＯ Ｎ抵抗の重要な構成要素は、装置がチャンネルダイオードとして動作する場合に 形成されるＰ−基体領域３６のチャンネル領域よりもむしろ、ドレインドリフト 領域によって示されるために、ＭＯＳＦＥＴにとってのこの設計上の考慮が可能 である。もしＭＯＳＦＥＴ装置がチャンネルダイオードとして使用された場合、 ＭＯＳＦＥＴのＰ−基体領域３６のチャンネル領域に達することのできる反転が 比較的低レベルのために、チャンネル抵抗は全ＯＮ抵抗の重要な部分となる。そ れ故に、パワーＭＯＳＦＥＴ設計において採用されたセル（細胞）状の結合構造 は、チャンネルダイオードとして特別に機能するように予定されている構造をよ り最良に設計しようとする場合に、チャンネルコンダクタンスを増加するための 好ましい変更である。
図５は、“リンクド・セル”結合構造とここで呼ぶ、望ましいチャンネルダイオ ード構造の部分的平面図を示し、これはチャンネルダイオードの導通期間に生ず るチャンネル領域における比較的低いレベルの反転を補償するためにチャンネル 幅を増加するものである。チャンネルダイオード装置のコンダクタンスを増加す るための他の提案は、ゲート電極の下部にあり、パワーＭＯＳＦＥＴ構造におい てのおよそ１００ナノメータの典型的な値から、チャンネルダイオードにおける およそ２０ナノメータまでの、酸化物層の厚さく図１に示された酸化物層３３に 対応する）を減少することである。この酸化物層の厚さの減少は５つの追加の要 因によってコンダクタンスを増加する。減少が可能な酸化物層の厚さの程度は、 もし酸化物層があまりにも薄くなった場合に生ずるホットエレクトロン注入の考 察によってのみ制限される。
図５に示され、減少された酸化物の厚さを有するリンクド・セル構造と同様のリ ンクド拳セル形状のチャンネルダイオードの重要なパラメータが、一般的なセル 構造のパワーＭＯ３ＦＥＴの対応するパラメータと、表１において比較される。
リンクド・セルチャンネルダイオードと従来のＭＯＳＦＥＴの双方において、お よそ５８４．４μｍ２の面積および２μｍのチャンネル長の典型的なユニ・ノド セルが仮定されて０る。
加えてこの比較における、従来のおよびリンクド・セル形状の双方において、両 装置とも同一のドレインコンダクタンスを与えるために、典型的なドレイン面積 ３２５．５μｍ２が使用される。チャンネルダイオード装置におけるリンクド・ セル形状の使用は、実用上重要な影響を有することを期待されていなかったソー ス面積にわずかな損失をもたらす。実質的に高いゲートΦソースキャパシタンス が、従来のセル形状に比較してリンクド・セル形状に生ずるが、そのゲート電極 は直流バイアスなのでチャンネルダイオードの性能には影響がない。
表１ チャンネルダイオード装置の実際の組立てにおいて、最小の実際的なゲート酸化 物厚さ、チャンネル幅、およびドレイン面積が最適のコンダクタンスを達成する ために使用される。
チャンネル幅の何等かの増加は能動的なドレイン面積を犠牲にするから、チャン ネルコンダクタンスの最適の値はドレインとチャンネルコンダクタンス合計を最 小値に設定することによって得られる。チャンネル抵抗Ｒ６Ｈは下記の式で表現 される。
ここで、Ｌはチャンネル長、Ａはチャンネル断面積、そしてｖｃＨはチャンネル 間の電圧である。
ドリフト領域抵抗、　Ｒｄ、は装置の逆絶縁破壊電圧、ＶＢ。
に強く依存し、 で表される。
このように、１１００ｎの酸化物層の厚さにとって、チャンネルとドレイン抵抗 の合計はチャンネル幅が１３０μｍのとき最小である。同様に、２０ｎｍの厚さ の酸化物層にとって、これら２つの抵抗の合計はチャンネル幅が８５μｍのとき 生ずる。最小値を超えるチャンネル幅の追加の増加はドレイン領域を犠牲にして 生じ、ＯＮ抵抗の総合的な減少を提供しない。最適のチャンネル幅はこのように 目的とする応用によって定まる酸化物厚さの相違ユニットセルのサイズおよびチ ャンネルダイオードの絶縁破壊電圧により変化する。
チャンネル長の減少はチャンネルダイオード素子のドレインコンダクタンスの減 少なしにチャンネルコンダクタンスを大きく増加させる。はとんどのパワーＭＯ ３ＦＥＴは２μｍのチャンネル長を有する。しかしながら、１μｍチャンネル長 を有するパワーＭＯ５ＦＥＴを商業的に利用できるようになっている。２つの要 因によるチャンネル長の減少は２つの要因によるチャンネルコンダクタンスの増 加をもたらす。製造技術は進歩し続け、チャンネル長はさらに減少するであろう 。
実験により、チャンネルダイオードは比較的広い温度範囲を通して一定の低い順 方向電圧を維持するために調節することが可能であることをか示された。これら の実験はまた、ゲート・ソース電圧Ｖ。８の値を適切に調節することにより、実 質的に一定のＩ−Ｖ特性を一６５℃から１２５℃の温度範囲を超えて維持するこ とが可能であることを示す。
チャンネルダイオードバイアス回路 本願発明に従って、多数キャリア装置はチャンネルダイオードとしての適切な動 作のために、適切なりＣゲートバイアスを必要とする。もしゲートバイアス電圧 が十分でないとすると、多数キャリア装置においてチャンネルダイオード導電の 代わりに基体ダイオード導電が生ずる。他方、チャンネルダイオードのゲートは ＭＯ３ＦＥＴ導電を防止するため閾値電圧ｖＴより低くバイアスされることが重 要である（図４参照）。理想的にはｖＧｓバイアス電圧はできるだけＶＴに近づ けるべきである。チャンネルダイオードのターンオン電圧、ｖＤｓＴはｖＧｓと ｖＴ間の差に等しい。実際には、ｖＤｓＴは信頼性上の余裕を得るために０．１ ｖより大きい値に設定される。
パワーＭＯ３ＦＥＴは能動的スイッチとして動作するとき、閾値電圧ＶＴより約 ７Ｖ高いＩＯＶの、導電する間に加えられる典型的なゲートバイアスを持つ。こ れと比較すると、チャンネルダイオードは、■　をわずか１０分の１の数倍ＳＴ だけ超えるｖＤ３で典型的に動作する。その結果、チャンネルダイオードにおけ る反転の水準はパワーＭＯ３ＦＥＴの水準より極めて小さい。チャンネルダイオ ードの基体に形成されたチャンネルの反転が比較的低い水準の場合は、ＭＯＳＦ ＥＴと比較してより低い導電率となり、順方向導電期間において大きい電圧降下 を有するチャンネルダイオードとなる原因となる。電流が高い水準にある場合、 チャンネルダイオードの順方向電圧降下は簡単に基体ダイオードのターンオン電 圧に達することができ、全電流のうちの大部分を流すために基体ダイオード導電 を生じさせる。しかしながら、多数キャリア装置の基体ダイオード導電モードは 従来のパワーダイオード（典型的には１μｓの桁数である）よりより長い逆回復 時間を有するから、基体ダイオードとチャンネルの双方を流れる電流の並列の導 電は可能なかぎり避けなければならない。
この理由のため、電力変換応用において基体ダイオード導電を制限するために、 インピーダンスがチャンネルダイオードの基体端子と直列に適性に配置される。
比較的高電流水準において、この直列インピーダンスはチャンネルダイオードに 印加される負の基体バイアスを生じさせ、内部基体ダイオードが強い順方向バイ アスになることを防止する。しかしながら、負の基体バイアスは、式（１０）に 示すように、チャンネルダイオードの導電性を減少させる。それ故に、チャンネ ルダイオードに使用されるなんらかのバイアス回路が負にバイアスされた基体ダ イオードの効果として説明されなければならない。最適の解は、基体ダイオード 導電を防止する間、最小の負の基体バイアスを有することである。
チャンネルダイオードの基体に直列にインピーダンスを接続することは、また絶 縁破壊の第２の原因を許すこととなる。
もし電流検出バイアス回路がチャンネルダイオードの制御に使用されるならば、 基体ダイオードの導電路より生ずるインピーダンスは最小のとき最適に維持され 、電圧降下をクランプするため、低電圧ンヨッＩ・キーダイオードをこのインピ ーダンスと並列に配置することができる。
チャンネルダイオード６６により制御される準ダイナミックチャンネルダイオー ドバイアス回路６４が図６に示される。
バイアス回路６４の動作試験において、チャンネルダイオードとして特別に設計 された形式３Ｎ１７１小信号ＭＯ３Ｆ’ＥＴが、多数キャリア装置の代わりに、 チャンネルダイオード６６として使用された。（パワーＭＯ３ＦＥＴは分離して 基体接続をすることが一般にてきないので、この目的のために小信号ＭＯ３ＦＥ Ｔが選択された。）さらに、外部ダイオード７４が基体ダイオード導電路として 基体接点６８およびチャンネルダイオード６６のために使用されたＭＯＳＦＥＴ のドレインリード７６の間に接続された。しかしながら、前に論じたように最適 の構造を与えるチャンネルダイオード装置においては、内部基体ダイオード導電 がより容易に直接に検知され得るので、外部ダイオード７４は使用されないであ ろうことを認識しておくべきである。
基体ダイオード電流を検知するために、抵抗７２が基体接点６８およびソースリ ード７０間に設置される。基体ダイオードの電流を監視するために、抵抗７２の 一端はＮＰＮ）ランリスタ８０のゲートに接続される。ＮＰＮトランジスタ８０ のエミッタは抵抗７２の両端間の電圧降下を監視するために抵抗７２とダイオー ド７４の接点に戻って接続される。基体電流に応じて、トランジスタ８４および ８８を含むＰＮＰカレントミラーは、これらのＰＮＰ　）ランリスタのベースお よびＰＮＰ　）ランリスタ８４のコレクタに接続されたリード８２を流れる電流 によって活性化される。トランジスタ８４および８８はリード９０に戻って通じ る抵抗１００に結合するエミッタを有し、この抵抗の他端はチャンネルダイオー ド６６のゲートリード７８および抵抗１０２の一端に接続される。リード９０は またリード９６を通じてＰＮＰ　トランジスタ９８のエミッタに接続されるエミ ッタを有するＮＰＮ　）ランリスタ９４のカソードに接続される。トランジスタ ９４および９８は、それらのベースがＰＮＰ　トランジスタ８８のカソードに配 線９２を通して接続されるベースを有し、プッシュプル構造で接続される。トラ ンジスタ９４および９８の共通のエミッタはリード９６を通じて抵抗１００と１ ０２間のリード９６を通じノード接点に接続される。ＰＮＰ　）ランリスタ９８ のカソードはソースリード７ｏを通して抵抗１０２の一端およびリード９６に接 続されたカソードを存するツェナーダイオード１０４のアノードに接続される。
ツェナーダイオード１０４はチャンネルダイオード６６のために最大電圧Ｖ。８ を確定する。
抵抗７２の両端間の電圧降下が基体電流が６ミリアンペアの水準（少なくともこ の特別の具体例のバイアス回路において）に達したことを示すとき、ＮＰＮトラ ンジスタ８ｏはターンオンし、ＰＮＰトランジスタ８４および８８を含むカレン トミラーは、抵抗１００および１０２を備え最小値ＶＧｓ。を超えてゲートバイ アス電圧を増加させる電圧分割器を流れる電流をさらに強くするために、プッシ ュプルトランジスタ９４および９８を駆動する。チャンネルダイオード６６を流 れる導通がない場合、およびチャンネルダイオードのアノードおよびカソード（ ソースおよびドレイン）端子間での導電中にＶＧｓが最大値１．５ｖに達した場 合、ダイナミックバイアス回路６４のこの実施例において、０．５Ｖの最小ゲー トバイアス電圧が維持される。
ダイナミックバイアス回路６４のこの実施例において、ゲートバイアスは３００ ｎ　ｓをわずかに超える間に１．５Ｖがら０．５Ｖに低下することが発見された 。ダイナミックバイアス回路６４のこの比較的遅い応答は受け入れることができ 、最大ゲートバイアスはＶＴより低いままとなり、それによって逆方向における チャンネルダイオードの導通が妨げられる。
ダイナミックバイアス回路６４の使用により、チャンネルダイオード６６によっ て達成される電流の水準は、簡単な静的ゲートバイアス電圧を印加した場合のそ の動作に比較して、十分に増加する。しかしながら、ダイナミックバイアス回路 ６４は、チャンネルダイオードのゲート電圧が増加する前に、電流検知抵抗７２ を横切って印加される最小０．６Ｖの電圧降下を必要とする。この要求は高い電 流水準において生ずる比較的高い順方向電圧降下の原因となる。
基体電流に対応するために差動増幅器を使用することによりさらにより感度の良 いダイナミックバイアス検知能力が得られる。基体ダイオードバイアスが比較的 低く保たれる一方でチャンネルダイオードの有効ゲート電圧は増加する。かかる 増幅器を用いた電圧検知を基礎とする適切な負帰還ダイナミックバイアス回路１ １０が図７および図８に示され、電流検知差動負帰還バイアス回路１３２が示さ れる。
最初に電圧検知ダイナミックバイアス回路１１０（図７）を参照する、チャンネ ルダイオード６６′はそのドレイン（カソード端子）が接続される抵抗１１２を 含み、抵抗１１２の他端子は差動増幅器１１４の反転入力に接続されている。
帰還抵抗１１６は反転入力のために差動増幅器１１４の出力と結合する。差動増 幅器１１４の非反転入力はソースリード１２４（チャンネルダイオードのアノー ド端子を含む）に接続され、それはまたＰＮＰトランジスタ１２０のコレクタに 接続される。ＰＮＰ　トランジスタ１２０はプッシュプル構造を形成するために ＮＰＮ　トランジスタ１２２に接続して使用される。トランジスタ１２０および １２２のエミッタはチャンネルダイオード６６′のケートに接続され、そしてＮ ＰＮトランジスタ１２２のコレクタはに電源にリード１２８を介して接続される 。たとえ外部電源が含まれ、そして実際にこの回路の試験において使用されたと しＣも、実際には、バイアス回路はチャンネルダイオードと共に単一のモノリン ツク集積回路（ＩＣ）を含んで集積化され得ると予測される。さらに電圧Ｖ＋は このＩＣにおいてカソード電位から内部的に得られるであろう。
差動増幅器１１４はソースおよびドレイン間の差電圧降下を検知し、プッシュプ ルトランジスタ１２０および１２２をレイン・ソース電圧の作用としてチャンネ ルダイオード６６′に加えられる電圧を制御する。チャンネルダイオードのゲー ト電圧は順方向バイアスの閾値において増加する。高電圧応用において使用する ために、差動増幅器１１４は最適電圧評価を特徴とする高電圧設計でなければな らない。ダイナミックバイアス回路１１０の試験によると、チャンネルダイオー ド６６′のソースとドレイン間のコンダクタンスの電流波形は対応する電圧波形 に比較しおよそ２５ｎ　ｓ遅れることを示した。これらの試験において、チャン ネルダイオード６６′が導通しない場合、ＩＶの最小ゲート電圧Ｖ　は維持ＳＣ され、そしてチャンネルダイオードが導通した場合はゲート電圧は差動増幅器１ １４によって２．３Ｖに増加した。バイアス回路遅延または３００ｎ　ｓの応答 時間が測定された。しかしながら、最大ゲート電圧はＶＴより低い値に制限され るので、この遅延はチャンネルダイオードによる逆導電を生じさせない。
図８のバイアス回路１３２において、回路の性能試験のために、外部ＵＦＲ（型 式ＭＵＲ８０６）ダイオード１３６はチャンネルダイオード６６゛とじて使用さ れたパワーＭＯ３ＦＥＴ　（型式Ｉ　ＲＦ　５３１）と平行に設置された。しか しながら、真のチャンネルダイオード装置は外部ＵＦＲダイオード１３６を必要 としないであろうこと、およびチャンネルダイオード６６′に接続されて使用さ れたＵＦＲダイオード１理解されるであろう。
チャンネルダイオード６６−のソース端子はり−ド１２４（アノード端子）を通 して抵抗１４０の一端に接続されており、その抵抗の他端はダイイード１３６の カソードおよび抵抗１３８にに接続されている。抵抗１３８の他端は差動増幅器 １１４の反転入力に接続されている。帰還抵抗１１６は差動増幅器１１４の出力 からその反転入力に接続されている。
差動増幅器１１４の出力はまたトランジスタ１２０および１２２のベースに接続 され、これらは再びプッシュプル構造に接続され、ＮＰＮトランジスタ１２２の コレクタはリード１２８を通してＶ＋ソースに接続され、ＰＮＰ　トランジスタ １２０はチャンネルダイオード６６″のソースリードおよび差動増幅器１１４の 非反転入力に接続されている。抵抗１４０はソースリードから基体ダイオード１ ３６のカソードに接続されており、抵抗１４０の両端間の電圧降下の作用として の差動増幅器１１４の基体電流の検知を可能にしている。チャンネルダイオード ６６′の基体を通る電流に感応した差動増幅器１１４からの出力によりトランジ スタ１２０および１２２はチャンネルダイオード６６′に印加されるゲート電圧 Ｖ６８を制御する。
ダイナミックバイアス回路１１０および１３２の電流および電圧の双方の監視に おいて、それぞれ、チャンネルダイオード６６′の両端間の順方向電圧降下は単 にそのＯＮコンダクタンスと順方向電流水準の関数である。チャンネルダイオー ド６６−の〇Ｎコンダクタンスは、最大ゲート電圧が■。
より小さくなければならないために制限される。チャンネルダイオードの比較的 低いＯＮコンダクタンスは比較的低い電流レベルにおいて０．６Ｖを超える順方 向電圧降下を引き起こす。もし使用されるバイアス回路が不十分なゲート電圧を 供給するならば、またはもしチャンネルダイオードの順方向電流が高い場合は、 内部基体ダイオードは順方向電流の大部分を流すことになる。バイアス回路はチ ャンネルダイオードのゲートをより低い電圧で駆動するために設計されるから、 チャンネルのＯＮコンダクタンスを減少させ、同じ順方向電流にとって高い順方 向電圧降下を引き起こす。
もしチャンネルダイオードを低電圧で動作させようとするならば、ゲートバイア ス回路は■　を低く維持するようＳＴ に、そしてまたチャンネルダイオードの温度係数を減少するように動作させなけ ればならない。しかしながら、チャンネルダイオード装置は単に２つの端子を持 つように、ゲートバイアス回路はチャンネルダイオードと一緒に完全に包装され ることを想起すべきである。その結果、バイアス回路として同一の温度の影響に 従うから、かかる集積化された包装の中のチャンネルダイオードは、比較的広い 温度範囲において容゛易に低い順方向電圧降下を維持することができる。
前に注目したように、基本的なチャンネルダイオードの欠点はその比較的低いＯ Ｎコンダクタンスにあり、それは高い順方向電圧効果および導電中の過度の損失 を引き起こす。加えて、高い電流水準において、チャンネルダイオードの高い順 方向電圧は並列の標準のパワーダイオードの逆回復よりもより長い逆回復を有す る基体ダイオードをターンオンさせる。
それ故に、チャンネルダイオードおよびその内部の基体ダイオードの並列の導通 は避けるべきであることがが明白である。
図５に示されており、上で論述したチャンネルダイオード装置の構造的配置は、 従来のＭＯ３ＦＥＴ構造に比較してチャンネル幅を増加し酸化物の厚さを減少す ることによって、基体ダイオードのターンオンが起こる前に大きい順方向電流を 与え、チャンネルダイオードのＯＮコンダクタンスを改善する。図７および８に 示される負帰還ダイナミックバイアス回路は、そのゲートを最小電圧に保持する ことにより、そして基体ダイオードのコンダクタンスを制御している間にチャン ネルダイオードのゲート電圧を制御するために、チャンネルダイオードのコンダ クタンスを増加するために、基体グイオード導電またはチャンネルダイオードの カソード・アノードバイアスのいずれかを検知することによりチャンネルダイオ ードの動作を改善する。ゲート電圧が閾値電圧ＶＴを超えるのを防ぐために、負 帰還バイアス回路の設計における最大ゲート電圧はＶＴより小さい値に制限され る。さもなければ、チャンネルダイオードが逆方向に導通始めるようにｖＧ８を ＶＴより大にすべきである。ゲート電圧におけるこの制限のために、チャンネル ダイオードのコンダクタンスはパワーＭＯ３ＦＥＴよりも十分低いままとなり、 そしてより高い電流水準においても、基体ダイオードはまだ全ＯＮ電流の内の大 部分を流し得る。
パワーＭＯ８ＦＥＴのそれと同様にチャンネルダイオードのＯＮ−コンダクタン スを形成するために、チャンネルが開始されるときの導通においてチャンネルダ イオードのゲート電圧はｖｌを超えるよう調節されなければならない。しかしな から、チャンネルダイオードが逆方向にバイアスされた場合、■　より大きいゲ ート電圧、ＶＧｓは避けるべきである。
このように、高い状態と零状態の２つの状態のｖＧｓが必要であり、そしてこれ ら２状態間の移動は最小の遅延で行われるべきである。
高い状態のＶＧｓはチャンネルダイオードにパワーＭＯ５ＦＥＴと同程度のＯＮ −コンダクタンスを生じさせるゲート・ソース電圧として決定される。図９に示 す正帰還ダイナミックバイアス回路１４６はこれら２状態間のゲート・ソース電 圧の制御能力を有する。正チ、１還ダイナミックバイアス回路１４６において、 ＵＦＲダイオード１５６はさらにリード１５８を通してドレイン（カソード端子 ）に接続されるが、このバイアス回路において、ＵＦＲダイオード１５６はチャ ンネルダイオードの内部基体ダイオードを表すつもりのものではない。チャンネ ルダイオード６６−のソースはリード１４８（アノード端子）を通して抵抗１５ ２の一端に接続されており、その他端はり−ド１５４を通してＵＦＲダイオード １５６のアノードに接続されている。加えて、リード１５４は比較器１５０の反 転入力に接続されており、反転入力はり一ド１４８を通してチャンネルダイオー ド６６′のソースに接続されている。比較器１５０の出力はり−ド１６０を通し てトランジスタ１２０および１２２のベースに接続されており、これらはさらに プッシュプル回路を形成し、これらのエミッタはリード１２６を通してチャンネ ルダイオード６６゛のゲートに接続されている。リード１２８はさらＮＰＮ　ト ランジスタ１２２のコレクタから電源（または、バイアス回路と一緒に集積化さ れた場合にはチャンネルダイオード装置のカソードリード）に結合する。
抵抗１５２はＵＦＲダイオード１５６と並列に接続されており、ＵＦＲダイオー ド１５６が順方向バイアスされた場合（アノードおよびカソード端子間に加えら れた電位に比例して）　、ＵＦＲダイオード１５６を通る順方向電流は比較器１ ５０によって検出される抵抗１５２を横切って電圧降下を生ずる。比較器１５０ は、抵抗１５２の両端間の電圧降下に感応して、トランジスタ１２０および１２ ２を駆動する“高い状態”に対応する電源Ｖ十の比較的高い電圧水準で、出力信 号を発生させる。トランジスタ１２０および１２２は、比較的大きなチャンネル ダイオードのゲートキャパシタンスのために必要とされる。チャンネルダイオー ド６６−が逆バイアスされた場合、ＵＦＲダイオード１５６を通る電流は停止し 、そして検知抵抗１５２の両端間の電圧降下は極性が変化し、キャパシタ１５０ の出力を低くシ、そしてチャンネルダイオード６６゛のゲートを放電させる。正 すに還ダイナミックバイアス回路１４６はこのようにチャンネルダイオードのゲ ート電圧を十分ｖＴを超えるように押し進め、チャンネルダイオードが順方向に バイアスされた場合に、チャンネルダイオードのＯＮコンダクタンスを非常に高 くする。しかしながら、高い状態から低い状態へのＶＧｓの変換におけるなんら かの遅延は逆導通を許容させることとなる。検出、比較器、およびバイアス回路 １４６のゲート充電部分において、いくらかの遅延は避は難い。もしこの遅延が ＵＦＲダイオードの逆回復時間より大きい場合には、チャンネルダイオード装置 は従来のＵＦＲダイオードを超える何の利益も提供しない。
チャンネルダイオードのゲートキャパシタンスの充電および放電に関係する遅延 時間成分はチャンネルダイオード電流の大きさおよびトランジスタ１２０および １２２を含むプッシュプル回路の利得の関数である。この遅延成分は約３０ｎＳ の典型的な値を有する。もし高利得プッシュプル段を使用するならば、比較器は およそ１０ｎｓ改善が期待できる。比較器１５０によって生ずる遅延成分は、Ｍ ＡＸＩＭ９００ンリーズの内の１つのであるような８ｎｓまたはそれ以下の典型 的応答時間を持つ高速比較器を使用することにより最小とすることができる。従 来のＵＦＲダイオードによって必要とされる逆回復電流と比較して、チャンネル ダイオードのキャパシタンス充電電流は大きさは小さく期間は短い。典型的ＵＦ Ｒダイオードはチャンネルダイオードと比較して３５ｎ　ｓ小さい５０ｎｓの回 復時間を有す、る。例え、ショットキーダイオードは逆回復時間が観測されない としても、これらの電圧範囲は１００ｖより低く制限されている。これに対し、 チャンネルダイオード装置は６００Ｖを超える電圧で取り扱うことができる。
図９に示す正のダイナミック帰還バイアス回路１４６は、チャンネルダイオード それ自体になんらの構造的修正もせずに、ＯＮコンダクタンスの改善を提供する 。このバイアス回路はそれ故にバイアス回路６４．１１０、および１３２以上の 実質的改善を提供する。図３に示すリンクドセル構造を有するチャンネルダイオ ードは基本的チャンネルダイオードのＯＮコンダクタンス（チャンネルダイオー ドとして動作させるためにバイアスされた従来のＭＯ３ＦＥＴ構造に比較して） を大きく増加させるが、一方ゲートキャパシタンスは増加する。その結果、ＤＣ ゲートバイアスを有するリンクドセル構造のチャンネルダイオードは、ＤＣゲー トバイアスを有する従来のＭＯ３ＦＥＴ構造のチャンネルダイオードよりさらに 高い電流水準で動作することができる。しかしながら、リンクドセル構造のチャ ンネルダイオードの中の内部基体ダイオードの高い順方向電流状態での期間にお けるターンオンは低１、ＮＯＮコンダクタンスのためにまだ可能である。チャン ネルダイオードが導通していない場合で、順方向バイアス状態の期間の高いＯＮ コンダクタンスのためにチャンネルダイオードゲートを高い電圧に駆動する場合 は、バイアス回路１１０、または電流検知、バイアス回路１３２のような、いず れかの電圧検知を利用した負帰還ダイナミックバイアス回路はチャンネルダイオ ードのゲートを最小電圧■　に保つ。これＳＣ ら２つのバイアス回路の中で差動増幅器１１４は比較的低速のため、逆方向のチ ャンネルダイオードの導通を避けるため、ソース・ゲート電圧はｖＴより低く制 限されなけれがならない。この要求はチャンネルダイオードのＯＮコンダクタン スについて最大値制限を設定し、高い電流水準において再び内部基体ダイオ−を ターンオンの危険にさらす。それ故に、これらの型のバイアス回路にとって、チ ャンネルダイオードのゲート電圧がｖＴより低く制限されるためリンクドセル構 造を使用することが重要である。
これに対し、正帰還ダイナミックバイアス回路１４６は比較器をチャンネルダイ オードの動作状態を示す電圧または電流のいずれかを検知するために使用し、順 方向状態においてはチャンネルダイオードのゲート電圧を十分■、を超えて駆動 し、そしてチャンネルダイオードが導通すべきてない場合に電流を阻止するため にゲートバイアス電圧をターンオフする。この効果は比較器１５０が差動増幅器 １１４よりも非常に速い応答時間を有するために達成される。
チャンネルダイオード６６′のゲートは逆状態が生ずる前に放電しなければなら ない。正帰還ダイナミックバイアス回路１４６の動作において、低いゲートキャ パシタンスが要求され、そしてこのために、標準的パワーＭＯ３ＦＥＴの形状は 図５に示すリンクドセル形状よりも良い。３種類のチャンネルダイオードバイア ス回路の特性の概要を下の表２に示す。
表２ チャンネルダイオードバイアス回路の特性図１０は静的チャンネルダイオード導 通の電流−電圧特性を第３象限の線１７０で、ダイナミックダイオード導通を第 ３象限の線１７４で示す。正帰還ダイナミックバイアス回路１４６は、静的チャ ンネルダイオードの導通経路１７０に沿って最初のＯＮコンダクタンスが与えら れ、線１７２によって示されるようにダイナミックチャンネルダイオードへの転 換がこれに続き、それによってチャンネルダイオードのＯＮコンダクタンスが増 加する。ＯＮコンダクタンスのこの増加は、ダイナミックバイアス回路によって ｖＴより高い値にＶＧＳが動的に調節されることによって達成される。ＯＮコン ダクタンスの期間に（Ｖ、＋ΔＶ）の値を超えるＶＧＳの使用は導電チャンネル を強く反転させる。ダイナミックチャンネルダイオードの設計の目標は、線１７ ０で示される静的チャンネルダイオード導電特性と線１７４て示されるダイナミ ックチャンネルダイオード導電経路との間で経路１７２の長さで振れて表示され ているゲート電圧を減少させることである。換言すれば、静的およびダイナミッ ク導電状態間の離隔を、それらの間の変換が生ずる点において減少させることが 望ましい。
この目的を目指すチャンネルダイオードのための多数キャリア装置構造１８０が 図１１に示されている。丁度初期の具体例のように、構造１８０において、高ド ープＮ＋ドレイン領域１８２とよりわずかにドープされたＮ−領域１８４が準備 される。Ｐ−基体領域１８６がＮ−領域１８４に拡散されまたは他の方法が適用 され、そしてＰ−基体領域に狭い、高ドープの、正イオンＰ十領域１８８が形成 され、加えて、Ｐ＋領域１９０と１９６が形成される。Ｐ＋領域１９０はＰ＋領 域１９６の両側に配置され、ゲート電極１９４の下に延びる。高ドープ負イオン Ｎ十領域１９２はソースを含む。Ｐ基体領域１８６は高い電圧性能を維持するた めに準備される。
しかしながら、追加のＰ＋領域１８８および１９０は、それらが決定するチャン ネルに沿って変化可能な閾値電圧特性を有するために準備される。チャンネルダ イオード装置の最初の実施例には含まれていなかったＰ＋領域１９０はソース近 傍で最大の閾値電圧、ｖＴＭＡｘを、そして他の場所で閾値電圧ＶＴを有する。
構造１８０のオフ状態において、チャンネルダイオードゲート電圧、ＶＧｓはｖ ＴＭＡＸに近く、ＶＴより大きい。その結果、Ｐ十領域を除き、チャンネルの大 部分は反転し、そしてチャンネル長は効果的に減少し、高いＯＮコンダクタンス を与える。図１１に示す構造にダイナミックバイアス回路適用することによって 、静的および動的コンダクタンス状態間のゲート電圧の振れは減少し、一方高い ＯＮコンダクタンスが維持される。
図１２はＮ基体チャンネルダイオードにおける対応する構造を示し、ここでチャ ンネルダイオード構造の各領域は図１１で示されるＰ基体チャンネルダイオード における領域と極性が反対である。図１２の構造において、ドレインはアノード に対応し、ソースはカソードに対応する。
図１１および１２に示す構造は、この型の従来の装置以上に効果を有する、同期 整流器ＭＯ３ＦＥＴ　（バイアス回路を必要としない）を形成することに応用す ることができる。同期ＭＯＳＦＥＴにおけるこれらの形状で示されるＰ−（また はＮ−）ウェルの中へのＰ＋（またはＮ＋）領域の追加は、装置のチャンネルに 沿って変化する閾値電圧を創設する。Ｐ＋（またはＮ＋）チャンネルにおける閾 値電圧はＶＴＭＡＸであり、そして他の場所の閾値はｖＴである。従来の同期整 流器ＭＯ３ＦＥＴにおいては、なんらかの不正確なターンオンの問題を避けるた めに、閾値電圧は比較的高く形成しなければからなかった。しかしながら、図１ １および１２に示すような追加のＰ＋（またはＮ＋）領域を備えた同期整流器Ｍ Ｏ３ＦＥＴにおいては、ＶＴＭＡＸＯ値は非常に小さく形成することができ、必 要とされる全体としてのゲート閾値ターンオン電圧は減少する。その結果、修正 された同期整流器ＭＯ３ＦＥＴは対応する従来の装置よりも非常に効率が良い。
図１３は、図１１および１２の多数キャリア構造におけるコンダクタンスの改善 を、図１に示す縦型構造に基づくチャンネルダイオード構造を使用することによ って得られた最初の実施例のそれと比較して示す。図１３において、線２２０は 最初の構造（図１の構造と同様の）電流電圧特性を表示し、線２２２は図１１お よび１２で示される構造の電流電圧特性を表示する。図１１および１２の改善さ れた構造によってＯＮコンダクタンスにおいておよそ４０％の改善が達成された 。
同様に、図１４において、線２２４は、図１のような縦構造における動作モード の静的から動的への変化の間に要求されるゲート電圧の振れを表示する。線２２ ６は図１１および１２の構造において要求される調節されたゲート電圧を示す。
線２２４において、ゲート電圧は８．２Ｖに調節されなければならないのに、線 ２２６に対しては５．２Ｖのみが必要とされた。
図１５および１６において、図１１および１２の改善された構造を使用したチャ ンネルダイオードのターンオフ波形とショットキーダイオードのターンオフ波形 の比較がそれぞれ示されている。図１５に示された改善された構造の順方向電圧 降下はほとんど０■であるが、一方シヨツトキーダイオードのそれはおおよそ０ ．４ｖである。それ故に、改善されたＯＮコンダクタンスは順方向電圧降下に関 し先行技術としてのショットキーダイオードと比較して同程度の基準が達成され たことが明白である。
図１７において、さらにチャンネルダイオード２４２と一緒に使用されるバイア ス回路の他の具体例が参照番号２４０で一般的に示される。バイアス回路２４０ はチャンネルダイオードを流れる電流を直列抵抗を使用せずに監視するダイナミ ック正帰還バイアス回路であり、そのために比較的小さい順方向電圧降下を有す る静的および動的導電モード間のチャンネルダイオードのダイナミック制御が達 成される。図１７のブロックダイアグラムに示すように、ダイナミックバイアス 回路の多数の部品の動作電位を供給するため電源２４４が外部Ｖ十入力電圧とし て供給される。しかしながら、バイアス回路２４０とチャンネルダイオード２４ ２を含む集積化されたモノリシックチャンネルダイオードＩＣにおいて、電源２ ４４へのＶ十人カはカソード接点からチャンネルダイオード２４２へ導かれる。
電源２４４は適切な電圧をバイアス電流源２４６へ供給し、それはエンハンスト 電流比較器プロツり２４８とリーケージエラー増幅器ブロック２５４の双方にバ イアス電流を供給する。エンハンスト電流比較器ブロックはチャンネルダイオー ド２４２を通って流れる基体ダイオード電流を監視し、チャンネルダイオードを 通って流れる電流が予め定められた値例えば０．　５アンペアを超えた場合、ゲ ート充電ブロック２５０にチャンネルダイオード２４２のゲート電位を増加する ための出力信号を供給する。もし電流の水準が予め定められた値より下に低下し たならば、エンハンスト電流比較器２４８はチャンネルダイオード２４２のゲー ト電圧を減少させ、それを静的モードに戻すように切替えるためゲート放電ブロ ック２５２に信号を供給する。
加えて、リーケージエラー増幅器２５４はゲート充電ブロック２５０およびゲー ト放電ブロック２５２に接続され、そしてまたゲート閾値電圧を調節するが−し かしチャンネルダイオード２４２が静的モードで動作している場合のみである。
特に、リーケージエラー増幅器２５４は、温度変化を補償し、ゲート充電ブロッ ク２５０が適用されそしてゲート放電ブロック２５２により降下されることによ りゲート電圧を制御するために、カソード・アノードリーケージ電流を監視する ことによって、チャンネルダイオード２４２の特性、評価された仕様、および他 の変化の差を計算する。その結果、ダイナミックバイアス回路２４０はチャンネ ルダイオード２４２の最適の制御を準備し、そうすることによってそれは導電の 静的および動的モード間を切替えることにより最大のコンダクタンスで動作し、 そしてゲート電圧を制御するために必要とする順方向電圧降下を最小化し、一方 動作と安定性に影響を与えるであろうリーケージ電流の変化を補償する。
本願発明はバイアス回路とチャンネルダイオードの種々の構造についてのくつか の実施例に関して開示したが、下記に述べる請求項の範囲内で本願発明にさらな る改善なされ得ることは当業者にとって明白である。それ故、請求項の範囲はい かなる方法であっても実施例の記述によって制限されることを意図するものでは ない。
導電 図面の簡単な説明 前述の概念および本願発明に付随する多くの効果は、以下の詳細な記載を参照す ることにより理解されるようになると同様、添付の図面を共に用いることにより 、より容易に理解するようになるであろう。ここで、 図１（先行技術）は、従来のパワーＭＯＳＦＥＴ装置の構成の立面図を示す概略 の断面図であり：図２は、ＭＯＳＦＥＴ装置を通る基体ダイオードの電流経路を 示す概略図であり； 図３は、本願発明においてｐ−４体チャンネルダイオードとして動作するために バイアスされたＭＯＳＦＥＴ装置の立面図を示す概略断面図であり； 図４は、閾値電圧に関して、異なるゲートおよびドレイン電圧におけるチャンネ ルダイオードの３つの動作状態の電流および電圧のグラフであり； 図５は、チャンネルダイオード装置を含むただ２つの複数のチャンネルダイオー ドセルを記載したリンクド・セル構造の平面図であり； 図６は、チャンネルダイオードとして動作するように多数キャリア装置を制御す るために使用するための準ダイナミックバイアス回路の電気的概略図であり；図 ７は、異なる負の帰還バイアス回路を検知する電圧の電気的概略図であり； 図８は、異なる負の帰還バイアス回路を検知する電流の電気的概略図であり； 図９は、チャンネルダイオードのコンダクタンスを増加するダイナミックチャン ネルダイオードバイアス回路の電気的概略図であり； 図１０は、その導通が静的からダイナミックモードに変化するチャンネルダイオ ードの電圧および電流コンダクタンスのグラフであり； 図１１は、本願発明の他の実施例に対応するＰ−基体チャンネルダイオードの構 造を示す概略断面図による立面図であり； 図１２は、図１１の構造に他の状態が似ているＮ−基体チャンネルダイオードの 構造を示す概略断面図による立面図であり； 図１３は、図５に示すリンクド・セルチャンネルダイオードの実施例のグラフと 共に図１１および図１２の実施例のコンダクタンスを含むグラフであり； 図１４は、ゲート電圧特性を含むチャンネルダイオードの実施例の電流および電 圧特性のグラフであり；図１５は、図１１および図１２に示すチャンネルダイオ ードの実施例の電流および電圧波形のグラフであり；図１６は、従来（先行技術 ）のショットキーダイオードに対する電流および電圧波形のグラフであり；図１ ７は、チャンネルダイオードの動作を制御するのに使用するためのダイナミック バイアス回路のさらに他の実施例の概略ブロック図である。
フロントページの続き Ａ、ＵＳ、ＵＺ、ＶＮ （７２）発明者　イー、シンクレア・ニスアメリカ合衆国、ワシントン州　９８ １０５、ド・アベニュー　４９１７

Claims (36)

    【特許請求の範囲】
  1. １．（ａ）導電性接触を有し、ドレインを形成するＮ形領域と； （ｂ）導電性接触を有し、基体を形成するＰ形物質と； （ｃ）Ｐ形物質に適用して基体を形成し、導電接触を有し、ソースを形成するＮ 形材質と；（ｄ）ソースとドレインに近接して配置され、導電接触を有し、ゲー トを形成する誘電体物質と；そして（ｅ）負のドレイン・ソース電圧においてソ ースとドレイン間を流れる電流のために導電性Ｎチャンネルを提供するためにゲ ートをバイアスし、一方正のドレイン・ソース電圧においてソースとドレイン間 を流れる電流を阻止するバイアス手段と； を有する多数キャリア半導体ダイオード。
  2. ２．バイアス手段は閾値電圧より小さいゲート・ソース電圧を供給し、ドレイン がソースより負でなければ基体に導電に寄与しない薄い反転層を発生させる、請 求項１の多数キャリア半導体ダイオード。
  3. ３．バイアス手段はＮチャンネルのコンダクタンスを増加するために負帰還手段 を有する、 請求項１の多数キャリア半導体ダイオード。
  4. ４．バイアス手段はＮチャンネルのコンダクタンスを増加するために正帰還手段 を有する、 請求項１の多数キャリア半導体ダイオード。
  5. ５．正帰還手段は、ドレインがソースより負の場合ゲート・ソース電圧を閾値電 圧の大きさを超えてバイアスし、ドレインがソースより正の場合ゲート・ソース 電圧を実質的に低い電圧にバイアスするための手段を有する、請求項４の多数キ ャリア半導体ダイオード。
  6. ６．Ｐ形物質はソースを有するＮ形物質がその上に適用されるＰ＋領域を含む基 体を有し、前記Ｐ＋領域はＮ形チャンネルを通るコンダクタンスのためにＶＴと ＶＴＭＡＸの間で変化する変動閾値を与えかつＮ形チャンネル長を減少し、かか る負のドレイン・ソース電圧のために；（ａ）Ｎ形チャンネルを通るコンダクタ ンスは閾値電圧ＶＴより低いゲート・ソース電圧により生成し；そしてまず前記 コンダクタンスが生成し；そして（ｂ）もしゲート・ソース電圧が閾値電圧ＶＴ を超えて増加した場合、実質的に増加したコンダクタンスがＮチャンネルに生成 する； 請求項１の多数キャリア半導体ダイオード。
  7. ７．Ｐ＋領域は少なくともゲートの一部分の下にあり、実質的に１．０μｍ厚さ より小である、 請求項６の多数キャリア半導体ダイオード。
  8. ８．（ａ）導電性接触を有し、ドレインを形成するＰ形領域と、 （ｂ）導電性接触を有し、基体を形成するＮ形物質と、 （ｃ）Ｎ形物質に適用して基体を形成し、導電性接触を有し、ソースを形成する Ｐ形材質と、（ｄ）ソースとドレインに近接して配置され、導電性接触を有し、 ゲートを形成する誘電体物質と、（ｅ）正のドレイン・ソース電圧においてソー スとドレイン間を流れる電流のために導電性Ｐチャンネルを提供するためにゲー トをバイアスし、一方負のドレイン・ソース電圧においてソースとドレイン間を 流れる電流を阻止するバイアス手段； を有する多数キャリア半導体ダイオード。
  9. ９．バイアス手段は閾値電圧より小さいゲート・ソース電圧を供給し、ドレイン がソースより正でない場合は基体に導電に寄与しない薄い反転層を発生させる、 請求項８の多数キャリア半導体ダイオード。
  10. １０．バイアス手段はＰチャンネルのコンダクタンスを増加するために負帰還手 段を有する、 請求項８の多数キャリア半導体ダイオード。
  11. １１．バイアス手段はＰチャンネルのコンダクタンスを増加するために正帰還手 段を有する、 請求項８の多数キャリア半導体ダイオード。
  12. １２．正帰還手段は、ドレインがソースより正の場合ゲート・ソース電圧を閾値 電圧の大きさを超えてバイアスし、ドレインがソースより負の場合ゲート・ソー ス電圧を実質的に低い電圧にバイアスするための手段を有する、請求項１１の多 数キャリア半導体ダイオード。
  13. １３．Ｎ形物質はソースを有するＰ形物質がその上に適用されるＮ＋領域を含む 基体を有し、前記Ｎ＋領域はＰ形チャンネルを通るコンダクタンスのためにＶＴ とＶＴＭＡＸの間で変化する変動閾値を与えかつＰ形チャンネル長を減少し、か かる正のドレイン・ソース電圧のために；（ａ）Ｎ形チャンネルのコンダクタン スは閾値電圧ＶＴより低い値を有するゲート・ソース電圧により生成し；そして 次ぎに、 （ｂ）もしゲート・ソース電圧の値が閾値電圧ＶＴを超えて増加した場合、実質 的に増加したコンダクタンスがＰチャンネルに生成する； 請求項１の多数キャリア半導体ダイオード。
  14. １４．Ｎ＋領域は少なくともゲートの一部分の下にあり、実質的に１．０μｍ厚 さより小である、請求項６の多数キャリア半導体ダイオード。
  15. １５．（ａ）下記の１つを検知するためのコンダクタンス監視手段と； （ｉ）ＭＯＳＦＥＴのドレインとソースを通って流れる篭流、そして （ｉｉ）ＭＯＳＦＥＴのドレインとソース間の電圧、 前記コンダクタンス監視手段は電流および電圧の前記１つを表する帰還信号を発 生し；そして （ｂ）帰還信号に感応してバイアス電圧を供給するために、帰還信号を受け取る ためコンダクタンス監視手段と結合するバイアス手段と、 ここで前記バイアス電圧はＭＯＳＦＥＴのゲートに供給され、ＭＯＳＦＥＴをバ イアスするのに必要なバイアス電圧が閾値電圧より低くなるように、しかしＭＯ ＳＦＥＴの一部である基体ダイオードを通る順方向のコンダクタンスを最小にす るには十分であるように、前記バイアス手段はバイアス電圧を制御し、 を含む、金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）のソースとドレイン 間に順方向では電流を導通するが、逆方向では導通しないダイオードとして、Ｍ ＯＳＦＥＴを動作するためのバイアス回路。
  16. １６．監視手段は； （ａ）反転および非反転入力および出力を有する電圧比較器と； （ｂ）ＭＯＳＦＥＴのソースおよびドレーンの１つと結合し、電圧比較器の反転 および非反転入力の１つへ結合する入力抵抗と、 ここで、ソースおよびドレーンの他方は反転および非反転入力の他方に結合し； （ｃ）出力と電圧比較器の反転および非反転入力の１つの間に結合した帰還抵抗 と、 を含む請求項１５のバイアス回路。
  17. １７．（ａ）１つの端子がソースおよびドレーンの１つと結合する２端子を有す るダイオードと；そして（ｂ）一端が反転および非反転入力の１つおよびＭＯＳ ＦＥＴソースおよびドレーンの１つに結合し、他端が入力抵抗とダイオードの他 の端子に結合する抵抗と、ここで、前記ダイオードを流れる篭流はＭＯＳＦＥＴ の内部基体ダイオードを通して流れる電流に相当し、そして抵抗の両端間の電圧 降下は内部基体ダイオードを通って流れる電流を示し、 をさらに含む請求項１５のバイアス回路。
  18. １８．コンダクタンス監視装置は； （ａ）反転および非反転入力および１つの出力有する電圧比較器と； （ｂ）２端子を有するダイオードと； （ｃ）２つの端部を有する抵抗と； ここで、一端はＭＯＳＦＥＴのソースおよびドレーンの１つおよび電圧比較器の 反転および非反転入力の１つに結合し、抵抗の他端はダイオードの１端子および 電圧比較器の反転および非反転入力の他方に結合し、ダイオードの他の端子はＭ ＯＳＦＥＴソースおよびドレーンの他方に結合し、前記ダイオードを通って流れ る電流はＭＯＳＦＥＴの内部基体ダイオードを通って流れる電流に相当し、そし て抵抗の両端間の電圧降下は内部基体ダイオードを通って流れる電流を示し、を 含む請求項１５のバイアス回路。
  19. １９．バイアス手段は電源とＭＯＳＦＥＴのドレーンおよびソースの１つに接続 されたプッシュプル回路を含む請求項１５のバイアス回路。
  20. ２０．基体、ゲート、ソース、およびドレインを有する多数キャリア装置を通し て順方向に電流を流し、逆方向において電流を阻止するために、多数キャリア装 置をバイアスするためのバイアス回路において、前記バイアスは、多数キャリア 装置のソースとドレイン間の電圧を検知し、電圧に応じて帰還信号を発生する手 段と；そして帰還電圧に感応して制御信号を発生する手段と；ここで、前記制御 信号は多数キャリア装置のゲートに接続し、前記手段は逆方向においてソースと ドレイン間の導通を可能とする閾値信号よりも小さくなるような、しかし多数キ ャリア装置の基体の中に形成されたチャンネルのソースとドレイン間にコンダク タンスを生成するような、制御信号の大きさに設定され、 を含むバイアス回路。
  21. ２１．制御信号を生成する手段は、閾値電圧を超えるためにその大きさを増加し 、いったん多数キャリア装置のチャンネルにコンダクタンスを生成し、それによ ってソースとドレイン間の電流のコンダクタンスを増加する、請求項２０のバイ アス回路。
  22. ２２．多数キャリア装置を流れるリーケージ電流を監視し、多数キャリア装置を 流れるリーケージ電流の変化の作用として、前記装置のゲートに印加される電圧 を制御するために多数キャリア装置のソースとゲートに接続されたリーケージ電 流監視手段と、 ここで、静的導電モードは、ソースとゲート間に逆方向に電流の導電を引起こす 閾値電圧よりも小さい電圧がゲートに適用されている間、前記装置のソースとド レイン間に順方向に電流が流れることを可能とし；そして基体と多数キャリア装 置のドレインとの間の電流を検知するために多数キャリア装置に結合され、電流 に感応して前記装置のソースとドレイン間の導通を制御するために多数キャリア 装置のゲートに印加されるゲート電圧を制御する電流比較手段と、 ここで、前記電流比較器手段は、ソースとゲート間の順方向の電流がすでに静的 モードで開始され、電流は予め定められた水準を超えている導通の後、ダイナミ ックモードの導通を開始するためにゲートに閾値電圧より大きい電圧を印加し、 ダイナミックモードの装置のコンダクタンスは静的モードよりより大きい； を含む、基体、ゲート、ソースおよびドレインを有する多数キャリア装置に関し て、順方向に電流を導通するためにおよび逆方向では装置を通る電流の流れを阻 止するために多数キャリア装置をバイアスするためのバイアス回路。
  23. ２３．電流比較器手段は実質的に零の順方向電圧降下有する請求項２２のバイア ス回路。
  24. ２４．（ａ）下記のうち１つのステップと；（ｉ）ＭＯＳＦＥＴのドレインとソ ースを通って流れる電流を監視し、前記電流の示す帰還信号を生成し；そして （ｉｉ）ＭＯＳＦＥＴのドレインとソースの間の電圧を監視し、前記電流および 電圧の１つを示す帰還信号を生成し； （ｂ）帰還信号に感応してＭＯＳＦＥＴのゲートにバイアス電圧を供給し；そし て （ｃ）逆方向において導通状態にＭＯＳＦＥＴをバイアスするために必要な第１ の閾値電圧より小さく、しかしＭＯＳＦＥＴの一部である基体ダイオードを通る 順方向の導通を可能にする第２の閾値より実質的大きくなるようにバイアス電圧 を制御する、 ステップを含むＭＯＳＦＥＴをダイオードとして動作する方法。
  25. ２５．（ａ）多数キャリア装置のソースとドレイン間の電圧および多数キャリア 装置を通る電流の１つを検知し、帰還信号を生成し；そして （ｂ）帰還信号に感応して制御信号を発生し、ここで、前記制御信号は多数キャ リア装置のゲートに結合し、前記制御信号はソースとドレイン間の逆方向の導通 を可能とする閾値電圧ＶＴよりも大きさが小さいが、しかし多数キャリア装置の チャンネルのソースとドレイン間の順方向の導通を引き起こすには十分である； ステップを含む、順方向に電流を導通するために、および装置を通る逆方向の電 流の流れを阻止するために、多数キャリア装置を動作する方法。
  26. ２６．多数キャリア装置のソースとドレイン間の順方向の導通が一度開始されそ れによって多数キャリア装置の導通が増加するように閾値電圧を超えるための制 御信号を増大させるステップをさらに含む請求項２５の方法。
  27. ２７．検知するステップは負帰還信号を生成するステップを含む請求項２５の方 法。
  28. ２８．検知するステップは正帰還信号を生成するステップを含む請求項２５の方 法。
  29. ２９．多数キャリア装置は、導電接触を有しドレインを形成するＮ形領域；と Ｎ形領域に適用され導電接触を有し基体を形成するＰ形物質を有し；そして Ｎ形物質が基体を形成するＰ形物質に適用され、導電接触を有し、ゲートを形成 し、さらにドレインがソースより負でなければ導通を生じない多数キャリア装置 の基体に薄いＮ反転層チャンネルを生成するステップを含む、請求項２５の方法 。
  30. ３０．制御信号を発生するステップは、ドレインがソースより負のときはゲート ・ソース電圧を予め定められた大きさを超えてバイアスし、もしドレインがソー スより正のときは実質的に小さい大きさにゲート・ソース電圧をバイアスするス テップを含む請求項２９の方法。
  31. ３１．多数キャリア装置は導電接触を有するＰ形領域を含み、ドレインを形成し ；Ｎ形物質がＰ形領域に適用され導電接触を有し、基体を形成し；Ｐ形物質が基 体を形成するＮ形物質に適用され、導電接触を有し、ゲートを形成し、さらにド レインがソースより負でなければ導電をしない多数キャリア装置の基体に薄いＰ 反転層を形成するステップを含む請求項２５の方法。
  32. ３２．制御信号を発生するステップは、ドレインがソースより正の場合ゲート・ ソース電圧を予め定められた大きさを超えてバイアスし、もしドレインがソース より負のときは実質的に小さい大きさにゲート・ソース電圧をバイアスするステ ップを含む請求項３１の方法。
  33. ３３．少なくともゲートの一部の下にある多数キャリア装置にキャリア領域を備 え、前記キャリア領域はチャンネル領域に沿ってＶＴと大きな値の電圧であるＶ ＴＭＡＸ間で変化する閾値電圧を備え、チャンネルを通して高いコンダクタンス を得るためにチャンネル長を短くするステップをさらに含む請求項２５の方法。
  34. ３４．チャンネルが導通しない場合は、ゲート・ソース電圧は実質的にＶＴＭＡ Ｘに等しく、ゲート近傍のキャリア領域の一部を除きチャンネルのほとんどを反 転するように、変動閾値電圧はソース近傍ではＶＴＭＡＸであり他の場所ではＶ Ｔである請求項２２の方法。
  35. ３５．（ａ）導電接触を有し、ドレインを形成するＮ形領域と； （ｂ）導電接触を有し、基体を形成するＰ形物質と； （ｃ）基体を形成するＰ形物質に適用され、導電接触を有し、ソースを形成する Ｎ形物質と；（ｄ）ソースおよびドレインに近接して配置され、導電接触を有し 、ゲートを形成する誘電体物質と、（ｅ）ここで、Ｐ形物質は、そこにソースを 含むＮ形物質が適用されるＰ＋領域を含む基体を有し、前記Ｐ＋領域はＮ形チャ ンネルを通してのコンダクタンスのために変化する閾値を可能にする； を含む半導体装置。
  36. ３６．（ａ）導電接触を有し、ドレインを形成するＰ形領域と； （ｂ）　導電接触を有し、基体を形成するＮ形物質と； （ｃ）基体を形成するＮ形物質に適用され、導電接触を有し、ソースを形成する Ｐ形物質と；（ｄ）ソースおよびドレインに近接して配置され、導電接触を有し 、ゲートを形成する誘電体物質と、（ｅ）ここで、Ｎ形物質は、そこにソースを 含むＰ形物質が適用されるＮ＋領域を含む基体を有し、前記Ｎ＋領域はＮ形チャ ンネルを通してのコンダクタンスのために変化する閾値を可能にする； を含む半導体装置。
JP6522327A 1993-03-31 1994-03-30 多数キャリアパワーダイオード Pending JPH07506941A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US040,920 1993-03-31
US08/040,920 US5510641A (en) 1992-06-01 1993-03-31 Majority carrier power diode
PCT/US1994/003469 WO1994023457A1 (en) 1993-03-31 1994-03-30 Majority carrier power diode

Publications (1)

Publication Number Publication Date
JPH07506941A true JPH07506941A (ja) 1995-07-27

Family

ID=21913721

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6522327A Pending JPH07506941A (ja) 1993-03-31 1994-03-30 多数キャリアパワーダイオード

Country Status (4)

Country Link
US (1) US5510641A (ja)
JP (1) JPH07506941A (ja)
AU (1) AU6495294A (ja)
WO (1) WO1994023457A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012056642A1 (ja) * 2010-10-29 2012-05-03 パナソニック株式会社 半導体素子
JP2012169650A (ja) * 1996-05-15 2012-09-06 Siliconix Inc シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818084A (en) 1996-05-15 1998-10-06 Siliconix Incorporated Pseudo-Schottky diode
US5825079A (en) * 1997-01-23 1998-10-20 Luminous Intent, Inc. Semiconductor diodes having low forward conduction voltage drop and low reverse current leakage
US6420757B1 (en) 1999-09-14 2002-07-16 Vram Technologies, Llc Semiconductor diodes having low forward conduction voltage drop, low reverse current leakage, and high avalanche energy capability
US6433370B1 (en) 2000-02-10 2002-08-13 Vram Technologies, Llc Method and apparatus for cylindrical semiconductor diodes
US6580150B1 (en) 2000-11-13 2003-06-17 Vram Technologies, Llc Vertical junction field effect semiconductor diodes
US6670683B2 (en) 2001-01-04 2003-12-30 International Business Machines Corporation Composite transistor having a slew-rate control
US6537921B2 (en) * 2001-05-23 2003-03-25 Vram Technologies, Llc Vertical metal oxide silicon field effect semiconductor diodes
JP3721152B2 (ja) * 2002-09-20 2005-11-30 株式会社日立製作所 電波レーダ装置および車両用電波レーダ装置
US6958275B2 (en) * 2003-03-11 2005-10-25 Integrated Discrete Devices, Llc MOSFET power transistors and methods
US6956429B1 (en) 2004-02-09 2005-10-18 Fairchild Semiconductor Corporation Low dropout regulator using gate modulated diode
US7142046B1 (en) 2004-05-14 2006-11-28 Fairchild Semiconductor Corporation Current sharing using gate modulated diodes
US7821033B2 (en) * 2007-02-15 2010-10-26 Infineon Technologies Austria Ag Semiconductor component comprising a drift zone and a drift control zone
US8063516B2 (en) * 2009-01-15 2011-11-22 Microsemi Corporation Four quadrant MOSFET based switch
US8410489B2 (en) 2009-04-30 2013-04-02 Panasonic Corporation Semiconductor element, semiconductor device, and power converter
US8283973B2 (en) 2009-08-19 2012-10-09 Panasonic Corporation Semiconductor element, semiconductor device, and electric power converter
US8482029B2 (en) * 2011-05-27 2013-07-09 Infineon Technologies Austria Ag Semiconductor device and integrated circuit including the semiconductor device
US8698229B2 (en) * 2011-05-31 2014-04-15 Infineon Technologies Austria Ag Transistor with controllable compensation regions
US8803205B2 (en) * 2011-05-31 2014-08-12 Infineon Technologies Austria Ag Transistor with controllable compensation regions
US9324625B2 (en) 2012-05-31 2016-04-26 Infineon Technologies Ag Gated diode, battery charging assembly and generator assembly
US9029874B2 (en) 2012-09-13 2015-05-12 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having a first silicon carbide semiconductor layer and a second silicon carbide semiconductor layer
US9620637B2 (en) 2013-05-24 2017-04-11 Infineon Technologies Ag Semiconductor device comprising a gate electrode connected to a source terminal
US9525058B2 (en) 2013-10-30 2016-12-20 Infineon Technologies Austria Ag Integrated circuit and method of manufacturing an integrated circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58101463A (ja) * 1981-12-11 1983-06-16 Toshiba Corp Ｍｏｓ型半導体装置
JPS5952632A (ja) * 1982-09-18 1984-03-27 Showa Kasei:Kk 合成樹脂スタンプ片の製造方法
JPS5974674A (ja) * 1982-10-22 1984-04-27 Hitachi Ltd 絶縁ゲ−ト半導体装置とその製造法
JPS60186068A (ja) * 1985-01-31 1985-09-21 Hitachi Ltd 絶縁ゲート電界効果トランジスタ
JPH0295171A (ja) * 1988-09-27 1990-04-05 Nippon Telegr & Teleph Corp <Ntt> 整流法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0291974A (ja) * 1988-09-29 1990-03-30 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPH0734475B2 (ja) * 1989-03-10 1995-04-12 株式会社東芝 半導体装置
JPH0474464A (ja) * 1990-07-16 1992-03-09 Matsushita Electron Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58101463A (ja) * 1981-12-11 1983-06-16 Toshiba Corp Ｍｏｓ型半導体装置
JPS5952632A (ja) * 1982-09-18 1984-03-27 Showa Kasei:Kk 合成樹脂スタンプ片の製造方法
JPS5974674A (ja) * 1982-10-22 1984-04-27 Hitachi Ltd 絶縁ゲ−ト半導体装置とその製造法
JPS60186068A (ja) * 1985-01-31 1985-09-21 Hitachi Ltd 絶縁ゲート電界効果トランジスタ
JPH0295171A (ja) * 1988-09-27 1990-04-05 Nippon Telegr & Teleph Corp <Ntt> 整流法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012169650A (ja) * 1996-05-15 2012-09-06 Siliconix Inc シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ
WO2012056642A1 (ja) * 2010-10-29 2012-05-03 パナソニック株式会社 半導体素子

Also Published As

Publication number Publication date
WO1994023457A1 (en) 1994-10-13
AU6495294A (en) 1994-10-24
US5510641A (en) 1996-04-23

Similar Documents

Publication Publication Date Title
JPH07506941A (ja) 多数キャリアパワーダイオード
US5477175A (en) Off-line bootstrap startup circuit
Barkhordarian Power MOSFET basics
US9742277B2 (en) Switching converter with an adjustable transistor component
US8749222B2 (en) Method of sensing magnitude of current through semiconductor power device
US6476442B1 (en) Pseudo-Schottky diode
US8598620B2 (en) MOSFET with integrated field effect rectifier
US6400126B1 (en) Switching regulator with multiple power transistor driving voltages
US4994886A (en) Composite MOS transistor and application to a free-wheel diode
US20070131938A1 (en) Merged and Isolated Power MESFET Devices
US7109558B2 (en) Power MOS transistor having capability for setting substrate potential independently of source potential
US9385119B2 (en) Semiconductor arrangement with a load, a sense and a start-up transistor
JP2008294437A (ja) ワイドバンドギャップ半導体デバイス用ゲート駆動部
US11522453B2 (en) Dead-time conduction loss reduction for buck power converters
JP3356644B2 (ja) 半導体整流装置の駆動方法
US8841720B2 (en) Semiconductor substrate and semiconductor chip
US8017996B2 (en) Semiconductor device, and energy transmission device using the same
JP2002542644A (ja) 電力スイッチング回路
JPH0744846B2 (ja) Ｄｃ／ａｃ変換器
US6914297B2 (en) Configuration for generating a voltage sense signal in a power semiconductor component
US6940126B2 (en) Field-effect-controllable semiconductor component and method for producing the semiconductor component
US20090262559A1 (en) Semiconductor device, and energy transmission device using the same
US5500541A (en) Semiconductor device having voltage sensing element
JPH09213893A (ja) 半導体装置
JP3124757B2 (ja) 電流検出装置及び整流装置