JPS60186068A - 絶縁ゲート電界効果トランジスタ - Google Patents

絶縁ゲート電界効果トランジスタ

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JPS60186068A
JPS60186068A JP60015421A JP1542185A JPS60186068A JP S60186068 A JPS60186068 A JP S60186068A JP 60015421 A JP60015421 A JP 60015421A JP 1542185 A JP1542185 A JP 1542185A JP S60186068 A JPS60186068 A JP S60186068A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は高耐圧絶縁ゲート電界効果トランジスタ（ＭＯ
８Ｊ＝ｉ弓Ｔ）の４１１１造に関する。
〔発明の背景〕
従来、拡散整合（ＤＳＡ　）形の高耐圧ＭＯ８ＪｉＥＴ
は、チャネルが誘起されるベース領域が単一層により形
成されていた。そのため、このベース層の不純物濃度が
低い場合には、ソース・ドレーン間でバンチスルー現象
カー生じやすく、また、ベース抵抗が大きいなどの欠点
を有していた。他方、ベース層の不純物濃度が高い場合
には、ドレーン・ベース間での電界強度が大きいという
欠点を有していた。つまり、従来のＤＳＡ　−ＭＯ８］
ｉ’ＥＴは、上記の欠点により、ソース・ドレーン間の
破壊強度が十分でなく、信頼性の点で問題があった。
上記従来のＵＳＡ、　−ＨＯ８ＦＥ’ｆ’の例として、
特公昭４７−４８１９５号公報及び米国特許第３，４１
２，２９７号等がある。
〔発明の目的及び概要〕
本発明は、以上の問題点を解消するために、ベース領域
を不純物濃度の低い層と高い層とからなる多層構造によ
り形成することを特徴とする。
〔発明の概要〕
その結果、不純物濃度の高（・層により、ソース、ドレ
ーン間のバンチスルー現象を防止できると共にベース抵
抗も低下でき、また不純物濃度の低い層により、ドレー
ン・ベース間の電界強度が緩和できるので、破壊強度が
増大し、信頼性を向」二することができる。
〔発明の実施例〕
以下、本琴明を実施例により詳細に説明する。
実施例　１ 本実施例の断面図を第１図に示す。
半導体基板として、ｎ形シリコン基板１（比抵抗０．Ｏ
１〜０．０２Ω・ｃｒｒＬ）上にＪｌ形エピタキシャル
層２（厚さ３５μｍ、比抵抗２．００・ＣＩｒＬ）を形
成したものを用いる。ゲート絶縁膜３は厚さが１３０ｎ
ｍであり、この上に多結晶シリコン層を厚さ０．４μｍ
に形成し、これを加工してゲート電極４とする。ゲート
電極４をマスクとして、ベース層５，６を形成する。こ
のベース層５はｐ形低不純物濃度領域で、深さＧｐｍ、
表面濃度Ｉ　Ｘ　１０１６ｃｍ　”、６はｐ彫工高不純
物濃度領域で、深さ２μｍ、表面濃度３×１０１７ｃｍ
−３である。ベース層６内に形成されたソース領域７は
ｎ形高不純物濃度層で、深さ０．５μｍ、表面濃度２　
Ｘ　１０１９Ｃ１ｎ’である。８と９は、それぞれソー
ス電極およびドレーン電極である。ここで、同図のＡ　
−Ａ’断面の不純物濃度の深さ方向の分布を第２図に示
す。１０はｎ形エピタキシャル層２、−１１と１２はそ
れぞれベース層５および６．１３はソース層の不純物濃
度分布である。このように、ベース層が低濃度と高濃度
の２層になっていることが本発明の特徴である。本発明
のＭＯＳ　ＦＥＴは、耐圧が４．００　Ｖ、電流がＩＯ
Ａ、破壊強度の目安となる誘導負荷によるエネルギー耐
量は１．５．Ｊである。これに対して、耐圧、電流が同
レベルの従来のＭ２Ｓ月りＴのエネルギー耐量は０．３
Ｊであった。
以上の結果から、本発明によれば、破壊強度が約５倍向
上し、信頼性の向上がはかられたことがわかる。
実施例　２ 第３図に本発明の他の実施例を示１゛。第３図のものは
、第１図の低不純物濃度ベース層６とソース層７の構造
を工夫することにより、第１図のものより破壊強度の大
きいＭＯ８ＦＥＩ’を提案するものである。すなわち、
第３図のものでは、ｒｌ形ソース層７の横方向端部７′
がｐ形高不純物濃度ベース層６の横方向端部６′を追い
越すようにしたものである。
第１図の構造では、ｐ形高不純物濃度ベース層６の不純
物濃度がしきい電圧に影響を与えるため該不純物濃度を
十分大きくすることができなかった。これに対して、本
実施例の構造では、しきい電圧に無関係にベース層６の
不純物濃度を１０１９ｄ３程度にまで増大させることが
できた。なお、本構造では、表面でのドレーン・ソース
間のパンチスルー現象が懸念されたが、ゲート電極４の
効果により、その現象もとくに認められなかった。
本実施例のＭＯ８］ｉ’Ｅ’Ｔ’は、エネルギー耐量が
３Ｊとなり、破壊強度の格段の向上が見られた。
つぎに、第４図に第３図の主要部の製造工程の一部を示
す。
（ａ＞　ｎ形シリコン基板ＪＪＣ形成したｒ１形エピタ
キシャル層２の上に５ｊＯ２からなるゲート絶縁膜３を
形成し、さらにその上に多結晶シリコン層を形成し、こ
れを加工してゲート絶縁膜４を形成する。
ゲート電極４をマスクとして、はう素イオン打込みを行
ない、さらに高温熱処理により拡散してｐ形紙不純物濃
度ベース層５を形成する。
（ｂ）　引き続いて、ゲート電極４をマスクとして、は
う素イオン打込み、拡散を行ない、ｐ形像不純物濃度ベ
ース層６内にｐ形高不純物濃朋ベース層６を形成する。
その深さは２．５μｍ、表面濃度＋１，５ｘｌＯ１８ｃ
ｍ３である。
（ｃ）　その後、ゲート絶縁膜３に窓あけエツチングを
行なう。この際、サイドエツチングによりゲート絶縁膜
３の窓側端部３′がゲート電極４の端部４′よりひっこ
み、ベース層６の端部６′を追い越すようにする。つい
で、上記の窓を通し゛Ｃ高濃度のｎ形ソース領域７を形
成する。以」二の方法を適用して、第３図に示したＭＯ
８ｌ？ＥＴを製造した。
さらに、第３図に示したＭＯＳＦＥＴの主要部の他の製
造工程の一部を第５図に示す。
（ａ）ｎ形シリコン基板上に形成した１１形工ピタキシ
ヤル層２の上に８１０□からなるゲート絶縁膜：３を形
成し、さらに、その上に多結晶シリコンゲート膜４を形
成し、ゲート膜４およびゲート絶縁膜３を図のように加
工する。すなわち、ゲート１摸４の端部４／はゲート絶
縁膜３の端部３／を形成後、すイドエツチングにより、
ゲート絶縁膜３の端部３′から約２μｍひっこめるよう
Ｋする。この構造において、多結晶シリコンゲート膜４
をマスクとして、はう素イオン打込みを行ない、さらに
高温熱処理により拡散させ、ｐ形低不純物濃度ベース層
５を形成する。
０〕）　ついで、ゲート絶縁膜３をマスクとして、高濃
度のｒ〕形ベース層６をほう素拡散により形成する。
（（・）　その後、ベース層６形成時に形成された絶縁
膜３“とゲート絶縁膜３に窓あけエツチングを行なう。
この際、窓の一端はゲート膜４の端部４′をマスクとし
て利用し、この端部４′とほぼ一致するようにする。つ
いで、上記の窓を通して、高濃度の１１形ソース領域７
を形成する。
以上の方法により、ソース領域７の端部７′がベース層
６の端部６′を追い越し、チャネルが形成される低不純
物濃度ベース層５の表面５１に達するようにする。
以上の製法により製作した高耐圧ＭＯ８ＦＥ’Ｊ’は、
第３図に示した構造となり、耐圧４００ｖで、エネルギ
ー耐量が３，１となった。
〔発明の効果〕
以上説明したところから明らかなように、本発明により
、破壊強度が大きく、信頼性の高いＭＯＳＦＥＴが得ら
れる。
【図面の簡単な説明】
第１図は本発明のＭＯ８’ＦＥ’ｌ’の一実施例の断面
図、第２図は第１図のＡ　−Ａ／断面の不純物濃度分布
を示す図、第３図は本発明のＭＯ８］”Ｅ’ｌｌ”の他
の実施例の断面図、第４図及び第５図は第３図に示した
ＭＯ８Ｊ”Ｅ’Ｊ”の主ヅ部の製造工程の一部を示す図
である。 図において、 ■・　ｎ形シリコン基板 ２°ｎ形工ピタキシヤル層 ３・・ゲート絶縁膜 ４・多結晶シリコンゲート膜 ５・・・低不純物濃度ベース層 ６　・高不純物濃度ベース層 ７・・ソース層 ８・ソース電極 ９・　トレー７電極 代理人弁理士　中　村　純之助 ｆ′１　図 ’１９Ｐ２図 第３図 ！−４図

Claims (1)

    【特許請求の範囲】
  1. １、拡散整合形絶縁ゲート電界効果トランジスタにお（
    ・て、ベース層をソース領域側の高不純物濃度層とドレ
    ーン領域側の低不純物濃度層とからなる２層構造とした
    ことを特徴とする絶縁ゲート電界効果トランジスタ。
JP60015421A 1985-01-31 1985-01-31 絶縁ゲート電界効果トランジスタ Granted JPS60186068A (ja)

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