JPH0418708B2 - - Google Patents
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- JPH0418708B2 JPH0418708B2 JP60015421A JP1542185A JPH0418708B2 JP H0418708 B2 JPH0418708 B2 JP H0418708B2 JP 60015421 A JP60015421 A JP 60015421A JP 1542185 A JP1542185 A JP 1542185A JP H0418708 B2 JPH0418708 B2 JP H0418708B2
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- 239000012535 impurity Substances 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 18
- 230000005669 field effect Effects 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000015556 catabolic process Effects 0.000 claims description 5
- 230000000694 effects Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- Manufacturing & Machinery (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高耐圧絶縁ゲート電界効果トランジス
タ（MOSFET）の構造に関する。
タ（MOSFET）の構造に関する。
従来、拡散整合（DSA）形の高耐圧MOSFET
は、チヤネルが誘起されるベース領域が単一層に
より形成されていた。そのため、このベース層の
不純物濃度が低い場合には、ソース・ドレーン間
でパンチスルー現象が生じやすく、また、ベース
抵抗が大きいなどの欠点を有していた。他方、ベ
ース層の不純物濃度が高い場合には、ドレーン・
ベース間の電界強度が大きいという欠点を有して
いた。つまり、従来のDSA・MOSFETは、上記
の欠点により、ソース・ドレーン間の破壊強度が
十分でなく、信頼性の点で問題があつた。
は、チヤネルが誘起されるベース領域が単一層に
より形成されていた。そのため、このベース層の
不純物濃度が低い場合には、ソース・ドレーン間
でパンチスルー現象が生じやすく、また、ベース
抵抗が大きいなどの欠点を有していた。他方、ベ
ース層の不純物濃度が高い場合には、ドレーン・
ベース間の電界強度が大きいという欠点を有して
いた。つまり、従来のDSA・MOSFETは、上記
の欠点により、ソース・ドレーン間の破壊強度が
十分でなく、信頼性の点で問題があつた。
上記従来のDSA・MOSFETの例として、特公
昭47−48195号公報及び米国特許第3412297号等が
ある。
昭47−48195号公報及び米国特許第3412297号等が
ある。
本発明は、以上の問題点を解消するために、ベ
ース領域を不純物濃度の低い層と高い層とからな
る多層構造により形成することを特徴とする。
ース領域を不純物濃度の低い層と高い層とからな
る多層構造により形成することを特徴とする。
その結果、不純物濃度の高い層により、ソー
ス・ドレーン間のパンチスルー現象を防止できる
と共にベース抵抗も低下でき、また不純物濃度の
低い層により、ドレーン・ベース間の電界強度が
緩和できるので、破壊強度が増大し、信頼性を向
上することができる。
ス・ドレーン間のパンチスルー現象を防止できる
と共にベース抵抗も低下でき、また不純物濃度の
低い層により、ドレーン・ベース間の電界強度が
緩和できるので、破壊強度が増大し、信頼性を向
上することができる。
以下、本発明を実施例により詳細に説明する。
実施例 １
本実施例の断面図を第１図に示す。
半導体基板として、ｎ形シリコン基板１（比抵
抗0.01〜0.02Ω・cm）上にｎ形エピタキシヤル層
２（暑さ35μｍ、比抵抗2.0Ω・cm）を形成したも
のを用いる。ゲート絶縁膜３は厚さが130nｍで
あり、この上に多結晶シリコン層を厚さ0.4μｍに
形成し、これを加工してゲート電極４とする。ゲ
ート電極４をマスクとして、ベース層５，６を形
成する。このベース層５はｐ形低不純物濃度領域
で、深さ6μｍ、表面濃度１×1016cm-3、６はｐ形
高不純物濃度領域で、深さ2μｍ、表面濃度３×
1017cm13である。ベース層６内に形成されたソー
ス領域７はｎ形高不純物濃度層で、深さ0.5μｍ、
表面濃度２×1019cm-3である。８と９は、それぞ
れソース電極およびドレーン電極である。ここ
で、同図のＡ−A′断面の不純物濃度の深さ方向
の分布を第２図に示す。１０はｎ形エピタキシヤ
ル層２，１１と１２はそれぞれベース層５および
６，１３はソース層が不純物濃度分布である。こ
のように、ベース層が低濃度と高濃度の２層にな
つていることが本発明の特徴である。すなわち、
この第２図から明らかなように、第１図の高不純
物濃度層６の不純物分布プロフイール１２は低不
純物濃度層５の不純物分布プロフイール１１より
急峻であり、両分布プロフイール１１，１２は互
いに異なつていることが理解できる。本発明の
MOSFETは、耐圧が400V、電流が10A、破壊強
度の目安となる誘導負荷によるエネルギー耐量は
1.5Jである。これに対して、耐圧、電流が同レベ
ルの従来のMOSFETのエネルギー耐量は0.3Jで
あつた。
抗0.01〜0.02Ω・cm）上にｎ形エピタキシヤル層
２（暑さ35μｍ、比抵抗2.0Ω・cm）を形成したも
のを用いる。ゲート絶縁膜３は厚さが130nｍで
あり、この上に多結晶シリコン層を厚さ0.4μｍに
形成し、これを加工してゲート電極４とする。ゲ
ート電極４をマスクとして、ベース層５，６を形
成する。このベース層５はｐ形低不純物濃度領域
で、深さ6μｍ、表面濃度１×1016cm-3、６はｐ形
高不純物濃度領域で、深さ2μｍ、表面濃度３×
1017cm13である。ベース層６内に形成されたソー
ス領域７はｎ形高不純物濃度層で、深さ0.5μｍ、
表面濃度２×1019cm-3である。８と９は、それぞ
れソース電極およびドレーン電極である。ここ
で、同図のＡ−A′断面の不純物濃度の深さ方向
の分布を第２図に示す。１０はｎ形エピタキシヤ
ル層２，１１と１２はそれぞれベース層５および
６，１３はソース層が不純物濃度分布である。こ
のように、ベース層が低濃度と高濃度の２層にな
つていることが本発明の特徴である。すなわち、
この第２図から明らかなように、第１図の高不純
物濃度層６の不純物分布プロフイール１２は低不
純物濃度層５の不純物分布プロフイール１１より
急峻であり、両分布プロフイール１１，１２は互
いに異なつていることが理解できる。本発明の
MOSFETは、耐圧が400V、電流が10A、破壊強
度の目安となる誘導負荷によるエネルギー耐量は
1.5Jである。これに対して、耐圧、電流が同レベ
ルの従来のMOSFETのエネルギー耐量は0.3Jで
あつた。
以上の結果から、本発明によれば、破壊強度が
薬５倍向上し、信頼性の向上がはかられたことが
わかる。
薬５倍向上し、信頼性の向上がはかられたことが
わかる。
実施例 ２
第３図に本発明の他の実施例を示す。第３図の
ものは、第１図の高不純物濃度ベース層６とソー
ス層７の構造を工夫することにより、第１図のも
のより破壊強度の大きいMOSFETを提案するも
のである。すなわち、第３図のものでは、ｎ形ソ
ース層７の横方向端部７′がｐ形高不純物濃度ベ
ース層６と横方向端部６′を追い越すようにした
ものである。
ものは、第１図の高不純物濃度ベース層６とソー
ス層７の構造を工夫することにより、第１図のも
のより破壊強度の大きいMOSFETを提案するも
のである。すなわち、第３図のものでは、ｎ形ソ
ース層７の横方向端部７′がｐ形高不純物濃度ベ
ース層６と横方向端部６′を追い越すようにした
ものである。
第１図の構造では、ｐ形高不純物濃度ベース層
６の不純物濃度がしきい電圧に影響を与えるた
め、該不純物濃度を十分大きくすることができな
かつた。これに対して、本実施例の構造では、し
きい電圧に無関係にベース層６の不純物濃度を
1019cm-3程度にまで増大させることができた。な
お、本構造では、表面でのドレーン・ソース間の
パンチスルー現象が懸念されたが、ゲート電極４
の効果により、その現象もとくに認められなかつ
た。本実施例のMOSFETは、エネルギー耐量が
3Jとなり、破壊強度の格段の向上が見られた。
６の不純物濃度がしきい電圧に影響を与えるた
め、該不純物濃度を十分大きくすることができな
かつた。これに対して、本実施例の構造では、し
きい電圧に無関係にベース層６の不純物濃度を
1019cm-3程度にまで増大させることができた。な
お、本構造では、表面でのドレーン・ソース間の
パンチスルー現象が懸念されたが、ゲート電極４
の効果により、その現象もとくに認められなかつ
た。本実施例のMOSFETは、エネルギー耐量が
3Jとなり、破壊強度の格段の向上が見られた。
つぎに、第４図に第３図の主要部の製造工程の
一部を示す。
一部を示す。
(a) ｎ形シリコン基板上に形成したｎ形エピタキ
シヤル層２のSiO2からなるゲート絶縁膜３を
形成し、さらにその上に多結晶シリコン層を形
成し、これを加工してゲート電極４を形成す
る。ゲート電極４をマスクとして、ほう素イオ
ン打込みを行ない、さらに高温熱処理により拡
散してｐ形低不純物濃度ベース層５を形成す
る。
シヤル層２のSiO2からなるゲート絶縁膜３を
形成し、さらにその上に多結晶シリコン層を形
成し、これを加工してゲート電極４を形成す
る。ゲート電極４をマスクとして、ほう素イオ
ン打込みを行ない、さらに高温熱処理により拡
散してｐ形低不純物濃度ベース層５を形成す
る。
(b) 引き続いて、ゲート電極４をマスクとして、
ほう素イオン打込み、拡散を行ない、ｐ形低不
純物濃度ベース層５内にｐ形高不純物濃度ベー
ス層６を形成する。その深さは2.5μｍ、表面濃
度は５×1018cm-3である。
ほう素イオン打込み、拡散を行ない、ｐ形低不
純物濃度ベース層５内にｐ形高不純物濃度ベー
ス層６を形成する。その深さは2.5μｍ、表面濃
度は５×1018cm-3である。
(c) その後、ゲート絶縁膜３に窓あけエツチング
を行なう。この際、サイドエツチングによリゲ
ート絶縁膜３の窓側端部３′がゲート電極４の
端部４′よりひつこみ、ベース層６の端部６′を
追い越すようにする。ついで、上記の窓を通し
て高濃度のｎ形ソース領域７を形成する。以上
の方法を適用して、第３図に示したMOSFET
を製造した。
を行なう。この際、サイドエツチングによリゲ
ート絶縁膜３の窓側端部３′がゲート電極４の
端部４′よりひつこみ、ベース層６の端部６′を
追い越すようにする。ついで、上記の窓を通し
て高濃度のｎ形ソース領域７を形成する。以上
の方法を適用して、第３図に示したMOSFET
を製造した。
さらに、第３図に示したMOSFETの主要部の
他の製造工程の一部を第５図に示す。
他の製造工程の一部を第５図に示す。
(a) ｎ形シリコン基板上に形成したｎ形エピタキ
シヤル層２の上にSiO2からなるゲート絶縁膜
３を形成し、さらに、その上に多結晶シリコン
ゲート膜４を形成し、ゲート膜４およびゲート
絶縁膜３を図のように加工する。すなわち、ゲ
ート膜４の端部４′はゲート絶縁膜３の端部
３′を形成後、サイドエツチングにより、ゲー
ト絶縁膜３の端部３′から約2μｍひつこめるよ
うにする。この構造において、多結晶シリコン
ゲート膜４をマスクとして、ほう素イオン打込
みを行ない、さらに高温熱処理により拡散さ
せ、ｐ形低不純物濃度ベース層５を形成する。
シヤル層２の上にSiO2からなるゲート絶縁膜
３を形成し、さらに、その上に多結晶シリコン
ゲート膜４を形成し、ゲート膜４およびゲート
絶縁膜３を図のように加工する。すなわち、ゲ
ート膜４の端部４′はゲート絶縁膜３の端部
３′を形成後、サイドエツチングにより、ゲー
ト絶縁膜３の端部３′から約2μｍひつこめるよ
うにする。この構造において、多結晶シリコン
ゲート膜４をマスクとして、ほう素イオン打込
みを行ない、さらに高温熱処理により拡散さ
せ、ｐ形低不純物濃度ベース層５を形成する。
(b) ついで、ゲート絶縁膜３をマスクとして、高
濃度のｐ形ベース層６をほう素拡散により形成
する。
濃度のｐ形ベース層６をほう素拡散により形成
する。
(c) その後、ベース層６形成時に形成された絶縁
膜３″とゲート絶縁膜３に窓あけエツチングを
行なう。この際、窓の一端はゲート膜４の端部
４′をマスクとして利用し、この端部４′とほぼ
一致するようにする。ついで、上記の窓を通し
て、高濃度のｎ形ソース領域７を形成する。
膜３″とゲート絶縁膜３に窓あけエツチングを
行なう。この際、窓の一端はゲート膜４の端部
４′をマスクとして利用し、この端部４′とほぼ
一致するようにする。ついで、上記の窓を通し
て、高濃度のｎ形ソース領域７を形成する。
以上の方法により、ソース領域７の端部７′が
ベース層６の端部６′を追い越し、チヤネルが形
成される低不純物濃度ベース層５の表面５′に達
するようにする。
ベース層６の端部６′を追い越し、チヤネルが形
成される低不純物濃度ベース層５の表面５′に達
するようにする。
以上の製法により製作した高耐圧MOSFET
は、第３図に示した構造となり、耐圧400Vで、
エネルギー耐量が3Jとなつた。
は、第３図に示した構造となり、耐圧400Vで、
エネルギー耐量が3Jとなつた。
以上説明したところから明らかなように、本発
明により、破壊強度が大きく、信頼性の高い
MOSFETが得られる。
明により、破壊強度が大きく、信頼性の高い
MOSFETが得られる。
第１図は本発明のMOSFETの一実施例の断面
図、第２図は第１図のＡ−A′断面の不純物濃度
分布を示す図、第３図は本発明のMOSFETの他
の実施例の断面図、第４図及び第５図は第３図に
示したMOSFETの主要部の製造工程の一部を示
す図である。 図において、１……ｎ形シリコン基板、２……
ｎ形エピタキシヤル層、３……ゲート絶縁膜、４
……多結晶シリコンゲート膜、５……低不純物濃
度ベース層、６……高不純物濃度ベース層、７…
…ソース層、８……ソース電極、９……ドレーン
電極。
図、第２図は第１図のＡ−A′断面の不純物濃度
分布を示す図、第３図は本発明のMOSFETの他
の実施例の断面図、第４図及び第５図は第３図に
示したMOSFETの主要部の製造工程の一部を示
す図である。 図において、１……ｎ形シリコン基板、２……
ｎ形エピタキシヤル層、３……ゲート絶縁膜、４
……多結晶シリコンゲート膜、５……低不純物濃
度ベース層、６……高不純物濃度ベース層、７…
…ソース層、８……ソース電極、９……ドレーン
電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体と、該基体上に設けられたゲート
絶縁膜と、該ゲート絶縁膜上に設けられたゲート
電極と、上記基体に設けられたソース領域と、ベ
ース層とを有し、該ベース層は上記ソース領域側
の高不純物の濃度層とドレイン領域側の低不純物
濃度層とからなり、該高不純物濃度層と該低不純
物濃度層とは不純物分布プロフイールが互いに異
なることを特徴とする絶縁ゲート電界効果トラン
ジスタ。 ２ 特許請求の範囲第１項記載の絶縁ゲート電界
効果トランジスタにおいて、上記高不純物濃度層
は、ベース層のうち、チヤネルが形成される部分
には設けないことを特徴とする絶縁ゲート電界効
果トランジスタ。 ３ 特許請求の範囲第１項又は第２項記載の絶縁
ゲート電界効果トランジスタにおいて、上記半導
体基体はドレイン領域として動作することを特徴
とする絶縁ゲート電界効果トランジスタ。 ４ 半導体基体と、該基体上に設けられたゲート
絶縁膜と、該ゲート絶縁膜上に設けられたゲート
電極と、上記基体に設けられたソース領域と、該
ソース領域に電気的に接続されたソース電極と、
上記半導体基体に電気的に接続されたドレイン電
極と、ベース層とを有する高耐圧絶縁ゲート電界
効果トランジスタにおいて、 上記ベース層は上記ソース領域側の高不純物濃
度層とドレイン領域側の低不純物濃度層とからな
り、該高不純物濃度層と該低不純物濃度層とは不
純物分布プロフイールが互いに異なり、 上記ソース電極は上記ゲート電極の上を絶縁膜
を介して延在しており、 上記ソース電極は上記半導体基体の表面側に設
けられ、上記ドレイン電極は、上記半導体基体の
裏面側に設けられていることを特徴とする高耐圧
絶縁ゲート電界効果トランジスタ。 ５ 特許請求の範囲第４項記載の高耐圧絶縁ゲー
ト電界効果トランジスタにおいて、 上記高不純物濃度層は、ベース層のうちチヤネ
ルの形成される部分には設けないことを特徴とす
る高耐圧絶縁ゲート電界効果トランジスタ。 ６ 特許請求の範囲第４項又は第５項記載の高耐
圧絶縁ゲート電界効果トランジスタにおいて、 上記半導体基体は第１の領域と、これより不純
物濃度の低い第２の領域からなり、かつ上記半導
体基体はドレイン領域として動作することを特徴
とする高耐圧絶縁ゲート電界効果トランジスタ。 ７ 特許請求の範囲第４項乃至第６項記載の高耐
圧絶縁ゲート電界効果トランジスタにおいて、 上記ソース領域と、上記ベース層とはそれぞれ
上記ゲート電極をマスクとして形成される位置に
設けられていることを特徴とする高耐圧絶縁ゲー
ト電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015421A JPS60186068A (ja) | 1985-01-31 | 1985-01-31 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015421A JPS60186068A (ja) | 1985-01-31 | 1985-01-31 | 絶縁ゲート電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60186068A JPS60186068A (ja) | 1985-09-21 |
| JPH0418708B2 true JPH0418708B2 (ja) | 1992-03-27 |
Family
ID=11888297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015421A Granted JPS60186068A (ja) | 1985-01-31 | 1985-01-31 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259897A (ja) * | 2008-04-14 | 2009-11-05 | Denso Corp | 半導体装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0199293B2 (en) * | 1985-04-24 | 1995-08-30 | General Electric Company | Insulated gate semiconductor device |
| JPS62291179A (ja) * | 1986-06-11 | 1987-12-17 | Nec Corp | 二重拡散ｍｏｓｆｅｔ |
| JPH0734469B2 (ja) * | 1987-08-06 | 1995-04-12 | 富士電機株式会社 | 電界効果トランジスタの製造方法 |
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- 1985-01-31 JP JP60015421A patent/JPS60186068A/ja active Granted
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