JPH056354B2 - - Google Patents
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- JPH056354B2 JPH056354B2 JP58105544A JP10554483A JPH056354B2 JP H056354 B2 JPH056354 B2 JP H056354B2 JP 58105544 A JP58105544 A JP 58105544A JP 10554483 A JP10554483 A JP 10554483A JP H056354 B2 JPH056354 B2 JP H056354B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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Description
【発明の詳細な説明】
≪産業上の利用分野≫
この発明は、より性能を向上させた縦型MOS
トランジスタに関する。
トランジスタに関する。
≪発明の背景≫
いわゆる縦型MOSトランジスタとしては、従
来、例えば第１図に示される如き構造のものがあ
る（1981年、ACADEMIC PRESS社発行
「Field−Effect and Bipolar Power Transistor
Physics」P280〜P282より）。
来、例えば第１図に示される如き構造のものがあ
る（1981年、ACADEMIC PRESS社発行
「Field−Effect and Bipolar Power Transistor
Physics」P280〜P282より）。
同図に示す縦型MOSトランジスタは、下面側
にドレイン電極１０が接合されるN+型（Ｎ型高
濃度）サブストレート１の上面にN-型（Ｎ型低
濃度）層２をエピタキシヤル成長させた基体領域
と、前記N-型層（以下、N-型ドレイン領域と称
す）２の上面側に所定間隔をおいて複数形成され
たＰ型ウエル領域３と、このＰ型ウエル領域３内
に形成されたN+型ソース領域４と、このN+型ソ
ース領域４と実質的なドレイン領域となる上記
N-ドレイン領域２の双方に股がつた状態でゲー
ト酸化膜５を介して形成されたゲート電極６とを
具備してなるものである。
にドレイン電極１０が接合されるN+型（Ｎ型高
濃度）サブストレート１の上面にN-型（Ｎ型低
濃度）層２をエピタキシヤル成長させた基体領域
と、前記N-型層（以下、N-型ドレイン領域と称
す）２の上面側に所定間隔をおいて複数形成され
たＰ型ウエル領域３と、このＰ型ウエル領域３内
に形成されたN+型ソース領域４と、このN+型ソ
ース領域４と実質的なドレイン領域となる上記
N-ドレイン領域２の双方に股がつた状態でゲー
ト酸化膜５を介して形成されたゲート電極６とを
具備してなるものである。
また、ゲート電極６の引出し部分を除く上面部
分がPSG膜７で被覆されており、更にソース電
極８が、上記Ｐ型ウエル領域３内に形成された
P+型コンタクト領域９およびN+型ソース領域４
に接合するように形成されている。
分がPSG膜７で被覆されており、更にソース電
極８が、上記Ｐ型ウエル領域３内に形成された
P+型コンタクト領域９およびN+型ソース領域４
に接合するように形成されている。
ところで、この種の縦型MOSトランジスタの
ソース・ドレイン間の耐圧は、上記N-型ドレイ
ン領域２とＰ型ウエル領域３との接合部の耐圧で
決定される。すなわち、N-型ドレイン領域２の
不純物濃度が高いほど低耐圧となる。これは逆に
ON抵抗を低くすることにもなる。
ソース・ドレイン間の耐圧は、上記N-型ドレイ
ン領域２とＰ型ウエル領域３との接合部の耐圧で
決定される。すなわち、N-型ドレイン領域２の
不純物濃度が高いほど低耐圧となる。これは逆に
ON抵抗を低くすることにもなる。
また、上記縦型MOSトランジスタのスレツシ
ヨルド電圧Vtは、上記Ｐ型ウエル領域３の表面
の最大濃度P0で決定されるため、耐圧が比較的
低く、スレツシヨルド電圧が比較的低い素子を形
成した場合、上記N-型ドレイン領域２とＰ型ウ
エル領域３との不純物濃度の差が小さくなる。
ヨルド電圧Vtは、上記Ｐ型ウエル領域３の表面
の最大濃度P0で決定されるため、耐圧が比較的
低く、スレツシヨルド電圧が比較的低い素子を形
成した場合、上記N-型ドレイン領域２とＰ型ウ
エル領域３との不純物濃度の差が小さくなる。
このため、上記従来のMOSトランジスタの構
造によつてスレツシヨルド電圧Vtの低いもの、
低耐圧のもの、あるいはON抵抗の低いものを得
ようとした場合、ソース・ドレイン間に電圧を印
加すると、空乏層Dpは、第１図に示す如く、N-
型ドレイン領域２側とＰ型ウエル領域３側へほぼ
同じ幅で発生し、空乏層Dpの幅が大となると、
チヤンネルの実効長Leが短くなる（いわゆる、
短チヤンネル効果）ため、特性が変化したり、空
乏層Dpが上記N+型ソース領域４に達してパンチ
スルーを起こす虞れがある。
造によつてスレツシヨルド電圧Vtの低いもの、
低耐圧のもの、あるいはON抵抗の低いものを得
ようとした場合、ソース・ドレイン間に電圧を印
加すると、空乏層Dpは、第１図に示す如く、N-
型ドレイン領域２側とＰ型ウエル領域３側へほぼ
同じ幅で発生し、空乏層Dpの幅が大となると、
チヤンネルの実効長Leが短くなる（いわゆる、
短チヤンネル効果）ため、特性が変化したり、空
乏層Dpが上記N+型ソース領域４に達してパンチ
スルーを起こす虞れがある。
≪発明の目的≫
この発明は上記の事情に鑑みてなされたもの
で、その目的とするところは、低耐圧、低いスレ
ツシヨルド電圧、またはON抵抗の低い特性を有
し、かつパンチスルーや短チヤンネル効果などの
発生を防止した縦型MOSトランジスタを提供す
ることにある。
で、その目的とするところは、低耐圧、低いスレ
ツシヨルド電圧、またはON抵抗の低い特性を有
し、かつパンチスルーや短チヤンネル効果などの
発生を防止した縦型MOSトランジスタを提供す
ることにある。
≪発明の構成≫
上記目的を達成するために、本発明は、
ドレイン領域を構成する第１導電型の半導体基
体と； 該半導体基体上面に形成された第２導電型のウ
エル領域と； 該ウエル領域内に形成された第１導電型のソー
ス領域と： 前記ウエル領域から所定の距離離隔した前記半
導体基体上面に形成したストツパ溝と； 前記ソース領域から前記ストツパ溝にまたがる
前記ウエル領域上面及び前記半導体基体上面に絶
縁膜を介して形成したゲート電極と、 を備えることを特徴とする。
体と； 該半導体基体上面に形成された第２導電型のウ
エル領域と； 該ウエル領域内に形成された第１導電型のソー
ス領域と： 前記ウエル領域から所定の距離離隔した前記半
導体基体上面に形成したストツパ溝と； 前記ソース領域から前記ストツパ溝にまたがる
前記ウエル領域上面及び前記半導体基体上面に絶
縁膜を介して形成したゲート電極と、 を備えることを特徴とする。
≪実施例の説明≫
以下、本発明の実施例を第２図以下の図面を用
いて詳細に説明する。
いて詳細に説明する。
第２図は、本発明に係る縦型MOSトランジス
タの一実施例の構造を示す素子断面図である。な
お、同図において、前記第１図に示した従来例と
同一構成部分には同一符号を付してその説明は省
略する。
タの一実施例の構造を示す素子断面図である。な
お、同図において、前記第１図に示した従来例と
同一構成部分には同一符号を付してその説明は省
略する。
第２図に示す如く、この実施例の縦型MOSト
ランジスタは、前記第１図に示した従来例の構造
に加えて、隣合うＰ型ウエル領域３に挟まれた
N-型ドレイン領域２の表面部に、両Ｐ型ウエル
領域３から等距離となるように、Ｐ型ウエル領域
３側面に並行してN-型ドレイン領域２内に堀込
形成されたストツパ溝１１を備えている。
ランジスタは、前記第１図に示した従来例の構造
に加えて、隣合うＰ型ウエル領域３に挟まれた
N-型ドレイン領域２の表面部に、両Ｐ型ウエル
領域３から等距離となるように、Ｐ型ウエル領域
３側面に並行してN-型ドレイン領域２内に堀込
形成されたストツパ溝１１を備えている。
そして、上記ストツパ溝１１内にはゲート酸化
膜５を介してゲート電極６の下面一部が突出嵌入
されている。
膜５を介してゲート電極６の下面一部が突出嵌入
されている。
上記の如く構成された縦型MOSトランジスタ
において、上記Ｐ型ウエル領域３の不純物濃度を
薄くして低いスレツシヨルド電圧Vtとし、N-型
ドレイン領域２の表面部付近の不純物濃度を高く
して低耐圧、低ON抵抗とした場合には、第３図
に示す如く、従来例のものと同様に空乏層Dpは、
Ｐ型ウエル領域３側とN-型ドレイン領域２側へ
ほぼ同じ幅で広がる。
において、上記Ｐ型ウエル領域３の不純物濃度を
薄くして低いスレツシヨルド電圧Vtとし、N-型
ドレイン領域２の表面部付近の不純物濃度を高く
して低耐圧、低ON抵抗とした場合には、第３図
に示す如く、従来例のものと同様に空乏層Dpは、
Ｐ型ウエル領域３側とN-型ドレイン領域２側へ
ほぼ同じ幅で広がる。
そして、更にドレイン電圧を上げていくと、空
乏層Dpの幅は増大するが、本実施例のMOSトラ
ンジスタにおいては、N-型ドレイン領域２の表
面部にストツパ溝１１が設けてあることによつ
て、N-型ドレイン領域２の表面の空乏層電荷量
が第１図に示した従来のものに比して少なくなる
ため、N-型ドレイン領域２の表面における空乏
層Dpの延びを抑制することができる。
乏層Dpの幅は増大するが、本実施例のMOSトラ
ンジスタにおいては、N-型ドレイン領域２の表
面部にストツパ溝１１が設けてあることによつ
て、N-型ドレイン領域２の表面の空乏層電荷量
が第１図に示した従来のものに比して少なくなる
ため、N-型ドレイン領域２の表面における空乏
層Dpの延びを抑制することができる。
従つて、Ｐ型ウエル領域３表面部における空乏
層Dpの延びは、N-ドレイン領域２側に延びた空
乏層Dpがストツパ溝１１に達した時点における
延び幅以上には増加せず、以後ドレイン電圧を上
昇させてもパンチスルーや短チヤンネル効果が生
じる虞れがない。
層Dpの延びは、N-ドレイン領域２側に延びた空
乏層Dpがストツパ溝１１に達した時点における
延び幅以上には増加せず、以後ドレイン電圧を上
昇させてもパンチスルーや短チヤンネル効果が生
じる虞れがない。
上記のストツパ溝１１とＰ型ウエル領域３側面
との間隔Ｓは、実効チヤンネル長をＬ、N-型ド
レイン領域２の表面付近の平均濃度をNpおよび、
Ｐ型ウエル領域４の表面付近の平均濃度をNpと
すれば、概略LNp＜SNNとなるように間隔Ｓを
設定することによつて、空乏層Dpは、Ｐ型ウエ
ル領域３側においてパンチスルーが発生する以前
に、N-型ドレイン領域２側においてストツパ溝
１１に達して、それ以後はストツパ溝１１の下方
へ延びることとなり、表面の電界を緩和すること
となる。
との間隔Ｓは、実効チヤンネル長をＬ、N-型ド
レイン領域２の表面付近の平均濃度をNpおよび、
Ｐ型ウエル領域４の表面付近の平均濃度をNpと
すれば、概略LNp＜SNNとなるように間隔Ｓを
設定することによつて、空乏層Dpは、Ｐ型ウエ
ル領域３側においてパンチスルーが発生する以前
に、N-型ドレイン領域２側においてストツパ溝
１１に達して、それ以後はストツパ溝１１の下方
へ延びることとなり、表面の電界を緩和すること
となる。
また、ストツパ溝１１の深さＸは、N+型ソー
ス領域４の拡散深さX0と同等あるいはそれ以上
に形成すれば、確実にパンチスルーの発生などを
防止することができる。これは、Ｘ＜X0の場合
には、ストツパ溝１１が存在しない部分において
空乏層DpがＰ型ウエル領域３側へ大きく延び、
これがN+型ソース領域に達してパンチスルーを
生じる虞れがあるからである。
ス領域４の拡散深さX0と同等あるいはそれ以上
に形成すれば、確実にパンチスルーの発生などを
防止することができる。これは、Ｘ＜X0の場合
には、ストツパ溝１１が存在しない部分において
空乏層DpがＰ型ウエル領域３側へ大きく延び、
これがN+型ソース領域に達してパンチスルーを
生じる虞れがあるからである。
このように、ストツパ溝１１を設けたことによ
つて、素子表面部付近において空乏層の延びを一
定の幅に制限することによつて短チヤンネル効果
やパンチスルーの発生を防止することができるの
である。従つて、空乏層の影響を考慮することな
く、N-型ドレイン領域２の不純物濃度を高くし
てON抵抗を下げることが可能となり、またＰ型
ウエル領域３の不純物濃度を低くしてスレツシヨ
ルド電圧Vtを低くすることができるのである。
つて、素子表面部付近において空乏層の延びを一
定の幅に制限することによつて短チヤンネル効果
やパンチスルーの発生を防止することができるの
である。従つて、空乏層の影響を考慮することな
く、N-型ドレイン領域２の不純物濃度を高くし
てON抵抗を下げることが可能となり、またＰ型
ウエル領域３の不純物濃度を低くしてスレツシヨ
ルド電圧Vtを低くすることができるのである。
更に、ゲート電極６に所定の電圧を印加して、
縦型MOSトランジスタをON状態とすると、ス
トツパ溝１１内にゲート電極が形成されているた
めにストツパ溝１１近傍のN-型ドレイン領域内
のキヤリアが増加してON抵抗が下がる。
縦型MOSトランジスタをON状態とすると、ス
トツパ溝１１内にゲート電極が形成されているた
めにストツパ溝１１近傍のN-型ドレイン領域内
のキヤリアが増加してON抵抗が下がる。
次に、上記の縦型MOSトランジスタの製造工
程の一例を第４図Ａ〜Ｄの工程図を用いて以下に
簡単に説明する。
程の一例を第４図Ａ〜Ｄの工程図を用いて以下に
簡単に説明する。
まず、第４図Ａのａに示す如く、N+型サブス
トレート１上面に、N-型ドレイン領域２をエピ
タキシヤル成長法によつて形成し、このN-ドレ
イン領域２の表面に、拡散マスクとなるSiO2２
０を成長（5000Å）させ、所定部位（ウエル、溝
形成予定部）をフオトエツチした後、ライト酸化
（1000Å）を行なう。
トレート１上面に、N-型ドレイン領域２をエピ
タキシヤル成長法によつて形成し、このN-ドレ
イン領域２の表面に、拡散マスクとなるSiO2２
０を成長（5000Å）させ、所定部位（ウエル、溝
形成予定部）をフオトエツチした後、ライト酸化
（1000Å）を行なう。
次に、同図ｂに示す如く、ウエル形成予定部を
残してレジスト２１を設け、ウエル形成予定部の
N-型ドレイン領域２表面にボロン(B)イオンを注
入する。
残してレジスト２１を設け、ウエル形成予定部の
N-型ドレイン領域２表面にボロン(B)イオンを注
入する。
次に、第４図Ｂのｃに示す如く、上記注入され
たボロンイオンを、所定時間の拡散（1150℃、
N2中）を行なつてＰ型ウエル領域３を形成する。
たボロンイオンを、所定時間の拡散（1150℃、
N2中）を行なつてＰ型ウエル領域３を形成する。
次に、同図ｄに示す如く、ウエルコンタクト領
域形成予定部を残してレジスト２２を設け、ウエ
ルコンタクト領域形成予定部にボロンイオンを注
入する。
域形成予定部を残してレジスト２２を設け、ウエ
ルコンタクト領域形成予定部にボロンイオンを注
入する。
次に、同図ｅに示す如く、ソース領域形成予定
部を残してレジスト２３を設け、ソース領域形成
予定部にリン(P)イオンを注入する。
部を残してレジスト２３を設け、ソース領域形成
予定部にリン(P)イオンを注入する。
次に、第４図Ｃのｆに示す如く、上記注入され
たリンイオンを、所定時間の拡散（1100℃、N2
中）を行なつて、N+型ソース領域４およびウエ
ルコンタクト領域９を形成する。
たリンイオンを、所定時間の拡散（1100℃、N2
中）を行なつて、N+型ソース領域４およびウエ
ルコンタクト領域９を形成する。
次に、同図ｇに示す如く、ストツパ溝形成予定
部を残してレジスト２４を設けて、ストツパ溝形
成予定部のライト酸化膜を除去した後、SiO2膜
２０をマスクとしてN-型ドレイン領域２の表面
部のエツチングを行ない、ストツパ溝１１を形成
する。
部を残してレジスト２４を設けて、ストツパ溝形
成予定部のライト酸化膜を除去した後、SiO2膜
２０をマスクとしてN-型ドレイン領域２の表面
部のエツチングを行ない、ストツパ溝１１を形成
する。
次に、上記SiO2膜２０を除去し、同図ｈに示
す如く、素子表面にゲート酸化膜（SiO2）２５
を成長させる（Dry O2中、1060Å）。
す如く、素子表面にゲート酸化膜（SiO2）２５
を成長させる（Dry O2中、1060Å）。
次に、第４図Ｄのｉに示す如く、素子表面にポ
リシリコンを成長させた後、所定パターンのマス
クを用いてフオトエツチングを行ない、ゲート電
極６を形成する（減圧CVD、6000Å）。
リシリコンを成長させた後、所定パターンのマス
クを用いてフオトエツチングを行ない、ゲート電
極６を形成する（減圧CVD、6000Å）。
次に、同図ｊに示す如く、素子表面全体に
PSGなどの層間絶縁膜（CVD、7000Å）を成長
させた後、コンタクトホール２５の穴開けを行な
う。
PSGなどの層間絶縁膜（CVD、7000Å）を成長
させた後、コンタクトホール２５の穴開けを行な
う。
そして、同図ｋに示す如く、素子上面にアルミ
ニウムの蒸着（2μｍ）を行なつてソース電極８
を形成し、素子下面側には同じくアルミニウムの
蒸着（2μｍ）によつてドレイン電極１０を形成
することによつて、上記実施例の縦型MOSトラ
ンジスタが得られることとなる。
ニウムの蒸着（2μｍ）を行なつてソース電極８
を形成し、素子下面側には同じくアルミニウムの
蒸着（2μｍ）によつてドレイン電極１０を形成
することによつて、上記実施例の縦型MOSトラ
ンジスタが得られることとなる。
上述の製造方法においては、Ｐ型ウエル領域３
とN+型ソース領域４およびストツパ溝１１は、
同一のマスク２０を用いたセルフアライン形成と
したことによつて、別々のマスクを用いた場合に
起こるマスクずれによる位置ずれが生じる虞れが
なく、ストツパ溝１１とＰ型ウエル領域３との間
隔Ｓの誤差が少なく、歩留りの向上を図ることが
できる。
とN+型ソース領域４およびストツパ溝１１は、
同一のマスク２０を用いたセルフアライン形成と
したことによつて、別々のマスクを用いた場合に
起こるマスクずれによる位置ずれが生じる虞れが
なく、ストツパ溝１１とＰ型ウエル領域３との間
隔Ｓの誤差が少なく、歩留りの向上を図ることが
できる。
≪発明の効果≫
以上詳細に説明したように、本発明に係る縦型
MOSトランジスタにあつては、ストツパ溝１１
を設けて、空乏層の延びを制限することによつ
て、パンチスルーや短チヤンネル効果が生じるこ
とを防止することができる。
MOSトランジスタにあつては、ストツパ溝１１
を設けて、空乏層の延びを制限することによつ
て、パンチスルーや短チヤンネル効果が生じるこ
とを防止することができる。
これによつて、ON抵抗、スレツシヨルド電
圧、耐圧などをより一層低減することが可能とな
る。
圧、耐圧などをより一層低減することが可能とな
る。
さらに、ストツパ溝内にゲート電極を設けたた
めに、ストツパ溝近傍の半導体基体内のキヤリア
が増加してON抵抗が低減するという効果があ
る。
めに、ストツパ溝近傍の半導体基体内のキヤリア
が増加してON抵抗が低減するという効果があ
る。
第１図は従来の縦型MOSトランジスタの構造
を示す素子断面図、第２図は本発明に係る縦型
MOSトランジスタの一実施例の構造を示す素子
断面図、第３図は同素子の一部を拡大して示す断
面図、第４図Ａ〜Ｄは同素子の製造工程の一例を
示す工程図である。 １……N+型サブストレート、２……N-型ドレ
イン領域、３……Ｐ型ウエル領域、４……N+型
ソース領域、５……ゲート酸化膜、６……ゲート
電極、１１……ストツパ溝。
を示す素子断面図、第２図は本発明に係る縦型
MOSトランジスタの一実施例の構造を示す素子
断面図、第３図は同素子の一部を拡大して示す断
面図、第４図Ａ〜Ｄは同素子の製造工程の一例を
示す工程図である。 １……N+型サブストレート、２……N-型ドレ
イン領域、３……Ｐ型ウエル領域、４……N+型
ソース領域、５……ゲート酸化膜、６……ゲート
電極、１１……ストツパ溝。
Claims (1)
- 【特許請求の範囲】 １ ドレイン領域を構成する第１導電型の半導体
基体と； 該半導体基体上面に形成された第２導電型のウ
エル領域と； 該ウエル領域内に形成された第１導電型のソー
ス領域と： 前記ウエル領域から所定の距離離隔した前記半
導体基体上面に形成したストツパ溝と； 前記ソース領域から前記ストツパ溝にまたがる
前記ウエル領域上面及び前記半導体基体上面に絶
縁膜を介して形成したゲート電極と、 を備えることを特徴とする縦形MOSトランジス
タ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105544A JPS59231862A (ja) | 1983-06-13 | 1983-06-13 | 縦型ｍｏｓトランジスタ |
| DE3421927A DE3421927C2 (de) | 1983-06-13 | 1984-06-13 | Vertikal-MOS-Transistor und Verfahren zu dessen Herstellung |
| US06/620,290 US4608584A (en) | 1983-06-13 | 1984-06-13 | Vertical type MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105544A JPS59231862A (ja) | 1983-06-13 | 1983-06-13 | 縦型ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59231862A JPS59231862A (ja) | 1984-12-26 |
| JPH056354B2 true JPH056354B2 (ja) | 1993-01-26 |
Family
ID=14410523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58105544A Granted JPS59231862A (ja) | 1983-06-13 | 1983-06-13 | 縦型ｍｏｓトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4608584A (ja) |
| JP (1) | JPS59231862A (ja) |
| DE (1) | DE3421927C2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4571606A (en) * | 1982-06-21 | 1986-02-18 | Eaton Corporation | High density, high voltage power FET |
| JPS61182264A (ja) * | 1985-02-08 | 1986-08-14 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| JPH0652792B2 (ja) * | 1985-02-26 | 1994-07-06 | 日産自動車株式会社 | 半導体装置 |
| US4893160A (en) * | 1987-11-13 | 1990-01-09 | Siliconix Incorporated | Method for increasing the performance of trenched devices and the resulting structure |
| GB2227604A (en) * | 1989-01-30 | 1990-08-01 | Philips Electronic Associated | A field effect semiconductor device |
| US4970386A (en) * | 1989-06-22 | 1990-11-13 | Westinghouse Electric Corp. | Vertical FET high speed optical sensor |
| DE69131441T2 (de) * | 1990-04-13 | 1999-12-16 | Toshiba Kawasaki Kk | Methode zur Verhinderung von einer Spannungsschwankung in einem Halbleiterbauelement |
| US6344663B1 (en) | 1992-06-05 | 2002-02-05 | Cree, Inc. | Silicon carbide CMOS devices |
| US5506421A (en) * | 1992-11-24 | 1996-04-09 | Cree Research, Inc. | Power MOSFET in silicon carbide |
| US5719409A (en) * | 1996-06-06 | 1998-02-17 | Cree Research, Inc. | Silicon carbide metal-insulator semiconductor field effect transistor |
| JP3895110B2 (ja) * | 1999-03-04 | 2007-03-22 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 固有スイッチオン抵抗の低減されたヴァーティカルｍｏｓトランジスタ装置のボディ領域の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842275A (ja) * | 1981-09-07 | 1983-03-11 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲ−ト型電界効果トランジスタ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4296429A (en) * | 1978-08-09 | 1981-10-20 | Harris Corporation | VMOS Transistor and method of fabrication |
| US4329705A (en) * | 1979-05-21 | 1982-05-11 | Exxon Research & Engineering Co. | VMOS/Bipolar power switching device |
| JPS5681974A (en) * | 1979-12-07 | 1981-07-04 | Toshiba Corp | Manufacture of mos type semiconductor device |
-
1983
- 1983-06-13 JP JP58105544A patent/JPS59231862A/ja active Granted
-
1984
- 1984-06-13 US US06/620,290 patent/US4608584A/en not_active Expired - Lifetime
- 1984-06-13 DE DE3421927A patent/DE3421927C2/de not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842275A (ja) * | 1981-09-07 | 1983-03-11 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲ−ト型電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4608584A (en) | 1986-08-26 |
| DE3421927C2 (de) | 1997-04-03 |
| JPS59231862A (ja) | 1984-12-26 |
| DE3421927A1 (de) | 1985-01-17 |
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