JP2000223708A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
Abstract
(57)【要約】
【課題】コンタクトトレンチ構造を採用したときに、終
端部のゲートトレンチのコーナー部に結晶欠陥が発生す
るのを防止できる半導体装置を提供することを目的とし
ている。 【解決手段】第３世代のトレンチゲートＭＯＳＦＥＴに
おいて、終端部にコンタクトトレンチ２６，２６を形成
せず、ゲートトレンチ２２，２２で終了させることを特
徴としている。終端部にはコンタクトトレンチを形成し
ないので電界はかからず、空乏層の延びが非対称になる
ことに起因して発生するゲートトレンチのコーナー部で
の電界集中を緩和できる。これによって、終端部のゲー
トトレンチのコーナー部に結晶欠陥が発生するのを防止
できる。
端部のゲートトレンチのコーナー部に結晶欠陥が発生す
るのを防止できる半導体装置を提供することを目的とし
ている。 【解決手段】第３世代のトレンチゲートＭＯＳＦＥＴに
おいて、終端部にコンタクトトレンチ２６，２６を形成
せず、ゲートトレンチ２２，２２で終了させることを特
徴としている。終端部にはコンタクトトレンチを形成し
ないので電界はかからず、空乏層の延びが非対称になる
ことに起因して発生するゲートトレンチのコーナー部で
の電界集中を緩和できる。これによって、終端部のゲー
トトレンチのコーナー部に結晶欠陥が発生するのを防止
できる。
Description
【０００１】
【発明の属する技術分野】この発明はパワーＭＯＳＦＥ
Ｔ等の電力用半導体装置に関するもので、特に第３世代
のトレンチゲートＭＯＳＦＥＴに関する。
Ｔ等の電力用半導体装置に関するもので、特に第３世代
のトレンチゲートＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】近年、パワーＭＯＳＦＥＴは、市場から
さらなる小型化、省エネルギー化、低価格化等が求めら
れている。このような要求に対応するため、第３世代の
トレンチゲートＭＯＳＦＥＴの開発が行われている。こ
の第３世代のトレンチゲートＭＯＳＦＥＴでは、主に微
細化と製造工程の削減を図っており、微細化に伴ってコ
ンタクト部の接触面積が少なくなるため、電極とのコン
タクト部におけるシリコン基板の表面をエッチングして
接触面積を稼ぐコンタクトトレンチ構造を採用してい
る。
さらなる小型化、省エネルギー化、低価格化等が求めら
れている。このような要求に対応するため、第３世代の
トレンチゲートＭＯＳＦＥＴの開発が行われている。こ
の第３世代のトレンチゲートＭＯＳＦＥＴでは、主に微
細化と製造工程の削減を図っており、微細化に伴ってコ
ンタクト部の接触面積が少なくなるため、電極とのコン
タクト部におけるシリコン基板の表面をエッチングして
接触面積を稼ぐコンタクトトレンチ構造を採用してい
る。
【０００３】図７は、このようなパワーＭＯＳＦＥＴを
示す断面構成図である。半導体基板１１の主表面には、
ゲートトレンチ１２，１２，…が形成されている。上記
基板１１は、ｎ+型のシリコン基板１１ａ上にｎ-型のエ
ピタキシャル層１１ｂが形成され、このエピタキシャル
層１１ｂにｐ型不純物領域（ｐベース領域）１１ｃとｎ
+型不純物領域（ｎ+ソース領域）１１ｄが設けられた構
造になっている。上記ゲートトレンチ１２，１２，…
は、上記基板１１の主表面からエピタキシャル層１１ｂ
に達する深さに形成されている。上記ゲートトレンチ１
２，１２，…内の基板１１の表面にはゲート酸化膜１
３，１３，…が形成され、これらゲートトレンチ１２，
１２，…内にはポリシリコン等からなるゲート電極１
４，１４，…が埋め込まれている。上記ゲートトレンチ
１２，１２，…間のｎ+型不純物領域１１ｄとｐ型不純
物領域１１ｃには、ｎ+型不純物領域１１ｄよりも深い
コンタクトトレンチ１６，１６，…が形成されている。
このコンタクトトレンチ１６，１６，…の底部には、コ
ンタクト抵抗を低減するためのｐ+型不純物領域１７，
１７，…が形成される。また、上記ゲートトレンチ１
２，１２，…上には、層間絶縁膜１８，１８，…が形成
される。そして、上記層間絶縁膜１８，１８，…上及び
コンタクトトレンチ１６，１６，…内に、ＴｉＷ層１９
ａとＡｌ層１９ｂとの積層構造のソース電極１９が形成
され、このソース電極１９が上記ｐ+型不純物領域１
７，１７，…を介してｐ型不純物領域１１ｃと電気的に
接続される。一方、上記シリコン基板１１の裏面側には
Ａｌ層等からなるドレイン電極２０が形成されている。
示す断面構成図である。半導体基板１１の主表面には、
ゲートトレンチ１２，１２，…が形成されている。上記
基板１１は、ｎ+型のシリコン基板１１ａ上にｎ-型のエ
ピタキシャル層１１ｂが形成され、このエピタキシャル
層１１ｂにｐ型不純物領域（ｐベース領域）１１ｃとｎ
+型不純物領域（ｎ+ソース領域）１１ｄが設けられた構
造になっている。上記ゲートトレンチ１２，１２，…
は、上記基板１１の主表面からエピタキシャル層１１ｂ
に達する深さに形成されている。上記ゲートトレンチ１
２，１２，…内の基板１１の表面にはゲート酸化膜１
３，１３，…が形成され、これらゲートトレンチ１２，
１２，…内にはポリシリコン等からなるゲート電極１
４，１４，…が埋め込まれている。上記ゲートトレンチ
１２，１２，…間のｎ+型不純物領域１１ｄとｐ型不純
物領域１１ｃには、ｎ+型不純物領域１１ｄよりも深い
コンタクトトレンチ１６，１６，…が形成されている。
このコンタクトトレンチ１６，１６，…の底部には、コ
ンタクト抵抗を低減するためのｐ+型不純物領域１７，
１７，…が形成される。また、上記ゲートトレンチ１
２，１２，…上には、層間絶縁膜１８，１８，…が形成
される。そして、上記層間絶縁膜１８，１８，…上及び
コンタクトトレンチ１６，１６，…内に、ＴｉＷ層１９
ａとＡｌ層１９ｂとの積層構造のソース電極１９が形成
され、このソース電極１９が上記ｐ+型不純物領域１
７，１７，…を介してｐ型不純物領域１１ｃと電気的に
接続される。一方、上記シリコン基板１１の裏面側には
Ａｌ層等からなるドレイン電極２０が形成されている。
【０００４】しかしながら、上記のような構成におい
て、パワーＭＯＳＦＥＴの終端部をコンタクトトレンチ
１６，１６で終わらせると、終端部のゲートトレンチ１
６，１６のコーナー部に欠陥が発生することが確認され
た。図８は、上記図７に示した半導体装置の顕微鏡写真
である。また、図９は、上記図８に示した写真の終端部
を拡大した顕微鏡写真である。終端部のゲートトレンチ
１６，１６では、図７に破線ＢＬで示すように空乏層の
延びが非対称になり、ゲートトレンチ１６，１６のコー
ナー部１０，１０に電界が集中するために結晶欠陥が発
生したと考えられる。
て、パワーＭＯＳＦＥＴの終端部をコンタクトトレンチ
１６，１６で終わらせると、終端部のゲートトレンチ１
６，１６のコーナー部に欠陥が発生することが確認され
た。図８は、上記図７に示した半導体装置の顕微鏡写真
である。また、図９は、上記図８に示した写真の終端部
を拡大した顕微鏡写真である。終端部のゲートトレンチ
１６，１６では、図７に破線ＢＬで示すように空乏層の
延びが非対称になり、ゲートトレンチ１６，１６のコー
ナー部１０，１０に電界が集中するために結晶欠陥が発
生したと考えられる。
【０００５】
【発明が解決しようとする課題】上記のようにコンタク
トトレンチ構造を採用した従来の半導体装置は、終端部
のゲートトレンチのコーナー部に結晶欠陥が発生すると
いう問題があった。
トトレンチ構造を採用した従来の半導体装置は、終端部
のゲートトレンチのコーナー部に結晶欠陥が発生すると
いう問題があった。
【０００６】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、コンタクトトレ
ンチ構造を採用したときに、終端部のゲートトレンチの
コーナー部に結晶欠陥が発生するのを防止できる半導体
装置を提供することにある。
れたもので、その目的とするところは、コンタクトトレ
ンチ構造を採用したときに、終端部のゲートトレンチの
コーナー部に結晶欠陥が発生するのを防止できる半導体
装置を提供することにある。
【０００７】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置は、ゲートトレンチ内にゲート絶縁膜
とゲート電極を埋め込み、電極の一方とのコンタクト部
における半導体基板の表面にトレンチを形成して接触面
積を稼ぐコンタクトトレンチ構造を採用した半導体装置
であって、終端部はゲートトレンチで終了させたことを
特徴としている。
載した半導体装置は、ゲートトレンチ内にゲート絶縁膜
とゲート電極を埋め込み、電極の一方とのコンタクト部
における半導体基板の表面にトレンチを形成して接触面
積を稼ぐコンタクトトレンチ構造を採用した半導体装置
であって、終端部はゲートトレンチで終了させたことを
特徴としている。
【０００８】また、この発明の請求項２に記載した半導
体装置は、第１導電型の第１の半導体領域と、前記第１
の半導体領域上に形成され、第１導電型で前記第１の半
導体領域よりも不純物濃度が低い第２の半導体領域と、
前記第２の半導体領域上に形成された第２導電型の第３
の半導体領域と、前記第３の半導体領域の表面領域に形
成され、第１導電型で前記第２の半導体領域よりも不純
物濃度が高い第４の半導体領域と、前記第４及び第３の
半導体領域を貫通して前記第２の半導体領域に達する深
さの複数の第１のトレンチと、各々の前記第１のトレン
チ内の前記第２，第３，第４の半導体領域の表面に形成
されたゲート絶縁膜と、各々の前記第１のトレンチ内に
埋め込まれたゲート電極と、前記第４の半導体領域上及
び前記ゲート電極上に形成された層間絶縁膜と、前記第
１のトレンチ間に前記第４の半導体領域及び層間絶縁膜
を貫通して前記第３の半導体領域に達する深さまで形成
された第２のトレンチと、前記層間絶縁膜上に形成さ
れ、且つ前記第２のトレンチ内に埋め込まれた第１の電
極と、前記第１の半導体領域の前記第２の半導体領域が
形成される面の裏面側に形成された第２の電極とを具備
することを特徴としている。
体装置は、第１導電型の第１の半導体領域と、前記第１
の半導体領域上に形成され、第１導電型で前記第１の半
導体領域よりも不純物濃度が低い第２の半導体領域と、
前記第２の半導体領域上に形成された第２導電型の第３
の半導体領域と、前記第３の半導体領域の表面領域に形
成され、第１導電型で前記第２の半導体領域よりも不純
物濃度が高い第４の半導体領域と、前記第４及び第３の
半導体領域を貫通して前記第２の半導体領域に達する深
さの複数の第１のトレンチと、各々の前記第１のトレン
チ内の前記第２，第３，第４の半導体領域の表面に形成
されたゲート絶縁膜と、各々の前記第１のトレンチ内に
埋め込まれたゲート電極と、前記第４の半導体領域上及
び前記ゲート電極上に形成された層間絶縁膜と、前記第
１のトレンチ間に前記第４の半導体領域及び層間絶縁膜
を貫通して前記第３の半導体領域に達する深さまで形成
された第２のトレンチと、前記層間絶縁膜上に形成さ
れ、且つ前記第２のトレンチ内に埋め込まれた第１の電
極と、前記第１の半導体領域の前記第２の半導体領域が
形成される面の裏面側に形成された第２の電極とを具備
することを特徴としている。
【０００９】請求項３に記載したように、請求項２の半
導体装置において、各々の前記第２のトレンチの底部に
おける前記第３の半導体領域中に形成され、第２導電型
で前記第３の半導体領域よりも不純物濃度が高い第５の
半導体領域を更に具備することを特徴とする。
導体装置において、各々の前記第２のトレンチの底部に
おける前記第３の半導体領域中に形成され、第２導電型
で前記第３の半導体領域よりも不純物濃度が高い第５の
半導体領域を更に具備することを特徴とする。
【００１０】請求項４に記載したように、請求項２また
は３の半導体装置において、前記第２の半導体領域をド
レイン、前記第３の半導体領域をチャネル、前記第４の
半導体領域をソース、前記第１の電極をソース電極、前
記第２の電極をドレイン電極としてなるパワーＭＯＳＦ
ＥＴを構成したことを特徴とする。
は３の半導体装置において、前記第２の半導体領域をド
レイン、前記第３の半導体領域をチャネル、前記第４の
半導体領域をソース、前記第１の電極をソース電極、前
記第２の電極をドレイン電極としてなるパワーＭＯＳＦ
ＥＴを構成したことを特徴とする。
【００１１】請求項５に記載したように、請求項２乃至
４いずれか１つの項に記載の半導体装置において、前記
第１の半導体領域はシリコン基板、前記第２の半導体領
域は前記シリコン基板上に形成されたエピタキシャル層
であることを特徴とする。
４いずれか１つの項に記載の半導体装置において、前記
第１の半導体領域はシリコン基板、前記第２の半導体領
域は前記シリコン基板上に形成されたエピタキシャル層
であることを特徴とする。
【００１２】請求項１のような構成によれば、終端部に
はコンタクトトレンチを形成しないので電界はかから
ず、空乏層の延びが非対称になることに起因して発生す
るゲートトレンチのコーナー部での電界集中を緩和でき
る。この結果、終端部のゲートトレンチのコーナー部に
結晶欠陥が発生するのを防止できる。
はコンタクトトレンチを形成しないので電界はかから
ず、空乏層の延びが非対称になることに起因して発生す
るゲートトレンチのコーナー部での電界集中を緩和でき
る。この結果、終端部のゲートトレンチのコーナー部に
結晶欠陥が発生するのを防止できる。
【００１３】請求項２のような構成によれば、コンタク
トトレンチをゲートトレンチ間の領域に形成するので、
終端部にはコンタクトトレンチは形成されず、電界はか
からない。よって、空乏層の延びが非対称になることに
起因して発生するゲートトレンチのコーナー部での電界
集中を緩和でき、結晶欠陥が発生するのを防止できる。
トトレンチをゲートトレンチ間の領域に形成するので、
終端部にはコンタクトトレンチは形成されず、電界はか
からない。よって、空乏層の延びが非対称になることに
起因して発生するゲートトレンチのコーナー部での電界
集中を緩和でき、結晶欠陥が発生するのを防止できる。
【００１４】請求項３に示すように、第３の半導体領域
より不純物濃度が高い第５の半導体領域を設けることに
よって、第１の電極と第３の半導体領域とのコンタクト
抵抗を低減できる。
より不純物濃度が高い第５の半導体領域を設けることに
よって、第１の電極と第３の半導体領域とのコンタクト
抵抗を低減できる。
【００１５】請求項４に示すように、請求項２または３
の構成は、パワーＭＯＳＦＥＴを形成するのに好適であ
る。
の構成は、パワーＭＯＳＦＥＴを形成するのに好適であ
る。
【００１６】請求項５に示すように、シリコン基板上に
エピタキシャル層が形成された半導体基板を用いるのが
好ましい。
エピタキシャル層が形成された半導体基板を用いるのが
好ましい。
【００１７】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１８】図１は、この発明の実施の形態に係る半導
体装置について説明するためのもので、コンタクトトレ
ンチ構造を採用した第３世代のトレンチゲートＭＯＳＦ
ＥＴの断面構成図である。また、図２は、上記図１に示
したＭＯＳＦＥＴの構成が一層明確となるように一部を
拡大して示す斜視図であり、ソース電極及びドレイン電
極を形成する前の構成を示している。
体装置について説明するためのもので、コンタクトトレ
ンチ構造を採用した第３世代のトレンチゲートＭＯＳＦ
ＥＴの断面構成図である。また、図２は、上記図１に示
したＭＯＳＦＥＴの構成が一層明確となるように一部を
拡大して示す斜視図であり、ソース電極及びドレイン電
極を形成する前の構成を示している。
【００１９】図１及び図２に示すパワーＭＯＳＦＥＴ
は、半導体基板２１の主表面にゲートトレンチ２２，２
２，…が形成され、これらのゲートトレンチ２２，２
２，…内にゲート絶縁膜とゲート電極とが埋め込み形成
されたトレンチゲート構造になっている。上記各ゲート
トレンチ２２，２２，…の幅ΔＷは例えば０．３５μ
ｍ、間隔ΔＤは例えば２．３５μｍである。上記基板２
１は、ｎ+型のシリコン基板２１ａ上にｎ-型のエピタキ
シャル層２１ｂが形成され、このエピタキシャル層２１
ｂにｐ型不純物領域（ｐベース領域）２１ｃとｎ+型不
純物領域（ｎ+ソース領域）２１ｄが形成された構造に
なっており、上記ゲートトレンチ２２，２２，…は上記
エピタキシャル層２１ｂに達する深さに形成されてい
る。上記ゲートトレンチ２２，２２，…内の基板２１の
表面にはゲート酸化膜２３，２３，…が形成され、これ
らゲートトレンチ２２，２２，…内にはポリシリコン等
からなるゲート電極２４，２４，…が埋め込まれてい
る。上記ゲートトレンチ２２，２２，…間のｎ+型不純
物領域２１ｄ及びｐ型不純物領域２１ｃには、ｎ+型不
純物領域２１ｄよりも深いコンタクトトレンチ２６，２
６，…が形成されている。このコンタクトトレンチ２
６，２６，…は、終端部には形成されておらず、ゲート
トレンチ２２，２２で挟まれた領域内にのみ形成されて
いる。これらコンタクトトレンチ２６，２６，…の底部
には、コンタクト抵抗を低減するためのｐ+型不純物領
域２７，２７，…が形成される。また、上記ゲートトレ
ンチ２２，２２，…上には、層間絶縁膜２８，２８，…
が形成される。そして、上記層間絶縁膜２８，２８，…
上及びコンタクトトレンチ２６，２６，…内にＴｉＷ層
２９ａとＡｌ層２９ｂとの積層構造のソース電極２９が
形成され、このソース電極２９が上記ｐ +型不純物領域
２７，２７，…を介してｐ型不純物領域２１ｃと電気的
に接続される。一方、上記シリコン基板２１の裏面側に
はドレイン電極３０が形成されている。
は、半導体基板２１の主表面にゲートトレンチ２２，２
２，…が形成され、これらのゲートトレンチ２２，２
２，…内にゲート絶縁膜とゲート電極とが埋め込み形成
されたトレンチゲート構造になっている。上記各ゲート
トレンチ２２，２２，…の幅ΔＷは例えば０．３５μ
ｍ、間隔ΔＤは例えば２．３５μｍである。上記基板２
１は、ｎ+型のシリコン基板２１ａ上にｎ-型のエピタキ
シャル層２１ｂが形成され、このエピタキシャル層２１
ｂにｐ型不純物領域（ｐベース領域）２１ｃとｎ+型不
純物領域（ｎ+ソース領域）２１ｄが形成された構造に
なっており、上記ゲートトレンチ２２，２２，…は上記
エピタキシャル層２１ｂに達する深さに形成されてい
る。上記ゲートトレンチ２２，２２，…内の基板２１の
表面にはゲート酸化膜２３，２３，…が形成され、これ
らゲートトレンチ２２，２２，…内にはポリシリコン等
からなるゲート電極２４，２４，…が埋め込まれてい
る。上記ゲートトレンチ２２，２２，…間のｎ+型不純
物領域２１ｄ及びｐ型不純物領域２１ｃには、ｎ+型不
純物領域２１ｄよりも深いコンタクトトレンチ２６，２
６，…が形成されている。このコンタクトトレンチ２
６，２６，…は、終端部には形成されておらず、ゲート
トレンチ２２，２２で挟まれた領域内にのみ形成されて
いる。これらコンタクトトレンチ２６，２６，…の底部
には、コンタクト抵抗を低減するためのｐ+型不純物領
域２７，２７，…が形成される。また、上記ゲートトレ
ンチ２２，２２，…上には、層間絶縁膜２８，２８，…
が形成される。そして、上記層間絶縁膜２８，２８，…
上及びコンタクトトレンチ２６，２６，…内にＴｉＷ層
２９ａとＡｌ層２９ｂとの積層構造のソース電極２９が
形成され、このソース電極２９が上記ｐ +型不純物領域
２７，２７，…を介してｐ型不純物領域２１ｃと電気的
に接続される。一方、上記シリコン基板２１の裏面側に
はドレイン電極３０が形成されている。
【００２０】次に、上記図１及び図２に示したパワーＭ
ＯＳＦＥＴの製造方法について、図３乃至図６を参照し
つつ説明する。まず、図３に示すように、ｎ+型のシリ
コン基板２１ａ上にｎ-型のエピタキシャル層２１ｂが
形成された基板を用意し、エピタキシャル層２１ｂ上か
らｐ型不純物のイオン注入を行ってｐ型不純物領域２１
ｃを形成した後、このｐ型不純物領域２１ｃにｎ型不純
物のイオン注入を行ってｎ+型不純物領域２１ｄを形成
する。
ＯＳＦＥＴの製造方法について、図３乃至図６を参照し
つつ説明する。まず、図３に示すように、ｎ+型のシリ
コン基板２１ａ上にｎ-型のエピタキシャル層２１ｂが
形成された基板を用意し、エピタキシャル層２１ｂ上か
らｐ型不純物のイオン注入を行ってｐ型不純物領域２１
ｃを形成した後、このｐ型不純物領域２１ｃにｎ型不純
物のイオン注入を行ってｎ+型不純物領域２１ｄを形成
する。
【００２１】次に、図４に示す如く、上記半導体基板１
１の主表面にＰＥＰ技術を用いてマスクを形成し、この
マスクを用いてＲＩＥ法等によりゲートトレンチ２２，
２２，…となる溝を形成する。この溝の深さは、ｎ+型
不純物領域２１ｄとｐ型不純物領域２１ｃを貫通し、エ
ピタキシャル層２１ｂに達する深さとする。そして、溝
内を熱酸化してゲート酸化膜２３，２３，…を形成した
後、全面にポリシリコン層を形成し、このポリシリコン
層の基板１１上をエッチバックして溝内に残存させ、ゲ
ート電極２４，２４，…を形成する。
１の主表面にＰＥＰ技術を用いてマスクを形成し、この
マスクを用いてＲＩＥ法等によりゲートトレンチ２２，
２２，…となる溝を形成する。この溝の深さは、ｎ+型
不純物領域２１ｄとｐ型不純物領域２１ｃを貫通し、エ
ピタキシャル層２１ｂに達する深さとする。そして、溝
内を熱酸化してゲート酸化膜２３，２３，…を形成した
後、全面にポリシリコン層を形成し、このポリシリコン
層の基板１１上をエッチバックして溝内に残存させ、ゲ
ート電極２４，２４，…を形成する。
【００２２】その後、図５に示すように、ＣＶＤ法等に
より全面に層間絶縁膜２８を形成し、ＰＥＰ技術を用い
てコンタクトトレンチ２６，２６，…を形成するための
マスクを形成する。そして、このマスクを用いてＲＩＥ
法等によりコンタクトトレンチ２６，２６，…となる溝
を形成する。溝の深さは、ｎ+型不純物領域２１ｄを貫
通し、ｐ型不純物領域２１ｃに達する深さである。
より全面に層間絶縁膜２８を形成し、ＰＥＰ技術を用い
てコンタクトトレンチ２６，２６，…を形成するための
マスクを形成する。そして、このマスクを用いてＲＩＥ
法等によりコンタクトトレンチ２６，２６，…となる溝
を形成する。溝の深さは、ｎ+型不純物領域２１ｄを貫
通し、ｐ型不純物領域２１ｃに達する深さである。
【００２３】引き続き、上記コンタクトトレンチ２６，
２６，…となる溝内にｐ型不純物をイオン注入し、熱処
理を行うことによりｐ+型不純物領域２７，２７，…を
形成すると図６に示すようになる。この図６に示した工
程は、上述した図２の斜視図に対応する。
２６，…となる溝内にｐ型不純物をイオン注入し、熱処
理を行うことによりｐ+型不純物領域２７，２７，…を
形成すると図６に示すようになる。この図６に示した工
程は、上述した図２の斜視図に対応する。
【００２４】そして、上記層間絶縁膜上及びコンタクト
トレンチ内にＴｉＷ層２９ａとＡｌ層２９ｂを順次形成
してソース電極２９を形成すると共に、基板１１の裏面
にＡｌ層等を形成してドレイン電極３０を形成する。こ
れによって、図１に示したようなパワーＭＯＳＦＥＴが
完成する。
トレンチ内にＴｉＷ層２９ａとＡｌ層２９ｂを順次形成
してソース電極２９を形成すると共に、基板１１の裏面
にＡｌ層等を形成してドレイン電極３０を形成する。こ
れによって、図１に示したようなパワーＭＯＳＦＥＴが
完成する。
【００２５】上記のような構成によれば、パワーＭＯＳ
ＦＥＴの終端部にはコンタクトトレンチ２６，２６を形
成せず、ゲートトレンチ２２，２２で挟まれた領域にコ
ンタクトトレンチ２６，２６，…を形成するので、終端
部には電界はかからず、空乏層の延びが非対称になるこ
とに起因して発生するゲートトレンチのコーナー部での
電界集中を緩和できる。この結果、終端部のゲートトレ
ンチのコーナー部に結晶欠陥が発生するのを防止でき
る。
ＦＥＴの終端部にはコンタクトトレンチ２６，２６を形
成せず、ゲートトレンチ２２，２２で挟まれた領域にコ
ンタクトトレンチ２６，２６，…を形成するので、終端
部には電界はかからず、空乏層の延びが非対称になるこ
とに起因して発生するゲートトレンチのコーナー部での
電界集中を緩和できる。この結果、終端部のゲートトレ
ンチのコーナー部に結晶欠陥が発生するのを防止でき
る。
【００２６】
【発明の効果】以上説明したように、この発明によれ
ば、コンタクトトレンチ構造を採用したときに、終端部
のゲートトレンチのコーナー部に結晶欠陥が発生するの
を防止できる半導体装置が得られる。
ば、コンタクトトレンチ構造を採用したときに、終端部
のゲートトレンチのコーナー部に結晶欠陥が発生するの
を防止できる半導体装置が得られる。
【図１】この発明の実施の形態に係る半導体装置につい
て説明するためのもので、コンタクトトレンチ構造を採
用した第３世代のトレンチゲートＭＯＳＦＥＴの断面構
成図。
て説明するためのもので、コンタクトトレンチ構造を採
用した第３世代のトレンチゲートＭＯＳＦＥＴの断面構
成図。
【図２】図１に示したＭＯＳＦＥＴの一部を拡大して示
す斜視図。
す斜視図。
【図３】図１に示した半導体装置の製造方法について説
明するためのもので、第１の製造工程を示す断面図。
明するためのもので、第１の製造工程を示す断面図。
【図４】図１に示した半導体装置の製造方法について説
明するためのもので、第２の製造工程を示す断面図。
明するためのもので、第２の製造工程を示す断面図。
【図５】図１に示した半導体装置の製造方法について説
明するためのもので、第３の製造工程を示す断面図。
明するためのもので、第３の製造工程を示す断面図。
【図６】図１に示した半導体装置の製造方法について説
明するためのもので、第４の製造工程を示す断面図。
明するためのもので、第４の製造工程を示す断面図。
【図７】従来の半導体装置について説明するためのもの
で、第３世代のトレンチゲートＭＯＳＦＥＴを示す断面
構成図。
で、第３世代のトレンチゲートＭＯＳＦＥＴを示す断面
構成図。
【図８】図７に示した半導体装置の顕微鏡写真。
【図９】図８に示した半導体装置の終端部を拡大した顕
微鏡写真。
微鏡写真。
２１…半導体基板、２１ａ…ｎ+型のシリコン基板、２
１ｂ…ｎ-型のエピタキシャル層、２１ｃ…ｐ型不純物
領域（ｐベース領域）、２１ｄ…ｎ+型不純物領域（ｎ+
ソース領域）、２２…ゲートトレンチ、２３…ゲート酸
化膜、２４…ゲート電極、２６…コンタクトトレンチ、
２７…ｐ+型不純物領域、２８…層間絶縁膜、２９…ソ
ース電極、３０…ドレイン電極。
１ｂ…ｎ-型のエピタキシャル層、２１ｃ…ｐ型不純物
領域（ｐベース領域）、２１ｄ…ｎ+型不純物領域（ｎ+
ソース領域）、２２…ゲートトレンチ、２３…ゲート酸
化膜、２４…ゲート電極、２６…コンタクトトレンチ、
２７…ｐ+型不純物領域、２８…層間絶縁膜、２９…ソ
ース電極、３０…ドレイン電極。
Claims (5)
- 【請求項１】 ゲートトレンチ内にゲート絶縁膜とゲー
ト電極を埋め込み、電極の一方とのコンタクト部におけ
る半導体基板の表面にトレンチを形成して接触面積を稼
ぐコンタクトトレンチ構造を採用した半導体装置であっ
て、 終端部はゲートトレンチで終了させたことを特徴とする
半導体装置。 - 【請求項２】 第１導電型の第１の半導体領域と、 前記第１の半導体領域上に形成され、第１導電型で前記
第１の半導体領域よりも不純物濃度が低い第２の半導体
領域と、 前記第２の半導体領域上に形成された第２導電型の第３
の半導体領域と、 前記第３の半導体領域の表面領域に形成され、第１導電
型で前記第２の半導体領域よりも不純物濃度が高い第４
の半導体領域と、 前記第４及び第３の半導体領域を貫通して前記第２の半
導体領域に達する深さの複数の第１のトレンチと、 各々の前記第１のトレンチ内の前記第２，第３，第４の
半導体領域の表面に形成されたゲート絶縁膜と、 各々の前記第１のトレンチ内に埋め込まれたゲート電極
と、 前記第４の半導体領域上及び前記ゲート電極上に形成さ
れた層間絶縁膜と、 前記第１のトレンチ間に前記第４の半導体領域及び層間
絶縁膜を貫通して前記第３の半導体領域に達する深さま
で形成された第２のトレンチと、 前記層間絶縁膜上に形成され、且つ前記第２のトレンチ
内に埋め込まれた第１の電極と、 前記第１の半導体領域の前記第２の半導体領域が形成さ
れる面の裏面側に形成された第２の電極とを具備するこ
とを特徴とする半導体装置。 - 【請求項３】 各々の前記第２のトレンチの底部におけ
る前記第３の半導体領域中に形成され、第２導電型で前
記第３の半導体領域よりも不純物濃度が高い第５の半導
体領域を更に具備することを特徴とする請求項２に記載
の半導体装置。 - 【請求項４】 前記第２の半導体領域をドレイン、前記
第３の半導体領域をチャネル、前記第４の半導体領域を
ソース、前記第１の電極をソース電極、前記第２の電極
をドレイン電極としてなるパワーＭＯＳＦＥＴを構成し
たことを特徴とする請求項２または３に記載の半導体装
置。 - 【請求項５】 前記第１の半導体領域はシリコン基板、
前記第２の半導体領域は前記シリコン基板上に形成され
たエピタキシャル層であることを特徴とする請求項２乃
至４いずれか１つの項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02720599A JP3748337B2 (ja) | 1999-02-04 | 1999-02-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02720599A JP3748337B2 (ja) | 1999-02-04 | 1999-02-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000223708A true JP2000223708A (ja) | 2000-08-11 |
| JP3748337B2 JP3748337B2 (ja) | 2006-02-22 |
Family
ID=12214610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02720599A Expired - Fee Related JP3748337B2 (ja) | 1999-02-04 | 1999-02-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3748337B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888196B2 (en) | 2002-04-24 | 2005-05-03 | Nec Electronics Corporation | Vertical MOSFET reduced in cell size and method of producing the same |
| US7193268B2 (en) | 2005-01-13 | 2007-03-20 | Shindengen Electric Manufacturing Co., Ltd | Semiconductor device |
| WO2012034372A1 (en) * | 2010-09-14 | 2012-03-22 | Csmc Technologies Fab1 Co., Ltd. | Trench vertical double diffused metal oxide semiconductor transistor |
| CN104900647A (zh) * | 2014-03-05 | 2015-09-09 | 万国半导体股份有限公司 | 带有自对准接触增强型插头的高密度mosfet阵列及其制备方法 |
| US9177813B2 (en) | 2009-05-18 | 2015-11-03 | Renesas Electronics Corporation | Manufacturing method of semiconductor device |
| US9634095B2 (en) | 2013-01-17 | 2017-04-25 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1999
- 1999-02-04 JP JP02720599A patent/JP3748337B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888196B2 (en) | 2002-04-24 | 2005-05-03 | Nec Electronics Corporation | Vertical MOSFET reduced in cell size and method of producing the same |
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| CN102403351A (zh) * | 2010-09-14 | 2012-04-04 | 无锡华润上华半导体有限公司 | 沟槽型垂直双扩散晶体管 |
| US9634095B2 (en) | 2013-01-17 | 2017-04-25 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| CN104900647A (zh) * | 2014-03-05 | 2015-09-09 | 万国半导体股份有限公司 | 带有自对准接触增强型插头的高密度mosfet阵列及其制备方法 |
| CN104900647B (zh) * | 2014-03-05 | 2018-06-05 | 万国半导体股份有限公司 | 带有自对准接触增强型插头的高密度mosfet阵列及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3748337B2 (ja) | 2006-02-22 |
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