JP2003324196A - 縦型ｍｏｓｆｅｔとその製造方法 - Google Patents
縦型ｍｏｓｆｅｔとその製造方法Info
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Abstract
(57)【要約】
【課題】 中耐圧を確保しながらもドリフト抵抗を低減
し、かつ製造が容易で低価格化が実現できる縦型ＭＯＳ
ＦＥＴとその製造方法を提供する。 【解決手段】 Ｎ型基板１０１上にＮ型の高抵抗ドリフ
ト層１０２を有し、高抵抗ドリフト層の表面領域にＰ型
のベース層１０３とＮ型のソース層１０４とゲート電極
１０５とを備える縦型ＭＯＳＦＥＴにおいて、ゲート電
極を挟む領域に配設されるトレンチ型バックゲート部１
０９は、トレンチ内に絶縁物が埋設されるとともに、ト
レンチ型バックゲート部１０９の直下にはＰ型層１１２
を備える。Ｐ型層１１２はトレンチ１１０を形成した
後、当該トレンチ１１０の底面にイオン注入を行って形
成し、その後トレンチを絶縁物１１１で埋め込む。Ｐ型
層１１２により耐圧を確保しながらもドリフト層１０２
の濃度を高めてドリフト抵抗を低減する。
し、かつ製造が容易で低価格化が実現できる縦型ＭＯＳ
ＦＥＴとその製造方法を提供する。 【解決手段】 Ｎ型基板１０１上にＮ型の高抵抗ドリフ
ト層１０２を有し、高抵抗ドリフト層の表面領域にＰ型
のベース層１０３とＮ型のソース層１０４とゲート電極
１０５とを備える縦型ＭＯＳＦＥＴにおいて、ゲート電
極を挟む領域に配設されるトレンチ型バックゲート部１
０９は、トレンチ内に絶縁物が埋設されるとともに、ト
レンチ型バックゲート部１０９の直下にはＰ型層１１２
を備える。Ｐ型層１１２はトレンチ１１０を形成した
後、当該トレンチ１１０の底面にイオン注入を行って形
成し、その後トレンチを絶縁物１１１で埋め込む。Ｐ型
層１１２により耐圧を確保しながらもドリフト層１０２
の濃度を高めてドリフト抵抗を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は縦型ＭＯＳＦＥＴに
関し、特にドレイン−ソース間耐圧を低下させることな
くドリフト抵抗を低減した縦型ＭＯＳＦＥＴとその製造
方法に関するものである。
関し、特にドレイン−ソース間耐圧を低下させることな
くドリフト抵抗を低減した縦型ＭＯＳＦＥＴとその製造
方法に関するものである。
【０００２】
【従来の技術】図７に従来の一般的な縦型ＭＯＳＦＥＴ
を示す。この縦型ＭＯＳＦＥＴは、Ｎ + 型基板２０１上
に高抵抗ドリフト層となるＮ- 型エピタキシャル層２０
２が形成され、その表面の所要領域にＰ型ベース層２０
３が形成され、このＰ型ベース層２０３にはＮ+ 型ソー
ス層２０４とＰ+ 型ベース層２０５が形成されている。
また、Ｐ型ベース層２０３内には表面からトレンチ２０
７が形成され、このトレンチ２０７内にゲート絶縁膜２
０８及びゲートポリシリコン２０９が埋め込まれてトレ
ンチ型ゲート電極２０６が形成されている。また、表面
を覆う層間絶縁膜２１０上には前記Ｎ+ 型ソース層２０
４とＰ+ 型ベース層２０５に接続されるソース電極２１
１が形成されている。また、前記Ｎ+ 型基板２０１の裏
面にはドレイン電極２１２が形成されている。
を示す。この縦型ＭＯＳＦＥＴは、Ｎ + 型基板２０１上
に高抵抗ドリフト層となるＮ- 型エピタキシャル層２０
２が形成され、その表面の所要領域にＰ型ベース層２０
３が形成され、このＰ型ベース層２０３にはＮ+ 型ソー
ス層２０４とＰ+ 型ベース層２０５が形成されている。
また、Ｐ型ベース層２０３内には表面からトレンチ２０
７が形成され、このトレンチ２０７内にゲート絶縁膜２
０８及びゲートポリシリコン２０９が埋め込まれてトレ
ンチ型ゲート電極２０６が形成されている。また、表面
を覆う層間絶縁膜２１０上には前記Ｎ+ 型ソース層２０
４とＰ+ 型ベース層２０５に接続されるソース電極２１
１が形成されている。また、前記Ｎ+ 型基板２０１の裏
面にはドレイン電極２１２が形成されている。
【０００３】このような縦型ＭＯＳＦＥＴでは、ドリフ
ト抵抗を低減するためには高抵抗ドリフト層（Ｎ- 型エ
ピタキシャル層）２０２の濃度を高く設定することが好
ましい。しかしながら、ドレイン−ソース間電圧印加時
に、Ｐ型ベース層２０３と高抵抗ドリフト層２０２との
間で縦方向のみに空乏化するため、空乏層が伸びていく
段階で電界強度が臨界電界を超え、また、ドレイン−ソ
ース間耐圧低下の要因となる電界集中を起こしやすいた
め、ある一定のドレイン−ソース間耐圧を確保するに
は、高抵抗ドリフト層濃度をある一定濃度以上にするこ
とができないという限界があった。
ト抵抗を低減するためには高抵抗ドリフト層（Ｎ- 型エ
ピタキシャル層）２０２の濃度を高く設定することが好
ましい。しかしながら、ドレイン−ソース間電圧印加時
に、Ｐ型ベース層２０３と高抵抗ドリフト層２０２との
間で縦方向のみに空乏化するため、空乏層が伸びていく
段階で電界強度が臨界電界を超え、また、ドレイン−ソ
ース間耐圧低下の要因となる電界集中を起こしやすいた
め、ある一定のドレイン−ソース間耐圧を確保するに
は、高抵抗ドリフト層濃度をある一定濃度以上にするこ
とができないという限界があった。
【０００４】このような問題に対し、ドリフト抵抗の低
減とドレイン−ソース間耐圧の向上を図った縦型ＭＯＳ
ＦＥＴが提案されている。例えば、特開２００１−１１
９０２２公報に記載の第１の技術は、図８に示すよう
に、Ｐ型ベース層２０３の直下の高抵抗ドリフト層２０
２に複数のＰ- 型層２１３を縦方向（基板の厚み方向）
に積層配置し、高抵抗ドリフト層２０２に並列したＰＮ
接合を形成したものである。なお、この例はプレーナ型
ゲート電極の縦型ＭＯＳＦＥＴの例であるが、図７と等
価な部分には同一符号を付して説明は省略している。こ
のように構成することで、縦型ＭＯＳＦＥＴのオフ状態
でのドレイン−ソース間電圧印加時に、Ｐ型ベース層と
高抵抗ドリフト層間の縦方向だけでなく、Ｐ- 型層２１
３と高抵抗ドリフト層２０２を横方向にも空乏化するこ
とで、Ｐ- 型層を形成しない形態の縦型ＭＯＳＦＥＴに
比べ、同一耐圧でも高抵抗ドリフト層の濃度を高く設定
でき、ドリフト抵抗を低減することが可能になる。ま
た、５００Ｖ以上の高耐圧縦型ＭＯＳＦＥＴを得ること
ができる。
減とドレイン−ソース間耐圧の向上を図った縦型ＭＯＳ
ＦＥＴが提案されている。例えば、特開２００１−１１
９０２２公報に記載の第１の技術は、図８に示すよう
に、Ｐ型ベース層２０３の直下の高抵抗ドリフト層２０
２に複数のＰ- 型層２１３を縦方向（基板の厚み方向）
に積層配置し、高抵抗ドリフト層２０２に並列したＰＮ
接合を形成したものである。なお、この例はプレーナ型
ゲート電極の縦型ＭＯＳＦＥＴの例であるが、図７と等
価な部分には同一符号を付して説明は省略している。こ
のように構成することで、縦型ＭＯＳＦＥＴのオフ状態
でのドレイン−ソース間電圧印加時に、Ｐ型ベース層と
高抵抗ドリフト層間の縦方向だけでなく、Ｐ- 型層２１
３と高抵抗ドリフト層２０２を横方向にも空乏化するこ
とで、Ｐ- 型層を形成しない形態の縦型ＭＯＳＦＥＴに
比べ、同一耐圧でも高抵抗ドリフト層の濃度を高く設定
でき、ドリフト抵抗を低減することが可能になる。ま
た、５００Ｖ以上の高耐圧縦型ＭＯＳＦＥＴを得ること
ができる。
【０００５】また、特開２０００−２６０９８２公報に
記載の第２の技術は、図９に示すように、高抵抗ドリフ
ト層としてのＮ- 型エピタキシャル層２０２に縦方向の
トレンチ２１４を形成し、この溝内にＰ型ベース２０３
につながるＰ- 型エピタキシャル層２１５を成長するこ
とで、高抵抗ドリフト層２０２に並列したＰＮ接合を形
成したものである。なお、図８の第１の技術と等価な部
分には同一符号を付してある。この第２の技術によれ
ば、図８の技術と同様に所要の耐圧を保持しながらも高
抵抗ドリフト層の濃度を高く設定でき、ドリフト抵抗を
低減することが可能になる。
記載の第２の技術は、図９に示すように、高抵抗ドリフ
ト層としてのＮ- 型エピタキシャル層２０２に縦方向の
トレンチ２１４を形成し、この溝内にＰ型ベース２０３
につながるＰ- 型エピタキシャル層２１５を成長するこ
とで、高抵抗ドリフト層２０２に並列したＰＮ接合を形
成したものである。なお、図８の第１の技術と等価な部
分には同一符号を付してある。この第２の技術によれ
ば、図８の技術と同様に所要の耐圧を保持しながらも高
抵抗ドリフト層の濃度を高く設定でき、ドリフト抵抗を
低減することが可能になる。
【０００６】
【発明が解決しようとする課題】しかしながら、第１の
技術では、Ｐ- 型層を高抵抗ドリフト層の厚み方向に連
続した状態に形成するために、Ｎ- 型エピタキシャル層
を薄く成長した上でＰ型不純物を注入する工程を複数回
繰り返しながら積層し、その上で熱処理してＰ型不純物
を活性化して所要の厚さの高抵抗ドリフト層を形成する
手法であるため、深く縦長にＰ- 型層を形成できるが、
工程が長くなり価格が高くなるという問題がある。ま
た、第２の技術では、Ｎ- 型エピタキシャル層の表面か
ら選択的にトレンチエッチを行い、トレンチ内部にＰ-
エピタキシャル層を成長して埋め込む方法であるため、
深いトレンチエッチングや選択的なエピタキシャル成長
において技術的困難が伴ない、価格が高くなるという問
題が生じる。
技術では、Ｐ- 型層を高抵抗ドリフト層の厚み方向に連
続した状態に形成するために、Ｎ- 型エピタキシャル層
を薄く成長した上でＰ型不純物を注入する工程を複数回
繰り返しながら積層し、その上で熱処理してＰ型不純物
を活性化して所要の厚さの高抵抗ドリフト層を形成する
手法であるため、深く縦長にＰ- 型層を形成できるが、
工程が長くなり価格が高くなるという問題がある。ま
た、第２の技術では、Ｎ- 型エピタキシャル層の表面か
ら選択的にトレンチエッチを行い、トレンチ内部にＰ-
エピタキシャル層を成長して埋め込む方法であるため、
深いトレンチエッチングや選択的なエピタキシャル成長
において技術的困難が伴ない、価格が高くなるという問
題が生じる。
【０００７】本発明の目的は、１５０Ｖ程度の中耐圧を
確保しながらもドリフト抵抗を低減し、かつ製造が容易
で低価格化が実現できる縦型ＭＯＳＦＥＴとその製造方
法を提供するものである。
確保しながらもドリフト抵抗を低減し、かつ製造が容易
で低価格化が実現できる縦型ＭＯＳＦＥＴとその製造方
法を提供するものである。
【０００８】
【課題を解決するための手段】本発明は、一導電型の基
板上に一導電型の高抵抗ドリフト層を有し、高抵抗ドリ
フト層の表面領域に反対導電型のベース層と一導電型の
ソース層とゲート電極とを備える縦型ＭＯＳＦＥＴにお
いて、ゲート電極を挟む領域に配設されるトレンチ型バ
ックゲート部はトレンチ内に絶縁物が埋設されるととも
に、トレンチ型バックゲート部の直下には反対導電型の
不純物層を備えることを特徴としている。ここで、反対
導電型の不純物層は、深さの異なる位置に存在して深さ
方向に連続している複数の不純物層、あるいは深さ方向
に離れている複数の不純物層で構成される。
板上に一導電型の高抵抗ドリフト層を有し、高抵抗ドリ
フト層の表面領域に反対導電型のベース層と一導電型の
ソース層とゲート電極とを備える縦型ＭＯＳＦＥＴにお
いて、ゲート電極を挟む領域に配設されるトレンチ型バ
ックゲート部はトレンチ内に絶縁物が埋設されるととも
に、トレンチ型バックゲート部の直下には反対導電型の
不純物層を備えることを特徴としている。ここで、反対
導電型の不純物層は、深さの異なる位置に存在して深さ
方向に連続している複数の不純物層、あるいは深さ方向
に離れている複数の不純物層で構成される。
【０００９】また、本発明では、ゲート電極はソース層
及びベース層を通して形成されたトレンチ内にゲート絶
縁膜を介して導電材料が埋設されたトレンチ型ゲート電
極で構成される。あるいは、ゲート電極はソース層の表
面上にゲート絶縁膜を介して形成されたプレーナ型ゲー
ト電極で構成される。また、本発明では、ソース層上に
層間絶縁膜が被着され、層間絶縁膜に開口されたコンタ
クト開口を通してソース層及びベース層に接続されるソ
ース電極が設けられ、コンタクト開口内にはソース電極
とは別の導電材料が埋設されている構成としてもよい。
及びベース層を通して形成されたトレンチ内にゲート絶
縁膜を介して導電材料が埋設されたトレンチ型ゲート電
極で構成される。あるいは、ゲート電極はソース層の表
面上にゲート絶縁膜を介して形成されたプレーナ型ゲー
ト電極で構成される。また、本発明では、ソース層上に
層間絶縁膜が被着され、層間絶縁膜に開口されたコンタ
クト開口を通してソース層及びベース層に接続されるソ
ース電極が設けられ、コンタクト開口内にはソース電極
とは別の導電材料が埋設されている構成としてもよい。
【００１０】本発明の製造方法は、一導電型の基板上に
一導電型の高抵抗のドリフト層を形成する工程と、前記
ドリフト層の表面領域に反対導電型のベース層と一導電
型のソース層を形成する工程と、ベース層及びソース層
に対してゲート絶縁膜を介して対向配置されるゲート電
極を形成する工程とを含む縦型ＭＯＳＦＥＴの製造方法
において、ゲート電極を挟む領域において高抵抗ドリフ
ト層に表面からトレンチを形成する工程と、トレンチの
底面に反対導電型の不純物をイオン注入してトレンチの
直下の高抵抗のドリフト層に反対導電型の不純物層を形
成する工程と、トレンチ内に絶縁物を埋設する工程とを
備えている。ここで、イオン注入は高抵抗のドリフト層
の異なる深さ位置に対して複数回のイオン注入を行って
深さの異なる位置にそれぞれ不純物層を形成する工程を
含むことが好ましい。
一導電型の高抵抗のドリフト層を形成する工程と、前記
ドリフト層の表面領域に反対導電型のベース層と一導電
型のソース層を形成する工程と、ベース層及びソース層
に対してゲート絶縁膜を介して対向配置されるゲート電
極を形成する工程とを含む縦型ＭＯＳＦＥＴの製造方法
において、ゲート電極を挟む領域において高抵抗ドリフ
ト層に表面からトレンチを形成する工程と、トレンチの
底面に反対導電型の不純物をイオン注入してトレンチの
直下の高抵抗のドリフト層に反対導電型の不純物層を形
成する工程と、トレンチ内に絶縁物を埋設する工程とを
備えている。ここで、イオン注入は高抵抗のドリフト層
の異なる深さ位置に対して複数回のイオン注入を行って
深さの異なる位置にそれぞれ不純物層を形成する工程を
含むことが好ましい。
【００１１】本発明の縦型ＭＯＳＦＥＴによれば、トレ
ンチ型バックゲート部の下層に深さ方向に延びるドリフ
ト層と反対導電型の不純物層の存在により、ドレイン−
ソース間電圧印加時にベース層と高抵抗ドリフト層間の
縦方向だけでなく、トレンチ型バックゲート部下の不純
物と高抵抗ドリフト層を横方向にも空乏化することで、
ドレイン−ソース間耐圧低下の要因となる電界集中を緩
和し、耐圧を向上させることができ、高抵抗ドリフト層
の濃度を高く設定してドリフト抵抗を低減できる。ま
た、トレンチ型バックゲート部はトレンチ内に絶縁物を
埋設した構成とすることで、ドレイン−ソース間電圧印
加時にトレンチ型バックゲート部下の不純物層及びベー
ス層内部に伸びる空乏層のソース電極へのリーチスルー
による耐圧低下を防止することができる。本発明の縦型
ＭＯＳＦＥＴでは、特に１５０Ｖ前後の中耐圧系におい
て、ドレイン−ソース間耐圧を低下させることなく、ド
リフト抵抗を低減することが可能になる。
ンチ型バックゲート部の下層に深さ方向に延びるドリフ
ト層と反対導電型の不純物層の存在により、ドレイン−
ソース間電圧印加時にベース層と高抵抗ドリフト層間の
縦方向だけでなく、トレンチ型バックゲート部下の不純
物と高抵抗ドリフト層を横方向にも空乏化することで、
ドレイン−ソース間耐圧低下の要因となる電界集中を緩
和し、耐圧を向上させることができ、高抵抗ドリフト層
の濃度を高く設定してドリフト抵抗を低減できる。ま
た、トレンチ型バックゲート部はトレンチ内に絶縁物を
埋設した構成とすることで、ドレイン−ソース間電圧印
加時にトレンチ型バックゲート部下の不純物層及びベー
ス層内部に伸びる空乏層のソース電極へのリーチスルー
による耐圧低下を防止することができる。本発明の縦型
ＭＯＳＦＥＴでは、特に１５０Ｖ前後の中耐圧系におい
て、ドレイン−ソース間耐圧を低下させることなく、ド
リフト抵抗を低減することが可能になる。
【００１２】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の縦型ＭＯＳＦＥＴの
第１の実施形態の断面図である。低抵抗ドリフト層であ
るＮ+ 型半導体基板１０１上に高抵抗ドリフト層である
Ｎ- 型エピタキシャル層１０２が形成されている。前記
Ｎ+ 型半導体基板１０１は例えば、Ｎ型不純物が２Ｅ１
９／ｃｍ3 の濃度であり、Ｎ- 型エピタキシャル層１０
２は例えばＮ型不純物が３Ｅ１５／ｃｍ3 の濃度であ
る。さらに、その上にＰ型ベース層１０３及びＮ+ 型ソ
ース層１０４が積層状態に形成されている。前記Ｐ型ベ
ース層１０３のＰ型不純物の濃度は例えば１Ｅ１７／ｃ
ｍ3 であり、Ｎ+ 型ソース層１０４のＮ型不純物の濃度
は例えば１Ｅ２０／ｃｍ3 である。そして、前記Ｎ+ 型
ソース層１０４の表面からＮ- 型エピタキシャル層１０
２に達するトレンチゲート電極１０５が形成されてい
る。このトレンチゲート電極１０５はトレンチ１０６の
内面に酸化膜等のゲート絶縁膜１０７が形成され、また
トレンチ１０６内には導電性が付与されたゲートポリシ
リコン１０８が埋め込まれている。
参照して説明する。図１は本発明の縦型ＭＯＳＦＥＴの
第１の実施形態の断面図である。低抵抗ドリフト層であ
るＮ+ 型半導体基板１０１上に高抵抗ドリフト層である
Ｎ- 型エピタキシャル層１０２が形成されている。前記
Ｎ+ 型半導体基板１０１は例えば、Ｎ型不純物が２Ｅ１
９／ｃｍ3 の濃度であり、Ｎ- 型エピタキシャル層１０
２は例えばＮ型不純物が３Ｅ１５／ｃｍ3 の濃度であ
る。さらに、その上にＰ型ベース層１０３及びＮ+ 型ソ
ース層１０４が積層状態に形成されている。前記Ｐ型ベ
ース層１０３のＰ型不純物の濃度は例えば１Ｅ１７／ｃ
ｍ3 であり、Ｎ+ 型ソース層１０４のＮ型不純物の濃度
は例えば１Ｅ２０／ｃｍ3 である。そして、前記Ｎ+ 型
ソース層１０４の表面からＮ- 型エピタキシャル層１０
２に達するトレンチゲート電極１０５が形成されてい
る。このトレンチゲート電極１０５はトレンチ１０６の
内面に酸化膜等のゲート絶縁膜１０７が形成され、また
トレンチ１０６内には導電性が付与されたゲートポリシ
リコン１０８が埋め込まれている。
【００１３】また、前記トレンチ型ゲート電極１０５を
挟む領域、ここでは複数のトレンチ型ゲート電極が並列
状態に配列されているので各トレンチ型ゲート電極の相
互間の領域には表面から前記Ｐ型ベース層１０３よりも
深くＮ- 型エピタキシャル層１０２に達するトレンチ型
バックゲート部１０９が形成されている。このトレンチ
型バックゲート部１０９は、トレンチ１１０の内部に酸
化膜１１１が埋め込まれた構成とされている。このトレ
ンチ型バックゲート部１０９の直下の前記Ｎ-型エピタ
キシャル層１０２にはＰ- 型層１１２が深さ方向に形成
されている。ここでは、それぞれ異なる深さに形成され
た２つのＰ- 型層１１２が深さ方向に連続した状態に形
成されている。これらＰ- 型層１１２のＰ型不純物の濃
度は中心と周辺部とで若干異なるが、平均して３Ｅ１５
／ｃｍ3 の濃度とされている。因みに、中心部では１Ｅ
１６／ｃｍ3オーダ、周辺部は１Ｅ１５／ｃｍ3オーダで
ある。さらに、前記トレンチ型バックゲート部１０９の
周囲の前記Ｎ+ 型ソース層１０４の下層には前記Ｐ型ベ
ース層１０３に接するＰ+ 型ベース層１１３が形成され
ている。このＰ+ 型ベース層１１３のＰ型不純物の濃度
は例えば１Ｅ１９／ｃｍ3 程度とされている。その上
で、全面に層間絶縁膜１１４が被着されるとともに、こ
の層間絶縁膜１１４において前記Ｐ+ 型ベース層１１３
を含む領域が開口されたコンタクト開口１１５内におい
て前記Ｎ+ 型ソース層１０４及びＰ+ 型ベース層１１３
に接するソース電極１１６が形成されている。なお、前
記Ｎ+ 型半導体基板１０１の裏面にはドレイン電極１１
７が形成されている。
挟む領域、ここでは複数のトレンチ型ゲート電極が並列
状態に配列されているので各トレンチ型ゲート電極の相
互間の領域には表面から前記Ｐ型ベース層１０３よりも
深くＮ- 型エピタキシャル層１０２に達するトレンチ型
バックゲート部１０９が形成されている。このトレンチ
型バックゲート部１０９は、トレンチ１１０の内部に酸
化膜１１１が埋め込まれた構成とされている。このトレ
ンチ型バックゲート部１０９の直下の前記Ｎ-型エピタ
キシャル層１０２にはＰ- 型層１１２が深さ方向に形成
されている。ここでは、それぞれ異なる深さに形成され
た２つのＰ- 型層１１２が深さ方向に連続した状態に形
成されている。これらＰ- 型層１１２のＰ型不純物の濃
度は中心と周辺部とで若干異なるが、平均して３Ｅ１５
／ｃｍ3 の濃度とされている。因みに、中心部では１Ｅ
１６／ｃｍ3オーダ、周辺部は１Ｅ１５／ｃｍ3オーダで
ある。さらに、前記トレンチ型バックゲート部１０９の
周囲の前記Ｎ+ 型ソース層１０４の下層には前記Ｐ型ベ
ース層１０３に接するＰ+ 型ベース層１１３が形成され
ている。このＰ+ 型ベース層１１３のＰ型不純物の濃度
は例えば１Ｅ１９／ｃｍ3 程度とされている。その上
で、全面に層間絶縁膜１１４が被着されるとともに、こ
の層間絶縁膜１１４において前記Ｐ+ 型ベース層１１３
を含む領域が開口されたコンタクト開口１１５内におい
て前記Ｎ+ 型ソース層１０４及びＰ+ 型ベース層１１３
に接するソース電極１１６が形成されている。なお、前
記Ｎ+ 型半導体基板１０１の裏面にはドレイン電極１１
７が形成されている。
【００１４】以上の構成の縦型ＭＯＳＦＥＴの製造方法
を図２〜図３を参照して説明する。先ず、図２（ａ）の
ように、低抵抗ドリフト層としてのＮ+ 型半導体基板１
０１上に高低抵抗ドリフト層としてのＮ- 型エピタキシ
ャル層１０２を成長する。そして、Ｎ- 型エピタキシャ
ル層１０２の表面上にフォトレジストを塗布し、かつ後
にトレンチ型バックゲート部を形成する領域を開口した
レジストパターンＰＲ１を形成する。次いで、このレジ
ストパターンＰＲ１をマスクに用いて前記Ｎ-型エピタ
キシャル層１０２を所要の深さまで選択エッチングして
トレンチ１１０を形成する。
を図２〜図３を参照して説明する。先ず、図２（ａ）の
ように、低抵抗ドリフト層としてのＮ+ 型半導体基板１
０１上に高低抵抗ドリフト層としてのＮ- 型エピタキシ
ャル層１０２を成長する。そして、Ｎ- 型エピタキシャ
ル層１０２の表面上にフォトレジストを塗布し、かつ後
にトレンチ型バックゲート部を形成する領域を開口した
レジストパターンＰＲ１を形成する。次いで、このレジ
ストパターンＰＲ１をマスクに用いて前記Ｎ-型エピタ
キシャル層１０２を所要の深さまで選択エッチングして
トレンチ１１０を形成する。
【００１５】次いで、図２（ｂ）のように、表面からボ
ロン等のＰ型イオンを入射角度０°でイオン注入し、ト
レンチ底部に選択的に導入してイオン注入層１１２ａを
形成する。このとき、イオン注入エネルギーを変えて、
注入の深さ位置を数箇所に分けている。ここでは、イオ
ン注入の深さ位置を異なる２箇所にしている。この時、
高エネルギーイオン注入を行えば、より深い位置にイオ
ン注入することができることは言うまでもない。
ロン等のＰ型イオンを入射角度０°でイオン注入し、ト
レンチ底部に選択的に導入してイオン注入層１１２ａを
形成する。このとき、イオン注入エネルギーを変えて、
注入の深さ位置を数箇所に分けている。ここでは、イオ
ン注入の深さ位置を異なる２箇所にしている。この時、
高エネルギーイオン注入を行えば、より深い位置にイオ
ン注入することができることは言うまでもない。
【００１６】次いで、図２（ｃ）のように、前記レジス
トパターンを除去した後、熱処理を施し、イオン注入し
た深さ方向に異なる２箇所のＰ型不純物を拡散し、それ
ぞれＰ- 型層１１２を形成する。ここでは、各Ｐ- 型層
１１２は深さ方向及び平面方向に拡散し、この拡散によ
って各Ｐ- 型層１１２は連結して深さ方向に一体化した
Ｐ- 型層として形成されることになる。
トパターンを除去した後、熱処理を施し、イオン注入し
た深さ方向に異なる２箇所のＰ型不純物を拡散し、それ
ぞれＰ- 型層１１２を形成する。ここでは、各Ｐ- 型層
１１２は深さ方向及び平面方向に拡散し、この拡散によ
って各Ｐ- 型層１１２は連結して深さ方向に一体化した
Ｐ- 型層として形成されることになる。
【００１７】次いで、図２（ｄ）のように、全面にＣＶ
Ｄ法等によって酸化膜を十分な厚さに成長して前記トレ
ンチ１１０を埋め込むと共に、当該酸化膜をエッチバッ
クして表面上の酸化膜は除去する一方でトレンチ１１０
の内部にのみ酸化膜１１１を残す。これにより、トレン
チ型バックゲート部１０９が形成される。
Ｄ法等によって酸化膜を十分な厚さに成長して前記トレ
ンチ１１０を埋め込むと共に、当該酸化膜をエッチバッ
クして表面上の酸化膜は除去する一方でトレンチ１１０
の内部にのみ酸化膜１１１を残す。これにより、トレン
チ型バックゲート部１０９が形成される。
【００１８】次いで、図３（ａ）のように、全面にＰ型
不純物をイオン注入し、かつ熱処理により活性化してＮ
- 型エピタキシャル層１０２の表面にＰ型ベース層１０
３を形成する。さらに、形成されたＰ型ベース層１０３
の表面にＮ型不純物をイオン注入し、かつ熱処理して当
該表面にＮ+ 型ソース層１０４を形成する。さらに、図
外のフォトレジストでレジストパターンを形成し、前記
Ｎ+ 型ソース層１０４、Ｐ+ 型ベース層１０３をエッチ
ングしてトレンチ１０６を形成する。そして、このトレ
ンチ１０６の内面にゲート絶縁膜１０７を形成し、その
内部にポリシリコン１０８を埋設し、トレンチ型ゲート
電極１０５を形成する。
不純物をイオン注入し、かつ熱処理により活性化してＮ
- 型エピタキシャル層１０２の表面にＰ型ベース層１０
３を形成する。さらに、形成されたＰ型ベース層１０３
の表面にＮ型不純物をイオン注入し、かつ熱処理して当
該表面にＮ+ 型ソース層１０４を形成する。さらに、図
外のフォトレジストでレジストパターンを形成し、前記
Ｎ+ 型ソース層１０４、Ｐ+ 型ベース層１０３をエッチ
ングしてトレンチ１０６を形成する。そして、このトレ
ンチ１０６の内面にゲート絶縁膜１０７を形成し、その
内部にポリシリコン１０８を埋設し、トレンチ型ゲート
電極１０５を形成する。
【００１９】次いで、図３（ｂ）のように、前記Ｎ+ 型
ソース層１０５の表面上に酸化膜等の層間絶縁膜１１４
を成長した後、フォトレジストをパターニングしたレジ
ストパターンをマスクにして当該層間絶縁膜１１４を選
択的にエッチングし、前記トレンチ型バックゲート部１
０９よりも若干広い領域を開口してコンタクト開口１１
５を形成する。また、このエッチング時には、前記Ｎ+
型ソース層１０４の下層の前記Ｐ型ベース層１０３の一
部がトレンチ内に露出するように、トレンチ１１０内に
埋設した前記酸化膜１１１の表面を一部エッチングす
る。
ソース層１０５の表面上に酸化膜等の層間絶縁膜１１４
を成長した後、フォトレジストをパターニングしたレジ
ストパターンをマスクにして当該層間絶縁膜１１４を選
択的にエッチングし、前記トレンチ型バックゲート部１
０９よりも若干広い領域を開口してコンタクト開口１１
５を形成する。また、このエッチング時には、前記Ｎ+
型ソース層１０４の下層の前記Ｐ型ベース層１０３の一
部がトレンチ内に露出するように、トレンチ１１０内に
埋設した前記酸化膜１１１の表面を一部エッチングす
る。
【００２０】その後、図３（ｃ）のように、Ｐ型ベース
層１０３とのオーム接触を行うために、前記Ｎ+ 型ソー
ス層１０４に対して前記層間絶縁膜１１４をマスクにし
てフッ化ボロン等のＰ型不純物をコンタクト開口１１５
に対する斜め回転注入方法で行い、かつ活性化のための
熱処理を行なってトレンチ１１０の開口周縁部に沿うＮ
+ 型ソース層１０４の下層にＰ+ 型ベース層１１３を形
成する。
層１０３とのオーム接触を行うために、前記Ｎ+ 型ソー
ス層１０４に対して前記層間絶縁膜１１４をマスクにし
てフッ化ボロン等のＰ型不純物をコンタクト開口１１５
に対する斜め回転注入方法で行い、かつ活性化のための
熱処理を行なってトレンチ１１０の開口周縁部に沿うＮ
+ 型ソース層１０４の下層にＰ+ 型ベース層１１３を形
成する。
【００２１】しかる後、図３（ｄ）のように、前記層間
絶縁膜１１４上にＡｌ（アルミニウム）等の金属層をス
パッタ法等によって形成し、前記層間絶縁膜１１４のコ
ンタクト開口１１５を介して前記Ｎ+ 型ソース層１０４
及びＰ+ 型ベース層１１３にそれぞれ接続されるソース
電極１１６を形成する。また、前記Ｎ+ 型半導体基板１
０１の裏面に同様に金属層を形成してドレイン電極１１
７を形成する。これにより、図１に示した縦型ＭＯＳＦ
ＥＴが製造される。
絶縁膜１１４上にＡｌ（アルミニウム）等の金属層をス
パッタ法等によって形成し、前記層間絶縁膜１１４のコ
ンタクト開口１１５を介して前記Ｎ+ 型ソース層１０４
及びＰ+ 型ベース層１１３にそれぞれ接続されるソース
電極１１６を形成する。また、前記Ｎ+ 型半導体基板１
０１の裏面に同様に金属層を形成してドレイン電極１１
７を形成する。これにより、図１に示した縦型ＭＯＳＦ
ＥＴが製造される。
【００２２】この構成の縦型ＭＯＳＦＥＴによれば、ト
レンチ型バックゲート部１０９の下層に深さ方向に延び
るＰ- 型層１１２は、図１の左側に示す電界分布とな
る。このＰ- 型層１１２の存在により、ドレイン−ソー
ス間電圧印加時にＰ型ベース層１０３と高抵抗ドリフト
層１０２間の縦方向だけでなく、トレンチ型バックゲー
ト部１０９の直下のＰ- 型層１１２と高抵抗ドリフト層
１０２を横方向にも空乏化することで、ドレイン−ソー
ス間耐圧低下の要因となる電界集中を緩和し、トレンチ
型バックゲート部下にＰ- 型層を形成しない構造に比べ
て同一濃度の高抵抗ドリフト層でも耐圧を向上させるこ
とができ、また、同一耐圧でも、高抵抗ドリフト層の濃
度を高く設定でき、ドリフト抵抗を低減できる。また、
トレンチ型バックゲート部１０９はトレンチ１１０内に
絶縁物１１１を埋設した構成とすることで、ドレイン−
ソース間電圧印加時にトレンチ型バックゲート部１０９
の直のＰ- 型層１１２及び、Ｐ型ベース層１０３内部に
伸びる空乏層のソース電極１１６へのリーチスルーによ
る耐圧低下を防止する。この縦型ＭＯＳＦＥＴでは、特
に１５０Ｖ前後の中耐圧系において、ドレイン−ソース
間耐圧を低下させることなく、ドリフト抵抗を低減でき
る
レンチ型バックゲート部１０９の下層に深さ方向に延び
るＰ- 型層１１２は、図１の左側に示す電界分布とな
る。このＰ- 型層１１２の存在により、ドレイン−ソー
ス間電圧印加時にＰ型ベース層１０３と高抵抗ドリフト
層１０２間の縦方向だけでなく、トレンチ型バックゲー
ト部１０９の直下のＰ- 型層１１２と高抵抗ドリフト層
１０２を横方向にも空乏化することで、ドレイン−ソー
ス間耐圧低下の要因となる電界集中を緩和し、トレンチ
型バックゲート部下にＰ- 型層を形成しない構造に比べ
て同一濃度の高抵抗ドリフト層でも耐圧を向上させるこ
とができ、また、同一耐圧でも、高抵抗ドリフト層の濃
度を高く設定でき、ドリフト抵抗を低減できる。また、
トレンチ型バックゲート部１０９はトレンチ１１０内に
絶縁物１１１を埋設した構成とすることで、ドレイン−
ソース間電圧印加時にトレンチ型バックゲート部１０９
の直のＰ- 型層１１２及び、Ｐ型ベース層１０３内部に
伸びる空乏層のソース電極１１６へのリーチスルーによ
る耐圧低下を防止する。この縦型ＭＯＳＦＥＴでは、特
に１５０Ｖ前後の中耐圧系において、ドレイン−ソース
間耐圧を低下させることなく、ドリフト抵抗を低減でき
る
【００２３】また、以上説明した製造方法では、トレン
チ１１０の底面に不純物をイオン注入してＰ- 型層１１
２を形成し、しかも異なるエネルギで複数のイオン注入
を行うことで高抵抗ドリフト層の深さ方向に並んだ複数
のＰ- 型層１１２を形成して任意の深さのＰ- 型層１１
２を形成することができるので、従来技術のようなドリ
フト層を積層形成する技術や選択エッチング及び選択エ
ピタキシャル成長の技術に比較して製造を容易に行うこ
とが可能になる。
チ１１０の底面に不純物をイオン注入してＰ- 型層１１
２を形成し、しかも異なるエネルギで複数のイオン注入
を行うことで高抵抗ドリフト層の深さ方向に並んだ複数
のＰ- 型層１１２を形成して任意の深さのＰ- 型層１１
２を形成することができるので、従来技術のようなドリ
フト層を積層形成する技術や選択エッチング及び選択エ
ピタキシャル成長の技術に比較して製造を容易に行うこ
とが可能になる。
【００２４】ここで、図２（ａ）の工程において、トレ
ンチ１１０をエッチングする際のマスク材に窒化膜と酸
化膜を用いて、その後の熱酸化によりトレンチの直角な
箇所を丸め、絶縁物の埋め込み性を向上させたり、直角
な部分を無くすことでドレイン−ソース間電圧印加時に
電界集中が起きにくくすることもできる。
ンチ１１０をエッチングする際のマスク材に窒化膜と酸
化膜を用いて、その後の熱酸化によりトレンチの直角な
箇所を丸め、絶縁物の埋め込み性を向上させたり、直角
な部分を無くすことでドレイン−ソース間電圧印加時に
電界集中が起きにくくすることもできる。
【００２５】また、図３（ｄ）の工程において、図４に
示すように、層間絶縁膜１１４のコンタクト開口１１５
内にＷ（タングステン）等の金属１１８を埋め込んだ
後、Ａｌ層からなるソース電極１１６を形成すること
で、ソース電極１１６の表面を平坦化することも可能で
ある。Ｗの埋込は、例えば全面にＷ膜を成長した後、化
学機械研磨（ＣＭＰ）法によって表面を平坦化する方法
が採用可能である。
示すように、層間絶縁膜１１４のコンタクト開口１１５
内にＷ（タングステン）等の金属１１８を埋め込んだ
後、Ａｌ層からなるソース電極１１６を形成すること
で、ソース電極１１６の表面を平坦化することも可能で
ある。Ｗの埋込は、例えば全面にＷ膜を成長した後、化
学機械研磨（ＣＭＰ）法によって表面を平坦化する方法
が採用可能である。
【００２６】また、前記実施形態では、Ｐ- 型層１１２
を成長するためのイオン注入は深さの異なる２箇所に対
して行っているが、イオン注入のエネルギを３以上に分
けて、しかもより高いエネルギで行うことで、高抵抗ド
リフト層のさらに深い領域にまでＰ- 型層１１２を形成
することが可能である。
を成長するためのイオン注入は深さの異なる２箇所に対
して行っているが、イオン注入のエネルギを３以上に分
けて、しかもより高いエネルギで行うことで、高抵抗ド
リフト層のさらに深い領域にまでＰ- 型層１１２を形成
することが可能である。
【００２７】図５は本発明の縦型ＭＯＳＦＥＴの第２の
実施形態の断面図であり、図１と等価な部分には同一符
号を付してある。低抵抗ドリフト層であるＮ+ 型半導体
基板１０１上に高抵抗ドリフト層であるＮ- 型エピタキ
シャル層１０２が形成され、さらに、その上にＰ型ベー
ス層１０３及びＮ+ 型ソース層１０４が積層状態に形成
されている。そして、前記Ｎ+ 型ソース層１０４の表面
からＮ- 型エピタキシャル層１０２に達するトレンチゲ
ート電極１０５が形成されている。また、前記トレンチ
ゲート電極１０５を挟む領域には表面からＮ- 型エピタ
キシャル層１０２に達するトレンチ型バックゲート部１
０９が形成されている。そして、このトレンチ型バック
ゲート部１０９の直下の前記Ｎ- 型エピタキシャル層１
０２には互いに深さ方向に離された２つのＰ- 型層１１
２が形成されている。さらに、前記トレンチ型バックゲ
ート部１０９の周囲の前記Ｎ+ 型ソース層１０４の下層
には前記Ｐ型ベース層１０３に接するＰ+ 型ベース層１
１３が形成されている。全面に層間絶縁膜１１４が被着
されるとともに、コンタクト開口１１５において前記Ｎ
+ 型ソース層１０４及びＰ+ 型ベース層１１３に接する
ソース電極１１６が形成されている。また、前記Ｎ+ 型
半導体基板１０１の裏面にはドレイン電極１１７が形成
されている。
実施形態の断面図であり、図１と等価な部分には同一符
号を付してある。低抵抗ドリフト層であるＮ+ 型半導体
基板１０１上に高抵抗ドリフト層であるＮ- 型エピタキ
シャル層１０２が形成され、さらに、その上にＰ型ベー
ス層１０３及びＮ+ 型ソース層１０４が積層状態に形成
されている。そして、前記Ｎ+ 型ソース層１０４の表面
からＮ- 型エピタキシャル層１０２に達するトレンチゲ
ート電極１０５が形成されている。また、前記トレンチ
ゲート電極１０５を挟む領域には表面からＮ- 型エピタ
キシャル層１０２に達するトレンチ型バックゲート部１
０９が形成されている。そして、このトレンチ型バック
ゲート部１０９の直下の前記Ｎ- 型エピタキシャル層１
０２には互いに深さ方向に離された２つのＰ- 型層１１
２が形成されている。さらに、前記トレンチ型バックゲ
ート部１０９の周囲の前記Ｎ+ 型ソース層１０４の下層
には前記Ｐ型ベース層１０３に接するＰ+ 型ベース層１
１３が形成されている。全面に層間絶縁膜１１４が被着
されるとともに、コンタクト開口１１５において前記Ｎ
+ 型ソース層１０４及びＰ+ 型ベース層１１３に接する
ソース電極１１６が形成されている。また、前記Ｎ+ 型
半導体基板１０１の裏面にはドレイン電極１１７が形成
されている。
【００２８】この第２の実施形態の縦型ＭＯＳＦＥＴの
製造方法は第１の実施形態の製造方法とほぼ同じである
が、図２（ｂ）に示したＰ- 型層１１２を形成する際の
イオン注入に際し、各Ｐ- 型層１１２を形成する際のイ
オン注入のエネルギの差を大きくすることで、各イオン
注入の深さの差を大きくし、注入したイオンを活性化し
たときに各Ｐ- 型層１１２が深さ方向に離れた位置に形
成するようにすればよい。
製造方法は第１の実施形態の製造方法とほぼ同じである
が、図２（ｂ）に示したＰ- 型層１１２を形成する際の
イオン注入に際し、各Ｐ- 型層１１２を形成する際のイ
オン注入のエネルギの差を大きくすることで、各イオン
注入の深さの差を大きくし、注入したイオンを活性化し
たときに各Ｐ- 型層１１２が深さ方向に離れた位置に形
成するようにすればよい。
【００２９】この第２の実施形態の縦型ＭＯＳＦＥＴで
は、２つのＰ- 型層１１２による深さ方向の電界分布は
図５の左側に示す通りとなる。このように、Ｐ- 型層１
１２を深さ方向に離して形成した場合でも、第１の実施
形態と同様に、トレンチ型バックゲート部１０９の直下
のＰ- 型層１１２により、ドレイン−ソース間電圧印加
時にＰ型ベース層１０３と高抵抗ドリフト層１０２間の
縦方向だけでなく、トレンチ型バックゲート部１０９の
直下のＰ- 型層と高抵抗ドリフト層を横方向にも空乏化
し、ドレイン−ソース間耐圧低下の要因となる電界集中
を緩和し、高抵抗ドリフト層でも耐圧を向上させること
ができ、また、同一耐圧でも、高抵抗ドリフト層１０２
の濃度を高く設定でき、ドリフト抵抗を低減できる。ま
た、トレンチ型バックゲート部１０９はトレンチ内に絶
縁物を埋設した構成とすることで、ドレイン−ソース間
電圧印加時にトレンチ型バックゲート部１０９の直下の
Ｐ - 型層１１２及び、Ｐ型ベース層１０３内部に伸びる
空乏層のソース電極１１６へのリーチスルーによる耐圧
低下を防止することができる。この第２の実施形態で
は、各Ｐ- 型層１１２をイオン注入する際のエネルギの
設定の自由度が大きくでき、製造をより容易に行うこと
が可能になる。
は、２つのＰ- 型層１１２による深さ方向の電界分布は
図５の左側に示す通りとなる。このように、Ｐ- 型層１
１２を深さ方向に離して形成した場合でも、第１の実施
形態と同様に、トレンチ型バックゲート部１０９の直下
のＰ- 型層１１２により、ドレイン−ソース間電圧印加
時にＰ型ベース層１０３と高抵抗ドリフト層１０２間の
縦方向だけでなく、トレンチ型バックゲート部１０９の
直下のＰ- 型層と高抵抗ドリフト層を横方向にも空乏化
し、ドレイン−ソース間耐圧低下の要因となる電界集中
を緩和し、高抵抗ドリフト層でも耐圧を向上させること
ができ、また、同一耐圧でも、高抵抗ドリフト層１０２
の濃度を高く設定でき、ドリフト抵抗を低減できる。ま
た、トレンチ型バックゲート部１０９はトレンチ内に絶
縁物を埋設した構成とすることで、ドレイン−ソース間
電圧印加時にトレンチ型バックゲート部１０９の直下の
Ｐ - 型層１１２及び、Ｐ型ベース層１０３内部に伸びる
空乏層のソース電極１１６へのリーチスルーによる耐圧
低下を防止することができる。この第２の実施形態で
は、各Ｐ- 型層１１２をイオン注入する際のエネルギの
設定の自由度が大きくでき、製造をより容易に行うこと
が可能になる。
【００３０】図６は本発明の縦型ＭＯＳＦＥＴの第３の
実施形態の断面図であり、ここではプレーナ型ゲート電
極の縦型ＭＯＳＦＥＴに適用した例を示している。図１
と等価な部分には同一符号を付してあり、低抵抗ドリフ
ト層であるＮ+ 型半導体基板１０１上に高抵抗ドリフト
層であるＮ- 型エピタキシャル層１０２が形成されてい
る。そして、ここでは前記Ｎ- 型エピタキシャル層１０
２の表面には島状の領域にそれぞれＰ型ベース層１０３
が形成され、各Ｐ型ベース層１０３の表面にはＮ+ 型ソ
ース層１０４が形成されている。前記Ｎ+ 型ソース層１
０４には、表面からＮ- 型エピタキシャル層１０２に達
するトレンチ型バックゲート部１０９が形成され、この
トレンチ型バックゲート部１０９の周囲の前記Ｎ+ 型ソ
ース領域１０４の直下にＰ+ 型ベース層１１３が形成さ
れている。そして、このトレンチ型バックゲート部１０
９の直下の前記Ｎ- 型エピタキシャル層１０２には深さ
方向に接した状態で２つのＰ- 型層１１２が形成されて
いる。そして、前記Ｐ型ベース層１０３間のＮ+ 型ソー
ス層１０４の表面上にはゲート絶縁膜１０７及びゲート
電極１０８が形成されてプレーナ型ゲート電極１０５Ａ
が形成され、さらにこれらを覆う層間絶縁膜１１４が被
着されている。そして、この層間絶縁膜１１４には前記
トレンチ型バックゲート部１０９の直上にコンタクト開
口１１５が設けられ、このコンタクト開口１１５を通し
てソース電極１１６が前記Ｎ+ 型ソース層１０４及びＰ
+ 型ベース層１１３に接続されている。また、前記Ｎ+
型半導体基板１０１の裏面にはドレイン電極１１７が形
成されている。
実施形態の断面図であり、ここではプレーナ型ゲート電
極の縦型ＭＯＳＦＥＴに適用した例を示している。図１
と等価な部分には同一符号を付してあり、低抵抗ドリフ
ト層であるＮ+ 型半導体基板１０１上に高抵抗ドリフト
層であるＮ- 型エピタキシャル層１０２が形成されてい
る。そして、ここでは前記Ｎ- 型エピタキシャル層１０
２の表面には島状の領域にそれぞれＰ型ベース層１０３
が形成され、各Ｐ型ベース層１０３の表面にはＮ+ 型ソ
ース層１０４が形成されている。前記Ｎ+ 型ソース層１
０４には、表面からＮ- 型エピタキシャル層１０２に達
するトレンチ型バックゲート部１０９が形成され、この
トレンチ型バックゲート部１０９の周囲の前記Ｎ+ 型ソ
ース領域１０４の直下にＰ+ 型ベース層１１３が形成さ
れている。そして、このトレンチ型バックゲート部１０
９の直下の前記Ｎ- 型エピタキシャル層１０２には深さ
方向に接した状態で２つのＰ- 型層１１２が形成されて
いる。そして、前記Ｐ型ベース層１０３間のＮ+ 型ソー
ス層１０４の表面上にはゲート絶縁膜１０７及びゲート
電極１０８が形成されてプレーナ型ゲート電極１０５Ａ
が形成され、さらにこれらを覆う層間絶縁膜１１４が被
着されている。そして、この層間絶縁膜１１４には前記
トレンチ型バックゲート部１０９の直上にコンタクト開
口１１５が設けられ、このコンタクト開口１１５を通し
てソース電極１１６が前記Ｎ+ 型ソース層１０４及びＰ
+ 型ベース層１１３に接続されている。また、前記Ｎ+
型半導体基板１０１の裏面にはドレイン電極１１７が形
成されている。
【００３１】この第３の実施形態の縦型ＭＯＳＦＥＴで
は、ゲート電極１０５Ａがプレーナ型であるために前記
第１の実施形態とは製造工程が若干相違するが、第１の
実施形態と同様に、トレンチ型バックゲート部１０９の
直下のＰ- 型層１１２の存在により、トレンチ型バック
ゲート部１０９の直下のＰ- 型層１１２と高抵抗ドリフ
ト層１０２を横方向にも空乏化でき、ドレイン−ソース
間耐圧低下の要因となる電界集中を緩和し、高抵抗ドリ
フト層でも耐圧を向上させることができ、また、同一耐
圧でも、高抵抗ドリフト層１０２の濃度を高く設定で
き、ドリフト抵抗を低減できる。また、トレンチ型バッ
クゲート部１０９はトレンチ内に絶縁物を埋設した構成
とすることで、ドレイン−ソース間電圧印加時にトレン
チ型バックゲート部１０９の直下のＰ- 型層１１２及
び、Ｐ型ベース層１０３の内部に伸びる空乏層のソース
電極１１６へのリーチスルーによる耐圧低下を防止する
ことができる。この第３の実施形態では前記各実施形態
のようなトレンチ型ゲート電極を形成するためのトレン
チの形成及びトレンチ内への絶縁物及び導電材料の埋込
工程が不要であるため、製造を容易に行う上で有利であ
る。
は、ゲート電極１０５Ａがプレーナ型であるために前記
第１の実施形態とは製造工程が若干相違するが、第１の
実施形態と同様に、トレンチ型バックゲート部１０９の
直下のＰ- 型層１１２の存在により、トレンチ型バック
ゲート部１０９の直下のＰ- 型層１１２と高抵抗ドリフ
ト層１０２を横方向にも空乏化でき、ドレイン−ソース
間耐圧低下の要因となる電界集中を緩和し、高抵抗ドリ
フト層でも耐圧を向上させることができ、また、同一耐
圧でも、高抵抗ドリフト層１０２の濃度を高く設定で
き、ドリフト抵抗を低減できる。また、トレンチ型バッ
クゲート部１０９はトレンチ内に絶縁物を埋設した構成
とすることで、ドレイン−ソース間電圧印加時にトレン
チ型バックゲート部１０９の直下のＰ- 型層１１２及
び、Ｐ型ベース層１０３の内部に伸びる空乏層のソース
電極１１６へのリーチスルーによる耐圧低下を防止する
ことができる。この第３の実施形態では前記各実施形態
のようなトレンチ型ゲート電極を形成するためのトレン
チの形成及びトレンチ内への絶縁物及び導電材料の埋込
工程が不要であるため、製造を容易に行う上で有利であ
る。
【００３２】ここで、図示は省略するが、前記第３の実
施形態において、トレンチ型バックゲート部１０９の直
下のＰ- 型層１１２は、第２の実施形態と同様に深さ方
向に離れた構成であってもよい。また、図示は省略する
が、前記第２及び第３の実施形態において、図４に示し
たように、コンタクト開口１１５内に金属１１８を埋設
して表面の平坦化を図るように構成してもよい。
施形態において、トレンチ型バックゲート部１０９の直
下のＰ- 型層１１２は、第２の実施形態と同様に深さ方
向に離れた構成であってもよい。また、図示は省略する
が、前記第２及び第３の実施形態において、図４に示し
たように、コンタクト開口１１５内に金属１１８を埋設
して表面の平坦化を図るように構成してもよい。
【００３３】なお、前記各実施形態で例示した縦型ＭＯ
ＳＦＥＴは、それぞれの導電型が反対導電型であっても
本発明が同様に適用できることは言うまでもない。
ＳＦＥＴは、それぞれの導電型が反対導電型であっても
本発明が同様に適用できることは言うまでもない。
【００３４】
【発明の効果】以上説明したように本発明の縦型ＭＯＳ
ＦＥＴによれば、トレンチ型バックゲート部の下層に深
さ方向に延びるドリフト層と反対導電型の不純物層が存
在しているので、ドレイン−ソース間電圧印加時にベー
ス層と高抵抗ドリフト層間の縦方向だけでなく、トレン
チ型バックゲート部下の不純物と高抵抗ドリフト層を横
方向にも空乏化することで、ドレイン−ソース間耐圧低
下の要因となる電界集中を緩和し、耐圧を向上させるこ
とができ、高抵抗ドリフト層の濃度を高く設定してドリ
フト抵抗を低減できる。また、トレンチ型バックゲート
部はトレンチ内に絶縁物を埋設した構成とすることで、
ドレイン−ソース間電圧印加時にトレンチ型バックゲー
ト部下の不純物層及びベース層内部に伸びる空乏層のソ
ース電極へのリーチスルーによる耐圧低下を防止するこ
とができる。
ＦＥＴによれば、トレンチ型バックゲート部の下層に深
さ方向に延びるドリフト層と反対導電型の不純物層が存
在しているので、ドレイン−ソース間電圧印加時にベー
ス層と高抵抗ドリフト層間の縦方向だけでなく、トレン
チ型バックゲート部下の不純物と高抵抗ドリフト層を横
方向にも空乏化することで、ドレイン−ソース間耐圧低
下の要因となる電界集中を緩和し、耐圧を向上させるこ
とができ、高抵抗ドリフト層の濃度を高く設定してドリ
フト抵抗を低減できる。また、トレンチ型バックゲート
部はトレンチ内に絶縁物を埋設した構成とすることで、
ドレイン−ソース間電圧印加時にトレンチ型バックゲー
ト部下の不純物層及びベース層内部に伸びる空乏層のソ
ース電極へのリーチスルーによる耐圧低下を防止するこ
とができる。
【００３５】また、本発明の製造方法では、トレンチの
底面に不純物をイオン注入して反対導電型の不純物層を
形成でき、しかも異なるエネルギで複数のイオン注入を
行うことで高抵抗ドリフト層の深さ方向に並んだ複数の
不純物層を形成して任意の深さの不純物層を形成するこ
とができるので、従来技術のようなドリフト層を積層形
成する技術や選択エッチング及び選択エピタキシャル成
長の技術に比較して製造を容易に行うことが可能にな
る。
底面に不純物をイオン注入して反対導電型の不純物層を
形成でき、しかも異なるエネルギで複数のイオン注入を
行うことで高抵抗ドリフト層の深さ方向に並んだ複数の
不純物層を形成して任意の深さの不純物層を形成するこ
とができるので、従来技術のようなドリフト層を積層形
成する技術や選択エッチング及び選択エピタキシャル成
長の技術に比較して製造を容易に行うことが可能にな
る。
【図１】本発明の第１の実施形態の断面図である。
【図２】第１の実施形態の製造方法を工程順に示す断面
図のその１である。
図のその１である。
【図３】第１の実施形態の製造方法を工程順に示す断面
図のその２である。
図のその２である。
【図４】本発明の第１の実施形態の変形例の断面図であ
る。
る。
【図５】本発明の第２の実施形態の断面図である。
【図６】本発明の第３の実施形態の断面図である。
【図７】従来の縦型ＭＯＳＦＥＴの一例の断面図であ
る。
る。
【図８】公報に記載の従来の第１の技術の断面図であ
る。
る。
【図９】公報に記載の従来の第２の技術の断面図であ
る。
る。
１０１ Ｎ+ 型半導体基板（低抵抗ドリフト層）
１０２ Ｎ- 型エピタキシャル層（高抵抗ドリフト層）
１０３ Ｐ型ベース層
１０４ Ｎ+ 型ソース層
１０５ トレンチ型ゲート電極
１０５Ａ プレーナ型ゲート電極
１０６ トレンチ
１０７ ゲート絶縁膜
１０８ ポリシリコン
１０９ トレンチ型バックゲート部
１１０ トレンチ
１１１ 絶縁物
１１２ Ｐ- 型層
１１３ Ｐ+ 型ベース層
１１４ 層間絶縁膜
１１５ コンタクト開口
１１６ ソース電極
１１７ ドレイン電極
１１８ 金属
Claims (8)
- 【請求項１】 一導電型の基板上に一導電型の高抵抗ド
リフト層を有し、前記高抵抗ドリフト層の表面領域に反
対導電型のベース層と一導電型のソース層とゲート電極
とを備える縦型ＭＯＳＦＥＴにおいて、前記ゲート電極
を挟む領域に配設されるトレンチ型バックゲート部はト
レンチ内に絶縁物が埋設されるとともに、前記トレンチ
型バックゲート部の直下には反対導電型の不純物層を備
えることを特徴とする縦型ＭＯＳＦＥＴ。 - 【請求項２】 前記反対導電型の不純物層は、深さの異
なる位置に存在して深さ方向に連続している複数の不純
物層で構成されていることを特徴とする請求項１に記載
の縦型ＭＯＳＦＥＴ。 - 【請求項３】 前記反対導電型の不純物層は、深さの異
なる位置に存在して深さ方向に離れている複数の不純物
層で構成されていることを特徴とする請求項１に記載の
縦型ＭＯＳＦＥＴ。 - 【請求項４】 前記ゲート電極は前記ソース層及びベー
ス層を通して形成されたトレンチ内にゲート絶縁膜を介
して導電材料が埋設されたトレンチ型ゲート電極である
ことを特徴とする請求項１ないし３のいずれかに記載の
縦型ＭＯＳＦＥＴ。 - 【請求項５】 前記ゲート電極は前記ソース層の表面上
にゲート絶縁膜を介して形成されたプレーナ型ゲート電
極であることを特徴とする請求項１ないし３のいずれか
に記載の縦型ＭＯＳＦＥＴ。 - 【請求項６】 前記ソース層上に層間絶縁膜が被着さ
れ、前記層間絶縁膜に開口されたコンタクト開口を通し
て前記ソース層及びベース層に接続されるソース電極が
設けられ、前記コンタクト開口内には前記ソース電極と
は別の導電材料が埋設されていることを特徴とする請求
項１ないし５のいずれかに記載の縦型ＭＯＳＦＥＴ。 - 【請求項７】 一導電型の基板上に一導電型の高抵抗の
ドリフト層を形成する工程と、前記ドリフト層の表面領
域に反対導電型のベース層と一導電型のソース層を形成
する工程と、前記ベース層及びソース層に対してゲート
絶縁膜を介して対向配置されるゲート電極を形成する工
程とを含む縦型ＭＯＳＦＥＴの製造方法において、前記
ゲート電極を挟む領域において高抵抗ドリフト層に表面
からトレンチを形成する工程と、前記トレンチの底面に
反対導電型の不純物をイオン注入して前記トレンチの直
下の前記高抵抗のドリフト層に反対導電型の不純物層を
形成する工程と、前記トレンチ内に絶縁物を埋設する工
程とを備えることを特徴とする縦型ＭＯＳＦＥＴの製造
方法。 - 【請求項８】 前記イオン注入は前記高抵抗のドリフト
層の異なる深さ位置に対して複数回のイオン注入を行っ
て深さの異なる位置にそれぞれ不純物層を形成する工程
を含むことを特徴とする請求項７に記載の縦型ＭＯＳＦ
ＥＴの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002127830A JP3652322B2 (ja) | 2002-04-30 | 2002-04-30 | 縦型ｍｏｓｆｅｔとその製造方法 |
| US10/421,829 US6770539B2 (en) | 2002-04-30 | 2003-04-24 | Vertical type MOSFET and manufacturing method thereof |
| EP03090133A EP1359624A3 (en) | 2002-04-30 | 2003-04-30 | Vertical type MOSFET and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002127830A JP3652322B2 (ja) | 2002-04-30 | 2002-04-30 | 縦型ｍｏｓｆｅｔとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003324196A true JP2003324196A (ja) | 2003-11-14 |
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ID=29208190
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002127830A Expired - Fee Related JP3652322B2 (ja) | 2002-04-30 | 2002-04-30 | 縦型ｍｏｓｆｅｔとその製造方法 |
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|---|---|
| US (1) | US6770539B2 (ja) |
| EP (1) | EP1359624A3 (ja) |
| JP (1) | JP3652322B2 (ja) |
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|---|---|---|---|---|
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| JP2005322723A (ja) * | 2004-05-07 | 2005-11-17 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006521706A (ja) * | 2003-03-25 | 2006-09-21 | インターナショナル レクティファイアー コーポレーション | 超接合デバイス及びその製造方法 |
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