JP4192281B2 - 炭化珪素半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置、例えば大電力用の縦型絶縁ゲート型電界効果トランジスタ（以下、縦型パワーＭＯＳＦＥＴという）に関する。
【０００２】
【従来の技術】
特開平７−３２６７５５号公報に示される縦型パワーＭＯＳＦＥＴの断面構造を図１６に示す。この図に基づき従来の縦型パワーＭＯＳＦＥＴの構造について説明する。
ｎ+ 型単結晶ＳｉＣの半導体基板１０１上に、ｎ- 型エピタキシャル層１０２とｐ型エピタキシャル層１０３が順次積層されて、ＳｉＣ基板１０４を構成している。
【０００３】
ｐ型エピタキシャル層１０３内には、半導体領域としてのｎ+ 型ソース領域１０５がイオン注入等により形成されている。そして、このｎ+ 型ソース領域１０５とｐ型エピタキシャル層１０３を貫通してｎ- 型エピタキシャル層１０２に達するまでエッチングが行われ、トレンチ１０６が形成されている。このトレンチ１０６内には、ゲート熱酸化膜（絶縁膜）１０７が形成され、その上にゲート電極１０８が形成されている。さらに、層間絶縁膜１０９、ｎ+ 型ソース領域１０５の表面、及びｐ型エピタキシャル層１０３の表面には、第１の電極層としてのソース電極１１０が形成され、半導体基板１０１の裏面にはドレイン電極１１が形成されている。
【０００４】
上記構成において、トレンチ１０６の側面でのｐ型エピタキシャル層１０３の表面がチャネルとなっており、ゲート電極１０８に正電圧が印加されてチャネルが形成されると、ソース・ドレイン間に電流が流れるようになっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の構造では縦型パワーＭＯＳＦＥＴのオフ時にソース・ドレイン間に高電圧を印加した場合、ゲート酸化膜１０７が破壊したり、耐圧が設計値よりも低下したりするなど、ゲート酸化膜１０７の寿命が低下するといった問題点があった。
【０００６】
本発明は上記問題に鑑みて成され、ゲート酸化膜の寿命低下を防止できる炭化珪素半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記問題を解決するために、本発明者らは従来の縦型パワーＭＯＳＦＥＴを試作し、検討を行った。
縦型パワーＭＯＳＦＥＴのオフ時にソース・ドレイン間に電圧が印加されると、ｎ- 型エピタキシャル層１０２とｐ型エピタキシャル層１０３のＰＮ接合部において空乏層ができて、電界が生じる。この電界の分布は、ｎ- 型エピタキシャル層１０２やｐ型エピタキシャル層１０３の不純物濃度やソース・ドレイン間への印加電圧で決定される。そして、素子耐圧はｐ型エピタキシャル層１０３側の空乏層がｎ+ 型ソース領域１０５に達する条件、つまりパンチスルー現象が発生する条件で決定される。
【０００８】
従来の縦型パワーＭＯＳＦＥＴを試作したところ、設計耐圧より測定値が低下していることが確認された。これは、トレンチ１０６の側面がＳｉＣ基板１０４の表面に対して垂直ではなく、ある程度傾斜して形成されることに起因すると考えられる。図１７に、縦型パワーＭＯＳＦＥＴのオフ時にソース・ドレイン間に高電圧が印加された時の模式図を示し、測定値における耐圧が低下した理由についての検討を示す。
【０００９】
ｎ- 型エピタキシャル層１０２とｐ型エピタキシャル層１０３のＰＮ接合部に発生する空乏層のうち、トレンチ１０６に接する端部（以下、空乏層端部という）は、トレンチ１０６に対して略垂直な状態で終端する。このため、仮にトレンチ１０６の側面がＳｉＣ基板１０４の表面に対して垂直となっていれば、空乏層端部はＳｉＣ基板１０４の表面に対して平行のまま終端することになる。
【００１０】
しかしながら、エッチングでのトレンチ形成によると、トレンチ１０６はＳｉＣ基板１０４の表面の垂直方向に対してある程度傾斜して形成されるのが実状であるため、図１７に示すように空乏層端部はトレンチ１０６の近傍で湾曲して終端することになる。従って、空乏層端部が空乏層の他の部分よりも先にｐ型エピタキシャル層１０３とｎ＋型ソース領域１０５との境界部に達する。このために、他の部分より先にＳｉＯ２で構成されたゲート熱酸化膜１０７との界面であるＳｉＯ２／ＳｉＣ界面においてパンチスルー現象が発生し、耐圧が設計値よりも低下していると考えられる。
【００１１】
そして、この現象を確認するために、ゲート電圧を変化させてパンチスルー現象が発生するソース−ドレイン間電圧を測定したところ、パンチスルー現象が発生する電圧はゲート電圧に強く依存していることが確認された。これは、パンチスルー現象が主に上記ＳｉＯ2 ／ＳｉＣ界面で発生することを意味しており、上記検討と一致するといえる。
【００１２】
そして、ゲート酸化膜破壊、ゲート酸化膜寿命低下等を引き起こした原因は、このパンチスルー現象で発生した電流が、ＳｉＯ2 ／ＳｉＣ界面に沿って非常に大きく加速され、ホットキャリアとして作用し、ＳｉＯ2 ／ＳｉＣ界面及びゲート酸化膜を劣化させたものと考察した。
そこで、上記検討に鑑みて、本発明は以下の技術的手段を採用する。
【００１３】
請求項１に記載の発明においては、第１導電型の炭化珪素からなる第１領域（５ａ）と第１導電型の炭化珪素からなる第２領域（５ｂ）とを有しており、第１領域と第２半導体層（２）の間の前記第３半導体層（３）の厚みに比して、第２領域と第２半導体層との間の第３半導体層の厚みの方が薄くなっていることを特徴としている。
【００１４】
このように、第１領域と第２半導体層の間の前記第３半導体層の厚みよりも、第２領域と第２半導体層との間の第３半導体層の厚みの方を薄くすれば、第２領域側にパンチスルー現象を発生させることができる。このため、第１の溝（６）に形成されているゲート絶縁膜（７）と第３半導体層の界面、つまりＳｉＯ2 ／ＳｉＣ界面においてパンチスルー現象が発生しないようにすることができる。これにより、ゲート絶縁膜寿命低下を防止することができる。
【００１５】
なお、請求項１に示した第２領域を第３半導体層内に形成された金属珪化物及び金属炭化物によって構成することも可能である。第２領域（５ｂ）に関しては、層間絶縁膜（９）をマスクにしてイオン注入を行うことにより形成することができる。
【００１６】
このように、層間絶縁膜（９）をマスクにして第２領域（５ｂ）を形成するようにすれば、第２領域（５ｂ）を形成するためにのみ必要とされるマスク材形成工程等をなくすことができる。
この場合、層間絶縁膜の膜厚を、第２領域形成時のイオン注入において、加速イオン種をマスクできる程度の厚さにすればよい。
【００１７】
請求項２に記載の発明においては、第１半導体層の表面には第２の溝（１５、１６）が形成されており、この第２の溝の段差によって、第１領域の下面と前記第２領域の下面のそれぞれの位置が異なる位置になっていることを特徴とする。このように、第１領域の下面と第２領域の下面の位置を第２の溝によって変えれば、容易に第１領域の下面よりも第２領域の下面の方が下方に位置するようにすることができる。
【００１８】
そして、このように第２の溝による段差が有ると、請求項１のように第１、第２領域を第１導電型の半導体層で形成する場合に、第１領域と第２領域を一度のイオン注入工程等を行うだけで第１領域の下面よりも第２領域の下面の方が下方に位置するようにすることができる。
【００２０】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
以下、本発明の実施例を図面に従って説明する。
図１に、本実施形態におけるｎチャネルタイプの縦型パワーＭＯＳＦＥＴを示し、この縦型パワーＭＯＳＦＥＴの構造について説明する。
【００２１】
低抵抗半導体層としてのｎ+ 型炭化珪素半導体基板１は、六方晶炭化珪素が用いられている。このｎ+ 型炭化珪素半導体基板１上に、高抵抗半導体層としてのｎ−型炭化珪素半導体層２とｐ型炭化珪素半導体層３が順次積層形成されている。
このように、ｎ+ 型炭化珪素半導体基板１とｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体層３とから単結晶炭化珪素よりなる半導体基板４が構成されている。
【００２２】
ｐ型炭化珪素半導体層３内の表層部における所定領域には、ｎ+型半導体領域で構成されたソース領域５が形成されている。このソース領域５は、溝側面６ａに隣接する領域（第１半導体領域）５ａと溝側面６ａから離れた領域（第２半導体領域）５ｂで構成されており、領域５ａよりも領域５ｂの方が接合深さが深くなるようになっていて、領域５ｂの下面が領域５ａの下面より下方に位置するようになっている。すなわち、領域５ａとｎ-型炭化珪素半導体層２との間のｐ型炭化珪素半導体層３の厚みに比して、領域５ｂとｎ-型炭化珪素半導体層２との間のｐ型炭化珪素半導体層３の厚みの方が薄くなっている。
【００２３】
また、ソース領域５の所定領域に、ソース領域５とｐ型炭化珪素半導体層３を貫通しｎ−型炭化珪素半導体層２に達する第１の溝６が形成されている。この溝６は、半導体基板４の表面にほぼ垂直な側面６ａおよび半導体基板４の表面に平行な底面６ｂを有するように形成されている。
また、溝６の側面６ａと底面６ｂにはゲート絶縁膜７が形成されており、さらにこのゲート絶縁膜７の内側にはゲート電極層８が充填されている。そして、これらゲート酸化膜７とゲート電極８を覆うように層間絶縁膜９が形成されている。
【００２４】
ソース領域５、低抵抗のｐ型炭化珪素半導体層３、及び絶縁膜９の表面にはアルミニウム等によって第１の電極層としてのソース電極１０が形成されている。そして、ｎ+ 型炭化珪素半導体基板１の裏面（半導体基板４の裏面）には、第２の電極層としてのドレイン電極１１が形成されている。
本実施形態における縦型パワーＭＯＳＦＥＴは、このような構造で構成されており、溝側面６ａに隣接する領域５ａが溝側面６ａから離れた領域５ｂ（ソース電極１０と接する領域５ｂ）よりも接合深さが浅くなるようにしている。このため、ソース・ドレイン間に高電圧を印加した場合、ｐ型炭化珪素半導体層３で形成される空乏層が、溝側面６ａに隣接する領域５ａよりも先に領域５ｂに到達するようにできる。すなわち、溝６の側面６ａに存在するＳｉＯ2 ／ＳｉＣ界面（チャネル部）においてパンチスルー現象が発生する電圧よりも低い電圧のときに、領域５ｂの部分でパンチスルー現象が発生するようにできるため、パンチスルー現象によって発生した電流がＳｉＯ2 ／ＳｉＣ界面に流れることを回避することができる。
【００２５】
このようにすれば、ＳｉＯ2 ／ＳｉＣ界面及びゲート酸化膜の劣化を防止するだけでなく、領域５ｂの全面でパンチスルー現象が発生するので、電流集中による素子破壊をも防止することができる。
次に、上記構成を有するｎチャネルタイプの縦型パワーＭＯＳＦＥＴの製造工程を図２〜図８を用いて説明する。
【００２６】
まず、図２に示すように、低抵抗半導体層としてのｎ+ 型炭化珪素半導体基板１を用意する。そして、このｎ+ 型炭化珪素半導体基板１の表面にｎ- 型炭化珪素半導体層２をエピタキシャル成長させ、さらにｎ- 型炭化珪素半導体層２上にｐ型炭化珪素半導体層３をエピタキシャル成長させる。このようにして、ｎ+ 型炭化珪素半導体基板１とｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体層３とからなる半導体基板４が形成される。
【００２７】
続いて、図３に示すように、ｐ型炭化珪素半導体層３に対してマスク材１２を用いて、例えば窒素のイオン注入により領域５ａを形成する。この後、さらに図４に示すように、ｐ型炭化珪素半導体層３に対してマスク材１３を用いて、例えば窒素のイオン注入により領域５ｂを形成する。この時、領域５ｂの接合深さが領域５ａの接合深さより大きくなるようにイオン注入の加速電圧を調節する。これにより、領域５ａと領域５ｂからなるソース領域５が形成される。
【００２８】
次に、図５に示すように、ドライエッチング法により、ソース領域５ａ及びｐ型炭化珪素半導体層３をともに貫通してｎ- 型炭化珪素半導体層２に達する溝６を形成する。なお、このドライエッチングにて形成される溝６は、上述したように半導体基板４の表面に対して垂直方向ではなく、ある程度傾斜した状態で形成される。
【００２９】
そして、熱酸化法により、図６に示すようにゲート絶縁膜を形成する。この熱酸化により、溝６の側面６ａには膜厚の薄いゲート酸化膜７ａが形成され、半導体基板４の表面や溝６の底面６ｂには膜厚の厚いゲート酸化膜７ｂ、７ｃがそれぞれ形成される。
さらに、図７に示すように、溝６内を第１、第２のポリシリコン層８ａ、８ｂで埋め戻し、ゲート電極８を形成する。この後、図８に示すように、ゲート電極８を含むゲート酸化膜７上にＣＶＤ法により層間絶縁膜９を形成する。
【００３０】
続いて、ソース領域５及びｐ型炭化珪素領域６とコンタクトを取るために、層間絶縁膜９及びゲート絶縁膜７の所定領域をエッチング除去したのち、層間絶縁膜９上を含むｎ+ ソース領域５ｂとｐ型炭化珪素領域６の上に、ソース電極層１０を形成する。この後、ｎ+ 型炭化珪素半導体基板１の裏面にドレイン電極層１１を形成すれば、図１に示す溝ゲート型パワーＭＯＳＦＥＴが完成する。
【００３１】
（第２実施形態）
上記第１実施形態では、ソース領域５の領域５ｂの接合深さが領域５ａの接合深さより深くなるように、別々の工程で領域５ａ、５ｂを形成するようにしているが、本実施形態のようにソース領域５ａ、５ｂを一度の工程で同時に形成することも可能である。
【００３２】
つまり、図９に示すように、ソース領域５における領域５ａ及び領域５ｂ形成前に、ｐ型炭化珪素半導体層３の所定領域をあらかじめ、例えばドライエッチング法によりエッチング除去して溝（第２の溝）１５を形成する。その後、イオン注入を行えばソース領域５における領域５ａ、５ｂを同時に形成することができる。
【００３３】
この場合、あらかじめエッチング除去されて形成された溝１５によって段差となっているため、イオン注入によってできるソース領域５の厚さが一定であっても、エッチング除去された部分の下面に領域５ｂが形成され、エッチング除去されていない部分の下面に領域５ａが形成される。そして、上記溝１５があるため、領域５ａ、５ｂは領域５ｂの下面が領域５ａの下面よりも下方に位置するように形成され、上記第１実施形態と同様の効果を得ることができる。これにより、領域５ａ、５ｂを形成するために必要であった二回のイオン注入工程を一回に減らすことができる。
【００３４】
（第３実施形態）
上記第１実施形態では、ソース領域５の領域５ａを形成した次の工程で領域５ｂを形成しているが本実施形態では、ソース領域５の領域５ｂを層間絶縁膜９を形成した後に形成する。
つまり、第１実施形態の図４に示す工程を行わずに図５〜図８に示す工程を順に行っていき、その後に図１０で示すように、層間絶縁膜９、半導体基板４表面上のゲート絶縁膜７の所定領域をエッチング除去した状態で、層間絶縁膜９をイオン注入のマスクとしてイオン注入を行い、ソース領域５ｂを形成する。
【００３５】
そして、さらにｐ型炭化珪素半導体層３のコンタクトをとるために層間絶縁膜９、半導体基板４表面上のゲート絶縁膜７の所定領域をエッチング除去し、ソース電極層１０を形成すれば、図１１に示す縦型パワーＭＯＳＦＥＴが完成する。このようにすれば、領域５ｂを形成するためにのみ必要とされたイオン注入のためのマスク材形成工程を削除することができる。
【００３６】
（第４実施形態）
上記第１〜第３実施形態では、ｐ型炭化珪素半導体層３に窒素イオン等を注入しｎ+ 型半導体層に反転させることでソース領域５の領域５ｂを形成しているが、本実施形態ではｎ+ 型半導体層と同様の効果を有する金属珪化物及び金属炭化物よりなる第２領域２０によって、第１〜第３実施形態における領域５ｂの役割を果たすようにしている。
【００３７】
つまり、第１実施形態の図４に示す工程を行わずに図５〜図８に示す工程を順に行っていき、その後に層間絶縁膜９及びゲート絶縁膜７の所定領域をエッチング除去し、この除去した領域に例えばＮｉ層を形成して熱処理を施す。この熱処理によって、図１２に示すように、ｎ+ 型半導体層と同様の効果を有するＮｉ珪化物、Ｎｉ炭化物で構成された第２領域２０が形成される。このとき、熱処理の時間や温度を調節することにより第２領域２０の下面がソース領域５よりも深くなるようにする。
【００３８】
これらの第２領域２０をソース電極１０とのコンタクト領域に形成することにより、アルミニウム等でできたソース電極１０とソース領域５（領域５ａ）とのコンタクト抵抗低減を行うことができるため、第１実施形態と同様の効果を得ることができると共にコンタクト抵抗を低くすることができる。
（第５実施形態）
また、上記第４実施形態ではＮｉ層等を形成し、熱拡散によって金属珪化物及び金属炭化物からなる第２領域２０を形成しているが、本実施形態のように第２領域２０が形成される部分に溝を設けるようにしてもよい。
【００３９】
すなわち、上記第４実施形態では図１２に示すように領域２０の下面がソース領域５の下面よりも下方になるようにしたが、熱拡散の量等を考慮すると領域２０の下面がソース領域５の下面よりも下方にならなかったり、若しくはそうなるまでに時間ががかったりする場合が生じる。
このため、本実施形態では図１３に示すように、ソース領域５に隣接する溝（第２の溝）１６を設け、この溝１６によって熱拡散の量が少なくても領域２０の下面がソース領域５の下面よりも下方になるようにしている。
【００４０】
このように、溝１６を設けることにより、熱拡散の量等に規制があっても上記第４実施形態と同様の効果を得ることができる。
なお、この場合、熱拡散で形成した第２領域２０の下面が結果的にソース領域５の下面よりも下方になればよいので、溝１６の深さは熱拡散の量等によって応じて変化させればよく、例えばソース領域５の接合深さよりも浅くてもよい。
【００４１】
（第６実施形態）
上記第１〜第４実施形態では、ソース領域５の下面が２つの深さに分離されているものを示したが、本実施形態ではソース領域５の下面は一定の深さになるように形成しておき、ソース領域５の下面よりも下方までソース電極１０の下面を延設することにより、第１〜第４実施形態における領域５ｂの役割が果たせるようにしている。
【００４２】
図１４に本実施形態における縦型パワーＭＯＳＦＥＴの模式図を示す。図１４に示すように、ソース領域５を貫通してｐ型炭化珪素半導体層３まで達する溝１６を形成し、この溝１６内までソース電極１０を形成する。
このようにソース電極１０の下面をソース領域５の下面よりも下方になるようにしても上記実施形態と同様の効果を得ることができる。
【００４３】
この場合、第１〜第３実施形態のようにソース領域５をイオン注入で形成する必要はなく、ｐ型炭化珪素半導体層３の上に低抵抗ｎ型炭化珪素半導体層をエピタキシャル成長させた基板を用いて溝ゲート型パワーＭＯＳＦＥＴを作製することができる。
（他の実施形態）
これまで述べた構成の他にも、例えばｎ+ 型ソース領域５ｂとｐ型炭化珪素半導体層３上に形成されるソース電極層１０を異なる材料で構成してもよい。また、ｐ型炭化珪素半導体層３の電位固定を行うためにソース電極層１０とｐ型炭化珪素半導体層３とのコンタクトを取っているが、ソース電極層１０は少なくともｎ+ 型ソース領域５ｂの表面に形成されていればよい。また、図１５に示すように、ｐ型炭化珪素半導体層３の所定領域に低抵抗ｐ型炭化珪素領域１２を設けてもよい。
【００４４】
さらに、上記実施形態では本発明をｎチャネル縦型ＭＯＳＦＥＴに適用した場合について説明したが、本発明をｐチャネル縦型ＭＯＳＦＥＴに適用しても上記実施形態と同様の効果を得ることができる。
また、ｎ+ 型ソース領域５ａの形成は、溝６を形成した後におこなってもよい。
【図面の簡単な説明】
【図１】第１実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図６】図５に続く縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図７】図６に続く縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図８】図７に続く縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図９】第２実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図１０】第３実施形態における縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図１１】第３実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図１２】第４実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図１３】第５実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図１４】第６実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図１５】他の実施形態における応用例を説明するための縦型パワーＭＯＳＦＥＴの断面図である。
【図１６】従来における縦型パワーＭＯＳＦＥＴを説明するための断面図である。
【図１７】図１６の縦型パワーＭＯＳＦＥＴにおける空乏層を説明するための模式図である。
【符号の説明】
１…ｎ+ 型炭化珪素半導体基板、２…ｎ- 型炭化珪素半導体層、
３…ｐ型炭化珪素半導体層、４…半導体基板、５…ソース領域、
５ａ…、５ｂ…第１導電型の半導体からなる領域、６…溝、
７…ゲート絶縁膜、８…ゲート電極、９…層間絶縁膜、１０…ソース電極、
１１…ドレイン電極、１５、１６…溝、
２０…金属珪化物及び金属炭化物からなる領域。

Claims (2)

  1. 第１導電型の低抵抗な炭化珪素からなる第１半導体層（１）の表面側に炭化珪素からなる第１導電型の高抵抗な第２半導体層（２）と、炭化珪素からなる第２導電型の第３半導体層（３）とが順に積層された単結晶炭化珪素よりなる半導体基板（４）と、
    前記第３半導体層の表層部の所定領域に形成された第１導電型の炭化珪素からなる第１領域（５ａ）と、
    前記第１領域と前記第３半導体層とを共に貫通し、前記第２半導体層に達する第１の溝（６）と、
    第１導電型の炭化珪素からなり、前記第１領域に隣接すると共に、前記第１の溝から離れるように形成された第２領域（５ｂ）と、
    前記第１の溝の内壁に形成されたゲート絶縁膜（７）と、
    前記第１の溝内における前記ゲート絶縁膜の内側に形成されたゲート電極（８）と、
    前記ゲート電極を覆うように、該ゲート電極の上に形成された層間絶縁膜（９）と、
    前記ゲート電極上の前記層間絶縁膜の上に形成され、前記第２領域と電気的に接続された第１の電極層（１０）と、
    前記第１半導体層の裏面側に形成された第２の電極層（１１）と、を備えており、
    前記第１領域と前記第２半導体層との間の前記第３半導体層の厚みに比して、前記第２領域と前記第２半導体層との間の前記第３半導体層の厚みの方が薄くなっていることを特徴とする炭化珪素半導体装置。
  2. 前記第２領域の下面は、前記第１領域の下面よりも下方に配置されており、かつ、前記第３半導体層の表面には第２の溝（１５、１６）が形成されており、この第２の溝の段差によって、前記第１領域の下面と前記第２領域の下面のそれぞれの位置が異なる位置になっていることを特徴とする請求項１に記載の炭化珪素半導体装置。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4460741B2 (ja) * 2000-09-27 2010-05-12 株式会社東芝 電力用半導体素子及びその製造方法
US6683346B2 (en) * 2001-03-09 2004-01-27 Fairchild Semiconductor Corporation Ultra dense trench-gated power-device with the reduced drain-source feedback capacitance and Miller charge
US6781203B2 (en) * 2001-11-09 2004-08-24 International Rectifier Corporation MOSFET with reduced threshold voltage and on resistance and process for its manufacture
US6635535B2 (en) * 2001-11-20 2003-10-21 Fairchild Semiconductor Corporation Dense trench MOSFET with decreased etch sensitivity to deposition and etch processing
JP3559971B2 (ja) * 2001-12-11 2004-09-02 日産自動車株式会社 炭化珪素半導体装置およびその製造方法
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
EP2560210B1 (en) * 2003-09-24 2018-11-28 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
US7501651B2 (en) * 2004-11-30 2009-03-10 Samsung Electronics Co., Ltd. Test structure of semiconductor device
JP2006319213A (ja) * 2005-05-13 2006-11-24 Fuji Electric Device Technology Co Ltd 半導体装置
JP4903439B2 (ja) * 2005-05-31 2012-03-28 株式会社東芝 電界効果トランジスタ
TWI400757B (zh) * 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
JP2007013058A (ja) * 2005-07-04 2007-01-18 Toshiba Corp 半導体装置
US8435873B2 (en) * 2006-06-08 2013-05-07 Texas Instruments Incorporated Unguarded Schottky barrier diodes with dielectric underetch at silicide interface
JP2008053397A (ja) * 2006-08-24 2008-03-06 Ricoh Co Ltd 半導体装置及びその製造方法
US8035159B2 (en) * 2007-04-30 2011-10-11 Alpha & Omega Semiconductor, Ltd. Device structure and manufacturing method using HDP deposited source-body implant block
US8022472B2 (en) * 2007-12-04 2011-09-20 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
EP2081233A1 (de) * 2007-12-21 2009-07-22 SEMIKRON Elektronik GmbH & Co. KG Leistungsdiode mit grabenförmigen Anodenkontaktbereich
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
WO2010044226A1 (ja) * 2008-10-17 2010-04-22 パナソニック株式会社 半導体装置およびその製造方法
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
CN102396070A (zh) * 2009-04-13 2012-03-28 罗姆股份有限公司 半导体装置及半导体装置的制造方法
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US8598654B2 (en) 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
JP6131689B2 (ja) * 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6357869B2 (ja) * 2014-05-20 2018-07-18 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2016015424A (ja) * 2014-07-02 2016-01-28 ルネサスエレクトロニクス株式会社 半導体装置
DE102017108738B4 (de) * 2017-04-24 2022-01-27 Infineon Technologies Ag SiC-HALBLEITERVORRICHTUNG MIT EINEM VERSATZ IN EINEM GRABENBODEN UND HERSTELLUNGSVERFAHREN HIERFÜR
WO2020004067A1 (ja) * 2018-06-25 2020-01-02 住友電気工業株式会社 炭化珪素半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2542448B2 (ja) 1990-05-24 1996-10-09 シャープ株式会社 電界効果トランジスタおよびその製造方法
JP2917532B2 (ja) 1991-01-24 1999-07-12 富士電機株式会社 電界効果トランジスタ
JP3321189B2 (ja) 1991-10-04 2002-09-03 株式会社東芝 電力用半導体素子
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5506421A (en) 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
US5399515A (en) 1993-07-12 1995-03-21 Motorola, Inc. Method of fabricating a silicon carbide vertical MOSFET and device
JP2910573B2 (ja) 1993-09-10 1999-06-23 株式会社日立製作所 電界効果トランジスタ及びその製造方法
US5323040A (en) 1993-09-27 1994-06-21 North Carolina State University At Raleigh Silicon carbide field effect device
JP3334290B2 (ja) 1993-11-12 2002-10-15 株式会社デンソー 半導体装置
US5594261A (en) 1994-04-05 1997-01-14 Harris Corporation Device for isolating parallel sub-elements with reverse conducting diode regions
US5723376A (en) 1994-06-23 1998-03-03 Nippondenso Co., Ltd. Method of manufacturing SiC semiconductor device having double oxide film formation to reduce film defects
DE4423068C1 (de) 1994-07-01 1995-08-17 Daimler Benz Ag Feldeffekt-Transistoren aus SiC und Verfahren zu ihrer Herstellung
JPH08204179A (ja) 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
JP3325736B2 (ja) * 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
US5661312A (en) 1995-03-30 1997-08-26 Motorola Silicon carbide MOSFET
JPH08288500A (ja) 1995-04-20 1996-11-01 Hitachi Ltd 炭化珪素半導体素子とその製造法及び用途
JP3307184B2 (ja) 1995-09-06 2002-07-24 株式会社デンソー 炭化珪素半導体装置
JP3471509B2 (ja) 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US5719409A (en) * 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor

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