JP3321189B2 - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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Description
【０００１】
【産業上の利用分野】本発明は、大電流スイッチングを
行う高耐圧の電力用半導体素子に関する。
行う高耐圧の電力用半導体素子に関する。
【０００２】
【従来の技術】従来より、電力用半導体素子材料には専
らＳｉが用いられている。例えば、電力用ダイオードで
アノード・カソード間に順方向電圧を印加すると、良く
知られたようにエミッタ・ベース接合のビルトイン電圧
を越えたところから指数関数的に電流が流れる。素子の
応答速度を速くするため、またダイオードの順方向電圧
降下を小さくするためには、ビルトイン電圧は低い方が
よい。
らＳｉが用いられている。例えば、電力用ダイオードで
アノード・カソード間に順方向電圧を印加すると、良く
知られたようにエミッタ・ベース接合のビルトイン電圧
を越えたところから指数関数的に電流が流れる。素子の
応答速度を速くするため、またダイオードの順方向電圧
降下を小さくするためには、ビルトイン電圧は低い方が
よい。
【０００３】しかしこのビルトイン電圧は、ｐｎ接合を
構成する材料と不純物濃度で決り、材料がＳｉである限
り、不純物濃度を変えるしか方法がない。Ｓｉの場合こ
のビルトイン電圧は０．５〜０．８Ｖであるが、耐圧の
関係から高抵抗ベース層の不純物濃度と厚みが規定され
ると、十分に低い順方向電圧降下（すなわちオン電圧）
を得ることができず、また高速性能も得られない。例え
ば、耐圧４５００Ｖの素子の場合、高抵抗ベース層の不
純物濃度と厚みはおよそ、１×１０ 13 ／cm 3 ，４５０μ
m 程度であり、この高抵抗ベース層によって素子のスイ
ッチング特性やオン電圧が決定されている。
構成する材料と不純物濃度で決り、材料がＳｉである限
り、不純物濃度を変えるしか方法がない。Ｓｉの場合こ
のビルトイン電圧は０．５〜０．８Ｖであるが、耐圧の
関係から高抵抗ベース層の不純物濃度と厚みが規定され
ると、十分に低い順方向電圧降下（すなわちオン電圧）
を得ることができず、また高速性能も得られない。例え
ば、耐圧４５００Ｖの素子の場合、高抵抗ベース層の不
純物濃度と厚みはおよそ、１×１０ 13 ／cm 3 ，４５０μ
m 程度であり、この高抵抗ベース層によって素子のスイ
ッチング特性やオン電圧が決定されている。
【０００４】
【発明が解決しようとする課題】以上のように従来の電
力用半導体素子では、材料がＳｉに限定されていたため
に、高抵抗ベース層の不純物濃度と厚みによってオン特
性や応答特性が制限されるという問題があった。本発明
はこの様な事情を考慮してなされたもので、オン特性や
応答特性の向上を図った電力用半導体素子を提供するこ
とを目的とする。
力用半導体素子では、材料がＳｉに限定されていたため
に、高抵抗ベース層の不純物濃度と厚みによってオン特
性や応答特性が制限されるという問題があった。本発明
はこの様な事情を考慮してなされたもので、オン特性や
応答特性の向上を図った電力用半導体素子を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明は、高抵抗の第１
導電型ベース層と、前記ベース層の表面に設けられ、前
記ベース層にキャリアを注入する第２導電型エミッタ層
と、前記第２導電型エミッタ層から前記ベース層内に形
成された溝と、前記溝内に絶縁膜を介して埋め込まれた
電極層と、前記溝の底面角部を含んで形成された第２導
電型半導体層とを具備している。
導電型ベース層と、前記ベース層の表面に設けられ、前
記ベース層にキャリアを注入する第２導電型エミッタ層
と、前記第２導電型エミッタ層から前記ベース層内に形
成された溝と、前記溝内に絶縁膜を介して埋め込まれた
電極層と、前記溝の底面角部を含んで形成された第２導
電型半導体層とを具備している。
【０００６】
【作用】本発明は、高抵抗の第１導電型ベース層と、こ
のベース層にキャリアを注入する第２導電型エミッタ層
を有する電力用半導体素子であって、第２導電型エミッ
タ層からベース層内に形成された溝の底面角部を含んで
第２導電型半導体層を形成している。このため、オン特
性や応答特性を向上できるとともに、絶縁膜にかかる電
界を緩和することができ、高耐圧化を図ることができ
る。
のベース層にキャリアを注入する第２導電型エミッタ層
を有する電力用半導体素子であって、第２導電型エミッ
タ層からベース層内に形成された溝の底面角部を含んで
第２導電型半導体層を形成している。このため、オン特
性や応答特性を向上できるとともに、絶縁膜にかかる電
界を緩和することができ、高耐圧化を図ることができ
る。
【０００７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【０００８】図１は、本発明の前提となる電力用の高耐
圧ｐｎ接合ダイオードである。高抵抗のｎ- 型ベース層
１１の一方の面にｐ+ 型エミッタ層（アノード層）１２
が形成され、他方の面にｎ+ 型エミッタ層（カソード
層）１３が形成されている。ｐ+ 型エミッタ層１２にア
ノード電極１４が、ｎ+ 型エミッタ層１３にカソード電
極１５がそれぞれ形成されている。
圧ｐｎ接合ダイオードである。高抵抗のｎ- 型ベース層
１１の一方の面にｐ+ 型エミッタ層（アノード層）１２
が形成され、他方の面にｎ+ 型エミッタ層（カソード
層）１３が形成されている。ｐ+ 型エミッタ層１２にア
ノード電極１４が、ｎ+ 型エミッタ層１３にカソード電
極１５がそれぞれ形成されている。
【０００９】ここで、ｎ- 型ベース層１１およびｎ+ 型
エミッタ層１３はＳｉであり、ｐ+型エミッタ層１２は
ＳｉＣである。このヘテロ接合ダイオード構造は、例え
ば、ｐ+ 型エミッタ層１２となるＳｉＣ単結晶基板の一
方の面にｎ- 型ベース層１１となるＳｉ単結晶層をエピ
タキシャル成長させて、これに通常の不純物拡散によっ
てｎ+ 型エミッタ層１３を形成することにより得られ
る。この例によれば、ｐｎ接合にヘテロ接合構造を採用
することにより、低いビルトイン電圧が得られ、従って
優れた応答特性と低いオン電圧が得られる。
エミッタ層１３はＳｉであり、ｐ+型エミッタ層１２は
ＳｉＣである。このヘテロ接合ダイオード構造は、例え
ば、ｐ+ 型エミッタ層１２となるＳｉＣ単結晶基板の一
方の面にｎ- 型ベース層１１となるＳｉ単結晶層をエピ
タキシャル成長させて、これに通常の不純物拡散によっ
てｎ+ 型エミッタ層１３を形成することにより得られ
る。この例によれば、ｐｎ接合にヘテロ接合構造を採用
することにより、低いビルトイン電圧が得られ、従って
優れた応答特性と低いオン電圧が得られる。
【００１０】なお図１の例では、ｐ+ 型エミッタ／ｎ-
型ベースのｐｎ接合部に、ＳｉＣ／Ｓｉヘテロ接合を用
いたが、次のようなバンドギャップの異なる他の材料の
組み合わせ、即ちＳｉＣ（バンドギャップ大）／ＳｉＣ
（バンドギャップ小），Ｓｉ／ＳｉＧｅ，ＳｉＣ／Ｓｉ
Ｇｅ，Ｃ／ＳｉＣ，ＧａＮ／ＳｉＣ，ＡｌＮ／ＳｉＣ，
ＧａＰ／Ｓｉ，ＧａＰ／ＳｉＣ等を用いることができ、
これにより同様の効果が得られる。以下に示す各例で
も、ＳｉＣ／Ｓｉを用いる場合を説明するが、同様に上
述した他の材料の組み合わせを用いることが可能であ
る。
型ベースのｐｎ接合部に、ＳｉＣ／Ｓｉヘテロ接合を用
いたが、次のようなバンドギャップの異なる他の材料の
組み合わせ、即ちＳｉＣ（バンドギャップ大）／ＳｉＣ
（バンドギャップ小），Ｓｉ／ＳｉＧｅ，ＳｉＣ／Ｓｉ
Ｇｅ，Ｃ／ＳｉＣ，ＧａＮ／ＳｉＣ，ＡｌＮ／ＳｉＣ，
ＧａＰ／Ｓｉ，ＧａＰ／ＳｉＣ等を用いることができ、
これにより同様の効果が得られる。以下に示す各例で
も、ＳｉＣ／Ｓｉを用いる場合を説明するが、同様に上
述した他の材料の組み合わせを用いることが可能であ
る。
【００１１】図２は、本発明の前提としてのＧＴＯサイ
リスタを示している。高抵抗のｎ-型ベース層２１の一
方の面にｐ型ベース層２２が形成され、このｐ型ベース
層２２内にｎ+ 型エミッタ層２３が形成されている。ｎ
- 型ベース層２１の他方の面にはｐ+ 型エミッタ層２４
が形成されている。ここで、ｎ- 型ベース層２１および
ｐ型ベース層２２はＳｉであり、ｐ+ 型エミッタ層２４
はＳｉＣである。ｎ+型エミッタ層２３にカソード電極
２５が、ｐ+ 型エミッタ層２４にアノード電極２７が、
ｐ型ベース層２２にゲート電極２６がそれぞれ形成され
ている。この例によっても、アノード側のｐｎ接合がヘ
テロ接合構造となっており、これにより先の例と同様の
効果が得られる。
リスタを示している。高抵抗のｎ-型ベース層２１の一
方の面にｐ型ベース層２２が形成され、このｐ型ベース
層２２内にｎ+ 型エミッタ層２３が形成されている。ｎ
- 型ベース層２１の他方の面にはｐ+ 型エミッタ層２４
が形成されている。ここで、ｎ- 型ベース層２１および
ｐ型ベース層２２はＳｉであり、ｐ+ 型エミッタ層２４
はＳｉＣである。ｎ+型エミッタ層２３にカソード電極
２５が、ｐ+ 型エミッタ層２４にアノード電極２７が、
ｐ型ベース層２２にゲート電極２６がそれぞれ形成され
ている。この例によっても、アノード側のｐｎ接合がヘ
テロ接合構造となっており、これにより先の例と同様の
効果が得られる。
【００１２】図３は、本発明の前提としてのＩＧＢＴを
示している。ｎ- 型ベース層３１の一方の面にｐ型ベー
ス層３２が形成され、このｐ型ベース層３２内にｎ+ 型
エミッタ層（ソース層）３３が形成されている。ｎ- 型
ベース層３１の他方の面にはｐ+ 型エミッタ層（ドレイ
ン層）３４が形成されている。ｐ型ベース層３２のｎ+
型エミッタ層３３とｎ- 型ベース層３１により挟まれた
領域にゲート絶縁膜３５を介してゲート電極３６が形成
されている。ｎ+ 型エミッタ層３３とｐ型ベース層３２
に同時にコンタクトするようにソース電極３７が形成さ
れ、ｐ+ 型エミッタ層３４にはドレイン電極３８が形成
されている。この例においても、ｐ+ 型エミッタ層３４
とｎ- 型ベース層３１のｐｎ接合にＳｉＣ／Ｓｉヘテロ
接合が用いられている。これにより、先の例と同様の効
果が得られる。
示している。ｎ- 型ベース層３１の一方の面にｐ型ベー
ス層３２が形成され、このｐ型ベース層３２内にｎ+ 型
エミッタ層（ソース層）３３が形成されている。ｎ- 型
ベース層３１の他方の面にはｐ+ 型エミッタ層（ドレイ
ン層）３４が形成されている。ｐ型ベース層３２のｎ+
型エミッタ層３３とｎ- 型ベース層３１により挟まれた
領域にゲート絶縁膜３５を介してゲート電極３６が形成
されている。ｎ+ 型エミッタ層３３とｐ型ベース層３２
に同時にコンタクトするようにソース電極３７が形成さ
れ、ｐ+ 型エミッタ層３４にはドレイン電極３８が形成
されている。この例においても、ｐ+ 型エミッタ層３４
とｎ- 型ベース層３１のｐｎ接合にＳｉＣ／Ｓｉヘテロ
接合が用いられている。これにより、先の例と同様の効
果が得られる。
【００１３】図４は、本発明の前提としての横型ダイオ
ードを示している。ｎ- 型ベース層４１の一方の面にｎ
+ 型エミッタ層４２とｐ+ 型エミッタ層４３が所定距離
をおいて形成されている。ｎ+ 型エミッタ層４２とｐ+
型エミッタ層４３に挟まれた領域の表面は酸化膜４４で
覆われ、ｎ+ 型エミッタ層４２とｐ+ 型エミッタ層４３
にそれぞれ、カソード電極４５とアノード電極４６が形
成されている。ｐ+ 型エミッタ層４３の部分がＳｉＣで
あり、他の部分がＳｉである。
ードを示している。ｎ- 型ベース層４１の一方の面にｎ
+ 型エミッタ層４２とｐ+ 型エミッタ層４３が所定距離
をおいて形成されている。ｎ+ 型エミッタ層４２とｐ+
型エミッタ層４３に挟まれた領域の表面は酸化膜４４で
覆われ、ｎ+ 型エミッタ層４２とｐ+ 型エミッタ層４３
にそれぞれ、カソード電極４５とアノード電極４６が形
成されている。ｐ+ 型エミッタ層４３の部分がＳｉＣで
あり、他の部分がＳｉである。
【００１４】図５は、本発明の前提としての横型の絶縁
ゲート付サイリスタを示している。ｎ- 型ベース層５１
の一方の表面にｐ型ベース層５２、このｐ型ベース層５
２内にｎ+ 型エミッタ層５３が形成され、ｐ型ベース層
５２から所定距離離れてｐ+型エミッタ層５４が形成さ
れている。ｐ型ベース層５２のｎ+ 型エミッタ層５３と
ｎ- 型ベース層５１により挟まれた領域上にゲート絶縁
膜５５を介してゲート電極５６が形成されている。ｎ+
型エミッタ層５３，ｐ+ 型エミッタ層５４にそれぞれカ
ソード電極５８，アノード電極５９が形成されている。
この例でも、ｐ+ 型エミッタ層５４の部分がＳｉＣであ
り、他の部分がＳｉである。これら図５，図６に示す例
によっても、先の例と同様の効果が得られる。
ゲート付サイリスタを示している。ｎ- 型ベース層５１
の一方の表面にｐ型ベース層５２、このｐ型ベース層５
２内にｎ+ 型エミッタ層５３が形成され、ｐ型ベース層
５２から所定距離離れてｐ+型エミッタ層５４が形成さ
れている。ｐ型ベース層５２のｎ+ 型エミッタ層５３と
ｎ- 型ベース層５１により挟まれた領域上にゲート絶縁
膜５５を介してゲート電極５６が形成されている。ｎ+
型エミッタ層５３，ｐ+ 型エミッタ層５４にそれぞれカ
ソード電極５８，アノード電極５９が形成されている。
この例でも、ｐ+ 型エミッタ層５４の部分がＳｉＣであ
り、他の部分がＳｉである。これら図５，図６に示す例
によっても、先の例と同様の効果が得られる。
【００１５】ここまでの例は、ｐ+ 型エミッタ層とｎ-
型ベース層のｐｎ接合部にＳｉＣ／Ｓｉヘテロ接合を用
いて素子特性改善を行ったが、高抵抗ベース層にＳｉＣ
やＣ（ダイヤモンド）等の広バンドギャップ材料を用い
れば、ヘテロ接合を採用しなくても、高抵抗ベース層を
Ｓｉを用いた場合より薄くして同じ素子耐圧を得ること
ができ、高抵抗ベース層が薄くなった分スイッチング特
性を向上させることができる。その様な例を以下に説明
する。
型ベース層のｐｎ接合部にＳｉＣ／Ｓｉヘテロ接合を用
いて素子特性改善を行ったが、高抵抗ベース層にＳｉＣ
やＣ（ダイヤモンド）等の広バンドギャップ材料を用い
れば、ヘテロ接合を採用しなくても、高抵抗ベース層を
Ｓｉを用いた場合より薄くして同じ素子耐圧を得ること
ができ、高抵抗ベース層が薄くなった分スイッチング特
性を向上させることができる。その様な例を以下に説明
する。
【００１６】図６は、横型ダイオードの例である。Ｓｉ
基板（またはＳｉＣ基板）６１とＳｉＣ基板６３との間
に酸化膜６２を挟んで直接接着して得られたウェハを用
いて、ＳｉＣ基板６３側を素子領域として、図４と同様
の構成の横型ダイオードを形成している。図７は、図６
と同様の接着ウェハを用いて、ＳｉＣ基板６３側に図５
と同様の絶縁ゲート付サイリスタを形成した例である。
次に高抵抗ＳｉＣ基板を用いた埋込み絶縁ゲート型の電
力用素子の例を説明する。図８〜図１１はその様な例の
１／２セルの断面構造である。
基板（またはＳｉＣ基板）６１とＳｉＣ基板６３との間
に酸化膜６２を挟んで直接接着して得られたウェハを用
いて、ＳｉＣ基板６３側を素子領域として、図４と同様
の構成の横型ダイオードを形成している。図７は、図６
と同様の接着ウェハを用いて、ＳｉＣ基板６３側に図５
と同様の絶縁ゲート付サイリスタを形成した例である。
次に高抵抗ＳｉＣ基板を用いた埋込み絶縁ゲート型の電
力用素子の例を説明する。図８〜図１１はその様な例の
１／２セルの断面構造である。
【００１７】図８は、ＳＩサイリスタであって、ＳｉＣ
基板からなるｎ- 型ベース層８１の一方の面に溝８２が
形成され、その内部にゲート酸化膜８３を介して第１ゲ
ート電極８４が埋込み形成されている。溝８２の間には
ｎ+ 型エミッタ層８５が形成されている。ｎ- 型ベース
層８１の他方の面にも同様に溝８７が形成され、これに
ゲート絶縁膜８８を介して第２ゲート電極８９が埋込み
形成されている。第２ゲート電極８９側の溝８７に挟ま
れた領域の間にはｐ+ 型エミッタ層９０が形成されてい
る。ｎ+ 型エミッタ層８５側にカソード電極８６が、ｐ
+ 型エミッタ層９０側にはアノード電極９１が形成され
ている。
基板からなるｎ- 型ベース層８１の一方の面に溝８２が
形成され、その内部にゲート酸化膜８３を介して第１ゲ
ート電極８４が埋込み形成されている。溝８２の間には
ｎ+ 型エミッタ層８５が形成されている。ｎ- 型ベース
層８１の他方の面にも同様に溝８７が形成され、これに
ゲート絶縁膜８８を介して第２ゲート電極８９が埋込み
形成されている。第２ゲート電極８９側の溝８７に挟ま
れた領域の間にはｐ+ 型エミッタ層９０が形成されてい
る。ｎ+ 型エミッタ層８５側にカソード電極８６が、ｐ
+ 型エミッタ層９０側にはアノード電極９１が形成され
ている。
【００１８】この例の場合、ＳｉＣを用いているため
に、Ｓｉ基板を用いた従来の素子と比べてｐｎ接合の注
入効率は低くなるが、キャリア注入はＭＯＳトランジス
タ動作により行われるためにターンオン特性は優れたも
のが得られる。そしてＳｉＣ基板を用いているために、
従来のＳｉ基板を用いたものと比べて、ｎ- 型ベース層
８１の厚みを薄くして、従来と同程度の耐圧を得ること
ができ、ｎ- 型ベース層８１を薄くした結果として低い
オン電圧を得ることができる。
に、Ｓｉ基板を用いた従来の素子と比べてｐｎ接合の注
入効率は低くなるが、キャリア注入はＭＯＳトランジス
タ動作により行われるためにターンオン特性は優れたも
のが得られる。そしてＳｉＣ基板を用いているために、
従来のＳｉ基板を用いたものと比べて、ｎ- 型ベース層
８１の厚みを薄くして、従来と同程度の耐圧を得ること
ができ、ｎ- 型ベース層８１を薄くした結果として低い
オン電圧を得ることができる。
【００１９】図９は、図８の素子において、ｎ+ 型エミ
ッタ層８５内にターンオフ時の正孔電流を掃き出すため
のｐ+ 型ドレイン層９２を設け、同様にｐ+ 型エミッタ
層９０内にｎ+ 型ドレイン層９３を設けた例である。
ッタ層８５内にターンオフ時の正孔電流を掃き出すため
のｐ+ 型ドレイン層９２を設け、同様にｐ+ 型エミッタ
層９０内にｎ+ 型ドレイン層９３を設けた例である。
【００２０】図１０は、図９の素子においてさらに、ｎ
+ 型エミッタ層８５の下にｐ型ベース層９４を設け、ｐ
+ 型エミッタ層９０の上にｎ型バッファ層９５を設け
て、絶縁ゲート型サイリスタとした例である。図１１
は、図１０の素子のアノード側をｎ+ 型ドレイン層９５
のみとして縦型ＭＯＳＦＥＴを構成した例である。これ
ら図９〜図１１の例によっても、同様の効果が得られ
る。
+ 型エミッタ層８５の下にｐ型ベース層９４を設け、ｐ
+ 型エミッタ層９０の上にｎ型バッファ層９５を設け
て、絶縁ゲート型サイリスタとした例である。図１１
は、図１０の素子のアノード側をｎ+ 型ドレイン層９５
のみとして縦型ＭＯＳＦＥＴを構成した例である。これ
ら図９〜図１１の例によっても、同様の効果が得られ
る。
【００２１】ちなみに、図９或いは図１０の素子におい
て、好ましいカソード側の不純物濃度分布の一例を示す
と、図１２および図１３のようになる。図１２はｐ+ 型
ドレイン層９２がない部分、図１３はｐ+ 型ドレイン層
９２がある部分での深さ方向の不純物濃度分布である。
て、好ましいカソード側の不純物濃度分布の一例を示す
と、図１２および図１３のようになる。図１２はｐ+ 型
ドレイン層９２がない部分、図１３はｐ+ 型ドレイン層
９２がある部分での深さ方向の不純物濃度分布である。
【００２２】図１４は、溝によって高耐圧化を図ったダ
イオードの例である。ＳｉＣを用いたｎ- 型ベース層１
０１の一方の面に、ＳｉＣよりもバンドギャップの広い
材料によるｐ+ 型エミッタ層１０２が形成され、このｐ
+ 型エミッタ層側に所定間隔で溝１０３が形成されてい
る。溝１０３の内面には酸化膜１０４が形成されてい
る。ｎ- 型ベース層１０１の他方の面にはｎ+ 型エミッ
タ層１０６が形成されている。溝１０３を埋め込むよう
にｐ+ 型エミッタ層１０２にコンタクトするアノード電
極１０５が形成され、ｎ+ 型エミッタ層１０６にはカソ
ード電極１０７が形成されている。この例によっても、
広バンドギャップのＳｉＣを用いて、高耐圧で低いオン
電圧の電力用ダイオードが得られる。
イオードの例である。ＳｉＣを用いたｎ- 型ベース層１
０１の一方の面に、ＳｉＣよりもバンドギャップの広い
材料によるｐ+ 型エミッタ層１０２が形成され、このｐ
+ 型エミッタ層側に所定間隔で溝１０３が形成されてい
る。溝１０３の内面には酸化膜１０４が形成されてい
る。ｎ- 型ベース層１０１の他方の面にはｎ+ 型エミッ
タ層１０６が形成されている。溝１０３を埋め込むよう
にｐ+ 型エミッタ層１０２にコンタクトするアノード電
極１０５が形成され、ｎ+ 型エミッタ層１０６にはカソ
ード電極１０７が形成されている。この例によっても、
広バンドギャップのＳｉＣを用いて、高耐圧で低いオン
電圧の電力用ダイオードが得られる。
【００２３】図１５は、本発明の実施例に係わり、図１
４の素子において、溝１０３の周囲にｐ+ 型層１０８を
設けて酸化膜１０４にかかる電界を緩和して一層の高耐
圧化を図ったものである。図１６は、特に電界が問題に
なる溝１０３の角の部分に同様にｐ+ 型層１０８を設け
た実施例である。
４の素子において、溝１０３の周囲にｐ+ 型層１０８を
設けて酸化膜１０４にかかる電界を緩和して一層の高耐
圧化を図ったものである。図１６は、特に電界が問題に
なる溝１０３の角の部分に同様にｐ+ 型層１０８を設け
た実施例である。
【００２４】図１７は、基板貼り合わせを利用した縦型
ＭＯＳＦＥＴの例である。この例では、低抵抗のｎ+ 型
ドレインとなる第１のＳｉＣ基板２０１と、高抵抗のｎ
- 型ドレインとなるＳｉＣ基板２０２を直接接着して得
られたウェハが用いられている。ｎ+ 型層２０３は、高
抵抗のＳｉＣ基板２０２側の接着すべき面に予め拡散に
よって形成されている。第１の基板２０１は第２の基板
２０２よりも厚い。このようにして得られたウェハの第
２の基板２０２側の表面にｐ型ベース層２０４が拡散形
成され、その中に更にｎ+ 型ソース層２０５が拡散形成
されている。そしてｐ型ベース層２０４の表面にゲート
絶縁膜２０６を介してゲート電極２０７が形成され、ソ
ース層２０５にソース電極２０８が、基板裏面にドレイ
ン電極２０９が形成されている。
ＭＯＳＦＥＴの例である。この例では、低抵抗のｎ+ 型
ドレインとなる第１のＳｉＣ基板２０１と、高抵抗のｎ
- 型ドレインとなるＳｉＣ基板２０２を直接接着して得
られたウェハが用いられている。ｎ+ 型層２０３は、高
抵抗のＳｉＣ基板２０２側の接着すべき面に予め拡散に
よって形成されている。第１の基板２０１は第２の基板
２０２よりも厚い。このようにして得られたウェハの第
２の基板２０２側の表面にｐ型ベース層２０４が拡散形
成され、その中に更にｎ+ 型ソース層２０５が拡散形成
されている。そしてｐ型ベース層２０４の表面にゲート
絶縁膜２０６を介してゲート電極２０７が形成され、ソ
ース層２０５にソース電極２０８が、基板裏面にドレイ
ン電極２０９が形成されている。
【００２５】この例によれば、ＳｉＣ基板を用いること
によって、高抵抗ドレイン層の厚みを従来より小さくし
て、従来と同程度の耐圧で優れたオン特性を得ることが
できる。
によって、高抵抗ドレイン層の厚みを従来より小さくし
て、従来と同程度の耐圧で優れたオン特性を得ることが
できる。
【００２６】図１８は、図１７のＭＯＳＦＥＴを平面ゲ
ート構造を埋込みゲート構造とした例である。即ち図１
７と同様にして得られた貼り合わせ基板を用いて、第２
の基板２０２側に溝２０９を形成し、その内面にゲート
絶縁膜２０６を形成してゲート電極２０７を埋め込んで
いる。この例によっても、図１７の例と同様の効果が得
られる。
ート構造を埋込みゲート構造とした例である。即ち図１
７と同様にして得られた貼り合わせ基板を用いて、第２
の基板２０２側に溝２０９を形成し、その内面にゲート
絶縁膜２０６を形成してゲート電極２０７を埋め込んで
いる。この例によっても、図１７の例と同様の効果が得
られる。
【００２７】なおこれら図１７，図１８の例の広バンド
ギャップ基板材料としてＳｉＣの他、例えばＣ（ダイヤ
モンド）等を用いることができ、それによっても同様の
効果が得られる。
ギャップ基板材料としてＳｉＣの他、例えばＣ（ダイヤ
モンド）等を用いることができ、それによっても同様の
効果が得られる。
【００２８】
【発明の効果】以上述べたように本発明によれば、広バ
ンドギャップ材料を用い、特にキャリア注入部のｐｎ接
合にヘテロ接合構造を採用することにより、優れた応答
特性と低いオン電圧を持つ電力用半導体素子が得られ
る。
ンドギャップ材料を用い、特にキャリア注入部のｐｎ接
合にヘテロ接合構造を採用することにより、優れた応答
特性と低いオン電圧を持つ電力用半導体素子が得られ
る。
【図１】本発明の前提となる高耐圧ダイオードを示す
図。
図。
【図２】本発明の前提としてのＧＴＯサイリスタを示す
図。
図。
【図３】本発明の前提としての絶縁ゲート付サイリスタ
を示す図。
を示す図。
【図４】本発明の前提としての横型の高耐圧ダイオード
を示す図。
を示す図。
【図５】本発明の前提としての横型の絶縁ゲート付サイ
リスタを示す図。
リスタを示す図。
【図６】本発明の前提としての横型の高耐圧ダイオード
を示す図。
を示す図。
【図７】本発明の前提としての横型の絶縁ゲート付サイ
リスタを示す図。
リスタを示す図。
【図８】本発明の前提としての埋込み絶縁ゲート型ＳＩ
サイリスタを示す図。
サイリスタを示す図。
【図９】図８の構造を変形した埋込み絶縁ゲート型ＳＩ
サイリスタを示す図。
サイリスタを示す図。
【図１０】本発明の前提としての埋込み絶縁ゲート型サ
イリスタを示す図。
イリスタを示す図。
【図１１】本発明の前提としての埋込み絶縁ゲート型Ｍ
ＯＳＦＥＴを示す図。
ＯＳＦＥＴを示す図。
【図１２】図９の素子のカソード側の不純物濃度分布を
示す図。
示す図。
【図１３】同じく図９の素子のカソード側の不純物濃度
分布を示す図。
分布を示す図。
【図１４】本発明の前提としての高耐圧ダイオードを示
す図。
す図。
【図１５】本発明の実施例を示すものであり、図１４を
変形した高耐圧ダイオードを示す図。
変形した高耐圧ダイオードを示す図。
【図１６】本発明の実施例を示すものであり、図１５を
変形した高耐圧ダイオードを示す図。
変形した高耐圧ダイオードを示す図。
【図１７】縦型ＭＯＳＦＥＴを示す図。
【図１８】縦型ＭＯＳＦＥＴを示す図。
１１…ｎ- 型ベース層、１２…ｐ+ 型エミッタ層、１３
…ｎ+ 型エミッタ層、１４…アノード電極、１５…カソ
ード電極、２１…ｎ- 型ベース層、２２…ｐ型ベース
層、２３…ｎ+ 型エミッタ層、２４…ｐ+ 型エミッタ
層、２５…カソード電極、２６…ゲート電極、２７…ア
ノード電極、３１…ｎ- 型ベース層、３２…ｐ型ベース
層、３３…ｎ+ 型エミッタ層、３４…ｐ+ 型エミッタ
層、３５…ゲート絶縁膜、３６…ゲート電極、３７…ソ
ース電極、３８…ドレイン電極。
…ｎ+ 型エミッタ層、１４…アノード電極、１５…カソ
ード電極、２１…ｎ- 型ベース層、２２…ｐ型ベース
層、２３…ｎ+ 型エミッタ層、２４…ｐ+ 型エミッタ
層、２５…カソード電極、２６…ゲート電極、２７…ア
ノード電極、３１…ｎ- 型ベース層、３２…ｐ型ベース
層、３３…ｎ+ 型エミッタ層、３４…ｐ+ 型エミッタ
層、３５…ゲート絶縁膜、３６…ゲート電極、３７…ソ
ース電極、３８…ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−89666（ＪＰ，Ａ) 特開 昭64−59873（ＪＰ，Ａ) 特開 昭50−156375（ＪＰ，Ａ) 特開 平２−253659（ＪＰ，Ａ) 特開 平１−95515（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/861 H01L 29/74
Claims (3)
- 【請求項１】高抵抗の第１導電型ベース層と、前記ベース層の表面に設けられ、 前記ベース層にキャリ
アを注入する第２導電型エミッタ層と、 前記第２導電型エミッタ層から前記ベース層内に形成さ
れた溝と、前記 溝内に絶縁膜を介して埋め込まれた電極層と、前記 溝の底面角部を含んで形成された第２導電型半導体
層と を具備することを特徴とする電力用半導体素子。 - 【請求項２】前記電極層はアノード電極を構成し、前記
第２導電型エミッタ層と反対側の前記半導体基板表面に
は第１導電型エミッタ層が形成されて当該第１導電型エ
ミッタ層にカソード電極がコンタクトしていることを特
徴とする請求項１記載の電力用半導体素子。 - 【請求項３】前記第１導電型ベース層はＳｉＣであり、
前記第２導電型エミッタ層は前記ＳｉＣよりバンドギャ
ップの広い半導体材料を用いたことを特徴とする請求項
１又は２記載の電力用半導体素子。
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|---|---|---|---|
| JP25799391A JP3321189B2 (ja) | 1991-10-04 | 1991-10-04 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25799391A JP3321189B2 (ja) | 1991-10-04 | 1991-10-04 | 電力用半導体素子 |
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| Publication Number | Publication Date |
|---|---|
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Family
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|---|---|---|---|
| JP25799391A Expired - Fee Related JP3321189B2 (ja) | 1991-10-04 | 1991-10-04 | 電力用半導体素子 |
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| Country | Link |
|---|---|
| JP (1) | JP3321189B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FR2738394B1 (fr) * | 1995-09-06 | 1998-06-26 | Nippon Denso Co | Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication |
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| US7183575B2 (en) | 2002-02-19 | 2007-02-27 | Nissan Motor Co., Ltd. | High reverse voltage silicon carbide diode and method of manufacturing the same high reverse voltage silicon carbide diode |
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| CN100555657C (zh) | 2005-03-04 | 2009-10-28 | 住友电气工业株式会社 | 垂直氮化镓半导体器件和外延衬底 |
| JP4945969B2 (ja) * | 2005-09-07 | 2012-06-06 | 横河電機株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2007251213A (ja) * | 2007-06-28 | 2007-09-27 | Nissan Motor Co Ltd | 半導体装置 |
| JP5865618B2 (ja) * | 2010-09-21 | 2016-02-17 | 株式会社東芝 | 半導体装置 |
| CN106783596A (zh) * | 2016-12-20 | 2017-05-31 | 西安科锐盛创新科技有限公司 | 用于套筒天线的异质SiGe基等离子pin二极管串的制备方法 |
-
1991
- 1991-10-04 JP JP25799391A patent/JP3321189B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294919A (ja) * | 2006-03-30 | 2007-11-08 | Ngk Insulators Ltd | 半導体素子 |
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|---|---|
| JPH05102497A (ja) | 1993-04-23 |
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