JP3163815B2

JP3163815B2 - 半導体装置

Info

Publication number: JP3163815B2
Application number: JP00880693A
Authority: JP
Inventors: 正人大月; 建弥桜井
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1992-02-03
Filing date: 1993-01-22
Publication date: 2001-05-08
Anticipated expiration: 2016-05-08
Also published as: JPH05283676A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パワーデバイスなどと
して用いられるＭＯＳ型半導体装置等の構成に関するも
のであり、特に、２つのゲート電極を有するダブルゲー
ト型半導体装置に関するものである。

【０００２】

【従来の技術】近年、パワー半導体デバイスの性能が急
激に向上している。例えば、バイポーラトランジスタに
ついては、高性能、高耐圧、大電流化が図られ、また、
種々の保護機能を内蔵したインテリジェントモジュール
も登場している。また、ＩＧＢＴ（伝導度変調型トラン
ジスタ）においては、高速応答を可能としたものも登場
している。これらのパワーデバイスは、バッテリーによ
り駆動され持ち運びが簡単なように小型化された電気製
品、また、環境保護の面から採用が検討されている電気
自動車などに採用され、省電力化の一役を担っている。
そして、近年益々増大する電力需要に対応するために、
これらのパワー半導体デバイスに対してもさらに省電力
損失化が要求されている。

【０００３】例えば、サイリスタ構造によるオン電圧の
低減、およびＭＯＳゲートデバイスによる高速、低駆動
電力化を目的としたＭＣＴ（ＭＯＳゲート・コントロー
ル・サイリスタ）が開発されている。このＭＣＴは、図
２４，２５に示すような構成および等価回路を有するデ
バイスであり、V.A.K.Templeの発表したペーパー（”MO
S controlled thyristors" IEEE International Electr
on Device Meeting Digest 1984 ）などに詳しい。ＭＣ
Ｔ６０は、単一のゲート電極６１によりコントロールさ
れるＯＮ−ＦＥＴ６２ａとＯＦＦ−ＦＥＴ６２ｂとを有
しており、ＯＮ−ＦＥＴ６２ａを導通させると共にＯＦ
Ｆ−ＦＥＴ６２ｂを遮断すると、カソード電極６３の設
置されたｎ⁺カソード層６４、ｐ^-ベース層６５、ｎベ
ース層６６、アノード電極６８の設置されたｐ⁺アノー
ド層６７により構成されるｎｐｎｐサイリスタがターン
オン状態となる。そして、ＯＦＦ−ＦＥＴ６２ｂを導通
させると共にＯＮ−ＦＥＴ６２ａを遮断すると、ｎベー
ス層６６とアノード電極６８が短絡され、ｐ^-ベース層
６５、ｎベース層６６、ｐ⁺アノード層６７により構成
されるｐｎｐトランジスタ６９がオフとなるため、この
デバイスはターンオフ状態となる。このように、ＭＣＴ
６０は、ＭＯＳによりデバイスをオンとするため、応答
速度が早く、また、サイリスタをオン状態とするため、
オン電圧も１Ｖ程度と非常に低い。しかし、図２６に示
すように、サイリスタ状態においてはアノード層６７お
よびベース層６５、６６に存在する正孔、および電子の
キャリア密度が高い。従って、このような非常に高いキ
ャリア密度によりターンオフ時間が２〜３μ秒と非常に
長く、この間における損失が問題となる。特に、高周波
応用においてその電力損失を大幅に増大させることとな
る。

【０００４】一方、図２７に示すＩＧＢＴにおいては、
そのターンオフ時の代表的な波形は図２８の通りであ
る。図２８にて判るように、ターンオフ時の波形には、
第１フェイズ９１と第２フェイズ９２がある。第１フェ
イズ９１は、ゲート８７によるチャンネルが消滅し、エ
ミッタ電極８８からｎ^-ベース層８２への電子電流の供
給が停止するために、その分だけ瞬時に電流が減少する
現象を示している。第２フェイズ９２は、ｎ^-ベース層
８２中に残留したキャリアが、ｐ⁺コレクタ層８１、ｎ
^-ベース層８２、ｐベース層８３により構成されるｐｎ
ｐトランジスタの作用で流れ、キャリアの寿命τによる
再結合消滅により減少する現象を示している。従って、
ＩＧＢＴのターンオフ時間を短くするためには、正孔電
流の注入レベルを減少させるか、キャリアの寿命τを短
くすれば良い。このため、ｐ⁺コレクタ層８１とｎ^-ベ
ース層８２の間にｎ⁺層を形成して正孔電流の注入レベ
ルを制御する技術（IEEE, IEDM Technical Digest,4.3
(1983)pp.79〜82参照）、あるいは、コレクタ層８１の
濃度を制御する技術が提案されている。また、キャリア
の寿命τを低減する技術としては、電子線照射あるいは
重金属拡散などのライフタイムコントロールプロセスを
適用する技術（IEEE, Trans. Electron Devices,ED-31
(1984)pp.1790〜1795参照）が提案されている。このよ
うな技術により、ターンオフ時のフォールタイムを〜２
００ｎ秒まで短縮することが可能となり、高周波対応の
可能なデバイスとすることができる。なお、このＩＧＢ
Ｔに関する技術については、本発明者の発表した論
文（"New IGBT Modules with Improved Power Loss at
High Frequency PWM Mode" Electronica '90 Munchen）
に詳しい。

【０００５】このように、ＩＧＢＴは、ターンオフ時間
が短いという利点を有している一方、寄生サイリスタが
作動し、このラッチアップ状態となることを防止するた
めに、ｐベース層８３を高濃度化できない等の理由によ
りオン電圧が２Ｖ程度と高く、オン損失を低減させるこ
とが難しいデバイスである。なお、ＩＧＢＴにおいて
は、図２７に記載されているように、エミッタ電流はＩ
_E＝Ｉ_h＋Ｉ_MOSであり、ｐベース領域８３、ｎ^-ドリ
フト領域８２、ｐ⁺コレクタ領域８１からなるｐｎｐト
ランジスタの利得をα_PNPとしたときに、Ｉ_h＝（α_PNP／（１−α_PNP））×Ｉ_MOS であり、従って、Ｉ_E＝（１／（１−α_PNP））×Ｉ_MOS となる。α_PNPの値によってＩ_h（正孔電流）が変化
し、つまりＩＧＢＴの電流が変化する。また、Ｉ_MOSは
電子電流である。

【０００６】

【発明が解決しようとする課題】パワーエレクトロニク
スにおける高性能、小型化、低コスト化などの課題を解
決するための最も重要なキーテクノロジーの１つとし
て、パワーデバイスの低損失化が挙げられる。そのため
には、ターンオフ時間が短く、同時にオン電圧が低いと
いうパワーデバイスの開発が必要である。しかしなが
ら、例えば、上述したＭＣＴにおいて、ターンオフ時間
を短くするために、ＩＧＢＴと同様の対策、すなわち、
ライフタイムの低減、ｎ⁺バッファー層の採用を行う
と、ＩＧＢＴと同様にオン電圧が上昇してしまう。この
ため、オン電圧が低いというＭＣＴの長所が生かされな
い。さらに、ターンオフ時間を短縮するためには、ＭＣ
Ｔに蓄積されたキャリアを一気に引き抜く必要がある。
しかしながら、このためには、電流引抜き用のＭＯＳゲ
ートを追加する必要があり、また、引き抜くための駆動
電力の増大も問題となる。さらに、大電流を短時間に引
き抜くためには、ＭＯＳゲートの低オン抵抗化を達成し
なければならない。このように、現状では、オン電圧が
低いデバイス、ターンオフ時間が短いデバイスというそ
れぞれの特性を生かした高性能化は可能であるが、両者
の特性を合わせ持つデバイスの実現は難しいといえる。

【０００７】そこで、本発明においては、上記の問題点
に鑑みて、ＭＣＴの有する低オン電圧という特徴と、Ｉ
ＧＢＴの有する短いターンオフ時間という特徴を生かし
た新しいパワーデバイスを実現することを目的としてい
る。

【０００８】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、オン時にはＭＣＴと同様にサ
イリスタ状態となり、オフ時にはＩＧＢＴと同様にトラ
ンジスタ状態とする新しいデバイスを開発した。すなわ
ち、本発明に係る半導体装置は、第１導電型のコレクタ
領域，第２導電型ベース領域，第１導電型ベース領域及
び第２導電型のエミッタ領域とからなるサイリスタ構造
を有する半導体装置において、第２導電型のベース領域
に対してその多数キャリアを注入可能の第１のＭＩＳＦ
ＥＴと、この第１のＭＩＳＦＥＴとは独立に開閉可能で
あって第１導電型のベース領域からその多数キャリアを
引き抜き可能の第２のＭＩＳＦＥＴとを備えている。こ
の半導体装置においては、第２のＭＩＳＦＥＴとは別
に、前記第１のＭＩＳＦＥＴのゲート電極を共通とし、
第１導電型のベース領域からその多数キャリアを引き抜
き可能の第３のＭＩＳＦＥＴを備える。このような等価
回路構成を実現する半導体の作り込み構造としては、第
１導電型のベース領域内にエミッタ電位が共に印加され
る上記第２導電型のエミッタ領域とは別に第１導電型の
エミッタ領域を形成する。具体的には、第１導電型のエ
ミッタ領域を第２導電型のエミッタ領域内に形成する。
第２のＭＩＳＦＥＴの第２のゲート電極は、第１導電型
のエミッタ領域から第２導電型のエミッタ領域及び第１
導電型のベース領域の表面にゲート絶縁膜を介して形成
し、第２導電型のエミッタ領域をチャネル領域とする。
また、第１のＭＩＳＦＥＴ及び第３のＭＩＳＦＥＴの共
通の第１のゲート電極は、第１導電型のエミッタ領域か
ら第２導電型のエミッタ領域，第１導電型のベース領域
及び第２導電型のベース領域の表面にゲート絶縁膜を介
して形成し、第１導電型のベース領域を第１のＭＩＳＦ
ＥＴのチャネル領域とし、第２導電型のエミッタ領域を
第３のＭＩＳＦＥＴのチャネル領域とする。そして、第
１導電型のベース領域のドーズ量を２×１０^１３ｃｍ
^−２以上で１×１０^１４ｃｍ^−２以下とし、第２導電型
のエミッタ領域のドーズ量を第１導電型のベース領域の
ドーズ量以上で１×１０^１４ｃｍ^−２以下と設定する。

【０００９】また、第１導電型ベース領域を第１導電型
高濃度のウエルとこれより浅い第１導電型周辺部とで構
成しても良い。かかる場合において、表面拡散により第
１導電型高濃度のウエルを形成する場合は、そのドーズ
量を１×１０¹³ｃｍ^-2以上で５×１０¹⁵ｃｍ^-2以下とす
ることが好ましい。また埋め込み型として第１導電型高
濃度のウエルを形成する場合は、そのドーズ量を１×１
０¹²ｃｍ^-2以上で３×１０¹⁴ｃｍ^-2以下とすることが好
ましい。更に、埋め込み型として第１導電型高濃度のウ
エルを形成する場合においては、第１導電型高濃度のウ
エルの拡散窓の端縁を第１導電型のエミッタ領域の内側
端縁より第２のＭＩＳＦＥＴの第２ゲート電極側に位置
するように設定する。

【００１０】また本発明は、第１導電型のコレクタ領
域，第２導電型ベース領域，第１導電型ベース領域及び
第２導電型のエミッタ領域とからなるサイリスタ構造を
有する半導体装置において、第２導電型のベース領域に
対してその多数キャリアを注入可能の第１のＭＩＳＦＥ
Ｔと、この第１のＭＩＳＦＥＴとは独立に開閉可能であ
って第１導電型のベース領域からその多数キャリアを引
き抜き可能の第２のＭＩＳＦＥＴとを備えてなり、第２
のＭＩＳＦＥＴとは別に、第１のＭＩＳＦＥＴのゲート
電極を共通とし、第１導電型のベース領域からその多数
キャリアを引き抜き可能の第３のＭＩＳＦＥＴを有し、
第１導電型のベース領域内にはエミッタ電位が共に印加
される第２導電型のエミッタ領域と第１導電型のエミッ
タ領域とが形成されてなり、第１導電型のエミッタ領域
は第２導電型のエミッタ領域内に形成されてなり、第２
のＭＩＳＦＥＴの第２のゲート電極は第１導電型のエミ
ッタ領域から第２導電型のエミッタ領域及び第１導電型
のベース領域の表面にゲート絶縁膜を介して形成されて
なり、第１のＭＩＳＦＥＴ及び第３のＭＩＳＦＥＴの共
通の第１のゲート電極は第１導電型のエミッタ領域から
第２導電型のエミッタ領域，第１導電型のベース領域及
び第２導電型のベース領域の表面にゲート絶縁膜を介し
て形成されてなり、第２導電型のエミッタ領域も第２導
電型高濃度のウエルとこれより浅い第２導電型周辺部と
で構成してなることを特徴とする。かかる場合におい
て、第２導電型高濃度のウエルの表面濃度を５×１０
^１７ｃｍ^−３以上で５×１０^２０ｃｍ^−３以下と設定す
ることが好ましい。また第２導電型高濃度のウエルの拡
散深さを第２導電型周辺部の拡散深さ以上で１．９μｍ
以下とすることが好ましい。更に、第１のゲート電極の
ゲート長を２０μｍ以上で３０μｍ以下とし、第２のゲ
ート電極のゲート長を１μｍ以上で８μｍ以下とし、更
に第１導電型エミッタ領域及び第２導電型エミッタ領域
に導電接触するエミッタ電極のコンタクト長さを１μｍ
以上で６μｍ以下とすることが好ましい。

【００１１】また、第１のＭＩＳＦＥＴに関する第１導
電型のベース領域表面に第２導電型の浅いカウンタード
ーピング領域を形成しても良い。更に、第２のＭＩＳＦ
ＥＴに関する前記第１導電型のベース領域表面に第１導
電型の高濃度のドーピング領域を形成しても良い。

【００１２】

【作用】上記の半導体装置において、第１のＭＩＳＦＥ
Ｔをオンすることにより第２導電型のエミッタ領域から
第２導電型のベース領域に多数キャリアが注入され、こ
れに呼応して第１導電型のコレクタ領域から第２導電型
のベース領域に少数キャリアが注入される。従って、第
１導電型のコレクタ領域，第２導電型のベース領域、第
１導電型のベース領域からなるトランジスタがオン状態
となる。これにより、第１導電型のベース領域に多数キ
ャリアが注入されることとなり、同時に第２導電型のベ
ース領域，第１導電型のベース領域、第２導電型のエミ
ッタ領域により構成されるトランジスタがオン状態とな
る。従って、第１導電型のコレクタ領域，第２導電型の
ベース領域，第１導電型のベース領域，第２導電型のエ
ミッタ領域からなるサイリスタがオン状態となる。この
ため、オン電圧を低くすることができる。

【００１３】一方、第１のＭＩＳＦＥＴをオン状態のま
ま、モード切り換え用の第２のＭＩＳＦＥＴをオンさせ
ると、第１導電型のベース領域の多数キャリアが第２の
ＭＩＳＦＥＴを通って第１導電型のエミッタ領域から流
出してしまうので、第２導電型のベース領域，第１導電
型のベース領域，第２導電型のエミッタ領域により構成
されるトランジスタがオフ状態となる。このため、サイ
リスタ状態からＩＧＢＴと同様のトランジスタ状態とな
り、デバイス内のキャリア密度が減少する。従って、こ
の後第１のＭＩＳＦＥＴをオフとし、この半導体装置を
オフ状態とする場合のターンオフ時間を短縮することが
できる。

【００１４】ここで、第３のＭＩＳＦＥＴを有している
ので、第２のＭＩＳＦＥＴのオンと共にこの第３のＭＩ
ＳＦＥＴをオンさせると、第１導電型のエミッタ領域の
多数キャリアの引き抜き作用が増強されるため、更なる
ターンオフ時間の短縮を図ることができる。第１のＭＩ
ＳＦＥＴの第１のゲート電極を、第２導電型のエミッタ
領域内に形成された第１導電型のエミッタ領域から、第
２導電型のエミッタ領域、第１導電型のベース領域およ
び第２導電型のベース領域に亘って設置することによ
り、オン時には、第２導電型のエミッタ領域から第２導
電型のベース領域へ多数キャリアを注入することが可能
となる。一方、オフ時には、第１導電型のベース領域か
ら第１導電型のエミッタ領域へ少数キャリアを引抜き、
ターンオフ時間をさらに短縮することができる。第３の
ＭＩＳＦＥＴのゲート電極と第１のＭＩＳＦＥＴのそれ
とが共通であるので、第１のＭＩＳＦＥＴのオフ時には
第３のＭＩＳＦＥＴはオン状態となる。特に、第１導電
型のベース領域のドーズ量が２×１０ ^１３ｃｍ ^−２以上
で１×１０ ^１４ｃｍ ^−２以下に、第２導電型のエミッタ
領域のドーズ量が第１導電型のベース領域のドーズ量以
上で１×１０ ^１４ｃｍ ^−２以下に設定されているので、
大電流容量（充分なラッチアップ耐量）で低いオン電圧
のデバイスを実現することができる。これとは別に、第
１導電型ベース領域を第１導電型高濃度のウエルとこれ
より浅い第１導電型周辺部とで構成することにより、オ
ン電圧を低く制御できるとともに可制御電流を大きくす
ることができる。また第２導電型のエミッタ領域を第２
導電型高濃度のウエルとこれより浅い第２導電型周辺部
とで構成すると、一層低いオン電圧と共に大きな可制御
電流を得ることができる。そして第１導電型のベース領
域表面に形成された第２導電型の浅いカウンタードーピ
ング領域により、第１のＭＩＳＦＥＴのチャネル長が低
減され、ターンオフ特性及びオン電圧を改善することが
可能となる。そしてまた、第２のＭＩＳＦＥＴのゲート
電極を、第２導電型のエミッタ領域内に形成された第１
導電型のエミッタ領域から第２導電型のエミッタ領域お
よび第１導電型のベース領域に設置することにより、第
１導電型のベース領域から第１導電型のエミッタ領域へ
多数キャリアを流出させることができる。さらに、第２
のＭＩＳＦＥＴのゲート電極の設置される第１導電型の
ベース領域表面に第１導電型の高濃度のドーピング領域
を形成することにより、多数キャリアの流出における抵
抗を低減し、トランジスタ状態における第２のＭＩＳＦ
ＥＴのオン抵抗を低減することが可能となる。

【００１５】

【実施例】以下に図面を参照して、本発明の実施例を説
明する。

【００１６】〔実施例１〕図１は本実施例の図２に示す
平面図においてＡ−Ａ′線に沿って切断した断面図であ
り、第１のゲートおよび第２のゲートのダブルゲートを
備えた半導体装置の構成（セル構成）を示してある。本
例の半導体装置は、コレクタ電極１が裏面に設置された
ｐ⁺型のサブストレートをコレクタ層２として、このコ
レクタ層２上に、ｎ^-型のベース層３がエピタキシャル
成長などにより形成されている。そして、このｎ^-型の
ベース層３の表面に、ウェル状のｐ又はｐ⁺型の拡散層
であるｐ型のベース層４が形成されている。さらに、こ
のｐ型のベース層４の内側の表面に、２つのｎ型のウェ
ルによりｎ型のエミッタ層５ａ、５ｂが形成されてい
る。また、それぞれのｎ型のエミッタ層５ａ、５ｂの内
側の表面には、２つのｐ⁺型のエミッタ層６ａ、６ｂが
形成されている。これら２つのｐ⁺型のエミッタ層６
ａ、６ｂ、さらに、ｎ型のエミッタ層５ａ、５ｂにエミ
ッタ電極７が接続されている。また、ｐ⁺型のエミッタ
層６ａから、ｎ型のエミッタ層５ａまたは５ｂ、ｐ型の
ベース層４およびｎ^-型のベース層３の表面に亘って、
ゲート酸化膜８を介して第１のＭＯＳＦＥＴ１３ｎ及び
第３のＭＯＳＦＥＴ１３ｐを構成する第１のゲート電極
（共通ゲート電極）１１が設置されている。一方、ｐ⁺
型のエミッタ層６ｂから、ｎ型のエミッタ層５ａまたは
５ｂ、ｐ型のベース層４の表面に亘って、ゲート酸化膜
８を介して第２のＭＯＳ１４を構成する第２のゲート電
極１２が設置されている。第１のゲート電極１１と第２
のゲート電極１２とは独立分離して形成され、それぞれ
独立のゲート制御電圧が印加可能な構成となっている。
即ち、例えば図２に示すように、第１のゲート電極１１
と第２のゲート電極１２とは互いに櫛歯状に形成されて
いる。

【００１７】２つのｎ型のエミッタ層５ａ、５ｂに関し
て構成が同じとなるため、以下においては、ｎ型のエミ
ッタ層５ａを参照して説明を行う。先ず、ゲート電極１
１により構成されるＭＯＳ１３は、ｎ型のエミッタ層５
ａ、ｐ型のベース層４およびｎ^-型のベース層３により
構成されるｎチャネル型の第１のＭＯＳ１３ｎと、ｐ⁺
型のエミッタ層６ａ、ｎ型のエミッタ層５ａおよびｐ型
のベース層４により構成されるｐチャネル型の第３のＭ
ＯＳ１３ｐとに分けられる。一方、ゲート電極１２によ
り構成される第２のＭＯＳ１４は、ｐチャネル型のＭＯ
ＳＦＥＴである。

【００１８】図３に本装置の等価回路を示してある。本
装置においては、ｎ型のエミッタ層５ａ、ｐ型のベース
層４およびｎ^-型のベース層３によりｎｐｎ型のトラン
ジスタＱｎｐｎが構成されている。また、ｐ型のベース
層４、ｎ^-型のベース層３およびｐ⁺型のコレクタ層２
によりｐｎｐ型のトランジスタＱｐｎｐが構成されてい
る。従って、これらのトランジスタＱｎｐｎおよびＱｐ
ｎｐによりサイリスタ１５が構成されている。なお、図
３に示す等価回路上、コレクタ１およびエミッタ７を中
心に、２つのサイリスタに分けて示してあるが、便宜上
分けて記載しただけであり、両者は同じものである。

【００１９】これらのトランジスタＱｎｐｎ、Ｑｐｎｐ
に対し、第１のＭＯＳ１３ｎは、トランジスタＱｎｐｎ
のコレクタ及びトランジスタＱｐｎｐのベースとエミッ
タ電極７を接続するように構成されている。また、第３
のＭＯＳ１３ｐは、トランジスタＱｎｐｎのベースとエ
ミッタ電極７をｐ⁺型のエミッタ層６ａを介して接続す
るように構成されている。一方、第２のＭＯＳ１４はト
ランジスタＱｎｐｎのベースとエミッタ電極７をｐ⁺型
のエミッタ層６ｂを介して接続するように構成されてい
る。

【００２０】このような構成の本装置において、第１の
ゲート電極１１および第２のゲート電極１２を共に高電
位とすると、第１のＭＯＳＦＥＴ１３ｎはオンとなり、
第２のＭＯＳＦＥＴ１４及び第３のＭＯＳＦＥＴ１３ｐ
はオフ状態のままである。即ち、ゲート電極１１の直下
のｎ型のエミッタ層５ａの表面はｎ⁺型の蓄積層とな
り、また、ｐ型のベース層４の表面はｎ型反転層とな
り、エミッタ電極７から、ｎ型のエミッタ層５ａ、その
表面のｎ⁺型の蓄積層、ｐ型のベース層４の表面のｎ型
反転層、そしてｎ^-型のベース層３と接続される。従っ
て、エミッタ電極７からドリフト領域であるｎ^-型のベ
ース層３へ電子が注入され、それに呼応して、ｐ⁺型の
コレクタ層２から正孔が注入される。これは、ｐｎｐ型
のトランジスタＱｐｎｐがオン状態となったことを意味
する。さらに、このトランジスタＱｐｎｐの正孔電流
が、ｎ型のエミッタ層５ａ、ｐ型のベース層４およびｎ
^-型のベース層３により構成されるトランジスタＱｎｐ
ｎのベース電流となるため、トランジスタＱｎｐｎがオ
ン状態となる。すなわち、ｐ⁺型のコレクタ層２、ｎ^-
型のベース層３、ｐ型のベース層４およびｎ型のエミッ
タ層５ａにより構成されるサイリスタ１５がオン状態と
なり、高濃度のキャリアがデバイス中に存在し、本装置
は低抵抗となる。このように、本装置においては、ゲー
ト電極１１およびゲート電極１２を高電位とすることに
より、第１のＭＯＳＦＥＴ１３ｎのみがオンとなり、ｎ
^-型のベース層３に対して多数キャリア（電子）が注入
され、これを契機に前述したＭＣＴと同様にサイリスタ
状態となる。従って、本例はオン電圧の低いパワーデバ
イスとなる。ここで、第１のＭＯＳＦＥＴ１３ｎはサイ
リスタのオン用のＭＯＳＦＥＴの役割を有している。

【００２１】このサイリスタのオン状態から、第１のゲ
ート電極１１を高電位のまま、第２のＭＯＳ１４のゲー
ト電極１２を負電位とすると、第２のＭＯＳ１４がオン
となる。即ち、ゲート電極１２直下のｎ型のエミッタ層
５ａの表面がｐ型に反転する。そして、ｐ型のベース層
４、ｎ型のエミッタ層５ａのｐ型に反転した表面、さら
に、ｐ⁺型のエミッタ層６ｂが短絡状態となる。このた
め、ｐ⁺型のコレクタ層２から注入された正孔電流は、
ｐ型のベース層４からｐ⁺型のエミッタ層６ｂを介して
エミッタ電極７に流出する。従って、ｎ型のエミッタ層
５ａ、ｐ型のベース層４およびｎ^-型のベース層３から
構成されるトランジスタＱｎｐｎはオフとなる。この結
果、サイリスタ動作は消滅し、ｐ型のベース層４、ｎ^-
型のベース層３およびｐ⁺型のコレクタ層２からなるト
ランジスタＱｐｎｐのみが作動するトランジスタ状態と
なる。この状態は、先に説明したＩＧＢＴの動作状態と
同じであり、従って、デバイス中に存在するキャリア密
度が減少した状態となっている。このため、この後第１
のゲート電極１１を負電位とするオフ時に、キャリアの
掃き出しに要する時間が短縮でき、ターンオフ時間を短
くすることができる。ここで、第２のＭＯＳＦＥＴ１４
はｐ型のベース層４から多数キャリア（正孔）を引き抜
き（抽出し）、サイリスタ動作モードからトランジスタ
Ｑｐｎｐのみの動作モードに移行させるモード切り換え
用のＭＯＳＦＥＴの役割を有している。さらに、第２
のＭＯＳ１４のゲート電極１２を負電位のまま、ゲート
電極１１が負電位となると、第１のＭＯＳＦＥＴ１３ｎ
はオフとなり第３のＭＯＳ１３ｐはオンとなる。即ち、
ｎ^-型のベース層３に対する多数キャリア（電子）の注
入が止み、第２のＭＯＳ１４によるｐ型ベース４の多数
キャリア（正孔）の引抜き作用に加え、ｎ型のエミッタ
層５ａの表面に形成された反転層を通じてｐ型のベース
層４とｐ⁺型のエミッタ層６ａとが接続されることによ
るｐ型ベース４の多数キャリア（正孔）の引抜き作用が
行われる。従って、ｐ型ベース層４に残留した正孔が第
２のＭＯＳＦＥＴ１４及び第３のＭＯＳＦＥＴ１３ｐに
よってエミッタ電極７に急速に引き抜かれるので、ター
ンオフ時間をさらに短縮することが可能となる。ここ
で、第３のＭＯＳＦＥＴ１３ｐはｐ型ベース４の周辺部
の正孔を引き抜き、第２のＭＯＳ１４はｐ型ベース４の
中央部の正孔を引き抜く。

【００２２】図４に、第１のゲート電極１１及び第２の
ゲート電極１２に印加されるゲート制御電位を示してあ
る。このように、先ず、ゲート電極１１および１２を高
電位とすると、本装置はオン状態となり、サイリスタ状
態下で〜１．５Ｖという低いオン電圧を示す。そして、
ゲート電位１１を高電位のままでゲート電極１２に負電
位を印加すると、トランジスタ状態に移行する。この状
態下でゲート電極１２を負電位のままゲート電極１１に
負電位を印加すると、本装置は、〜１．０μ秒という短
いターンオフ時間でオフとなる。また、サイリスタ状態
からトランジスタ状態への移行は、〜０．５μ秒以下で
完了する。このように、本装置においては、ＭＣＴと同
様の低いオン電圧でオン状態となり、また、ＩＧＢＴと
同様の短いターンオフ時間でオフとなる。従って、図４
に示すように、サイリスタ状態、トランジスタ状態を繰
り返すことにより、高周波応用においても、スイッチン
グロスの少ないパワーデバイスを実現することができ
る。

【００２３】次に、サイリスタ状態、およびトランジス
タ状態における電流の流れ、キャリア密度について説明
する。図５（ａ）、（ｂ）にサイリスタ状態およびトラ
ンジスタ状態における電流の流れ図を示してある。サイ
リスタ状態（ａ）においては、ｐ型のベース層４、ｎ^-
型のベース層３内からエミッタ電極７にかけて正孔電
流、電子電流が一体となって流れており、サイリスタモ
ードが達成されていることが判る。これに対し、（ｂ）
に示すトランジスタ状態においては、ｐ型のベース層４
内は、正孔電流が流れ、ＭＯＳ１４を通ってエミッタ電
極７に流出している。そして、電子電流は、ＩＧＢＴと
同様に、ｎ^-型のベース層３内からＭＯＳ１３ｎを通っ
てエミッタ電極７に流れていることが判る。

【００２４】図６に、サイリスタ状態、およびトランジ
スタ状態におけるキャリア密度を示してある。本図は、
正孔の密度２１と、電子の密度２２を、エミッタ電極の
設置されている本例の半導体装置の表面から、コレクタ
電極の設置されている裏面に亘ってシミュレーションし
た結果を示してある。本図の縦軸は、正孔または電子の
キャリア密度を示し、横軸は、半導体装置の表面からの
距離を示してある。先ず、図６（ａ）は、サイリスタ状
態におけるキャリア密度を示しており、装置の表面から
ｐ型のベース層４、ｎ^-型のベース層３にかけて両キャ
リアの密度が１０¹⁶〜１０¹⁷／ｃｍ³と大きな値を示し
ている。なお、半導体装置の裏面にあたるｐ⁺型のコレ
クタ層２においては、多数キャリアである正孔の密度２
１が多くなり、電子の密度２２は減少する。これに対
し、図６（ｂ）に示すトランジスタ状態においては、ｐ
型のベース層４とｎ^-型のベース層３の境界近傍で〜１
０¹⁴程度までキャリア密度が減少していることが判る。
このように、サイリスタ状態からトランジスタ状態に移
行することにより、装置内部のキャリア密度が減少する
ため、ターンオフ時間を短くすることができるのであ
る。従って、本装置のターンオフ時間はＩＧＢＴと同様
に短くすることが可能となる。

【００２５】次に、本装置におけるオン電圧をシミュレ
ーションした結果を図７に示してある。コレクタ電流Ｉ
ｃが２００Ａ／ｃｍ²に到達するコレクタ・エミッタ電
圧Ｖ_CEをオン電圧Ｖｏｎとすると、サイリスタ状態にお
いてはＶｏｎが〜１．０Ｖ、トランジスタ状態において
はＶｏｎが〜１．８Ｖである。このように、本装置をオ
ンする場合にサイリスタ状態とすることにより、オン電
圧を低く抑えることが可能となる。

【００２６】図８に本装置のオン動作、およびオフ動作
に係る各ゲート１１、１２のゲート電圧と、本装置のコ
レクタ電流Ｉｃ、コレクタ・エミッタ電圧Ｖ_CEの変化の
様子をまとめて示してある。各動作における本装置の動
作は、上記にて詳しく説明したので省略するが、ゲート
１１および１２に高電位を印加することにより、ターン
オン時間０．３μ秒レベルの高速でサイリスタ動作に入
り、低オン電圧を示す。そして、ゲート１２を負電位と
することにより、サイリスタ動作からトランジスタ動作
に移行し、その移行は、〜０．５μ秒以下で完了する。
その後、０．３μ秒程度の短いフォールタイムでターン
オフすることが可能である。

【００２７】このように、本例の装置は、２つの独立し
たゲート電極１１，１２を用いてＭＣＴに相当するサイ
リスタ状態と、ＩＧＢＴに相当するトランジスタ状態と
を実現する全く新しいデバイスである。ＭＣＴ、ＩＧＢ
Ｔなどのデバイスを高性能化する技術として、ＭＯＳゲ
ートデバイスによる高速化および低駆動電力化、サイリ
スタ構造による低オン電圧化、種々のデバイス構造の結
合による高性能化があったが、オン電圧の低減とスイッ
チング時間のトレードオフを大幅に改善する装置は見出
されていなかった。しかしながら、本装置は、１つの装
置をオン、オフのそれぞれ適した状態に制御するという
新しいコンセプトの基に発明されたものであり、サイリ
スタの低オン電圧と、ＩＧＢＴの短いスイッチング時間
を有する高性能のパワーデバイスを実現することができ
る。

【００２８】ところで、このような構造の素子において
ｐ型のベース層４とｎ型のエミッタ層５ａ，５ｂ（５）
の各不純物分布を最適化することは非常に重要である。
即ち、サイリスタ状態においては第１のＭＯＳＦＥＴ１
３ｎのオンによるｎ型のエミッタ層５からｐ型のベース
４への電子の注入量はｐ型ベース４及びｎ型のエミッタ
層５の不純物量に大きく依存する。つまり、ｎ型のエミ
ッタ層５の不純物量を増加させることにより電子注入量
は指数関数的に増大し、またｐ型ベース４の不純物量を
増加させることにより電子流入量は大きく抑制される。
従って、ｎ型のエミッタ層５は不純物濃度を大きくし、
ｐ型ベース４は不純物量を小さくすることによりサイリ
スタのオン電圧を低くすることができる。一方、トラン
ジスタ状態においては図５（ｂ）に示すように、正孔電
流がｎ型のエミッタ層５の下部を通って流れるため、ｐ
型ベース層４の不純物濃度が低いと、ｐ型ベース層４の
寄生抵抗による電圧降下によりｎ型エミッタ層５，ｐ型
ベース４及びｎ^-型のベース３からなるバイポーラトラ
ンジスタＱｎｐｎがオンし、サイリスタ状態へと移行し
てしまうラッチアップ現象が生じる。従って、ｐ型ベー
ス層４の不純物濃度を高くすると、トランジスタ状態に
おけるラッチアップ現象を抑制することができる。そこ
で、サイリスタ状態におけるオン電圧を低く保ち、かつ
トランジスタ状態におけるラッチアップ現象が生じない
ように、ｐ型ベース層４及びｎ型のエミッタ層５の濃度
を最適値に設定しなければならない。

【００２９】ここで、抵抗率０．０１Ω・ｃｍのｐ型の
コレクタ層２とこの上に形成された抵抗率０．１Ω・ｃ
ｍで厚さ２０μｍのｎ^＋型のバッファ層とこの上にエピ
タキシャル成長された抵抗率４０Ω・ｃｍで厚さ６０μ
ｍのｎ型層とからなる半導体基板を用い、ｐ型ベース４
の不純物分布による素子特性の評価をデバイスシュミレ
ーションにより行った。図９は表面濃度１×１０^１７ｃ
ｍ^−３，拡散深さ１μｍのｎ型エミッタ層５を形成した
場合におけるｐ型ベース４のドーズ量に対するサイリス
タのオン電圧及びトランジスタのラッチアップ電流（ラ
ッチアップ現象が生じるまでの可制御電流）の関係を示
すグラフ図である。なお、ｐ型ベース４の拡散深さは８
μｍである。この図から明らかなように、ｐ型ベース４
のドーズ量を小さくすると、オン電圧Ｖ_ＯＮの値は低下
するが、ラッチアップ電流Ｉ_Ｌも低下し、ラッチアップ
現象が起こり易くなる。パワーデバイスとしてはラッチ
アップ電流Ｉ_Ｌは最低でも３００Ａｃｍ^−２程度を必
要とすることから、ｐ型ベース４のドーズ量の下限値は
２×１０^１３ｃｍ^−２である。これ以上のドーズ量であ
れば充分なラッチアップ電流を確保でき、大電流容量の
デバイスを実現できる。ドーズ量が多いと、サイリスタ
のオン電圧Ｖ_ＯＮが上昇してしまう。ＩＧＢＴのオン電
圧が約１．７Ｖであることを勘案し、本例のデバイスの
オン電圧を１．５Ｖと企画すると、ｐ型ベース４のドー
ズ量の上限値は１×１０^１４ｃｍ^−２である。またｐ型
ベース４のドーズ量が１×１０^１４ｃｍ^−２であると、
第１のＭＯＳＦＥＴ１３ｎのしきい値電圧が１０Ｖを超
えてしまい、ゲート制御電圧が高くなるので好ましくな
い。従って、ｐ型ベース４のドーズ量を２×１０^１３ｃ
ｍ^−２以上で１×１０^１４ｃｍ^−２以下に設定すること
によって、大電流容量（充分なラッチアップ耐量）で低
いオン電圧のデバイスを実現することができる。

【００３０】図１０はドーズ量１．２５×１０¹³ｃｍ^-2
のｐ型ベース４を形成した場合におけるｎ型エミッタ層
５のドーズ量に対するサイリスタのオン電圧及びトラン
ジスタのラッチアップ電流（ラッチアップ現象が生じる
までの可制御電流）の関係を示すグラフ図である。この
図から明らかなように、ｎ型エミッタ層５のドーズ量が
少ないとオン電圧Ｖ_ONが高くなり、ドーズ量が多いとラ
ッチアップ電流Ｉ_Lが小さくなる。オン電圧Ｖ_ONを１．
５Ｖとすると、ドーズ量はｐ型ベース層４のそれに比し
て多く１．２５×１０¹³ｃｍ^-2以上が必要であり、ラッ
チアップ電流Ｉ_Lを３００Ａｃｍ^-2とすると、ドーズ量
は１×１０¹⁴ｃｍ^-2以下が必要である。

【００３１】またドーズ量が多過ぎると、第２のＭＯＳ
ＦＥＴ１４及び第３のＭＯＳＦＥＴ１３ｐのしきい値電
圧が１０Ｖを超えてしまい、ゲート制御電圧が高くなる
ので好ましくない。従って、ｎ型エミッタ層５のドーズ
量はｐ型ベース層４のそれ以上で１×１０¹⁴ｃｍ^-2以下
に設定する必要がある。

【００３２】〔実施例２〕図１１に、本発明の実施例２
に係る第１のゲートおよび第２のゲートのダブルゲート
を備えた半導体装置の構成を示してある。本例の半導体
装置の構成、および動作は実施例１の半導体装置と略同
様であり、共通する部分においては同じ符号を付して説
明を省略する。本例の半導体装置も実施例１と同じくコ
レクタ電極１が裏面に設置されたｐ⁺型のサブストレー
トをコレクタ層２とし、この上にｎ^-型のベース層３が
形成されており、このベース層３の表面にｐ型のベース
層４が形成されている。なお、コレクタ層２とベース層
３との間にｎ⁺型のバッファ層を介在させても良い。本
例の装置においては、ベース層４が若干深いｐ⁺型のウ
エル４ａを中心に、その回りにこれより浅いｐ型の周辺
層（チャネル部）４ｂにより形成されている。そして、
このｐ型のベース層４の内側の表面に、実施例１と同様
にｎ型のエミッタ層５ａ、５ｂおよびｐ⁺型のエミッタ
層６ａ、６ｂが形成されている。そして、第１のゲート
電極１１は第１のＭＯＳＦＥＴ１３ｎと第３のＭＯＳＦ
ＥＴ１３ｐとを構成しており、第２のゲート電極１２は
第２のＭＯＳ１４を構成している。本例の装置において
は、ＭＯＳ１３ｎを構成するｎ^-型のベース層３の表面
には、チャネル長を短くするために、ｎ⁺型のドーピン
グが施されたカウンタードーピング層９が形成されてい
る。そして、ゲート電極１２により構成されるＭＯＳ１
４には、このゲート電極１２の下となるｐ型のベース層
４表面には、ｐ⁺型のドーピングが施された高濃度ドー
ピング層１０が形成されている。

【００３３】このような構成の本装置において、第１の
ゲート電極１１および第２のゲート電極１２を高電位と
すると、エミッタ電極７から、ｎ型のエミッタ層５ａ、
その表面のｎ⁺型の蓄積層、ｐ型のベース層４の表面の
ｎ型反転層、カウンタードーピング層９、そしてｎ^-型
のベース層３と接続される。従って、サイリスタ１５が
オン状態となる際に、カウンタードーピング層９によ
り、オン時に形成されるｎチャネルのチャネル長を短縮
することができる。即ち、第１のＭＯＳＦＥＴ１３ｎの
動作速度が向上するので、本デバイスのターンオンおよ
びターンオフ特性の改善が図られている。

【００３４】またサイリスタオン状態から、第２のＭＯ
Ｓ１４のゲート電極１２を負電位とすると、ゲート電極
１２直下のｎ型のエミッタ層５ａの表面がｐ型に反転
し、ｐ型のベース層４、ｐ⁺型の高濃度ドーピング層１
０、ｎ型のエミッタ層５ａのｐ型に反転した表面、さら
に、ｐ⁺型のエミッタ層６ｂが短絡状態となる。この結
果、サイリスタ動作は消滅し、ＩＧＢＴの動作状態と同
じｐ型のベース層４、ｎ^-型のベース層３およびｐ⁺型
のコレクタ層２からなるトランジスタＱｐｎｐのみが作
動するトランジスタ状態となる。そして、本例の装置に
おいては、ｐ⁺型の高濃度ドーピング層１０を形成して
いるので、サイリスタ状態からトランジスタ状態への移
行時に大きな正孔電流を流すことができる。即ち、第２
のＭＯＳＦＥＴ１４の正孔引抜き能力が高まるので、サ
イリスタ状態からトランジスタ状態への移行時間の短縮
が図られている。

【００３５】ところで、ｐ⁺型のウエル４ａを形成する
理由は次の通りである。即ち、ｐ⁺型のウエル４ａを設
けることにより、トランジスタ動作時のラッチアップ電
流値を大きくでき、可制御電流を大きくできる。ただ、
ドーズ量が多過ぎると、サイリスタのオン電圧が上昇し
てしまうので、そのドーズ量を最適化する必要がある。
ここで、ｐ⁺型のウエル４ａを表面から拡散して形成す
る場合とｐ⁺型のウエル４ａを埋め込み型に形成する場
合についてそのドーズ量を吟味する。まず、表面から拡
散してｐ⁺型のウエル４ａを形成する場合について吟味
する。図１２は拡散深さ６μｍのｐ型の周辺層（チャネ
ル部）を形成した場合における表面拡散により形成され
たｐ⁺型のウエルのドーズ量に対するトランジスタのラ
ッチアップ電流（ラッチアップ現象が生じるまでの可制
御電流）の関係を示すグラフ図である。なお、ｐ⁺型の
ウエルの拡散深さＸ_jをパラメータとしてあり、図中の
星印はｐ⁺型のウエルを形成しない場合の値を示す。こ
の図から明らかなように、拡散深さＸ_jの値にかかわら
ず、ドーズ量の増加に伴いラッチアップ電流Ｉ_Lも上昇
する。ｐ⁺型のウエルを形成しない場合のラッチアップ
電流Ｉ_Lは約３００Ａｃｍ^-2であるので、１×１０¹³ｃ
ｍ^-2以上のドーズ量で充分なラッチアップ耐量が得られ
る。一方、図１３は拡散深さ６μｍのｐ型の周辺層（チ
ャネル部）を形成した場合における表面拡散により形成
されたｐ⁺型のウエルのドーズ量に対するサイリスタの
オン電圧の関係を示すグラフ図である。Ｘ_j＝８μｍに
おいてはドーズ量の増加に伴いオン電圧Ｖ_ONの上昇が見
られるが、その変化率は小さいのでさほど問題とはなら
ない。従って、ドーズ量の上限値はイオン注入時間等の
生産性から決定すれば良く、現実的な上限値としては５
×１０¹⁵ｃｍ^-2が望ましい。従って、ｐ⁺型のウエルの
ドーズ量は１×１０¹³ｃｍ^-2以上で５×１０¹⁵ｃｍ^-2以
下であることが望ましい。

【００３６】次に、ｐ⁺型のウエル４ａを埋め込み型と
して形成する場合について吟味する。図１４は埋め込み
型として形成されたｐ⁺型のウエルのドーズ量に対する
サイリスタのオン電圧及びトランジスタのラッチアップ
電流（ラッチアップ現象が生じるまでの可制御電流）の
関係を示すグラフ図である。この図から明らかなよう
に、ドーズ量の増加に伴いラッチアップ電流Ｉ_Lは上昇
する。ドーズ量１×１０¹²ｃｍ^-2ではラッチアップ電流
Ｉ_Lは約３５０Ａｃｍ^-2であり、充分なラッチアップ耐
量が得られている。オン電圧Ｖ_ONもまたドーズ量の増加
により上昇し、ドーズ量３×１０¹⁴ｃｍ^-2でオン電圧Ｖ
_ONは約１．５ｖとなる。従って、ｐ⁺型のウエル４ａを
埋め込み型として形成する場合においてはそのドーズ量
は１×１０¹²ｃｍ^-2以上で３×１０¹⁴ｃｍ^-2以下に設定
することが望ましい。

【００３７】ここで、ｐ⁺型のウエル４ａを埋め込み型
として形成する場合における拡散窓の最適位置を求める
ことにする。まず、図１５に示すように、第１のゲート
電極１１の中央点を原点として第２のゲート電極１２の
中央点を２５μｍとする。そして拡散窓の端縁をＸとす
る。図１６は拡散窓の端縁位置Ｘに対するサイリスタの
オン電圧及びトランジスタのラッチアップ電流（ラッチ
アップ現象が生じるまでの可制御電流）の関係を示すグ
ラフ図である。拡散窓の端縁位置Ｘがゲート電極１１側
になるほどラッチアップ電流Ｉ_Lは高くなるが、これに
伴いオン電圧Ｖ_ONも上昇する。オン電圧Ｖ_ONを１．５Ｖ
とすると、Ｘ＝１６μｍとなり、拡散窓の端縁位置はｐ
⁺型のエミッタ層６ａの内側端縁にある。従って、１．
５Ｖ以下のオン電圧を保ちながら大きな可制御電流を得
るためには、拡散窓の端縁はｐ⁺型のエミッタ層６ａの
内側端縁近傍よりゲート電極１２側に位置させる必要が
ある。

【００３８】〔実施例３〕図１７に本発明の実施例３に係る第１のゲートおよび第
２のゲートのダブルゲートを備えた半導体装置の構成を
示してある。本例の半導体装置の構成、および動作は実
施例２の半導体装置と略同様であり、共通する部分にお
いては同じ符号を付して説明を省略する。ｎ型のベース
層３の表面にはｐ型のベース層４が形成されている。ベ
ース層４は拡散又は埋め込みにより形成された深いｐ
^＋型のウエル層４ａと、これを中心にその回りにこれ
より浅いｐ型の周辺層（チャネル部）４ｂとで構成され
ている。そして、このｐ型のベース層４の内側の表面
に、実施例２と同様にｎ型のエミッタ層５ａ，５ｂおよ
びｐ^＋型のエミッタ層６ａ、６ｂが形成されている。
そして、第１のゲート電極１１は第１のＭＯＳＦＥＴ１
３ｎと第３のＭＯＳＦＥＴ１３ｐとを構成しており、第
２のゲート電極１２は第２のＭＯＳ１４を構成してい
る。本例においては、ｎ型のエミッタ層５ａ，５ｂは、
深いｎ^＋型のウエル層５ａａ，５ｂａと、これを中心
にその回りにこれより浅いｎ型の周辺層５ａｂ，５ｂｂ
とで構成されている。このような構造のｎ型のエミッタ
層５ａ，５ｂを作り込むことによって、以下に示すよう
な高いラッチアップ電流と低いオン電圧を得ることがで
きる。

【００３９】実施例１及び２のように、ｎ型のエミッタ
層５ａ，５ｂは第２のＭＯＳＦＥＴ１４及び第３のＭＯ
ＳＦＥＴ１３ｐのチャネル領域を形成しているので、Ｍ
ＯＳのしきい値電圧を下げると共に高いラッチアップ電
流を得るためには、ｎ型のエミッタ層５ａ，５ｂの濃度
をある程度低くする必要がある一方、サイリスタ動作時
のオン電圧を下げるにはｎ型のエミッタ層５ａ，５ｂの
濃度をある程度高くする必要がある。この両特性を満足
するように実施例１ではｎ型のエミッタ層５ａ，５ｂの
濃度を最適数値に設定した。しかしながら、本例のよう
に、深いｎ^＋型のウエル層５ａａ，５ｂａと浅いｎ型の
周辺層５ａｂ，５ｂｂとによって、常に両特性を満足さ
せることができる。即ち、深いｎ^＋型のウエル層５ａ
ａ，５ｂａによってサイリスタ動作時のオン電圧を下げ
ることができ、また浅いｎ型の周辺層５ａｂ，５ｂｂに
より表面濃度が下がるので高いラッチアップ電流を得る
ことができる。更に、エミッタ電極７との良好なオーミ
ックコンタクトを得るためにもｎ^＋型のウエル層５ａ
ａ，５ｂａの存在は有意義である。

【００４０】図１８は拡散深さ１．５μｍのｎ⁺型のウ
エル層を形成した場合におけるｎ⁺型のウエル層の表面
濃度に対するサイリスタのオン電圧及びトランジスタの
ラッチアップ電流（ラッチアップ現象が生じるまでの可
制御電流）の関係を示すグラフ図である。この図から明
らかなように、ラッチアップ電流Ｉ_Lを大きく保ち、か
つオン電圧Ｖ_ONを低くする（１．５Ｖ以下）には、ｎ⁺
型のウエル層の表面濃度は５×１０¹⁷ｃｍ^-3以上必要で
ある。表面濃度の上限値は現状の半導体プロセス技術よ
り５×１０²⁰ｃｍ^-3以上の高濃度とするには困難が伴
い、また必要でもない。従って、ｎ⁺型のウエル層の表
面濃度は５×１０¹⁷ｃｍ^-3以上で５×１０²⁰ｃｍ^-3以下
であることが望ましい。

【００４１】図１９はｎ⁺型のウエル層の表面濃度を１
×１０¹⁹ｃｍ^-3にまたｎ型の周辺部の拡散深さを０．６
μｍに固定してｎ⁺型のウエル層の拡散深さに対するサ
イリスタのオン電圧及びトランジスタのラッチアップ電
流（ラッチアップ現象が生じるまでの可制御電流）の関
係を示すグラフ図である。この図から明らかなように、
ｎ⁺型のウエル層の拡散深さがｎ型の周辺部（チャネル
部）の拡散深さに近づくと、サイリスタのオン電圧Ｖ_ON
は上昇する。またｎ⁺型のウエル層の拡散深さが１．５
μｍ以上ではラッチアップ電流Ｉ_Lは略直線的に減少す
る。ラッチアップ電流Ｉ_Lは最低でも３００Ａｃｍ^-2程
度を必要とすると、ｎ⁺型のウエル層の拡散深さはｎ型
の周辺部（チャネル部）の拡散深さ以上で１．９μｍ以
下とする必要がある。

【００４２】次に、図２０に示す如く、第１のゲート電
極１１のゲート長Ｌ_g1，第２のゲート電極１２のゲート
長Ｌ_g2及びエミッタ電極７のコンタクト長さＬ_Eの最適
値を求める。図２１はゲート長Ｌ_g2が４μｍの場合にお
けるゲート長Ｌ_g1に対するトランジスタ時のラッチアッ
プ電流とトランジスタ時のオン電圧の関係を示すグラフ
図である。この図から明らかなように、Ｌ_g1／２が１０
μｍのときはトランジスタのオン電圧Ｖ_ONは約７Ｖとな
るので、これ以下のゲート長ではオン電圧が高すぎて実
用に耐えない。一方、ゲート長Ｌ_g1が長くなると、オン
電圧が減少し、ラッチアップ電流も減少する。ラッチア
ップ電流Ｉ_Lは３００Ａｃｍ^-2程度を必要とすれば、Ｌ
_g1／２は１５μｍ以下にする必要がある。従って、第１
のゲート電極１１のゲート長Ｌ_g1は２０μｍ以上で３０
μｍ以下に設定することが望ましい。なお、８μｍ以下
のときはトランジスタがオンしない。

【００４３】図２２はゲート長Ｌ_g1が１５μｍの場合に
おけるゲート長Ｌ_g2に対するトランジスタ時のラッチア
ップ電流とサイリスタ時のオン電圧の関係を示すグラフ
図である。なお、かかる場合においてはｐ型ベース４ｂ
は表面濃度３×１０¹⁷で拡散深さ８μｍであり、またｎ
型エミッタ層５ａｂは表面濃度５×１０¹⁷で拡散深さ１
μｍとしてある。更に、実施例２で示したようなカウン
タードーピング層を形成してある。この図から明らかな
ように、Ｌ_g2／２が４μｍ以下でラッチアップ電流Ｉ_L
が３００Ａｃｍ^-2以上になる。またＬ_g2を小さくする
と、オン電圧Ｖ_ONは減少するので、ゲート長の下限値に
は問題とならない。しかしながら、サブミクロンサイズ
の微細加工はコスト面等から不利であるので、一応の下
限値として１μｍが適切である。従って、第２のゲート
電極１２のゲートＬ_g2は１μｍ以上で８μｍ以下が望ま
しい。

【００４４】図２３はエミッタ電極７のコンタクト長さ
Ｌ_Eに対するトランジスタ時のラッチアップ電流とサイ
リスタ時のオン電圧の関係を示すグラフ図である。な
お、ここで、ｐ型ベース４ｂは表面濃度２．７×１０¹⁶
で拡散深さ６μｍ、ｎ型エミッタ層５ａｂは表面濃度
１．０×１０¹⁷ｃｍ^-2で拡散深さ１．０μｍ、ｎ⁺型の
ウエル層５ａは表面濃度１．０×１０¹⁹ｃｍ^-2で拡散深
さ１．５μｍである。この図から明らかなように、コン
タクト長さＬ_Eが長くなるとラッチアップ電流Ｉ_Lが減
少する。Ｌ_Eが６μｍのときラッチアップ電流Ｉ_Lが約
３００Ａｃｍ^-2であることから、上限値は６μｍとする
ことが望ましい。下限値については制限はないが、サブ
ミクロンサイズの微細加工はコスト面等から不利である
ので、一応の下限値として１μｍが適切である。従っ
て、エミッタ電極７のコンタクト長さＬ_Eは１μｍ以上
で６μｍ以下が望ましい。

【００４５】なお、本例および実施例１においては、エ
ミッタ電極とコレクタ電極が装置の表面および裏面に設
置された縦型の装置に基づき説明しているが、エミッタ
電極とコレクタ電極が同じ面に設置された横型の装置に
おいても、実現できることは勿論である。また、上記実
施例における半導体基板とは逆導電型の基板を用いても
良い。更に、各ベース層、エミッタ層などの構成におい
ても、上記実施例に限らず様々な構成を採用可能であ
る。第１および第２のＭＯＳの構成も同様に様々なもの
を採用可能であることは勿論である。

【００４６】

【発明の効果】以上において説明したように、本発明に
係る半導体装置は、第１のＭＩＳＦＥＴ及びこれと独立
に開閉可能なモード切り換え用の第２のＭＩＳＦＥＴを
用いた２端子制御のパワーデバイスであるので、オン時
にはサイリスタと同様の低オン電圧を、またオフ時には
サイリスタ動作からトランジスタ動作へ移行させＩＧＢ
Ｔと同様の短いターンオフ時間を実現可能としたもので
ある。従って、従来のＭＣＴ、ＩＧＢＴ、ＧＴＯなどの
パワー半導体デバイスでは不可能であった、スイッチン
グ時間とオン電圧のトレードオフを大幅に改善すること
ができる。例えば、ターンオフタイムは１μ秒以下、フ
ォールタイムは０．３μ秒以下、さらに、オン電圧は
１．０Ｖ／３００Ａ／ｃｍ^２程度を充分に実現可能と
している。従って、本装置により、中、大電流、そし
て、中、高耐圧の装置、回路に用いられるパワーデバイ
スの大幅な高性能化が可能となる。また、周波数帯域を
〜１００ｋＨｚレベルまでカバーできることより、高周
波応用においても、大幅に損失を低減することが可能で
ある。このように、本発明に係る半導体装置を採用する
ことにより、近年、特に省電力化の見地等より要望され
ている種々の装置の低損失化、小型化を実現することが
可能である。特に、第１導電型のベース領域のドーズ量
が２×１０ ^１３ｃｍ ^−２以上で１×１０ ^１４ｃｍ ^−２以
下に、第２導電型のエミッタ領域のドーズ量が第１導電
型のベース領域のドーズ量以上で１×１０ ^１４ｃｍ ^−２
以下に設定されているので、大電流容量（充分なラッチ
アップ耐量）で低いオン電圧のデバイスを実現すること
ができる。また、第２導電型のエミッタ領域を第２導電
型高濃度のウエルとこれより浅い第２導電型周辺部とで
構成すると、一層低いオン電圧と共に大きな可制御電流
を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施例１に係る半導体装置の構成を示
す断面図である。

【図２】同実施例１に係る半導体装置の構成を示す平面
図である。

【図３】同実施例１に係る半導体装置の等価回路を示す
回路図である。

【図４】同実施例１に係る半導体装置の動作状態を示す
説明図である。

【図５】（ａ）は同実施例１に係る半導体装置における
サイリスタ状態の電流の流れを示す断面図、（ｂ）は同
実施例１に係る半導体装置におけるトランジスタ状態の
電流の流れを示す断面図である。

【図６】（ａ）は同実施例１に係る半導体装置における
サイリスタ状態のキャリア密度の状態を示すグラフ図、
（ｂ）は同実施例１に係る半導体装置におけるトランジ
スタ状態のキャリア密度の状態を示すグラフ図である。

【図７】同実施例１に係る半導体装置のオン電圧を示す
グラフ図である。

【図８】同実施例１に係る半導体装置のスイッチング特
性を示すグラフ図である。

【図９】同実施例１に係る半導体装置におけるｐ型ベー
スのドーズ量に対するサイリスタのオン電圧及びトラン
ジスタのラッチアップ電流の関係を示すグラフ図であ
る。

【図１０】同実施例１に係る半導体装置におけるｎ型エ
ミッタ層のドーズ量に対するサイリスタのオン電圧及び
トランジスタのラッチアップ電流の関係を示すグラフ図
である。

【図１１】本発明の実施例２に係る半導体装置の構成を
示す断面図である。

【図１２】同実施例２に係る半導体装置において表面拡
散により形成されたｐ⁺型のウエルのドーズ量に対する
トランジスタのラッチアップ電流の関係を示すグラフ図
である。

【図１３】同実施例２に係る半導体装置において表面拡
散により形成されたｐ⁺型のウエルのドーズ量に対する
サイリスタのオン電圧の関係を示すグラフ図である。

【図１４】同実施例２に係る半導体装置において埋め込
み型として形成されたｐ⁺型のウエルのドーズ量に対す
るサイリスタのオン電圧及びトランジスタのラッチアッ
プ電流の関係を示すグラフ図である。

【図１５】同実施例２に係る半導体装置において埋め込
み型として形成されたｐ⁺型のウエルの拡散窓の端縁位
置ＸとＰゲート電極等との相対関係を示す断面図であ
る。

【図１６】同実施例２に係る半導体装置において拡散窓
の端縁位置Ｘに対するサイリスタのオン電圧及びトラン
ジスタのラッチアップ電流の関係を示すグラフ図であ
る。

【図１７】本発明の実施例３に係る半導体装置の構成を
示す断面図である。

【図１８】同実施例３に係る半導体装置においてｎ⁺型
のウエル層の表面濃度に対するサイリスタのオン電圧及
びトランジスタのラッチアップ電流の関係を示すグラフ
図である。

【図１９】同実施例３に係る半導体装置においてｎ⁺型
のウエル層の拡散深さに対するサイリスタのオン電圧及
びトランジスタのラッチアップ電流の関係を示すグラフ
図である。

【図２０】同実施例３に係る半導体装置において第１の
ゲート電極のゲート長Ｌ_g1，第２のゲート電極のゲート
長Ｌ_g2及びエミッタ電極のコンタクト長さＬ_Eを示す断
面図である。の最適値を求める。

【図２１】同実施例３に係る半導体装置においてゲート
長Ｌ_g1に対するトランジスタ時のラッチアップ電流とト
ランジスタ時のオン電圧の関係を示すグラフ図である。

【図２２】同実施例３に係る半導体装置においてゲート
長Ｌ_g2に対するトランジスタ時のラッチアップ電流とサ
イリスタ時のオン電圧の関係を示すグラフ図である。

【図２３】同実施例３に係る半導体装置においてエミッ
タ電極のコンタクト長さＬ_Eに対するトランジスタ時の
ラッチアップ電流とサイリスタ時のオン電圧の関係を示
すグラフ図である。

【図２４】ＭＣＴの構造の一例を示す断面図である。

【図２５】同ＭＣＴの等価回路を示す回路図である。

【図２６】同ＭＣＴのキャリア密度を示すグラフ図であ
る。

【図２７】ＩＧＢＴの構造の一例を示す断面図である。

【図２８】同ＩＧＢＴのターンオフ波形を示す波形図で
ある。

【符号の説明】

１・・・コレクタ電極２・・・ｐ⁺型のコレクタ層３・・・ｎ^-型のベース層４・・・ｐ型のベース層５・・・ｎ型のエミッタ層６・・・ｐ⁺型のエミッタ層７・・・エミッタ電極８・・・ゲート酸化膜９・・・ｎ⁺型のカウンタードーピング層１０・・・ｐ⁺型の高濃度ドーピング層１１・・・第１のゲート電極１２・・・第２のゲート電極１３・・・第１のＭＯＳ１４・・・第２のＭＯＳ１５・・・サイリスタ２１・・・正孔の密度２２・・・電子の密度６０・・・ＭＣＴ６１・・・ゲート電極６２・・・ＭＯＳ６３・・・カソード電極６４・・・ｎ⁺型のカソード層６５・・・ｐ^-型のベース層６６・・・ｎ型のベース層６７・・・ｐ⁺型のアノード層６８・・・アノード電極８１・・・ｐ⁺型のサブストレート８２・・・ｎ^-型のベース層８３・・・ｐ型のチャネル層８４・・・ｎ⁺型のエミッタ層８５・・・ｐ⁺型のウェル８６・・・ゲート酸化膜８７・・・ゲート電極８８・・・エミッタ電極８９・・・コレクタ電極

フロントページの続き (56)参考文献特開平３−148872（ＪＰ，Ａ) 特開平３−136371（ＪＰ，Ａ) 特開平４−268766（ＪＰ，Ａ) 特開平５−29607（ＪＰ，Ａ) 特開平３−136372（ＪＰ，Ａ) 特開平２−12969（ＪＰ，Ａ) 特開昭61−58264（ＪＰ，Ａ) 特開昭60−53078（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/749 H01L 29/78 656

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型のコレクタ領域，第２導電型
ベース領域，第１導電型ベース領域及び第２導電型のエ
ミッタ領域とからなるサイリスタ構造を有する半導体装
置において、第２導電型のベース領域に対してその多数キャリアを注
入可能の第１のＭＩＳＦＥＴと、この第１のＭＩＳＦＥ
Ｔとは独立に開閉可能であって第１導電型のベース領域
からその多数キャリアを引き抜き可能の第２のＭＩＳＦ
ＥＴとを備えてなり、前記第２のＭＩＳＦＥＴとは別
に、前記第１のＭＩＳＦＥＴのゲート電極を共通とし、
第１導電型のベース領域からその多数キャリアを引き抜
き可能の第３のＭＩＳＦＥＴを有し、前記第１導電型の
ベース領域内にはエミッタ電位が共に印加される前記第
２導電型のエミッタ領域と第１導電型のエミッタ領域と
が形成されてなり、前記第１導電型のエミッタ領域は前
記第２導電型のエミッタ領域内に形成されてなり、前記
第２のＭＩＳＦＥＴの第２のゲート電極は前記第１導電
型のエミッタ領域から前記第２導電型のエミッタ領域及
び前記第１導電型のベース領域の表面にゲート絶縁膜を
介して形成されてなり、前記第１のＭＩＳＦＥＴ及び前
記第３のＭＩＳＦＥＴの共通の第１のゲート電極は前記
第１導電型のエミッタ領域から前記第２導電型のエミッ
タ領域，前記第１導電型のベース領域及び前記第２導電
型のベース領域の表面にゲート絶縁膜を介して形成され
てなり、前記第１導電型のベース領域のドーズ量は２×１０ ^１３
ｃｍ ^−２以上で１×１０ ^１４ｃｍ ^−２以下であり、第２
導電型のエミッタ領域のドーズ量は前記第１導電型のベ
ース領域のドーズ量以上で１×１０ ^１４ｃｍ ^−２以下で
あることを特徴とする半導体装置。
【請求項２】請求項１において、前記第１導電型ベー
ス領域は第１導電型高濃度のウエルとこれより浅い第１
導電型周辺部とを有することを特徴とする半導体装置。
【請求項３】請求項２おいて、表面拡散により形成さ
れた前記第１導電型高濃度のウエルのドーズ量は１×１
０^１３ｃｍ^−２以上で５×１０^１５ｃｍ^−２以下である
ことを特徴とする半導体装置。
【請求項４】請求項２において、埋め込み型として形成
された前記第１導電型高濃度のウエルのドーズ量は１×
１０^１２ｃｍ^−２以上で３×１０^１４ｃｍ^−２以下であ
ることを特徴とする半導体装置。
【請求項５】請求項４において、前記第１導電型高濃度
のウエルの拡散窓の端縁は前記第１導電型のエミッタ領
域の内側端縁より前記第２のＭＩＳＦＥＴの第２のゲー
ト電極側に位置していることを特徴とする半導体装置。
【請求項６】第１導電型のコレクタ領域，第２導電型
ベース領域，第１導電型ベース領域及び第２導電型のエ
ミッタ領域とからなるサイリスタ構造を有する半導体装
置において、第２導電型のベース領域に対してその多数キャリアを注
入可能の第１のＭＩＳＦＥＴと、この第１のＭＩＳＦＥ
Ｔとは独立に開閉可能であって第１導電型のベース領域
からその多数キャリアを引き抜き可能の第２のＭＩＳＦ
ＥＴとを備えてなり、前記第２のＭＩＳＦＥＴとは別
に、前記第１のＭＩＳＦＥＴのゲート電極を共通とし、
第１導電型のベース領域からその多数キャリアを引き抜
き可能の第３のＭＩＳＦＥＴを有し、前記第１導電型の
ベース領域内にはエミッタ電位が共に印加される前記第
２導電型のエミッタ領域と第１導電型のエミッタ領域と
が形成されてなり、前記第１導電型のエミッタ領域は前
記第２導電型のエミッタ領域内に形成されてなり、前記
第２のＭＩＳＦＥＴの第２のゲート電極は前記第１導電
型のエミッタ領域から前記第２導電型のエミッタ領域及
び前記第１導電型のベース領域の表面にゲート絶縁膜を
介して形成されてなり、前記第１のＭＩＳＦＥＴ及び前
記第３のＭＩＳＦＥＴの共通の第１のゲート電極は前記
第１導電型のエミッタ領域から前記第２導電型のエミッ
タ領域，前記第１導電型のベース領域及び前記第２導電
型のベース領域の表面にゲート絶縁膜を介して形成され
てなり、前記第２導電型のエミッタ領域は第２導電型高濃度のウ
エルとこれより浅い第２導電型周辺部とを有しているこ
とを特徴とする半導体装置。
【請求項７】請求項６において、前記第２導電型高濃度
のウエルの表面濃度は５×１０^１７ｃｍ^−３以上で５×
１０^２０ｃｍ^−３以下であることを特徴とする半導体装
置。
【請求項８】請求項６又は請求項７において、前記第２
導電型高濃度のウエルの拡散深さは前記第２導電型周辺
部の拡散深さ以上で１．９μｍ以下であることを特徴と
する半導体装置。
【請求項９】請求項６乃至請求項８のいずれか一項にお
いて、前記第１のゲート電極のゲート長は２０μｍ以上
で３０μｍ以下であることを特徴とする半導体装置。
【請求項１０】請求項６乃至請求項９のいずれか一項に
おいて、前記第２のゲート電極のゲート長は１μｍ以上
で８μｍ以下であることを特徴とする半導体装置。
【請求項１１】請求項６乃至請求項１０のいずれか一項
において、前記第１導電型エミッタ領域及び第２導電型
エミッタ領域に導電接触するエミッタ電極のコンタクト
長さは１μｍ以上で６μｍ以下であることを特徴とする
半導体装置。
【請求項１２】請求項１乃至請求項１１のいずれか一項
において、前記第１のＭＩＳＦＥＴに関する前記第１導
電型のベース領域表面に第２導電型の浅いカウンタード
ーピング領域が形成されていることを特徴とする半導体
装置。
【請求項１３】請求項１乃至請求項１２のいずれか一項
において、前記第２のＭＩＳＦＥＴに関する前記第１導
電型のベース領域表面に第１導電型の高濃度のドーピン
グ領域が形成されていることを特徴とする半導体装置。