JP3243792B2 - 横方向エミッタ切替サイリスタ素子及び縦方向エミッタ切替サイリスタ素子 - Google Patents
横方向エミッタ切替サイリスタ素子及び縦方向エミッタ切替サイリスタ素子Info
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- 239000000758 substrate Substances 0.000 claims description 12
- 239000002344 surface layer Substances 0.000 claims description 4
- 102100030393 G-patch domain and KOW motifs-containing protein Human genes 0.000 description 9
- 229910052982 molybdenum disulfide Inorganic materials 0.000 description 9
- 230000001960 triggered effect Effects 0.000 description 8
- 101150090280 MOS1 gene Proteins 0.000 description 7
- 101100401568 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MIC10 gene Proteins 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 241001354791 Baliga Species 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Description
【発明の詳細な説明】 本発明は半導体素子に関する。
電力集積回路では、降服電圧の高い素子は多数知られ
ている。集積電源、小さいモータの制御、電子ランプ抵
抗器等の用途には、高電圧、高電流が要求されている
が、素子の電流を通す能力もまた重要である。従って、
電力素子のオン状態固有抵抗を低くして電力損失を低減
する必要がある。このことは、面積と電力損失とを最小
にすることが不可欠な集積回路の環境では非常に重要な
ことである。
ている。集積電源、小さいモータの制御、電子ランプ抵
抗器等の用途には、高電圧、高電流が要求されている
が、素子の電流を通す能力もまた重要である。従って、
電力素子のオン状態固有抵抗を低くして電力損失を低減
する必要がある。このことは、面積と電力損失とを最小
にすることが不可欠な集積回路の環境では非常に重要な
ことである。
公知の素子の一つに、エミッタ切換サイリスタ、具体
的には、横方向エミッタ切換サイリスタ（LEST）があ
る。「横方向接合絶縁エミッタ切換サイリスタ」（Late
ral Junction−isolated Emitter Switched Thyristo
r）と題するBaligaおよびHuangの論文（IEEE Electron
Device Letters、第13巻615ページ、1992年）を参照さ
れたい。この素子のサイリスタ電流はMOSゲートを使っ
て制御することができる。従来のLEST構造の一例を図１
に示す。図１の従来のLEST素子では、主サイリスタをト
リガするのは難しい。素子がサイリスタ導通モードで確
実に作動するためには非常に長いｎ＋浮游エミッタが必
要であるため、素子によって占められる面積が広すぎる
ことになる。
的には、横方向エミッタ切換サイリスタ（LEST）があ
る。「横方向接合絶縁エミッタ切換サイリスタ」（Late
ral Junction−isolated Emitter Switched Thyristo
r）と題するBaligaおよびHuangの論文（IEEE Electron
Device Letters、第13巻615ページ、1992年）を参照さ
れたい。この素子のサイリスタ電流はMOSゲートを使っ
て制御することができる。従来のLEST構造の一例を図１
に示す。図１の従来のLEST素子では、主サイリスタをト
リガするのは難しい。素子がサイリスタ導通モードで確
実に作動するためには非常に長いｎ＋浮游エミッタが必
要であるため、素子によって占められる面積が広すぎる
ことになる。
本発明の第一の形態にしたがって提供されるのは、横
方向エミッタ切替サイリスタ素子（１）であって、 第二導電型のドリフト領域（３）の表面に形成された
第一導電型の第一電極領域（４）と、 前記ドリフト領域（３）に形成された第一導電型のベ
ース領域（６）と、 前記ベース領域（６）の表面に形成された第二導電型
のエミッタ領域（11）と、 隣接する第一および第二導電型領域（9,10）から成る
第二電極領域（８）であって、第二導電型の第二電極領
域（10）は前記ベース領域の一部により前記エミッタ領
域（11）から分離された第二電極領域（８）と、 前記第一電極領域と前記エミッタ領域の間の前記ベー
ス領域の表面に形成された隣接する第一および第二導電
型領域（15,16）であって、第一導電型領域（15）が前
記エミッタ領域と隣接する側にある、隣接する第一およ
び第二導電型領域（15,16）と、 前記ベース領域（６）の表面に形成された前記隣接す
る第一および第二導電型領域（15,16）を接続する浮游
オーミック・コンタクト（14）と、 前記素子（１）の表面にあり、前記浮游オーミック・
コンタクト（14）の下の第二導電型領域（16）から始ま
り前記ドリフト領域（３）と前記ベース領域（６）との
間の接合の上へ延びる第一ゲート（12）と、 前記素子（１）の表面にあり、前記エミッタ領域（1
1）と前記第二導電型の第二電極領域（10）との間の前
記ベース領域（６）の上へ延びる第二ゲートとを具備す
ることを特徴とするものである。
方向エミッタ切替サイリスタ素子（１）であって、 第二導電型のドリフト領域（３）の表面に形成された
第一導電型の第一電極領域（４）と、 前記ドリフト領域（３）に形成された第一導電型のベ
ース領域（６）と、 前記ベース領域（６）の表面に形成された第二導電型
のエミッタ領域（11）と、 隣接する第一および第二導電型領域（9,10）から成る
第二電極領域（８）であって、第二導電型の第二電極領
域（10）は前記ベース領域の一部により前記エミッタ領
域（11）から分離された第二電極領域（８）と、 前記第一電極領域と前記エミッタ領域の間の前記ベー
ス領域の表面に形成された隣接する第一および第二導電
型領域（15,16）であって、第一導電型領域（15）が前
記エミッタ領域と隣接する側にある、隣接する第一およ
び第二導電型領域（15,16）と、 前記ベース領域（６）の表面に形成された前記隣接す
る第一および第二導電型領域（15,16）を接続する浮游
オーミック・コンタクト（14）と、 前記素子（１）の表面にあり、前記浮游オーミック・
コンタクト（14）の下の第二導電型領域（16）から始ま
り前記ドリフト領域（３）と前記ベース領域（６）との
間の接合の上へ延びる第一ゲート（12）と、 前記素子（１）の表面にあり、前記エミッタ領域（1
1）と前記第二導電型の第二電極領域（10）との間の前
記ベース領域（６）の上へ延びる第二ゲートとを具備す
ることを特徴とするものである。
また、前記浮游オーミック・コンタクト（14）は前記
エミッタ領域（11）に接触していることを特徴とするも
のである。
エミッタ領域（11）に接触していることを特徴とするも
のである。
また、前記浮游オーミック・コンタクト（14）は前記
エミッタ領域（11）から間隔をおいて配置されているこ
とを特徴とするものである。
エミッタ領域（11）から間隔をおいて配置されているこ
とを特徴とするものである。
本発明の第二の形態にしたがって提供されるのは、横
方向エミッタ切替サイリスタ素子（１）であって、 第二導電型のドリフト領域（３）の表面に形成された
第一導電型の第一電極領域（４）と、 前記ドリフト領域（３）に形成された第一導電型のベ
ース領域（６）と、 前記ドリフト領域（３）の表面に形成された第一導電
型の第二電極領域（９）と、 前記第一電極領域（４）と前記第二電極領域（９）と
の間の前記ベース領域（６）の表面に形成された隣接す
る第一および第二導電型領域（15,16）であって、第一
導電型領域（15）が前記第二電極領域（９）と隣接する
側にある、隣接する第一および第二導電型領域（15,1
6）と、 前記ベース領域（６）の表面に形成された前記隣接す
る第一および第二導電型領域（15,16）を接続する浮游
オーミック・コンタクト（14）と、 前記素子の表面にあり、前記浮游オーミック・コンタ
クト（14）の下の前記第二導電型の領域（16）から始ま
り前記ドリフト領域（３）と前記ベース領域（６）との
間の接合の上へ延びる第一ゲート（12）と、 前記素子の表面にあり、前記第二電極領域（９）と前
記浮游オーミック・コンタクト（14）の下の第一導電型
の領域（15）との間にあり、その下に第二導電型の領域
が存在する第二ゲート（13）と を具備することを特徴とするものである。
方向エミッタ切替サイリスタ素子（１）であって、 第二導電型のドリフト領域（３）の表面に形成された
第一導電型の第一電極領域（４）と、 前記ドリフト領域（３）に形成された第一導電型のベ
ース領域（６）と、 前記ドリフト領域（３）の表面に形成された第一導電
型の第二電極領域（９）と、 前記第一電極領域（４）と前記第二電極領域（９）と
の間の前記ベース領域（６）の表面に形成された隣接す
る第一および第二導電型領域（15,16）であって、第一
導電型領域（15）が前記第二電極領域（９）と隣接する
側にある、隣接する第一および第二導電型領域（15,1
6）と、 前記ベース領域（６）の表面に形成された前記隣接す
る第一および第二導電型領域（15,16）を接続する浮游
オーミック・コンタクト（14）と、 前記素子の表面にあり、前記浮游オーミック・コンタ
クト（14）の下の前記第二導電型の領域（16）から始ま
り前記ドリフト領域（３）と前記ベース領域（６）との
間の接合の上へ延びる第一ゲート（12）と、 前記素子の表面にあり、前記第二電極領域（９）と前
記浮游オーミック・コンタクト（14）の下の第一導電型
の領域（15）との間にあり、その下に第二導電型の領域
が存在する第二ゲート（13）と を具備することを特徴とするものである。
また、前記第二ゲート（13）の下にある前記第二導電
型の領域は、前記ドリフト領域（３）の一部によって形
成されていることを特徴とするものである。
型の領域は、前記ドリフト領域（３）の一部によって形
成されていることを特徴とするものである。
また、前記第二ゲート（13）の下にある前記第二導電
型の領域は、前記ドリフト領域（３）のバッファ領域
（17）によって形成されていることを特徴とするもので
ある。
型の領域は、前記ドリフト領域（３）のバッファ領域
（17）によって形成されていることを特徴とするもので
ある。
また、前記第二ゲート（13）の下にある前記第二導電
型の領域は、前記ベース領域（６）内のバッフア領域
（17）によって形成されていることを特徴とするもので
ある。
型の領域は、前記ベース領域（６）内のバッフア領域
（17）によって形成されていることを特徴とするもので
ある。
また、前記サイリスタは第一導電型の基板上に形成さ
れていることを特徴とするものである。
れていることを特徴とするものである。
また、前記第一電極領域（４）の下に第二導電型バッ
ファ領域（５）をさらに具備することを特徴とするもの
である。
ファ領域（５）をさらに具備することを特徴とするもの
である。
また、前記ドリフト領域（３）の表面に、第一電極領
域（４）に接近してはいるがこれから離隔して、もう一
組の隣接する第一および第二導電型領域（21,22）をさ
らに具備し、該第一導電型領域（22）は前記第一電極領
域側にあり、浮游オーミック・コンタクトが前記隣接す
る第一および第二導電型領域（21,22）に固定されてお
り、第三ゲート（24）が、前記第一導電型領域（22）と
前記第一電極領域（４）との間にあるドリフト領域の部
分の上に形成されていることを特徴とするものである。
域（４）に接近してはいるがこれから離隔して、もう一
組の隣接する第一および第二導電型領域（21,22）をさ
らに具備し、該第一導電型領域（22）は前記第一電極領
域側にあり、浮游オーミック・コンタクトが前記隣接す
る第一および第二導電型領域（21,22）に固定されてお
り、第三ゲート（24）が、前記第一導電型領域（22）と
前記第一電極領域（４）との間にあるドリフト領域の部
分の上に形成されていることを特徴とするものである。
また、前記ドリフト領域（３）の表面層に選択的に形
成された第一導電型領域（26）と、互いに隣接し、前記
第一導電型領域（26）の表面層に選択的に形成された第
一電極領域（４）および第二導電型領域（25）と、該第
二導電型領域（25）と前記ドリフト領域（３）の間の前
記第一導電型領域（26）の表面上部に延びた第三ゲート
（27）とを有することを特徴とするものである。
成された第一導電型領域（26）と、互いに隣接し、前記
第一導電型領域（26）の表面層に選択的に形成された第
一電極領域（４）および第二導電型領域（25）と、該第
二導電型領域（25）と前記ドリフト領域（３）の間の前
記第一導電型領域（26）の表面上部に延びた第三ゲート
（27）とを有することを特徴とするものである。
また、前記第一電極領域（４）は、前記ドリフト領域
（３）に形成されている第一導電型領域（31）に形成さ
れており、そして前記素子は、さらに、前記第一電極領
域（４）に隣接する素子表面の上に第二導電型領域（2
8）を具備し、前記第一電極領域（４）と前記第一電極
領域（４）に隣接する素子表面の前記第二導電型領域
（28）との上には浮游オーミック・コンタクト（29）が
存在し、そしてさらに、前記素子は第二導電型領域（3
0）を具備し、該第二導電型領域（30）は、前記第一電
極領域（４）が形成されている前記第一導電型領域（3
1）内に形成されており、かつ前記第一導電型の第一電
極領域（４）に隣接する前記第二導電型領域（28）に接
近してはいるがこれから離隔しており、ならびに前記素
子は、前記第一電極領域（４）が形成されている前記第
一導電型領域（31）の部分であって、前記浮游オーミッ
ク・コンタクト（29）の下の前記第二導電型領域（28）
と、前記第一電極領域（４）が形成されている前記第一
導電型領域（31）に形成されている前記第二導電型領域
（30）との間の素子表面に延びている部分の上に第三ゲ
ート（32）をさらに具備することを特徴とするものであ
る。
（３）に形成されている第一導電型領域（31）に形成さ
れており、そして前記素子は、さらに、前記第一電極領
域（４）に隣接する素子表面の上に第二導電型領域（2
8）を具備し、前記第一電極領域（４）と前記第一電極
領域（４）に隣接する素子表面の前記第二導電型領域
（28）との上には浮游オーミック・コンタクト（29）が
存在し、そしてさらに、前記素子は第二導電型領域（3
0）を具備し、該第二導電型領域（30）は、前記第一電
極領域（４）が形成されている前記第一導電型領域（3
1）内に形成されており、かつ前記第一導電型の第一電
極領域（４）に隣接する前記第二導電型領域（28）に接
近してはいるがこれから離隔しており、ならびに前記素
子は、前記第一電極領域（４）が形成されている前記第
一導電型領域（31）の部分であって、前記浮游オーミッ
ク・コンタクト（29）の下の前記第二導電型領域（28）
と、前記第一電極領域（４）が形成されている前記第一
導電型領域（31）に形成されている前記第二導電型領域
（30）との間の素子表面に延びている部分の上に第三ゲ
ート（32）をさらに具備することを特徴とするものであ
る。
前記第一電極領域（４）に隣接する素子表面に第二導
電型領域（33）が形成されており、そして前記素子は、
前記ドリフト領域（３）の表面に、前記第一電極領域
（４）に接近してはいるがこれから離隔して第一導電型
領域（34）を具備し、ならびに前記素子は、 前記第一電極領域（４）と前記ドリフト領域（３）と
の間の素子表面に延びている前記ドリフト領域の部分の
上に、第三ゲート（36）をさらに具備することを特徴と
するものである。
電型領域（33）が形成されており、そして前記素子は、
前記ドリフト領域（３）の表面に、前記第一電極領域
（４）に接近してはいるがこれから離隔して第一導電型
領域（34）を具備し、ならびに前記素子は、 前記第一電極領域（４）と前記ドリフト領域（３）と
の間の素子表面に延びている前記ドリフト領域の部分の
上に、第三ゲート（36）をさらに具備することを特徴と
するものである。
本発明の第三の形態にしたがって提供されるのは、縦
方向エミッタ切替サイリスタ素子（１）であって、 第二導電型のドリフト領域（３）の一方の表面に形成
された第一導電型の第一電極領域（４）と、 前記ドリフト領域（３）の他方の表面に形成された第
一導電型のウエル領域（６）と、 前記ウエル領域（６）の表面に形成された隣接する第
一および第二導電型の領域（9,10）から成る第二電極領
域（８）と、 前記ウエル領域（６）の表面に形成された第二導電型
のエミッタ領域（11）であって、前記第二導電型の第二
電極領域（10）が該エミッタ領域（11）から前記ウエル
領域（６）の一部により分離されたエミッタ領域（11）
と、 前記ウエル領域（６）の表面に形成された隣接する第
一および第二導電型の領域（15,16）であって、該隣接
する第一および第二導電型領域（15,16）と前記第二電
極領域（８）との間に前記エミッタ領域（11）があり、
該第一導電型の領域（15）が前記エミッタ領域（11）と
隣接する側にある、第一および第二導電型の領域（15,1
6）と、 前記ウエル領域（６）の表面に形成された前記隣接す
る第一および第二導電型領域（15,16）を接続する浮游
オーミック・コンタクト（14）と、 前記ドリフト領域（３）の前記反対側の表面にあり、
前記浮游オーミック・コンタクト（14）の下の前記第二
導電型の領域（16）から始まり前記浮游オーミック・コ
ンタクト（14）と前記ドリフト領域（３）との間の前記
ウエル領域（６）の一部の上に延びている第一ゲート
（12）と、 前記ドリフト領域（３）の反対側の表面にあり、前記
第二電極領域（８）と前記エミッタ領域（11）との間の
前記ウエル領域（６）の一部の上に延びている第二ゲー
ト（13）と を具備することを特徴とするものである。
方向エミッタ切替サイリスタ素子（１）であって、 第二導電型のドリフト領域（３）の一方の表面に形成
された第一導電型の第一電極領域（４）と、 前記ドリフト領域（３）の他方の表面に形成された第
一導電型のウエル領域（６）と、 前記ウエル領域（６）の表面に形成された隣接する第
一および第二導電型の領域（9,10）から成る第二電極領
域（８）と、 前記ウエル領域（６）の表面に形成された第二導電型
のエミッタ領域（11）であって、前記第二導電型の第二
電極領域（10）が該エミッタ領域（11）から前記ウエル
領域（６）の一部により分離されたエミッタ領域（11）
と、 前記ウエル領域（６）の表面に形成された隣接する第
一および第二導電型の領域（15,16）であって、該隣接
する第一および第二導電型領域（15,16）と前記第二電
極領域（８）との間に前記エミッタ領域（11）があり、
該第一導電型の領域（15）が前記エミッタ領域（11）と
隣接する側にある、第一および第二導電型の領域（15,1
6）と、 前記ウエル領域（６）の表面に形成された前記隣接す
る第一および第二導電型領域（15,16）を接続する浮游
オーミック・コンタクト（14）と、 前記ドリフト領域（３）の前記反対側の表面にあり、
前記浮游オーミック・コンタクト（14）の下の前記第二
導電型の領域（16）から始まり前記浮游オーミック・コ
ンタクト（14）と前記ドリフト領域（３）との間の前記
ウエル領域（６）の一部の上に延びている第一ゲート
（12）と、 前記ドリフト領域（３）の反対側の表面にあり、前記
第二電極領域（８）と前記エミッタ領域（11）との間の
前記ウエル領域（６）の一部の上に延びている第二ゲー
ト（13）と を具備することを特徴とするものである。
また、前記浮游オーミック・コンタクト（14）は前記
エミッタ領域（11）に接触していることを特徴とするも
のである。
エミッタ領域（11）に接触していることを特徴とするも
のである。
また、前記浮游オーミック・コンタクト（14）は前記
エミッタ領域（11）から離隔していることを特徴とする
ものである。
エミッタ領域（11）から離隔していることを特徴とする
ものである。
また、前記第二導電型領域（８）の下に第一導電型の
シンク領域（19）をさらに具備することを特徴とするも
のである。
シンク領域（19）をさらに具備することを特徴とするも
のである。
本発明の第四の形態にしたがって提供されるのは、縦
方向エミッタ切替サイリスタ（１）であって、 第二導電型のドリフト領域（３）の一方の表面に形成
された第一導電型の第一電極領域（４）と、 前記ドリフト領域（３）の反対側の表面に形成された
第一導電型のウエル領域（６）と、 前記第一導電型のウエル領域（６）の表面に形成され
た第一導電型の第二電極領域（８）と、 前記第一導電型のウエル領域（６）の表面にかつ前記
第二電極領域（８）から間隔をおいて形成された隣接す
る第一および第二導電型の領域（15,16）であって、第
一導電型の領域（15）が第二電極領域（８）に最も隣接
した側にある隣接する第一および第二導電型の領域（1
5,16）と、 前記第一導電型のウエル領域（６）の表面に形成され
た前記隣接する第一および第二導電型の領域（15,16）
を接続する浮游オーミック・コンタクト（14）と、 前記第二電極領域（８）と前記浮游オーミック・コン
タクト（14）の下にある前記隣接する第一および第二導
電型の領域（15,16）との間の前記第一導電型のウエル
領域（６）の表面にある第二導電型のウエル領域（20）
と、 前記ドリフト領域（３）の反対側の表面にあり、前記
浮游オーミック・コンタクト（14）の下の第二導電型の
領域（16）から始まり前記浮游オーミック・コンタクト
（14）と前記ドリフト領域（３）との間にある前記第一
導電型のウエル領域（６）の一部の上に延びている第一
ゲート（12）と、 前記ドリフト領域（３）の反対側の表面にあり、前記
第二電極領域（８）と前記浮游オーミック・コンタクト
（14）の下の前記第一導電型の領域（15）との間にある
第二導電型のウエル領域の上へ延びる第二ゲート（13）
と を具備することを特徴とするものである。
方向エミッタ切替サイリスタ（１）であって、 第二導電型のドリフト領域（３）の一方の表面に形成
された第一導電型の第一電極領域（４）と、 前記ドリフト領域（３）の反対側の表面に形成された
第一導電型のウエル領域（６）と、 前記第一導電型のウエル領域（６）の表面に形成され
た第一導電型の第二電極領域（８）と、 前記第一導電型のウエル領域（６）の表面にかつ前記
第二電極領域（８）から間隔をおいて形成された隣接す
る第一および第二導電型の領域（15,16）であって、第
一導電型の領域（15）が第二電極領域（８）に最も隣接
した側にある隣接する第一および第二導電型の領域（1
5,16）と、 前記第一導電型のウエル領域（６）の表面に形成され
た前記隣接する第一および第二導電型の領域（15,16）
を接続する浮游オーミック・コンタクト（14）と、 前記第二電極領域（８）と前記浮游オーミック・コン
タクト（14）の下にある前記隣接する第一および第二導
電型の領域（15,16）との間の前記第一導電型のウエル
領域（６）の表面にある第二導電型のウエル領域（20）
と、 前記ドリフト領域（３）の反対側の表面にあり、前記
浮游オーミック・コンタクト（14）の下の第二導電型の
領域（16）から始まり前記浮游オーミック・コンタクト
（14）と前記ドリフト領域（３）との間にある前記第一
導電型のウエル領域（６）の一部の上に延びている第一
ゲート（12）と、 前記ドリフト領域（３）の反対側の表面にあり、前記
第二電極領域（８）と前記浮游オーミック・コンタクト
（14）の下の前記第一導電型の領域（15）との間にある
第二導電型のウエル領域の上へ延びる第二ゲート（13）
と を具備することを特徴とするものである。
また、前記第一電極領域（４）の上に第二導電型のバ
ッフア領域（５）をさらに具備することを特徴とするも
のである。
ッフア領域（５）をさらに具備することを特徴とするも
のである。
本発明は、高い降服電圧と高い電流密度の能力を持
つ、優れたターンオン特性を有する素子を提供するもの
である。
つ、優れたターンオン特性を有する素子を提供するもの
である。
本明細書中、「ゲート」という用語は金属−絶縁膜−
半導体型ゲートを意味するものとする。
半導体型ゲートを意味するものとする。
本発明の実施例を添付図面を参照して説明する。
図１は、従来のLESTの横断面図である。
図２は、本発明による素子の第一実施例の横断面図で
ある。
ある。
図３は、本発明による素子の第二実施例の横断面図で
ある。
ある。
図４は、本発明による素子の第三実施例の横断面図で
ある。
ある。
図５は、本発明による素子の第四実施例の横断面図で
ある。
ある。
図６は、本発明による素子の第五実施例の横断面図で
ある。
ある。
図７は、本発明による素子の第六実施例の横断面図で
ある。
ある。
図８は、本発明による素子の第七実施例の横断面図で
ある。
ある。
以下、第一実施例について図２を参照して説明する。
素子１はｐ基板、ｐ−基板またはｐ−層を設けたｐ＋基
板２を有し、この基板２上にはｎ−ドリフト領域３が形
成されている。ドリフト領域３の一方の側面と表面には
ｐ＋アノード領域４が形成されている。ｎバッファ領域
５がアノード領域４を取り囲み、パンチ・スルーを防止
している。
素子１はｐ基板、ｐ−基板またはｐ−層を設けたｐ＋基
板２を有し、この基板２上にはｎ−ドリフト領域３が形
成されている。ドリフト領域３の一方の側面と表面には
ｐ＋アノード領域４が形成されている。ｎバッファ領域
５がアノード領域４を取り囲み、パンチ・スルーを防止
している。
ｐベース領域６がドリフト領域３に隣接して形成され
ており、ドリフト領域３から基板２内に延びているｐ埋
込み領域７と連続している。カソード領域８がベース領
域６の面上に形成されている。カソード領域８はｐ＋領
域９とそれに隣接するｎ＋領域10とから成る。
ており、ドリフト領域３から基板２内に延びているｐ埋
込み領域７と連続している。カソード領域８がベース領
域６の面上に形成されている。カソード領域８はｐ＋領
域９とそれに隣接するｎ＋領域10とから成る。
浮游ｎ＋エミッタ領域11はカソード８とアノード４と
の間でベース領域６の面上に形成されている。
の間でベース領域６の面上に形成されている。
第一ゲート12はドリフト領域３とベース６との境界に
わたって延びている。第二ゲート13はエミッタ11とカー
ソド８との間のベース６を覆うように位置している。
わたって延びている。第二ゲート13はエミッタ11とカー
ソド８との間のベース６を覆うように位置している。
浮游オーミック・コンタクト（FOC）14はドリフト領
域３と浮游エミッタ11との間に位置づけられている。隣
接するｐ＋領域15とｎ＋領域16はｎ＋浮游エミッタ11の
右側のｐベース領域６に埋め込まれている。ｐ＋領域15
とｎ＋領域16は浮游オーミック・コンタクト（FOC）14
によって電気的に接続されている。第一ゲート12は浮游
オーミック・コンタクト14の下のｎ＋領域16から延びて
いる。
域３と浮游エミッタ11との間に位置づけられている。隣
接するｐ＋領域15とｎ＋領域16はｎ＋浮游エミッタ11の
右側のｐベース領域６に埋め込まれている。ｐ＋領域15
とｎ＋領域16は浮游オーミック・コンタクト（FOC）14
によって電気的に接続されている。第一ゲート12は浮游
オーミック・コンタクト14の下のｎ＋領域16から延びて
いる。
素子１のオフ状態特性は従来のLESTと同じなので、そ
の詳細についてはBaligaおよびHuangの前掲論文を参照
されたい。要するに、二つのNMOSゲート12,13に印加さ
れるバイアス電圧がゼロのときには、素子１はｎ−ドリ
フト領域３とｐ板２とが空乏（depletion）化すること
によって電圧が維持される。
の詳細についてはBaligaおよびHuangの前掲論文を参照
されたい。要するに、二つのNMOSゲート12,13に印加さ
れるバイアス電圧がゼロのときには、素子１はｎ−ドリ
フト領域３とｐ板２とが空乏（depletion）化すること
によって電圧が維持される。
しかしながら、ターンオン機構は従来のものとは異な
る。閾値を超える正電圧が同時に二つのNMOSゲート12,1
3に印加されると、二つのゲート12,13の下には反転チャ
ネルができる。第一ゲート12の下に形成されたこの反転
層はFOC14を介してｎ−ドリフト領域３をｐ＋カソード
９に接続している。ｐ＋アノード４、ｎ−ドリフト領域
３、ｐ−ベース領域６およびｎ＋エミッタ領域11によっ
て形成された主サイリスタがトリガされる迄は、素子は
横方向絶縁ゲート形バイポーラ・トランジスタ（LIGB
T）のように作用する。但し、ｐベース領域６による付
加抵抗Rpが直列配置される場合は別である。FOC14は電
子・正孔電流変換器として作用する。電子はFOC14から
第一ゲート12のチャネルを通ってｎ−ドリフト領域３へ
流れ込む。このMOS電流IMOS1は、ｐ＋アノード４、ｎ−
ドリフト領域３およびｐベース領域６から成る横方向pn
pトランジスタへ流れるベース駆動電流である。IMOS1電
子電流はFOC14によって正孔電流Ipに変換されるが、こ
れはFOC4の下の短絡したｐ＋領域15とｎ＋領域16とを横
切って電流が連続している必要があるためである。正孔
電流Ipは、今度は、横に流れてｐベース６に入り、ｐ＋
カソード領域８に至る。アノード領域４から注入される
正孔の一部はｐベース領域６に至り、コレクタ電流Icと
なる。この段階では、主サイリスタのエミッタ接合はタ
ーンオンされず、第二ゲート13の下の第二NMOSチャネル
には電流が流れない。従って、ｎ＋浮游エミッタ11はカ
ソード領域８と同じ電位である。こうして、電流はｐベ
ース６のほぼ全体に流れるため、ｎ＋浮游エミッタ11と
ｐベース６との間の接合部の両端間の電圧は、 Vbe＝Rp・（IMOS1＋Ic）Rp・Ianode となる。これに対して、図１に示したような従来のLEST
では、同じアノード電流値での対応する電圧は低く、 Vbe＝Rp・Ic−RMOS2・IMOS2 ［α・Rp−（１−α）・RMOS2］・Ianode となる。
る。閾値を超える正電圧が同時に二つのNMOSゲート12,1
3に印加されると、二つのゲート12,13の下には反転チャ
ネルができる。第一ゲート12の下に形成されたこの反転
層はFOC14を介してｎ−ドリフト領域３をｐ＋カソード
９に接続している。ｐ＋アノード４、ｎ−ドリフト領域
３、ｐ−ベース領域６およびｎ＋エミッタ領域11によっ
て形成された主サイリスタがトリガされる迄は、素子は
横方向絶縁ゲート形バイポーラ・トランジスタ（LIGB
T）のように作用する。但し、ｐベース領域６による付
加抵抗Rpが直列配置される場合は別である。FOC14は電
子・正孔電流変換器として作用する。電子はFOC14から
第一ゲート12のチャネルを通ってｎ−ドリフト領域３へ
流れ込む。このMOS電流IMOS1は、ｐ＋アノード４、ｎ−
ドリフト領域３およびｐベース領域６から成る横方向pn
pトランジスタへ流れるベース駆動電流である。IMOS1電
子電流はFOC14によって正孔電流Ipに変換されるが、こ
れはFOC4の下の短絡したｐ＋領域15とｎ＋領域16とを横
切って電流が連続している必要があるためである。正孔
電流Ipは、今度は、横に流れてｐベース６に入り、ｐ＋
カソード領域８に至る。アノード領域４から注入される
正孔の一部はｐベース領域６に至り、コレクタ電流Icと
なる。この段階では、主サイリスタのエミッタ接合はタ
ーンオンされず、第二ゲート13の下の第二NMOSチャネル
には電流が流れない。従って、ｎ＋浮游エミッタ11はカ
ソード領域８と同じ電位である。こうして、電流はｐベ
ース６のほぼ全体に流れるため、ｎ＋浮游エミッタ11と
ｐベース６との間の接合部の両端間の電圧は、 Vbe＝Rp・（IMOS1＋Ic）Rp・Ianode となる。これに対して、図１に示したような従来のLEST
では、同じアノード電流値での対応する電圧は低く、 Vbe＝Rp・Ic−RMOS2・IMOS2 ［α・Rp−（１−α）・RMOS2］・Ianode となる。
ここで、IMOS2＝IMOS1は横方向pnpトランジスタのベ
ース駆動電流、RMOS2は第二ゲート13のチャネル抵抗、I
anodeはアノード電流、αは横方向pnpトランジスタの電
流伝送率を表す。
ース駆動電流、RMOS2は第二ゲート13のチャネル抵抗、I
anodeはアノード電流、αは横方向pnpトランジスタの電
流伝送率を表す。
主サイリスタは、Vbeが十分高くて浮游ｎ＋エミッタ1
1とｐベース６との間の接合部を順方向にバイアスする
とトリガされてオンとなる。上記の二式から、本発明に
よる素子１の主サイリスタはより低いアノード電流値で
トリガされてオンとなることが示唆される。つまり、浮
游ｎ＋エミッタ11の長さLn+は図１に示す従来のLESTよ
りもかなり短かくすることができる。長さLn+の減少分
がFOC14の占める長さよりも大きいならば、素子１の面
積効率は高い。ｎ＋エミッタ11とFOC14との問題Lgをゼ
ロまで減らしたり、FOC14それ自体の長さLFOCをプロセ
ス・デザイン・ルールでの許容最小値まで減らすことも
できる。例えば、3mのデザイン・ルールに対しては９μ
ｍまで長さLFOCを減らしてもよい。
1とｐベース６との間の接合部を順方向にバイアスする
とトリガされてオンとなる。上記の二式から、本発明に
よる素子１の主サイリスタはより低いアノード電流値で
トリガされてオンとなることが示唆される。つまり、浮
游ｎ＋エミッタ11の長さLn+は図１に示す従来のLESTよ
りもかなり短かくすることができる。長さLn+の減少分
がFOC14の占める長さよりも大きいならば、素子１の面
積効率は高い。ｎ＋エミッタ11とFOC14との問題Lgをゼ
ロまで減らしたり、FOC14それ自体の長さLFOCをプロセ
ス・デザイン・ルールでの許容最小値まで減らすことも
できる。例えば、3mのデザイン・ルールに対しては９μ
ｍまで長さLFOCを減らしてもよい。
主サイリスタをトリガしてオンにした後は、素子は図
１に示した、前掲論文に詳述されている従来のLESTと同
様に作用する。主サイリスタに直列接続された第二ゲー
ト13の下にあるチャネルが消える（“pinch−off"）た
め電流は飽和する。
１に示した、前掲論文に詳述されている従来のLESTと同
様に作用する。主サイリスタに直列接続された第二ゲー
ト13の下にあるチャネルが消える（“pinch−off"）た
め電流は飽和する。
Ln+が25μｍ、LFOCが10μｍ、Lgがゼロ、ドリフト領
域の長さが50μｍの構造を使って数値シミュレーション
を行った。サイリスタは15A/cm2のアノード電流値から
導通し始める。これに対し、ｎ＋エミッタ11の長さが35
μｍ（＝Ln+＋Lg＋LFOC）であることを除けば同寸法の
従来のLESTを使って行ったシミュレーションでは、アノ
ード電流密度が108A/cm2に達してはじめてサイリスタの
導通が観察された。
域の長さが50μｍの構造を使って数値シミュレーション
を行った。サイリスタは15A/cm2のアノード電流値から
導通し始める。これに対し、ｎ＋エミッタ11の長さが35
μｍ（＝Ln+＋Lg＋LFOC）であることを除けば同寸法の
従来のLESTを使って行ったシミュレーションでは、アノ
ード電流密度が108A/cm2に達してはじめてサイリスタの
導通が観察された。
厚さ７μｍ、1.5×1015/cm-3のｎ−エピタキシャル層
を150〜200Ω・cmのｐ基板上に成長させた後、標準３μ
ｍ CMOSプロセスをベースとするHVICプロセスによって
素子を製造した。ゲート酸化膜は厚さ400Å、閾電圧0.7
Vなので、オンチップ・ディジタルCMOS制御に適してい
る。ドリフト領域の長さは60μｍである。第一ゲート12
と第二ゲート13のMOSチャネル長さはそれぞれ６μｍと
５μｍである。ｎ＋エミッタ11の長さは25μｍである。
LgとLFOCはそれぞれ７μｍと34μｍであるため、この設
計は控え目にして素子を確実に働かせるようにしたた
め、本実施例ではパラメータを最適にする試みは特にし
なかった。オフ状態降服電圧を測定したところ320Vであ
った。同じチップ上に製造された、ドリフトの長さが同
寸法のダイオードの降服電圧は同じであった。このこと
から、本実施例による新しい素子のオフ状態性能はなん
ら低下していないことがわかった。電流6mA（12.5A/c
m2、全セルピッチの能動面積に基づく）で出力特性にキ
ンクがあることから、LIGBT・モードからサイリスタ・
モードへ移行していることが示される。電流密度が100A
・cm2の時のオン状態電圧は、Vgが5Vの場合、約3.5Vで
ある。この値は、LgとLFOCが本実験の素子では最適化さ
れていなかったにも拘わらず、良好な値である。主サイ
リスタをトリガしてオンにした後にアノード電流が飽和
することも明白であり、このことから改良されたLEST構
造は安全作動面積が広いという特性が保持されているこ
とがわかる。この特性は電力集積回路アプリケーション
用LESTの主要長所の一つである。ゲート電圧が5Vでは、
電流は飽和し始めて約100mA（200A/cm2）となるので、
寄生ラッチアップを生じることなくMOSを制御すること
が可能な最大電流は200A/cm2を超えることが示される。
を150〜200Ω・cmのｐ基板上に成長させた後、標準３μ
ｍ CMOSプロセスをベースとするHVICプロセスによって
素子を製造した。ゲート酸化膜は厚さ400Å、閾電圧0.7
Vなので、オンチップ・ディジタルCMOS制御に適してい
る。ドリフト領域の長さは60μｍである。第一ゲート12
と第二ゲート13のMOSチャネル長さはそれぞれ６μｍと
５μｍである。ｎ＋エミッタ11の長さは25μｍである。
LgとLFOCはそれぞれ７μｍと34μｍであるため、この設
計は控え目にして素子を確実に働かせるようにしたた
め、本実施例ではパラメータを最適にする試みは特にし
なかった。オフ状態降服電圧を測定したところ320Vであ
った。同じチップ上に製造された、ドリフトの長さが同
寸法のダイオードの降服電圧は同じであった。このこと
から、本実施例による新しい素子のオフ状態性能はなん
ら低下していないことがわかった。電流6mA（12.5A/c
m2、全セルピッチの能動面積に基づく）で出力特性にキ
ンクがあることから、LIGBT・モードからサイリスタ・
モードへ移行していることが示される。電流密度が100A
・cm2の時のオン状態電圧は、Vgが5Vの場合、約3.5Vで
ある。この値は、LgとLFOCが本実験の素子では最適化さ
れていなかったにも拘わらず、良好な値である。主サイ
リスタをトリガしてオンにした後にアノード電流が飽和
することも明白であり、このことから改良されたLEST構
造は安全作動面積が広いという特性が保持されているこ
とがわかる。この特性は電力集積回路アプリケーション
用LESTの主要長所の一つである。ゲート電圧が5Vでは、
電流は飽和し始めて約100mA（200A/cm2）となるので、
寄生ラッチアップを生じることなくMOSを制御すること
が可能な最大電流は200A/cm2を超えることが示される。
素子１のターンオン能力は、その他の魅力的なLEST特
性の低下を招かずに向上することができる。電流密度が
12.5A/cm2、200A/cm2を超える最大5VのMOS制御可能電流
密度で、サイリスタはターンオン状態になることが実証
されている。
性の低下を招かずに向上することができる。電流密度が
12.5A/cm2、200A/cm2を超える最大5VのMOS制御可能電流
密度で、サイリスタはターンオン状態になることが実証
されている。
図３に示す実施例では素子１はｐ基板、ｐ−基板また
はｐ−層を設けたｐ＋基板２を有し、この基板２上には
ｎ−ドリフト領域３が形成されている。ドリフト領域３
の一方の側面と表面にはｐ＋アノード領域４が形成され
ている。ｎバッファ領域５がアノード領域４を取り囲
み、パンチ・スルーを防止している。
はｐ−層を設けたｐ＋基板２を有し、この基板２上には
ｎ−ドリフト領域３が形成されている。ドリフト領域３
の一方の側面と表面にはｐ＋アノード領域４が形成され
ている。ｎバッファ領域５がアノード領域４を取り囲
み、パンチ・スルーを防止している。
ｐベース領域６はドリフト領域３に形成されている。
ｐベース又はｐイソ領域18はｐ埋込み領域７と連続して
おり、両領域はｎ−ドリフト領域３の一部が介在するこ
とによりｐベース６から分離している。ｐ＋カソード領
域９はカソードのｐース領域18の表面に形成されてい
る。
ｐベース又はｐイソ領域18はｐ埋込み領域７と連続して
おり、両領域はｎ−ドリフト領域３の一部が介在するこ
とによりｐベース６から分離している。ｐ＋カソード領
域９はカソードのｐース領域18の表面に形成されてい
る。
第一ゲート12はドリフト領域３とベース６との境界に
わたって延びている。第二ゲート13はｐ＋カソード領域
９に隣接するｎ−ドリフト領域３を覆うように位置して
いる。
わたって延びている。第二ゲート13はｐ＋カソード領域
９に隣接するｎ−ドリフト領域３を覆うように位置して
いる。
浮游オーミック・コンタクト（FOC）14は二つのゲー
ト12および13の間に介在している。FOC14は隣接するｐ
＋領域15とｎ＋領域16上に形成され、ｎ＋領域16はｐベ
ース領域６の表面に形成されている。ここに示す実施例
では、図３に示すように、ｐ＋領域15は、ｐベース領域
６と第二ゲート13の下のｎ−ドリフト領域３の一部との
間に延びている。もっとも、ｐ＋領域15をベース領域６
の外方にまで延在させる必要はない。第一ゲート12は浮
游オーミック・コンタクト14の下のｎ＋領域16から延び
ている。
ト12および13の間に介在している。FOC14は隣接するｐ
＋領域15とｎ＋領域16上に形成され、ｎ＋領域16はｐベ
ース領域６の表面に形成されている。ここに示す実施例
では、図３に示すように、ｐ＋領域15は、ｐベース領域
６と第二ゲート13の下のｎ−ドリフト領域３の一部との
間に延びている。もっとも、ｐ＋領域15をベース領域６
の外方にまで延在させる必要はない。第一ゲート12は浮
游オーミック・コンタクト14の下のｎ＋領域16から延び
ている。
図４に示す第三実施例の構造は図３に示す第二実施例
のものとよく似ている。主な相違点は、第三実施例で
は、ｐベース領域６および18間のｎ−ドリフト領域３
に、第二ゲート13の下のｎバッファ領域17が注入形成さ
れている点である。ｐベース領域６および18を形成する
前にｎバッファ領域17を形成することが好ましい。
のものとよく似ている。主な相違点は、第三実施例で
は、ｐベース領域６および18間のｎ−ドリフト領域３
に、第二ゲート13の下のｎバッファ領域17が注入形成さ
れている点である。ｐベース領域６および18を形成する
前にｎバッファ領域17を形成することが好ましい。
図５に示す第４実施例の構造は図３に示す第二実施例
のものとよく似ている。主な相違点は、第４実施例で
は、二つのｐベース領域６および18から成るｐウェルに
第二ゲート13の下のｎバッファ領域17が注入形成されて
いる点である。本実施例の場合は、ｐベース領域６と18
とは連続している。ｐベース領域６および18を形成する
前にｎバッファ領域17を形成することが好ましい。
のものとよく似ている。主な相違点は、第４実施例で
は、二つのｐベース領域６および18から成るｐウェルに
第二ゲート13の下のｎバッファ領域17が注入形成されて
いる点である。本実施例の場合は、ｐベース領域６と18
とは連続している。ｐベース領域６および18を形成する
前にｎバッファ領域17を形成することが好ましい。
図３ないし図５に示した素子１それぞれの作用はよく
似ている。図３ないし図５に示した素子１のオフ状態特
性は従来のLESTと同様なので、詳細についてはBaligaお
よびHuangの前掲論文を参照されたい。要するに、二つ
のゲート12,13に印加されるバイアス電圧がゼロのとき
には、ｎ−ドリフト領域３とｐ基板２とが空乏化するこ
と（depletion）によって電圧が維持される。
似ている。図３ないし図５に示した素子１のオフ状態特
性は従来のLESTと同様なので、詳細についてはBaligaお
よびHuangの前掲論文を参照されたい。要するに、二つ
のゲート12,13に印加されるバイアス電圧がゼロのとき
には、ｎ−ドリフト領域３とｐ基板２とが空乏化するこ
と（depletion）によって電圧が維持される。
図３ないし図５に示した素子１をターン・オンするに
は、第一ゲート12に正電圧を、第二ゲート13に負電圧を
印加して、ゲート12および13の下にそれぞれ反転チャネ
ルを生成する。こうして、カソードｐ＋領域９、ｎ−ド
リフト領域３あるいは第二ゲート13の下のｎバッファ領
域17と、FOC14の下のｐ＋領域15とが、ｐ＋アノード
４、ｎ−ドリフト領域３、ｐベース６およびFOC14の下
のｎ＋領域16とによって形成される主サイリスタと直列
に接続されたPMOSトランジスタを形成していることがわ
かる。PMOSトランジスタがあるということは、図１に示
した従来のLESTのカソードのｎ＋領域のせいで形成され
る寄生npnpサイリスタが除去されているということであ
る。ちなみに、この寄生サイリスタについてはBaligaお
よびHuangの前掲論文に詳述されている。従って、図３
ないし図５に示した素子ではMOS制御可能電流密度をず
っと高くすることが可能である。
は、第一ゲート12に正電圧を、第二ゲート13に負電圧を
印加して、ゲート12および13の下にそれぞれ反転チャネ
ルを生成する。こうして、カソードｐ＋領域９、ｎ−ド
リフト領域３あるいは第二ゲート13の下のｎバッファ領
域17と、FOC14の下のｐ＋領域15とが、ｐ＋アノード
４、ｎ−ドリフト領域３、ｐベース６およびFOC14の下
のｎ＋領域16とによって形成される主サイリスタと直列
に接続されたPMOSトランジスタを形成していることがわ
かる。PMOSトランジスタがあるということは、図１に示
した従来のLESTのカソードのｎ＋領域のせいで形成され
る寄生npnpサイリスタが除去されているということであ
る。ちなみに、この寄生サイリスタについてはBaligaお
よびHuangの前掲論文に詳述されている。従って、図３
ないし図５に示した素子ではMOS制御可能電流密度をず
っと高くすることが可能である。
図３ないし図５に示した素子をターンオフするには、
第二ゲート13を切って第二ゲート13の下のPMOS反転層を
除去し、それによりサイリスタの伝導路を素早く切る。
第二ゲート13を切って第二ゲート13の下のPMOS反転層を
除去し、それによりサイリスタの伝導路を素早く切る。
本発明による半導体素子１のもう一つの実施例を図６
に示す。この実施例は、縦方向素子であり、上から見る
と円形対称を有している。この素子１はｎ−ドリフト領
域３を有し、そのｎ−ドリフト領域３の一方の側にｐ＋
アノード領域４が形成されており、そのアノード領域４
にはアノード電極が固定されている。ｐウエル６はｎ−
ドリフト領域３の他方の側の表面に形成されている。
に示す。この実施例は、縦方向素子であり、上から見る
と円形対称を有している。この素子１はｎ−ドリフト領
域３を有し、そのｎ−ドリフト領域３の一方の側にｐ＋
アノード領域４が形成されており、そのアノード領域４
にはアノード電極が固定されている。ｐウエル６はｎ−
ドリフト領域３の他方の側の表面に形成されている。
ｐウエル６の表面には、中央のｐ＋カソード領域９と
これを囲む環状ｎ＋カソード領域10とからなるカソード
領域８が形成されており、そのカソード領域８にはカソ
ード電極が固定されている。
これを囲む環状ｎ＋カソード領域10とからなるカソード
領域８が形成されており、そのカソード領域８にはカソ
ード電極が固定されている。
カソード領域８の周りにこれと離間してｎ＋浮游エミ
ッタ領域11を設けてある。浮游エミッタ領域11の周りに
これと離間して浮游オーミック・コンタクト（FOC）を
設けてあり、その浮游オーミック・コンタクトは、ｐウ
エル６の表面に形成された隣接するｐ＋型15およびｎ＋
型16領域にわたる表面に固定されており、FOC14の下の
ｎ＋領域16はFOC14の下のｐ＋領域15の半径方向外側に
あり、素子の表面でｐウエル６とｎ−ドリフト領域３と
の間の境界の少し手前で止まっている。
ッタ領域11を設けてある。浮游エミッタ領域11の周りに
これと離間して浮游オーミック・コンタクト（FOC）を
設けてあり、その浮游オーミック・コンタクトは、ｐウ
エル６の表面に形成された隣接するｐ＋型15およびｎ＋
型16領域にわたる表面に固定されており、FOC14の下の
ｎ＋領域16はFOC14の下のｐ＋領域15の半径方向外側に
あり、素子の表面でｐウエル６とｎ−ドリフト領域３と
の間の境界の少し手前で止まっている。
第一ゲート12は、FOC14の下のｎ＋領域16に隣接する
素子１の表面まで延びているｐウエル６の部分の上方に
あるｐウエル６の表面を覆うように固定されており、さ
らにこの第一ゲートは素子の表面にあるｐウエル６とｎ
−ドリフト領域３との間の境界にわたって延びている。
第二ゲート13はカソード領域８と浮游エミッタ領域11と
の間のスペースの上方でｐウエル６の表面を覆って固定
される。
素子１の表面まで延びているｐウエル６の部分の上方に
あるｐウエル６の表面を覆うように固定されており、さ
らにこの第一ゲートは素子の表面にあるｐウエル６とｎ
−ドリフト領域３との間の境界にわたって延びている。
第二ゲート13はカソード領域８と浮游エミッタ領域11と
の間のスペースの上方でｐウエル６の表面を覆って固定
される。
図６に示す素子の作用は下記の通りである。オフ状態
においては、２つのNMOSゲート12,13に印加されたバイ
アス電圧がゼロであると、ｎ−ドリフト領域３が空乏化
するので、素子１の電圧が維持される。
においては、２つのNMOSゲート12,13に印加されたバイ
アス電圧がゼロであると、ｎ−ドリフト領域３が空乏化
するので、素子１の電圧が維持される。
オン状態については、閾値電圧を超える正電圧が２つ
のNMOSゲート12,13に同時に印加される時には、反転チ
ャネルは２つのゲート12,13の下にそれぞれ形成され
る。第一ゲート12の下に形成された反転チャネルはｎ−
ドリフト領域３とFOC14の下のｎ＋領域16とを接続す
る。ｐ＋アノード領域４、ｎ−ドリフト領域３、ｐウエ
ル領域６およびｎ＋エミッタ領域11により形成される主
サイリスタがトリガーされるまでは、絶縁ゲート形バイ
ポーラ・トランジスタ（IGBT）のように素子は振る舞
う。ただし、ｐウエル領域６が存在するため付加抵抗Rp
が直列に配置されている。FOC14は電子・正孔電流変換
器として作用する。FOCから来る電子は第一ゲート12の
チャネルを介してｎ−ドリフト領域３に流れる。このMO
S電流はIMOS1は、ｐ＋アノード領域４、ｎ−ドリフト領
域３、およびｐウエル領域６からなるpnpトランジスタ
へのベース駆動電流として役立つ。FOC14の下の短絡さ
れたｐ＋領域15およびｎ＋領域16を横切って電流が連続
していることが必要であるため、IMOS1電子電流はFOC14
によって正孔電流Ipに変換される。正孔電流Ipはｐウエ
ル６内に横方向に流れ込み、そしてｐ＋カソード領域８
に流れる。さらに、アノード４から注入される正孔の一
部がｐウエル６まで達し、コレクタ電流Icとなる。この
段階では、主サイリスタのエミッタ接合はターンオンさ
れてはおらず、電流が第二ゲート13の下の第二のNMOSチ
ャネルを通しては流れない。従って、ｎ＋浮游エミッタ
11はカソード領域８と同じ電位である。それ故、電流が
ｐベース６のほとんど全てを通して流れるので、浮游ｎ
＋エミッタ11とｐウエル６との間の接合の両端間の電圧
は下式で求められる。
のNMOSゲート12,13に同時に印加される時には、反転チ
ャネルは２つのゲート12,13の下にそれぞれ形成され
る。第一ゲート12の下に形成された反転チャネルはｎ−
ドリフト領域３とFOC14の下のｎ＋領域16とを接続す
る。ｐ＋アノード領域４、ｎ−ドリフト領域３、ｐウエ
ル領域６およびｎ＋エミッタ領域11により形成される主
サイリスタがトリガーされるまでは、絶縁ゲート形バイ
ポーラ・トランジスタ（IGBT）のように素子は振る舞
う。ただし、ｐウエル領域６が存在するため付加抵抗Rp
が直列に配置されている。FOC14は電子・正孔電流変換
器として作用する。FOCから来る電子は第一ゲート12の
チャネルを介してｎ−ドリフト領域３に流れる。このMO
S電流はIMOS1は、ｐ＋アノード領域４、ｎ−ドリフト領
域３、およびｐウエル領域６からなるpnpトランジスタ
へのベース駆動電流として役立つ。FOC14の下の短絡さ
れたｐ＋領域15およびｎ＋領域16を横切って電流が連続
していることが必要であるため、IMOS1電子電流はFOC14
によって正孔電流Ipに変換される。正孔電流Ipはｐウエ
ル６内に横方向に流れ込み、そしてｐ＋カソード領域８
に流れる。さらに、アノード４から注入される正孔の一
部がｐウエル６まで達し、コレクタ電流Icとなる。この
段階では、主サイリスタのエミッタ接合はターンオンさ
れてはおらず、電流が第二ゲート13の下の第二のNMOSチ
ャネルを通しては流れない。従って、ｎ＋浮游エミッタ
11はカソード領域８と同じ電位である。それ故、電流が
ｐベース６のほとんど全てを通して流れるので、浮游ｎ
＋エミッタ11とｐウエル６との間の接合の両端間の電圧
は下式で求められる。
Vbe＝Rp・（IMOS1＋Ic）Rp・Ianode これに対して、従来のESTでは、対応する電圧は同じ
アノード電流レベルに対してはより少なく、下式で求め
られる。
アノード電流レベルに対してはより少なく、下式で求め
られる。
Vbe＝Rp・Ic−RMOs2・IMOS2 ［α・Rp−（１−α）・RMOS2］・Ianode ここで、IMOS2＝IMOS1のときには、pnpトランジスタ
用のベース駆動電流として役立つ。RMOS2は第二ゲート1
3のチャネル抵抗である。Ianodeはアノード電流であ
り、αはpnpトランジスタの電流伝送率である。
用のベース駆動電流として役立つ。RMOS2は第二ゲート1
3のチャネル抵抗である。Ianodeはアノード電流であ
り、αはpnpトランジスタの電流伝送率である。
主サイリスタは、アノード電圧が増大するとトリガー
オンされるので、Vbeは十分に高くなって浮游ｎ＋エミ
ッタ11とｐベース６との間の接合が順方向にバイアスさ
れ、そのため電流の大部分が主サイリスタを通って流れ
る。上記の式は、本発明の素子１の主サイリスタがより
低いアノード電流レベルでトリガーオンされうることを
示唆している。
オンされるので、Vbeは十分に高くなって浮游ｎ＋エミ
ッタ11とｐベース６との間の接合が順方向にバイアスさ
れ、そのため電流の大部分が主サイリスタを通って流れ
る。上記の式は、本発明の素子１の主サイリスタがより
低いアノード電流レベルでトリガーオンされうることを
示唆している。
主サイリスタがトリガーオンされた後は、素子は従来
のエミッタ切換サイリスタと同じように作用する。電流
飽和が起きるが、これは主サイリスタと直列接続してい
る第二ゲート13の下のチャネルが「ピンチオフ」するた
めである。
のエミッタ切換サイリスタと同じように作用する。電流
飽和が起きるが、これは主サイリスタと直列接続してい
る第二ゲート13の下のチャネルが「ピンチオフ」するた
めである。
本発明による素子１のまた別の実施例を図７に示す。
この実施例は、縦方向素子であり、上から見ると円形対
称である。図７で示される縦方向素子１は図６に示す素
子と似ているので、違いだけをさらに説明する。
この実施例は、縦方向素子であり、上から見ると円形対
称である。図７で示される縦方向素子１は図６に示す素
子と似ているので、違いだけをさらに説明する。
この実施例では、パンチスルーが生じるのを防ぐため
にｎバッファ領域５はアノードｐ＋領域の上に形成され
ている。このｎバッファ領域５のおかげでｎ−ドリフト
領域３は特定の電圧に対して比較的薄くすることがで
き、素子のスイッチオフがより素早くなる。
にｎバッファ領域５はアノードｐ＋領域の上に形成され
ている。このｎバッファ領域５のおかげでｎ−ドリフト
領域３は特定の電圧に対して比較的薄くすることがで
き、素子のスイッチオフがより素早くなる。
さらに、ｐシンク19がカソード領域８の下に形成され
ている。ｐ＋アノード領域４、ｎ−ドリフト領域３、ｐ
ウェル６およびカソードのｎ＋領域10からなる寄生サイ
リスタは、例えば、図６に示す素子の性能を低下する傾
向にある。ｐシンク19のおかげでカソード領域８の下に
あるｐウェル領域の抵抗が低下し、その結果、この寄生
サイリスタは超高電流レベル、すなわち、通常、典型的
な適用例で見られる電流レベルを超えるレベル、を除い
てはスイッチオンされることがない。ｐシンク19は、図
７に示すように、ｐウェル６の下に延びていてもよく、
あるいはｐウェル６よりも浅くてもよい。
ている。ｐ＋アノード領域４、ｎ−ドリフト領域３、ｐ
ウェル６およびカソードのｎ＋領域10からなる寄生サイ
リスタは、例えば、図６に示す素子の性能を低下する傾
向にある。ｐシンク19のおかげでカソード領域８の下に
あるｐウェル領域の抵抗が低下し、その結果、この寄生
サイリスタは超高電流レベル、すなわち、通常、典型的
な適用例で見られる電流レベルを超えるレベル、を除い
てはスイッチオンされることがない。ｐシンク19は、図
７に示すように、ｐウェル６の下に延びていてもよく、
あるいはｐウェル６よりも浅くてもよい。
本発明による素子１のまた別の実施例を図８に示す。
この実施例は、縦方向素子であり、上から見ると円形対
称である。
この実施例は、縦方向素子であり、上から見ると円形対
称である。
この実施例では、素子１はｎ−ドリフト領域３を有
し、そのドリフト領域３の一方の側にｐ＋アノード領域
４が形成され、そのアノード領域４にはアノード電極が
固定されている。ｐウエル６がｎ−ドリフト領域３の他
方の側の表面に形成されている。ｐウエル６の表面には
カソード領域８が形成されており、このカソード領域８
はｐ＋カソード領域９からなり、このｐ＋カソード領域
９によカソード電極が固定されている。
し、そのドリフト領域３の一方の側にｐ＋アノード領域
４が形成され、そのアノード領域４にはアノード電極が
固定されている。ｐウエル６がｎ−ドリフト領域３の他
方の側の表面に形成されている。ｐウエル６の表面には
カソード領域８が形成されており、このカソード領域８
はｐ＋カソード領域９からなり、このｐ＋カソード領域
９によカソード電極が固定されている。
カソードｐ＋領域９の周りにこれと離間して浮游オー
ミック・コンタクト（FOC）14が設けられており、その
浮游オーミック・コンタクトは、ｐウエル６の表面に形
成されている隣接するｐ＋型領域15およびｎ＋型領域16
にわたる表面に固定されている。すなわち、FOC14の下
のｎ＋領域16がFOC14の下のｐ＋領域15の半径方向外側
にあり、そして素子の表面にあるｐウエル６とｎ−ドリ
フト領域３との間の境界の手前で止まっている。
ミック・コンタクト（FOC）14が設けられており、その
浮游オーミック・コンタクトは、ｐウエル６の表面に形
成されている隣接するｐ＋型領域15およびｎ＋型領域16
にわたる表面に固定されている。すなわち、FOC14の下
のｎ＋領域16がFOC14の下のｐ＋領域15の半径方向外側
にあり、そして素子の表面にあるｐウエル６とｎ−ドリ
フト領域３との間の境界の手前で止まっている。
第一ゲート12は、FOC14の下のｎ＋領域16に隣接する
素子１の表面まで延びているｐウエル６の部分の上方
の、ｐウエル６の表面にわたって固定されており、かつ
該素子の表面にあるｐウエル６とｎ−ドリフト領域３と
の間の境界を越えて延在している。
素子１の表面まで延びているｐウエル６の部分の上方
の、ｐウエル６の表面にわたって固定されており、かつ
該素子の表面にあるｐウエル６とｎ−ドリフト領域３と
の間の境界を越えて延在している。
第二ゲート13は、カソード領域８とFOC14との間の空
間の上方の、素子１表面にわたって固定されている。第
二ゲート13の下には、ｎウェル20が形成されている。図
示のごとく、第一ゲート12の下のｎウェル20は、ｐ＋カ
ソード領域９、FOCの下のｎ＋領域15およびｐ＋領域16
より深いが、ｐウエル６よりも浅いものである。しか
し、ｎウェル20はｐウエル６よりも深くてもよい。
間の上方の、素子１表面にわたって固定されている。第
二ゲート13の下には、ｎウェル20が形成されている。図
示のごとく、第一ゲート12の下のｎウェル20は、ｐ＋カ
ソード領域９、FOCの下のｎ＋領域15およびｐ＋領域16
より深いが、ｐウエル６よりも浅いものである。しか
し、ｎウェル20はｐウエル６よりも深くてもよい。
図示の実施例では、ｎバッファ領域５はアノードｐ＋
領域の上に形成され、図７に示される実施例のように、
パンチスルーが生じるのを防ぐ。
領域の上に形成され、図７に示される実施例のように、
パンチスルーが生じるのを防ぐ。
図８の素子は下記のように動作する。オフ状態に対し
ては、簡単にいえば、２つのゲート12,13に印加された
バイアス電圧がゼロであるときには、素子１はｎ−ドリ
フト領域３およびｐウエル６が空乏化することによって
電圧を維持する。
ては、簡単にいえば、２つのゲート12,13に印加された
バイアス電圧がゼロであるときには、素子１はｎ−ドリ
フト領域３およびｐウエル６が空乏化することによって
電圧を維持する。
図８に示される素子１を起動（ターンオン）するに
は、正の電圧を第一ゲート12に印加し、負の電圧を第二
ゲート13に印加する。そうするとゲート12,13の下に反
転チャネルがそれぞれ生成される。この場合、カソード
ｐ＋領域９、第二ゲート13の下のｎウェル20、およびFO
C14の下のｐ＋領域15は、ｐ＋アノード４、ｎ−ドリフ
ト領域３、ｐベース６、およびFOC14の下のｎ＋エミッ
タ領域16で形成される主サイリスタと直列に接続するPM
OSトランジスタを形成していることが分かる。このPMOS
トランジスタが存在するということは、別のやり方では
形成されてしまう寄生npnpサイリスタが除去されること
を意味する。従って、より高いMOS制御可能な電流密度
を得ることが可能である。
は、正の電圧を第一ゲート12に印加し、負の電圧を第二
ゲート13に印加する。そうするとゲート12,13の下に反
転チャネルがそれぞれ生成される。この場合、カソード
ｐ＋領域９、第二ゲート13の下のｎウェル20、およびFO
C14の下のｐ＋領域15は、ｐ＋アノード４、ｎ−ドリフ
ト領域３、ｐベース６、およびFOC14の下のｎ＋エミッ
タ領域16で形成される主サイリスタと直列に接続するPM
OSトランジスタを形成していることが分かる。このPMOS
トランジスタが存在するということは、別のやり方では
形成されてしまう寄生npnpサイリスタが除去されること
を意味する。従って、より高いMOS制御可能な電流密度
を得ることが可能である。
図８の素子を動作停止（ターンオフ）するためには、
第二ゲート13のスイッチを切り、それによって第二ゲー
ト13の下のPMOS反転層を除去する。そうすると、サイリ
スタ伝導路が素早く遮断される。
第二ゲート13のスイッチを切り、それによって第二ゲー
ト13の下のPMOS反転層を除去する。そうすると、サイリ
スタ伝導路が素早く遮断される。
第三ゲートを用いた、さらに別のMOSトランジスタを
使用して、図２ないし図５を参照して上述した横方向素
子の各々において、アノードからの少数キャリアの注入
を制御することができる。これについては図９ないし図
12を参照し説明する。
使用して、図２ないし図５を参照して上述した横方向素
子の各々において、アノードからの少数キャリアの注入
を制御することができる。これについては図９ないし図
12を参照し説明する。
図９に、動作停止（オフ）に切替中にPMOSを用いてア
ノードを制御する実施例を、図５で示した素子の変形例
として示す。アノード領域の変形は、ｐ＋アノード領域
４に接近してはいるがこれから離隔したドリフト領域３
の表面に、もう一組の隣接するｎ＋領域21およびｐ＋領
域22を追加することによりなされている。図示の実施例
では、これらもう一組のｎ＋領域21およびｐ＋領域22
は、アノード領域４の周りに形成されたｎバッフア領域
５内に形成されている。第二の浮游オーミック・コンタ
クト23はこれらもう一組のｎ＋領域21およびｐ＋領域22
の上に固定されている。第三ゲート24が、アノード領域
４とこれらもう一組のｎ＋領域21およびｐ＋領域22との
間にあるバッフア領域５の部分の上に形成されている。
ノードを制御する実施例を、図５で示した素子の変形例
として示す。アノード領域の変形は、ｐ＋アノード領域
４に接近してはいるがこれから離隔したドリフト領域３
の表面に、もう一組の隣接するｎ＋領域21およびｐ＋領
域22を追加することによりなされている。図示の実施例
では、これらもう一組のｎ＋領域21およびｐ＋領域22
は、アノード領域４の周りに形成されたｎバッフア領域
５内に形成されている。第二の浮游オーミック・コンタ
クト23はこれらもう一組のｎ＋領域21およびｐ＋領域22
の上に固定されている。第三ゲート24が、アノード領域
４とこれらもう一組のｎ＋領域21およびｐ＋領域22との
間にあるバッフア領域５の部分の上に形成されている。
素子１がオン状態にある間は、第三ゲート24はオフに
保たれる。素子１が上述のようにオフにされると、電圧
が第三ゲート24に印加され、それにより第三ゲート24の
下に反転チャネルが形成される。これによりアノード領
域４がバッフア５に対して短絡し、従って、上述のもう
一つのFOC23を介してｎ−ドリフト領域３に対して短絡
し、それにより、少数キャリアの注入が阻止されること
によりターンオフの性能が改善される。
保たれる。素子１が上述のようにオフにされると、電圧
が第三ゲート24に印加され、それにより第三ゲート24の
下に反転チャネルが形成される。これによりアノード領
域４がバッフア５に対して短絡し、従って、上述のもう
一つのFOC23を介してｎ−ドリフト領域３に対して短絡
し、それにより、少数キャリアの注入が阻止されること
によりターンオフの性能が改善される。
図12に、NMOSを用いて、オフに切替中にアノードを制
御する実施例を示す。ただし、図12では、アノード領域
だけを示した。
御する実施例を示す。ただし、図12では、アノード領域
だけを示した。
ｎ＋領域25がｐ＋アノード領域４に隣接して設けら
れ、ｐ−領域26がｐ＋アノード領域４およびｎ＋アノー
ド領域25の周りに設けられている。ｎバッフア領域５は
ｐ−領域26の周りに設けられている。第三ゲート27が素
子１の表面まで延びているｎバッフア領域５およびｐ−
領域26のそれぞれの部分の上に固定されており、そして
この第三ゲートはｎ＋アノード領域25の上にも延在す
る。
れ、ｐ−領域26がｐ＋アノード領域４およびｎ＋アノー
ド領域25の周りに設けられている。ｎバッフア領域５は
ｐ−領域26の周りに設けられている。第三ゲート27が素
子１の表面まで延びているｎバッフア領域５およびｐ−
領域26のそれぞれの部分の上に固定されており、そして
この第三ゲートはｎ＋アノード領域25の上にも延在す
る。
NMOSを用いて、オフに切替中にアノードを制御する動
作は、図９を参照して上述した、PMOSを使用した場合と
同様である。ｐ＋アノード領域４は、ふたたび動作停止
（ターンオフ）中にｎ−ドリフト領域３に対して短絡さ
れ、それによりオフへ切替る工程が促進される。
作は、図９を参照して上述した、PMOSを使用した場合と
同様である。ｐ＋アノード領域４は、ふたたび動作停止
（ターンオフ）中にｎ−ドリフト領域３に対して短絡さ
れ、それによりオフへ切替る工程が促進される。
図10では、PMOSを用いて、オフに切替中にアノードを
制御する実施例を、図５に示した素子の変形例として示
す。アノード領域の変形は、ｐ＋「アノード」領域４に
隣接してｎ＋領域28を追加し、そしてこの隣接するｐ＋
「アノード」領域４およびｎ＋領域28の上にもう一つの
FOC29を固定することによってなされる。このもう一つ
のFOC29の下のｐ＋アノード領域４は素子１の動作中は
アノードとして作用する。ｎ＋領域30がFOC29の下のｎ
＋領域28に接近してはいるがこれと離隔して形成されて
おり、これにより外部アノード接続がなされている。上
述のもう一つのFOC29の下のｐ＋領域４およびｎ＋領域2
8と、アノード領域のｎ＋領域30とは素子の表面のｐ−
領域内に形成されており、ｐ−領域31自体はバッファ領
域５内に形成されている。第三ゲート32が、FOCのｐ＋
領域４およびｎ＋領域28とアノード領域のｎ＋領域30と
の間の素子１の表面まで延びているｐ−領域31の部分の
上に固定されている。
制御する実施例を、図５に示した素子の変形例として示
す。アノード領域の変形は、ｐ＋「アノード」領域４に
隣接してｎ＋領域28を追加し、そしてこの隣接するｐ＋
「アノード」領域４およびｎ＋領域28の上にもう一つの
FOC29を固定することによってなされる。このもう一つ
のFOC29の下のｐ＋アノード領域４は素子１の動作中は
アノードとして作用する。ｎ＋領域30がFOC29の下のｎ
＋領域28に接近してはいるがこれと離隔して形成されて
おり、これにより外部アノード接続がなされている。上
述のもう一つのFOC29の下のｐ＋領域４およびｎ＋領域2
8と、アノード領域のｎ＋領域30とは素子の表面のｐ−
領域内に形成されており、ｐ−領域31自体はバッファ領
域５内に形成されている。第三ゲート32が、FOCのｐ＋
領域４およびｎ＋領域28とアノード領域のｎ＋領域30と
の間の素子１の表面まで延びているｐ−領域31の部分の
上に固定されている。
素子がオンのときには、第三ゲート32はオンに保た
れ、その結果、アノード領域のNMOSトランジスタがオン
となり、それによってFOC29の下のｐ＋領域４はアノー
ドとして作用することが可能となる。第三ゲート32への
電圧がオフに切替えられているときには、上述のもう一
つのFOC29の下のｐ＋「アノード」はアノード領域のｎ
＋領域30から遮断される。この場合、アノード領域のｎ
＋領域30、ｐ−領域31およびｎバッファ領域５が低電圧
でパンチスルーするように素子を設定すると、パンチス
ルーにより電子に対するバイパスルートが提供されるた
め、ターンオフが速くなる。
れ、その結果、アノード領域のNMOSトランジスタがオン
となり、それによってFOC29の下のｐ＋領域４はアノー
ドとして作用することが可能となる。第三ゲート32への
電圧がオフに切替えられているときには、上述のもう一
つのFOC29の下のｐ＋「アノード」はアノード領域のｎ
＋領域30から遮断される。この場合、アノード領域のｎ
＋領域30、ｐ−領域31およびｎバッファ領域５が低電圧
でパンチスルーするように素子を設定すると、パンチス
ルーにより電子に対するバイパスルートが提供されるた
め、ターンオフが速くなる。
NMOSを用いて、オフに切替中にアノードを制御する実
施例を図11で示す。ただし、図11では、アノード領域だ
けを示した。
施例を図11で示す。ただし、図11では、アノード領域だ
けを示した。
この変形例では、ｎ＋領域33は、バッフア領域５内で
ｐ＋アノード領域４の周りに形成されており、ｎ＋アノ
ード領域33は素子の表面にありｐ＋アノード領域４と隣
接している。もう一つのｐ＋領域34が、ｐ＋アノード領
域４に接近してはいるがこれと離隔しているドリフト領
域３の表面に形成されている。ｎバッフア領域35がこの
もう一つのｐ＋領域34の周りに設けられていてもよい。
第三ゲート36が、ｐ＋アノード領域４と上述のもう一つ
のｐ＋領域34との間の素子の表面まで延びているｎ−ド
リフト領域の部分の上に、固定されている。
ｐ＋アノード領域４の周りに形成されており、ｎ＋アノ
ード領域33は素子の表面にありｐ＋アノード領域４と隣
接している。もう一つのｐ＋領域34が、ｐ＋アノード領
域４に接近してはいるがこれと離隔しているドリフト領
域３の表面に形成されている。ｎバッフア領域35がこの
もう一つのｐ＋領域34の周りに設けられていてもよい。
第三ゲート36が、ｐ＋アノード領域４と上述のもう一つ
のｐ＋領域34との間の素子の表面まで延びているｎ−ド
リフト領域の部分の上に、固定されている。
この変形例の動作は、図10に示したNMOSトランジスタ
を用いてアノードを切り換える例について上述したのと
同様である。第三ゲート36は、素子１がオンのときにオ
ンに保たれ、素子が動作停止されるとオフに切替られ、
その結果、ｐ＋アノード領域４ともう一つのｐ＋領域34
との間の接続が切り替わる。
を用いてアノードを切り換える例について上述したのと
同様である。第三ゲート36は、素子１がオンのときにオ
ンに保たれ、素子が動作停止されるとオフに切替られ、
その結果、ｐ＋アノード領域４ともう一つのｐ＋領域34
との間の接続が切り替わる。
切り換え特性をさらに制御するためには、アノード領
域４に隣接する第三ゲートを、アノード領域４からの少
数キャリアの注入が阻止される状態に特定の期間切り換
え、その後に第一ゲート12および第二ゲート13を切換え
て、それにより素子１を動作停止するようにしてもよ
い。たとえば、図９に示す素子１対しては、第三ゲート
24を特定の期間オンに切替、その後に第一ゲート１およ
び第二ゲート13を動作停止して、それにより反転チャネ
ルを除去し、そして素子１を動作停止してもよい。
域４に隣接する第三ゲートを、アノード領域４からの少
数キャリアの注入が阻止される状態に特定の期間切り換
え、その後に第一ゲート12および第二ゲート13を切換え
て、それにより素子１を動作停止するようにしてもよ
い。たとえば、図９に示す素子１対しては、第三ゲート
24を特定の期間オンに切替、その後に第一ゲート１およ
び第二ゲート13を動作停止して、それにより反転チャネ
ルを除去し、そして素子１を動作停止してもよい。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊谷 直樹 長野県松本市筑摩４丁目18番１号 富士 電機株式会社内 (56)参考文献 特開 平８−70116（ＪＰ，Ａ) 特開 平６−232392（ＪＰ，Ａ) 特開 平５−335555（ＪＰ，Ａ) 特開 平５−335554（ＪＰ，Ａ) 特開 平５−235332（ＪＰ，Ａ) 特表 平９−508497（ＪＰ，Ａ) 米国特許5294816（ＵＳ，Ａ) 米国特許5293054（ＵＳ，Ａ) ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶ ＩＣＥ ＬＥＴＴＥＲＳ，Ｖｏｌ．15, Ｎｏ．11（1994−11）ｐ．482−484 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749
Claims (19)
- 【請求項１】横方向エミッタ切替サイリスタ素子（１）
であって、 第二導電型のドリフト領域（３）の表面に形成された第
一導電型の第一電極領域（４）と、 前記ドリフト領域（３）に形成された第一導電型のベー
ス領域（６）と、 前記ベース領域（６）の表面に形成された第二導電型の
エミッタ領域（11）と、 隣接する第一および第二導電型領域（9,10）から成る第
二電極領域（８）であって、第二導電型の第二電極領域
（10）は前記ベース領域の一部により前記エミッタ領域
（11）から分離された第二電極領域（８）と、 前記第一電極領域と前記エミッタ領域の間の前記ベース
領域の表面に形成された隣接する第一および第二導電型
領域（15,16）であって、第一導電型領域（15）が前記
エミッタ領域と隣接する側にある、隣接する第一および
第二導電型領域（15,16）と、 前記ベース領域（６）の表面に形成された前記隣接する
第一および第二導電型領域（15,16）を接続する浮游オ
ーミック・コンタクト（14）と、 前記素子（１）の表面にあり、前記浮游オーミック・コ
ンタクト（14）の下の第二導電型領域（16）から始まり
前記ドリフト領域（３）と前記ベース領域（６）との間
の接合の上へ延びる第一ゲート（12）と、 前記素子（１）の表面にあり、前記エミッタ領域（11）
と前記第二導電型の第二電極領域（10）との間の前記ベ
ース領域（６）の上へ延びる第二ゲートとを具備するこ
とを特徴とする横方向エミッタ切替サイリスタ素子。 - 【請求項２】前記浮游オーミック・コンタクト（14）は
前記エミッタ領域（11）に接触していることを特徴とす
る請求項１記載の横方向エミッタ切替サイリスタ素子。 - 【請求項３】前記浮游オーミック・コンタクト（14）は
前記エミッタ領域（11）から間隔をおいて配置されてい
ることを特徴とする請求項１記載の横方向エミッタ切替
サイリスタ素子。 - 【請求項４】横方向エミッタ切替サイリスタ素子（１）
であって、 第二導電型のドリフト領域（３）の表面に形成された第
一導電型の第一電極領域（４）と、 前記ドリフト領域（３）に形成された第一導電型のベー
ス領域（６）と、 前記ドリフト領域（３）の表面に形成された第一導電型
の第二電極領域（９）と、 前記第一電極領域（４）と前記第二電極領域（９）との
間の前記ベース領域（６）の表面に形成された隣接する
第一および第二導電型領域（15,16）であって、第一導
電型領域（15）が前記第二電極領域（９）と隣接する側
にある、隣接する第一および第二導電型領域（15,16）
と、 前記ベース領域（６）の表面に形成された前記隣接する
第一および第二導電型領域（15,16）を接続する浮游オ
ーミック・コンタクト（14）と、 前記素子の表面にあり、前記浮游オーミック・コンタク
ト（14）の下の前記第二導電型の領域（16）から始まり
前記ドリフト領域（３）と前記ベース領域（６）との間
の接合の上へ延びる第一ゲート（12）と、 前記素子の表面にあり、前記第二電極領域（９）と前記
浮游オーミック・コンタクト（14）の下の第一導電型の
領域（15）との間にあり、その下に第二導電型の領域が
存在する第二ゲート（13）と を具備することを特徴とする横方向エミッタ切替サイリ
スタ素子。 - 【請求項５】前記第二ゲート（13）の下にある前記第二
導電型の領域は、前記ドリフト領域（３）の一部によっ
て形成されていることを特徴とする請求項４記載の横方
向エミッタ切替サイリスタ素子。 - 【請求項６】前記第二ゲート（13）の下にある前記第二
導電型の領域は、前記ドリフト領域（３）のバッファ領
域（17）によって形成されていることを特徴とする請求
項４記載の横方向エミッタ切替サイリスタ素子。 - 【請求項７】前記第二ゲート（13）の下にある前記第二
導電型の領域は、前記ベース領域（６）内のバッフア領
域（17）によって形成されていることを特徴とする請求
項４記載の横方向エミッタ切替サイリスタ素子。 - 【請求項８】前記サイリスタは第一導電型の基板上に形
成されていることを特徴とする請求項１ないし７のいず
れかに記載の横方向エミッタ切替サイリスタ素子。 - 【請求項９】前記第一電極領域（４）の下に第二導電型
バッファ領域（５）をさらに具備することを特徴とする
請求項１ないし８のいずれかに記載の横方向エミッタ切
替サイリスタ素子。 - 【請求項１０】前記ドリフト領域（３）の表面に、第一
電極領域（４）に接近してはいるがこれから離隔して、
もう一組の隣接する第一および第二導電型領域（21,2
2）をさらに具備し、該第一導電型領域（22）は前記第
一電極領域側にあり、浮游オーミック・コンタクトが前
記隣接する第一および第二導電型領域（21,22）に固定
されており、第三ゲート（24）が、前記第一導電型領域
（22）と前記第一電極領域（４）との間にあるドリフト
領域の部分の上に形成されていることを特徴とする請求
項１ないし９のいずれかに記載の横方向エミッタ切替サ
イリスタ素子。 - 【請求項１１】前記ドリフト領域（３）の表面層に選択
的に形成された第一導電型領域（26）と、互いに隣接
し、前記第一導電型領域（26）の表面層に選択的に形成
された第一電極領域（４）および第二導電型領域（25）
と、該第二導電型領域（25）と前記ドリフト領域（３）
の間の前記第一導電型領域（26）の表面上部に延びた第
三ゲート（27）とを有することを特徴とする請求項１な
いし９のいずれかに記載の横方向エミッタ切替サイリス
タ素子。 - 【請求項１２】前記第一電極領域（４）は、前記ドリフ
ト領域（３）に形成されている第一導電型領域（31）に
形成されており、そして前記素子は、さらに、前記第一
電極領域（４）に隣接する素子表面の上に第二導電型領
域（28）を具備し、前記第一電極領域（４）と前記第一
電極領域（４）に隣接する素子表面の前記第二導電型領
域（28）との上には浮游オーミック・コンタクト（29）
が存在し、そしてさらに、前記素子は第二導電型領域
（30）を具備し、該第二導電型領域（30）は、前記第一
電極領域（４）が形成されている前記第一導電型領域
（31）内に形成されており、かつ前記第一導電型の第一
電極領域（４）に隣接する前記第二導電型領域（28）に
接近してはいるがこれから離隔しており、ならびに前記
素子は、前記第一電極領域（４）が形成されている前記
第一導電型領域（31）の部分であって、前記浮游オーミ
ック・コンタクト（29）の下の前記第二導電型領域（2
8）と、前記第一電極領域（４）が形成されている前記
第一導電型領域（31）に形成されている前記第二導電型
領域（30）との間の素子表面に延びている部分の上に第
三ゲート（32）をさらに具備することを特徴とする請求
項１ないし９のいずれかに記載の横方向エミッタ切替サ
イリスタ素子。 - 【請求項１３】前記第一電極領域（４）に隣接する素子
表面に第二導電型領域（33）が形成されており、そして
前記素子は、前記ドリフト領域（３）の表面に、前記第
一電極領域（４）に接近してはいるがこれから離隔して
第一導電型領域（31）を具備し、ならびに前記素子は、 前記第一電極領域（４）と前記ドリフト領域（３）との
間の素子表面に延びている前記ドリフト領域の部分の上
に、第三ゲート（36）をさらに具備することを特徴とす
る請求項１ないし９のいずれかに記載の横方向エミッタ
切替サイリスタ素子。 - 【請求項１４】縦方向エミッタ切替サイリスタ素子
（１）であって、 第二導電型のドリフト領域（３）の一方の表面に形成さ
れた第一導電型の第一電極領域（４）と、 前記ドリフト領域（３）の他方の表面に形成された第一
導電型のウエル領域（６）と、 前記ウエル領域（６）の表面に形成された隣接する第一
および第二導電型の領域（9,10）から成る第二電極領域
（８）と、 前記ウエル領域（６）の表面に形成された第二導電型の
エミッタ領域（11）であって、前記第二導電型の第二電
極領域（10）が該エミッタ領域（11）から前記ウエル領
域（６）の一部により分離されたエミッタ領域（11）
と、 前記ウエル領域（６）の表面に形成された隣接する第一
および第二導電型の領域（15,16）であって、該隣接す
る第一および第二導電型領域（15,16）と前記第二電極
領域（８）との間に前記エミッタ領域（11）があり、該
第一導電型の領域（15）が前記エミッタ領域（11）と隣
接する側にある、第一および第二導電型の領域（15,1
6）と、 前記ウエル領域（６）の表面に形成された前記隣接する
第一および第二導電型領域（15,16）を接続する浮游オ
ーミック・コンタクト（14）と、 前記ドリフト領域（３）の前記反対側の表面にあり、前
記浮游オーミック・コンタクト（14）の下の前記第二導
電型の領域（16）から始まり前記浮游オーミック・コン
タクト（14）と前記ドリフト領域（３）との間の前記ウ
エル領域（６）の一部の上に延びている第一ゲート（1
2）と、 前記ドリフト領域（３）の反対側の表面にあり、前記第
二電極領域（８）と前記エミッタ領域（11）との間の前
記ウエル領域（６）の一部の上に延びている第二ゲート
（13）と を具備することを特徴とする縦方向エミッタ切替サイリ
スタ素子。 - 【請求項１５】前記浮游オーミック・コンタクト（14）
は前記エミッタ領域（11）に接触していることを特徴と
する請求項14記載の縦方向エミッタ切替サイリスタ素
子。 - 【請求項１６】前記浮游オーミック・コンタクト（14）
は前記エミッタ領域（11）から離隔していることを特徴
とする請求項14記載の縦方向エミッタ切替サイリスタ素
子。 - 【請求項１７】前記第二導電型領域（８）の下に第一導
電型のシンク領域（19）をさらに具備することを特徴と
する請求項14ないし16のいずれかに記載の縦方向エミッ
タ切替サイリスタ素子。 - 【請求項１８】縦方向エミッタ切替サイリスタ（１）で
あって、 第二導電型のドリフト領域（３）の一方の表面に形成さ
れた第一導電型の第一電極領域（４）と、 前記ドリフト領域（３）の反対側の表面に形成された第
一導電型のウエル領域（６）と、 前記第一導電型のウエル領域（６）の表面に形成された
第一導電型の第二電極領域（８）と、 前記第一導電型のウエル領域（６）の表面にかつ前記第
二電極領域（８）から間隔をおいて形成された隣接する
第一および第二導電型の領域（15,16）であって、第一
導電型の領域（15）が第二電極領域（８）に最も隣接し
た側にある隣接する第一および第二導電型の領域（15,1
6）と、 前記第一導電型のウエル領域（６）の表面に形成された
前記隣接する第一および第二導電型の領域（15,16）を
接続する浮游オーミック・コンタクト（14）と、 前記第二電極領域（８）と前記浮游オーミック・コンタ
クト（14）の下にある前記隣接する第一および第二導電
型の領域（15,16）との間の前記第一導電型のウエル領
域（６）の表面にある第二導電型のウエル領域（20）
と、 前記ドリフト領域（３）の反対側の表面にあり、前記浮
游オーミック・コンタクト（14）の下の第二導電型の領
域（16）から始まり前記浮游オーミック・コンタクト
（14）と前記ドリフト領域（３）との間にある前記第一
導電型のウエル領域（６）の一部の上に延びている第一
ゲート（12）と、 前記ドリフト領域（３）の反対側の表面にあり、前記第
二電極領域（８）と前記浮游オーミック・コンタクト
（14）の下の前記第一導電型の領域（15）との間にある
第二導電型のウエル領域の上へ延びる第二ゲート（13）
と を具備することを特徴とする縦方向エミッタ切替サイリ
スタ素子。 - 【請求項１９】前記第一電極領域（４）の上に第二導電
型のバッフア領域（５）をさらに具備することを特徴と
する請求項14ないし18のいずれかに記載の縦方向エミッ
タ切替サイリスタ素子。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/GB1995/001072 WO1996036076A1 (en) | 1995-05-11 | 1995-05-11 | Emitter switched thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10504940A JPH10504940A (ja) | 1998-05-12 |
| JP3243792B2 true JP3243792B2 (ja) | 2002-01-07 |
Family
ID=10768273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53384596A Expired - Fee Related JP3243792B2 (ja) | 1995-05-11 | 1995-05-11 | 横方向エミッタ切替サイリスタ素子及び縦方向エミッタ切替サイリスタ素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5925900A (ja) |
| EP (1) | EP0784869B1 (ja) |
| JP (1) | JP3243792B2 (ja) |
| DE (1) | DE69527721T2 (ja) |
| WO (1) | WO1996036076A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137140A (en) * | 1997-11-26 | 2000-10-24 | Texas Instruments Incorporated | Integrated SCR-LDMOS power device |
| GB9921068D0 (en) * | 1999-09-08 | 1999-11-10 | Univ Montfort | Bipolar mosfet device |
| JP3431909B2 (ja) * | 2001-08-21 | 2003-07-28 | 沖電気工業株式会社 | Ｌｄｍｏｓトランジスタの製造方法 |
| KR100463029B1 (ko) * | 2002-03-25 | 2004-12-23 | 재단법인서울대학교산학협력재단 | 수평형 사이리스터 |
| US20040195716A1 (en) * | 2003-04-01 | 2004-10-07 | Bergmann Blaise F. | Method and system for utilizing low pressure for perforating and consolidating an uncured laminate sheet in one cycle of operation |
| US7605446B2 (en) * | 2006-07-14 | 2009-10-20 | Cambridge Semiconductor Limited | Bipolar high voltage/power semiconductor device having first and second insulated gated and method of operation |
| JP2008147318A (ja) * | 2006-12-08 | 2008-06-26 | Matsushita Electric Ind Co Ltd | 高耐圧半導体装置及びその製造方法 |
| JP5921920B2 (ja) * | 2012-03-15 | 2016-05-24 | 第一工業製薬株式会社 | レーザー加工用レジスト樹脂組成物 |
| US9070735B2 (en) * | 2013-07-02 | 2015-06-30 | Cambridge Microelectronics Ltd. | Lateral power semiconductor transistors |
| CN105789286B (zh) * | 2014-12-22 | 2018-11-27 | 无锡华润上华科技有限公司 | 横向绝缘栅双极型晶体管 |
| EP3467874B1 (en) * | 2017-10-03 | 2020-09-23 | NXP USA, Inc. | Single-stack bipolar-based esd protection device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349212A (en) * | 1992-06-01 | 1994-09-20 | Fuji Electric Co., Ltd. | Semiconductor device having thyristor structure |
| US5294816A (en) * | 1992-06-10 | 1994-03-15 | North Carolina State University At Raleigh | Unit cell arrangement for emitter switched thyristor with base resistance control |
| US5293054A (en) * | 1992-11-23 | 1994-03-08 | North Carolina State University At Raleigh | Emitter switched thyristor without parasitic thyristor latch-up susceptibility |
-
1995
- 1995-05-11 WO PCT/GB1995/001072 patent/WO1996036076A1/en active IP Right Grant
- 1995-05-11 DE DE69527721T patent/DE69527721T2/de not_active Expired - Fee Related
- 1995-05-11 US US08/765,787 patent/US5925900A/en not_active Expired - Fee Related
- 1995-05-11 JP JP53384596A patent/JP3243792B2/ja not_active Expired - Fee Related
- 1995-05-11 EP EP95918093A patent/EP0784869B1/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，Ｖｏｌ．１５，Ｎｏ．１１（１９９４−１１）ｐ．４８２−４８４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10504940A (ja) | 1998-05-12 |
| DE69527721T2 (de) | 2003-04-24 |
| US5925900A (en) | 1999-07-20 |
| WO1996036076A1 (en) | 1996-11-14 |
| DE69527721D1 (de) | 2002-09-12 |
| EP0784869A1 (en) | 1997-07-23 |
| EP0784869B1 (en) | 2002-08-07 |
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