JP3249175B2 - 絶縁ゲート付きサイリスタ及び高耐圧半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁ゲート付きサイリ
スタに関する。

【０００２】

【従来の技術】高耐圧，大電流の電力用素子にその駆動
回路や保護回路を一体的に集積形成した電力用ＩＣは、
今後の電力用素子の主流になる。この様な電力用素子で
のゲート駆動には、絶縁ゲート電極（ＭＯＳゲート）を
用いた電圧制御型が好ましい。電流駆動型に比べて小電
流でのゲート駆動ができるからである。

【０００３】図２５は、従来の絶縁ゲート型サイリスタ
のターンオフ用絶縁ゲート部の構造を示す。高抵抗のｎ
型ベース層１の一方の面にｐ型ベース層２が形成され、
このｐ型ベース層２内にｎ型エミッタ層３が形成されて
いる。ｎ型ベース層１の他方の面にｐ型エミッタ層４が
形成されている。ｎ型エミッタ層３にはカソード電極５
が、ｐ型エミッタ層４にはアノード電極６が形成されて
いる。

【０００４】ｐ型ベース層２のｎ型エミッタ層３から所
定距離離れた位置にはｎ型ドレイン層７が形成され、こ
のｎ型ドレイン層７とｎ型カソード層３の間のｐ型ベー
ス層２上にゲート絶縁膜９を介してゲート電極１０が形
成されている。このゲート電極１０はターンオフ用であ
って、ｎ型エミッタ層をソースとしてｎチャネルＭＯＳ
ＦＥＴが構成されている。ｎ型ドレイン層７にコンタク
トするドレイン電極８は、同時にｐ型ベース層２にもコ
ンタクトさせており、ｐ型ベース層２とｎ型ドレイン層
７がこのドレイン電極８により短絡されている。

【０００５】ターンオン用のゲート電極は図では示され
ていないが、例えば、選択的に拡散形成されるｐ型ベー
ス層２の周辺部に、ターンオフ用と同様にＭＯＳ構造を
もって形成される。

【０００６】この様な構造の絶縁ゲート型サイリスタ
は、ターンオフ時、絶縁ゲート電極１０にカソードに対
して正の電圧が印加される。これにより、ゲート電極１
０下にｎ型チャネルが形成され、ｐ型ベース層２から直
接ｎ型エミッタ層３に流れ込んでいたホール電流の一部
が、図に破線で示すようにドレイン電極８から吸い出さ
れ、ｎ型ドレイン層７を通り、ゲート電極１０下のチャ
ネルを通って、ｎ型エミッタ層３からカソード電極５に
バイパスするようになる。このホール電流のバイパスに
よってやがてｎ型エミッタ層３からｐ型ベース層２への
電子注入が止まって、素子はターンオフする。

【０００７】この従来構造の絶縁ゲート付きサイリスタ
では、十分なターンオフ能力が得られないという問題が
ある。これは、図２５に破線で示したホール電流バイパ
ス経路の抵抗に原因がある。ホール電流バイパス経路の
抵抗は、主要にはｐ型ベース層２の横方向抵抗と絶縁ゲ
ート電極１０下のチャネルのオン抵抗である。これらの
抵抗とバイパス電流によりきまる電圧降下がｎ型エミッ
タ層３とｐ型ベース層２間のビルトイン電圧以上になる
と、ｎ型エミッタ層３からの電子注入が止まらないこと
になる。したがって主電流が大きくなると、ターンオフ
できない。

【０００８】一つの半導体基板上に複数個の半導体素子
を集積化した集積回路（ＩＣ）の中で、高耐圧素子を含
むものをパワーＩＣと呼ぶ。この高耐圧素子として一般
的に用いられるＭＯＳゲートを含むのも（パワーＭＯＳ
ＦＥＴ、ＩＧＢＴなど）は、通常ＤＳＡ（diffusion se
lf-alignment）構造でチャネル部を形成する。これは、
ソース拡散層および反対の極性のチャネル拡散層を同一
のポリシリコンゲート電極の一方の端面を拡散窓として
形成する方法である。

【０００９】図３９は、従来の技術で製造した横型パワ
ーＭＯＳＦＥＴの断面を示す。まず、ゲート電極３２と
なるポリシリコン膜をマスクとして位置Ａより左側（図
中）からｎ型基板３１中に不純物を拡散させ、ｐ型チャ
ネル層３３を形成する。次に、同じ場所からｐ型チャネ
ル層３３中に不純物を拡散させ、ソースとなるｎ型拡散
層３４を形成する。この際同時に、ドレインとなるｎ型
拡散層３５を拡散により形成する。これにより図のよう
な横型パワーＭＯＳＦＥＴが形成される。

【００１０】ところで、パワーＩＣにおいては、このよ
うな高耐圧素子と同一基板に、ロジック回路を形成する
ためのＣＭＯＳなどの低耐圧素子を形成する必要があ
る。図４０は、ｎチャネル型の低耐圧ＭＯＳＦＥＴの断
面を示す。まず、高耐圧素子と同一のｎ型基板３１にｐ
型ウエル拡散層３６を形成する。次に、ゲート電極３７
となるポリシリコン膜をマスクとして、その両側にソー
スおよびドレインとなるｎ型拡散層３８、３９を形成す
る。これにより図のような低耐圧ＭＯＳＦＥＴが形成さ
れる。

【００１１】上記高耐圧素子および低耐圧素子の製造工
程において、高耐圧素子のｐ型チャネル層３３と低耐圧
素子のｐ型ウエル拡散層３６とは、共にチャネル部を形
成するための拡散層である。しかしこれらは下記の理由
から別々の工程で形成する必要がある。これは、高耐圧
素子のｐ型チャネル部は、拡散層の横方向拡散領域を利
用しているのに対して、低耐圧素子のｐ型チャネル部
は、拡散層の縦方向拡散領域を利用しているための、本
質的な相違に起因するものである。このため、両層３３
と３６とでは、インプラドーズ量が異なる。更に、高耐
圧素子のｐ型チャネル部が拡散層３３の横方向拡散領域
を利用しているため、拡散の深さでチャネル長Ｌが決ま
ってしまう。このため、高耐圧素子は、拡散の深さを低
耐圧素子とは別に独立に設計する必要がある。

【００１２】このようにパワーＩＣに用いられている従
来の横型耐圧素子は、同時に集積化される低耐圧素子と
製造工程が独立しており、両者を１チップ上に集積化す
るためには製造工程が複雑にならざるを得ないという問
題があった。

【００１３】

【発明が解決しようとする課題】以上のように従来の絶
縁ゲート付きサイリスタでは、大きな通電電流を流すこ
とができない、という問題があった。

【００１４】本発明は、より大きな電流を流すことがで
きる絶縁ゲート付きサイリスタを提供する事を目的とす
る。

【００１５】

【課題を解決するための手段】本発明に係る絶縁ゲート
付きサイリスタは、高抵抗の第１導電型ベース層、第１
導電型ベース層の一方の面に形成された第２導電型ベー
ス層、第１導電型ベース層を介して前記第２導電型ベー
ス層に接続される第２導電型エミッタ層、および第２導
電型ベース層内に形成された第１導電型エミッタ層のｐ
ｎｐｎ構造を有する。

【００１６】この基本構造において、本発明は、第１
に、第２導電型ベース層上の第１導電型エミッタ層に隣
接する位置にドレイン電極が形成され、またこのドレイ
ン電極により第２導電型ベース層と短絡される第１導電
型ドレイン層が形成される。第２導電型ベース層には、
その第１導電型ドレイン層から所定距離離れて第１導電
型ソース層が形成される。そして、第１導電型ドレイン
層と第１導電型ソース層の間の前記第２導電型ベース層
上にゲート絶縁膜を介してターンオフ用絶縁ゲート電極
が形成される。第２導電型エミッタ層上には第１の主電
極が、第１導電型エミッタ層上には第２の主電極が形成
され、第１導電型ソース層上には第２の主電極と接続さ
れたソース電極が形成されていることを特徴とする。

【００１７】本発明は、第２に、第１導電型エミッタ層
が複数個に分割配置され、これら第１導電型エミッタ層
の一辺に隣接する位置で第２導電型ベース層にコンタク
トするドレイン電極が形成され、第１導電型エミッタ層
の他の辺に隣接する位置にドレイン電極によって第２導
電型ベース層と短絡された第１導電型ドレイン層が形成
され、この第１導電型ドレイン層と第１導電型エミッタ
層の間にターンオフ用絶縁ゲート電極が設けられている
ことを特徴とする。

【００１８】本発明は、第３に、第２導電型ベース層に
第１導電型エミッタ層を挟んで第１導電型の第１，第２
のドレイン層が設けられ、第１導電型エミッタ層と第２
ドレイン層の間の第２導電型ベース層上に絶縁ゲート電
極が形成され、第２導電型エミッタ層上には第１の主電
極が、第１導電型エミッタ層上には第２の主電極が形成
され、第１，第２ドレイン層を接続する短絡電極が形成
されていることを特徴とする。

【００１９】

【作用】図２５の従来構造では、ｎ型エミッタ層をソー
ス層としてターンオフ用のＭＯＳＦＥＴが構成されてい
るため、ホール電流を吸い出すドレイン電極ｎ型エミッ
タ層が離れて形成される。これに対して第１の発明にお
いては、ターンオフ用ＭＯＳＦＥＴのｎ型ソース層とｎ
型エミッタ層とが分離され、かつドレイン層とドレイン
電極がｎ型エミッタ層に隣接して形成された状態とす
る。ターンオフ時のホール電流吸い出し電極であるドレ
イン電極は、ｎ型エミッタ層の直ぐ近くにおいてｐ型ベ
ース層にも直接コンタクトさせている。

【００２０】また第２の発明においては、ｎ型ソース層
とｎ型エミッタ層は従来と同様に共通であるが、ｎ型エ
ミッタ層が複数個に分割されて、その一辺に隣接する位
置で第２導電型ベース層にコンタクトするドレイン電極
が設けられ、他の辺に隣接してｎ型ドレイン層が設けら
れる。

【００２１】さらに第３の発明においては、ターンオン
用およびターンオフ用ＭＯＳＦＥＴのｎ型ドレイン層が
ｎ型エミッタ層を挟んで第１，第２のドレイン層に分割
配置される。これによりオン時の正孔電流はｎ型エミッ
タ層の下を横方向に通ることなくカソード電極に直接流
れ込む。

【００２２】したがって本発明の絶縁ゲート付きサイリ
スタでは、ターンオフ時のホール電流バイパス経路には
ｐ型ベース層の横方向抵抗がはいることはなく、これに
よって、従来に比べて大きな通電電流を流すことがで
き、また大きな電流までターンオフできる絶縁ゲート付
きサイリスタが得られる。

【００２３】

【実施例】図１は、本発明の第１実施例に係る絶縁ゲー
ト付きサイリスタのターンオフゲート部の構造を示す。
従来の図２５と対応する部分には、図２５と同一符号を
付して詳細な説明は省略する。図２５と比較して明らか
なように、この実施例では、ドレイン電極８がｎ型エミ
ッタ層３に隣接する位置でｐ型ベース層２にコンタクト
して設けられている。ｎ型ドレイン層７はドレイン電極
８によりｐ型ベース層２と短絡されている。このｎ型ド
レイン層７から所定距離離れてｎ型ソース層１１が形成
され、これらドレイン層７とソース層１１間に絶縁ゲー
ト電極１０が形成されている。ソース電極１２は、カソ
ード電極５と一体形成されてカソード電極５と電気的に
接続されている。ソース電極１２はまた、この実施例で
はドレイン電極８と同様に、ｐ型ベース層２にも同時に
コンタクトするように配設されている。但しソース電極
１２はソース層１１のみにコンタクトするように配設さ
れていても良い。

【００２４】この実施例の絶縁ゲート付きサイリスタ
は、ターンオフ時、絶縁ゲート電極１０にカソードに対
して正の電圧が印加される。このときのホール電流のバ
イパス経路を破線で示している。ホール電流の一部は図
示のように、ｎ型エミッタ層３の直ぐ近くでドレイン電
極８に吸い出され、ゲート電極１０下のチャネルを通り
ソース電極１２すなわちカソード電極５に排出される。

【００２５】この実施例では、図２５の従来構造と比較
して明らかなように、ホール電流バイパス経路にはｐ型
ベース層２の横方向抵抗が入らない。したがってこのバ
イパスされるホール電流による電圧降下が従来構造に比
べて小さく、高いターンオフ能力が得られる。

【００２６】電力用ＩＣとしては、ロジック回路等を集
積する関係上、誘電体分離構造の半導体基板を用いて横
型のサイリスタとすることが好ましい。本発明は、その
様な横型の絶縁ゲート付きサイリスタに適用することが
できる。以下に横型の絶縁ゲート付きサイリスタの実施
例を説明する。なお以下の実施例において、図１と対応
する部分には図１と同一符号を付して、詳細な説明は省
略する。

【００２７】図２は本発明の第２実施例の横型の絶縁ゲ
ート付きサイリスタのレイアウトであり、図３は図２の
III −III 線断面図である。シリコン基板２１に酸化膜
２２により分離された状態でｎ型ベース層１が形成され
ている。この構造は例えば、２枚のシリコン基板を直接
接着する技術により得られる。ｎ型ベース層１の表面に
所定距離おいてストライプ状をなして対向するｐ型ベー
ス層２とｐ型エミッタ層４が形成されている。ｐ型ベー
ス層２内には、ストライプ状パターンをもってｎ型エミ
ッタ層３，ｎ型ドレイン層７およびｎ型ソース層１１が
形成されている。ドレイン電極８は、ｎ型ドレイン層７
にコンタクトする同時にｎ型エミッタ層３の直ぐ近くで
ｐ型ベース層２にもコンタクトするように、ストライプ
状にパターン形成されている。ｎ型ドレイン層７とｎ型
ソース層１１の間に、ストライプ状パターンをもってタ
ーンオフ用絶縁ゲート電極１０が形成されている。この
ターンオフ用のＭＯＳＦＥＴ部の断面構造は、図１の実
施例と変わらない。

【００２８】ｐ型ベース層２のｎ型エミッタ層３とｎ型
ベース層１により挟まれた領域上には、ゲート絶縁膜２
３を介してストライプ状パターンをもってゲート電極２
４が形成されている。このゲート電極２４は、図１の実
施例では省略したターンオン用のゲート電極である。

【００２９】カソード電極５とソース電極１２は、図２
に示すように周辺部で連結された状態で一体形成されて
いる。

【００３０】この実施例の横型絶縁ゲート付きサイリス
タは、ターンオン時、ゲート電極１０は零または負バイ
アスとして、ゲート電極２４に正電圧が印加される。こ
れにより、ｎ型エミッタ層３からゲート電極２４下のｎ
型チャネルを介してｎ型ベース層１に電子が注入され、
これに見合った正孔がｐ型エミッタ層４からｎ型ベース
層１に注入されて、ターンオンする。ターンオフ時は、
ゲート電極２４を零または負バイアスとして、ゲート電
極１０に正の電圧が印加される。これにより、先の実施
例で説明したと同様にホール電流がバイパスされてター
ンオフする。

【００３１】この実施例においても、ドレイン電極８が
ｎ型エミッタ層３に隣接して配置されているから、先の
実施例と同様に大きな電流をターンオフすることができ
る。図４は、図２を変形した本発明の第３実施例のサイ
リスタのレイアウトである。この実施例では、ｎ型エミ
ッタ層３が複数個に分割されて配置され、その分割され
たスペース領域でドレイン電極８を櫛型に挿入してｐ型
ベース層２にコンタクトさせている。

【００３２】この実施例によれば、ｎ型エミッタ層３の
下のｐ型ベース層の横方向抵抗による電圧降下も低減さ
れ、より高いターンオフ能力が得られる。

【００３３】図５は、本発明の第４実施例の横型絶縁ゲ
ート付きサイリスタの斜視図である。この実施例では、
ターンオフ用のゲート電極１０をジグザグパターンとし
て、ターンオフ用ＭＯＳＦＥＴのチャネル幅を十分長く
確保している。この実施例ではまた、ｐ型エミッタ層４
の周囲に高耐圧化のためのｎ型バッファ層２５が設けら
れ、ｎ型エミッタ層３とｎ型ドレイン層７の間に低抵抗
化のための高濃度ｐ型層２６が形成されている。

【００３４】この実施例によると、ターンオフ用ＭＯＳ
ＦＥＴのチャネル抵抗も小さくなって、より高いターン
オフ能力が得られる。

【００３５】ここまでの実施例では、ｎ型ソース層をｎ
型エミッタ層とは別に設けて、ドレイン電極から吸い出
したホール電流をＭＯＳトランジスタを介し、ソース層
を介してカソードに流すようにした。以下に説明する実
施例は、ｎ型エミッタ層とｎ型ソース層を共有した従来
構造を採用して、これを改良したのである。

【００３６】図６はその様な本発明の第５実施例の絶縁
ゲート付きサイリスタのカソード側レイアウトであり、
図７および図８はそれぞれ図６のVII −VII およびVIII
−VIII線断面図である。この実施例でも、先の実施例と
同様に誘電体分離基板を用いている。この実施例では、
ｐ型ベース層２内に複数個に分割されてｎ型エミッタ層
３が配列形成されている。そして各ｎ型エミッタ層３に
挟まれた領域にｎ型ドレイン層７が形成され、これらｎ
型ドレイン層７とｎ型エミッタ層３の間にターンオフ用
ＭＯＳＦＥＴを構成する絶縁ゲート電極１０が形成され
ている。

【００３７】ドレイン電極８は、ｎ型エミッタ層３とタ
ーンオフ用ＭＯＳＦＥＴの配列と並行して走るように配
設されている。すなわち、ドレイン電極８は、ｎ型エミ
ッタ層３のターンオフ用ＭＯＳＦＥＴが形成された辺と
別の辺に隣接する位置でｐ型ベース層２に直接コンタク
トする。そしてこのストライプ状のドレイン電極８は、
枝別れする状態でｎ型ドレイン層７上を横切って配設さ
れて、ｎ型ドレイン層７にもコンタクトさせている。

【００３８】ターンオン用の絶縁ゲート電極２４は、分
割された各ｎ型エミッタ層３とｎ型ベース層１の間のｐ
型ベース層２上に形成されている。ドレイン電極８は、
このターンオフ用絶縁ゲート電極２４の間の領域でも、
ｐ型ベース層２にコンタクトさせている。

【００３９】この実施例によっても、ターンオフ時、ホ
ール電流はｎ型エミッタ層３の一つの辺の直ぐ近くでｐ
型ベース層３からドレイン電極８に吸い出され、ターン
オフ用ＭＯＳＦＥＴのチャネルを通してカソードに排出
される。したがって大電流をターンオフすることができ
る。

【００４０】図９〜図１１は、図６〜図８の実施例を変
形した本発明の第６実施例のレイアウトと図９のX −X
およびXI−XI線断面図である。この実施例では、ターン
オン用の絶縁ゲート電極２４を、先の実施例のように分
割することなくストライプ状に配設している。この実施
例によっても先の実施例と同様の効果が得られる。

【００４１】図１２〜図１４は、やはり図６〜図８の実
施例を変形した本発明の第７実施例のレイアウトと図１
２のXIII−XIIIおよびXIV −XIV 線断面図である。この
実施例では、島状のｎ型エミッタ層３を完全には分離さ
れず、ｐ型ベース層２の端部で連続するように形成され
ている。そしてターンオン用絶縁ゲート電極２４は、ｐ
型ベース層２の端部にストライプ状パターンをもって配
設されている。

【００４２】図６〜図８の実施例ではｎ型エミッタ層が
完全に複数個に分離されているために、ターンオン用Ｍ
ＯＳＦＥＴのチャネル幅がそれだけ小さくなっている。
これは、図９〜図１１の実施例のようにゲート電極２４
をストライプ状パターンに形成しても変わらない。これ
に対してこの実施例では、ターンオン用ＭＯＳＦＥＴの
チャネル幅を十分大きくすることができ、分割エミッタ
構造を採用した時のターンオン特性の劣化を防止するこ
とができる。

【００４３】図１５〜図１７は本発明の第８実施例の絶
縁ゲート付きサイリスタのレイアウトと図１５のXVI −
XVI およびXVII−XVII線断面図である。この実施例で
は、図６〜図８の実施例での分割ｎ型エミッタ層３に対
するターンオフ用ＭＯＳＦＥＴとドレイン電極８のｐ型
ベース層２に対するコンタクト位置の関係が逆になって
いる。すなわち分割されて配列されたｎ型エミッタ層３
と並行して走るようにｎ型ドレイン層７がストライプ状
に形成され、このｎ型ドレイン層７とｎ型エミッタ層３
の間にターンオフ用絶縁ゲート電極１０が配設される。
ｎ型ドレイン層７にコンタクトするドレイン電極８は、
ｎ型ドレイン層７に沿ってストライブ状に形成されると
共に、分割されたｎ型エミッタ層３の間の領域に枝別れ
した状態で挿入され、各ｎ型エミッタ層３に挟まれた領
域でｐ型ベース層２にコンタクトさせている。

【００４４】この実施例によれば、ｎ型エミッタ層３の
二辺に隣接してドレイン電極８がｐ型ベース層２にコン
タクトするため、先の実施例に比べてさらに高いターン
オフ能力が得られる。

【００４５】図１８〜図２０は、本発明の第９実施例の
絶縁ゲート付きサイリスタのレイアウトと図１８のXIX
−XIX およびXX−XX線断面図である。この実施例では、
ｎ型エミッタ層３はストライプ状パターンをもって連続
的に形成されている。ｎ型ドレイン層７は、ｎ型エミッ
タ層３側を凹凸パターンとして形成されている。ターン
オフ用の絶縁ゲート電極１０は、ｎ型ドレイン層７の凸
部のみをカバーする状態で形成されて、この凸部にのみ
ターンオフ用ＭＯＳＦＥＴが構成される（図１９の断
面）。すなわちターンオフ用ＭＯＳＦＥＴは実質的に飛
び飛びに形成される。ｎ型ドレイン層７の凹部はゲート
電極１０によってカバーされることなく（図２０の断
面）、ストライプ状にパターン形成されたドレイン電極
８は、ゲート電極１０によってカバーされていない領域
に露出しているｐ型ベース層２にコンタクトさせてい
る。

【００４６】この実施例によれば、ターンオフ時ホール
電流は、ターンオフ用ＭＯＳＦＥＴが実質的に形成され
ていない領域では、ｎ型ドレイン層７の下を横方向に流
れることなくｐ型ベース層２から直接ドレイン電極８に
吸い出される。したがってこの実施例でも、ターンオフ
時、大きな電圧降下を発生させることなくホール電流の
吸い出しができ、高いターンオフ能力が得られる。

【００４７】以上、図１の実施例を除いて横型のサイリ
スタに本発明を適用した実施例を説明したが、これら横
型サイリスタの実施例の構造をそのまま縦型サイリスタ
にも適用することができる。また横型サイリスタの実施
例は誘電体分離基板を用いたが、ｐｎ接合分離を用いて
もよいし、また単体のサイリスタにも本発明を適用する
ことができることはいうまでもない。さらに、高抵抗ｎ
型ベース層のｐ型ベース層側にｎ型バッファ層を設け
る、或いはトランジスタ構造を用いてエミッタをベース
に短絡することによりターンオフ速度を速くする等、種
々変形して実施することが可能である。

【００４８】図２１は、本発明の第１０実施例の絶縁ゲ
ート付サイリスタである。この実施例では、ｎ型エミッ
タ層３の両側に隣接してｎ型の第１ドレイン層７ａ，第
２ドレイン層７ｂが設けられている。エミッタ層３はカ
ソード電極５によりｐ型ベース層２と短絡されている。
ｎ型エミッタ層３と第２ドレイン層７ｂの間のｐ型ベー
ス層２上にゲート絶縁膜９を介してゲート電極１０が形
成されている。第１ドレイン層７ａに設けられたドレイ
ン電極８ａと第２ドレイン層７ｂに設けられたドレイン
電極８ｂとは互いに接続されて短絡電極となっている
が、第１ドレイン層７ａ側のドレイン電極８ａは第１ド
レイン層７ａのみにコンタクトしているのに対して、第
２ドレイン層７ｂ側のドレイン電極８ｂはｐ型ベース層
２にも同時にコンタクトしている。

【００４９】この実施例の絶縁ゲート付きサイリスタ
は、ターンオン時、図示されないトリガ用ゲート電極に
加えて、ゲート電極１０にカソードに対して正の電圧が
印加される。この時の電子電流の経路を破線で示してい
る。ターンオフ時には、ホール電流は、一点鎖線で示す
ようにｎ型エミッタ層３の直ぐ近くでｐ型ベース層２か
らカソード電極５に直接吸い出されて排出される。従っ
てこの実施例では、ホール電流バイパス経路にｎ型エミ
ッタ層３下のｐ型ベース層２の横方向抵抗が入ることが
なく、高いターンオフ能力が得られる。

【００５０】図２２は、図２１の素子を横型にした本発
明の第１１実施例のレイアウトであり、図２３はそのXX
III ―XXIII 線断面図である。シリコン基板２１に酸化
膜２２により分離された状態でｎ型ベース層１が形成さ
れている。この構造は例えば、２枚のシリコン基板を直
接接着する技術により得られる。ｎ型ベース層１の表面
に所定距離おいてストライプ状をなして対向するｐ型ベ
ース層２とｐ型エミッタ層４が形成されている。ｐ型ベ
ース層２内には、ストライプ状パターンをもってｎ型エ
ミッタ層３，これを挟んでｎ型の第１ドレイン層７ａお
よび第２ドレイン層７ｂが形成されている。カソード電
極５は、ｎ型エミッタ層３にコンタクトする同時にｐ型
ベース層２にもコンタクトするように、ストライプ状に
パターン形成されている。ｎ型エミッタ層３とｎ型第２
ドレイン層７ｂの間に、ストライプ状パターンをもって
ターンオンおよびターンオフ用絶縁ゲート電極１０が形
成されている。このＭＯＳＦＥＴ部の断面構造は、図１
の実施例と変わらない。

【００５１】ｐ型ベース層２のｎ型第１ドレイン層７ａ
とｎ型ベース層１により挟まれた領域上には、ゲート絶
縁膜２３を介してストライプ状パターンをもってゲート
電極２４が形成されている。このゲート電極２４は、図
１の実施例では省略したターンオン用のゲート電極であ
る。ドレイン電極８ａと８ｂは、図に示すように周辺部
で連結された状態で一体形成されている。ドレイン電極
８ｂは、図示実施例ではｐ型ベース層２に接続されてい
ないが、同層２に接続されていてもよい。

【００５２】この実施例の横型絶縁ゲート付きサイリス
タは、ターンオン時、ゲート電極１０およびゲート電極
２４に正電圧が印加される。これにより、ｎ型エミッタ
層３からゲート電極１０下のｎ型チャネルおよびゲート
電極２４下のｎ型チャネルを介してｎ型ベース層１に電
子が注入され、これに見合った正孔がｐ型エミッタ層４
からｎ型ベース層１に注入されて、ターンオンする。タ
ーンオフ時は、ゲート電極１０および２４に零または負
の電圧が印加される。先の実施例で説明したと同様にホ
ール電流がバイパスされてターンオフする。

【００５３】この実施例においても、カソード電極５が
ｎ型エミッタ層３からはみ出してｐ型ベース層２にコン
タクトしているため、先の実施例と同様に大きな電流を
ターンオフすることができる。

【００５４】図２４は、本発明の第１２実施例の横型絶
縁ゲート付きサイリスタの斜視図である。この実施例で
は、ターンオンおよびターンオフ用のゲート電極１０を
ジグザグパターンとして、ＭＯＳＦＥＴのチャネル幅を
十分長く確保している。この実施例ではまた、ｐ型エミ
ッタ層４の周囲に高耐圧化のためのｎ型バッファ層２５
が設けられ、ｎ型エミッタ層３とｎ型第１ドレイン層７
ａの間に低抵抗化のための高濃度ｐ型層２６が形成され
ている。

【００５５】この実施例によると、ターンオンおよびタ
ーンオフ用ＭＯＳＦＥＴのチャネル抵抗が小さくなっ
て、低いオン電圧が得られる。

【００５６】次に、上述した図３、７、２３等々に示し
たターンオン用のゲート電極２４近傍の構造に適用可能
な本発明の別の視点について述べる。

【００５７】図２６は、本発明の第１３実施例の横型高
耐圧ＭＯＳＦＥＴを示す。これは、不純物低濃度すなわ
ち高抵抗ｎ型シリコン基板４１中にｐ型チャネル層４２
を有し、更にその中に、不純物高濃度ｎ型ソース層４３
を有する。またｎ型基板４１中の他の位置に不純物高濃
度ｎ型ドレイン層４４を有する。これらの層は従来例と
同一であるが、本発明では、更に、ゲート電極４５を挟
んでｎ型ソース層４３の反対側に別の不純物高濃度ｎ型
拡散層４６を有する。このｎ型拡散層４６は、図示の如
く、ｐ型チャネル層４２とｎ型基板４１とに跨がるよう
に形成される。

【００５８】図２７は、図２６図示実施例の製造工程を
順に示す。

【００５９】まず、公知の選択拡散法により位置Ｂより
左側（図中）からｎ型基板４１中に不純物を拡散させ、
ｐ型チャネル層４２を形成する（図２７（ａ））。次
に、全体に酸化膜４７と、ゲート電極となるポリシリコ
ン膜４８を形成する（図２７（ｂ））。そして、ポリシ
リコン膜４８をゲート電極４５の形状に加工する（図２
７（ｃ））。次に、ゲート電極４５をマスクとして、通
常の低耐圧ＣＭＯＳと同様に、その両側にｎ型ソース層
４３と新たなｎ型拡散層４６をセルフアライメント技術
により形成する。この際同時に、ｎ型ドレイン層４４も
拡散により形成する（図２７（ｄ））。そして、酸化膜
４７の不要な部分を除去し、ソース電極５１およびドレ
イン電極５２を形成することにより、図２６図示の構造
が完成する。

【００６０】上記製造工程において、ｎ型拡散層４６
は、図示の如く、ｐ型チャネル層４２とｎ型基板４１と
に跨がるように形成する。これにより、ｎ型ソース層１
３から注入された電子は、ｎ型拡散層４６を経由してｎ
型基板４１に注入される。

【００６１】図２６図示の横型高耐圧ＭＯＳＦＥＴにあ
っては、ｐ型チャネル層４２の横方向拡散領域をチャネ
ル部として用いていない。すなわち、高耐圧ＭＯＳＦＥ
Ｔのチャネル部が、低耐圧ＭＯＳＦＥＴのチャネル部と
同様に、拡散層の縦方向拡散領域を利用することとな
る。このため、高耐圧および低耐圧ＭＯＳＦＥＴのそれ
ぞれのチャネル層のインプラドーズ量が同じでよくなる
ため、両チャネル層を一工程で製造できることとなる。
更に、通常の低耐圧ＣＭＯＳ製造工程で実現可能な微細
加工技術を生かして、チャネル長を短くでき、高耐圧Ｍ
ＯＳＦＥＴのオン抵抗を小さくすることも可能となる。

【００６２】図２８は、本発明の第１４実施例の横型高
耐圧ＭＯＳＦＥＴを示す。なお、同図において図２６中
の部材と対応する部分には同一符号を付してそれらの説
明は省略する。

【００６３】本実施例は、図２６の実施例に示したＭＯ
ＳＦＥＴを誘電体分離基板に形成した例である。すなわ
ち、基板若しくはウェハは、酸化膜６０により絶縁され
た支持層５５とｎ型活性層４１とを有する。このタイプ
の基板は、ウェハ直接接合法やＳＩＭＯＸ法などによっ
て得ることができる。

【００６４】活性層４１には、高耐圧ＭＯＳＦＥＴと、
他の高耐圧素子或いは低耐圧素子とを誘電体分離するた
めの、酸化膜６１およびポリシリコン埋め込み層６２が
配設される。この横方向誘電体分離構造としては、トレ
ンチ或いはＶ溝による分離構造を採用することができ
る。

【００６５】図２８においては、本発明の要部である高
耐圧ＭＯＳＦＥＴ側の部分のみを示す。他の高耐圧素子
或いは低耐圧素子との関係は、図３７および図３８に示
すような態様となる。

【００６６】図２９は、図２８の実施例のＭＯＳＦＥＴ
のゲートおよびソースの電極を短絡させ、ドレインとソ
ースとの間に１０Ｖを印加した際の空乏層ｄの広がりを
示す。このように、低電圧で追加のｎ型拡散層４６が空
乏層ｄで囲まれてしまうため、高耐圧においても絶縁破
壊を起こさないことが本発明の特徴となる。

【００６７】図３０乃至図３６は、図２８と同じ態様
で、本発明の第１５乃至２１実施例を示す。これらの図
において図２８および先行する図の中の部材と対応する
部分には同一符号を付してそれらの説明は省略する。

【００６８】図３０の第１５実施例は横型高耐圧ＩＧＢ
Ｔ（或いは横型高耐圧サイリスタ）である。図２８のＭ
ＯＳＦＥＴのｎ型ドレイン層４４を不純物高濃度ｐ型ド
レイン層６５に変更し、ドレイン層から正孔を注入させ
てオン電圧を低減させる。ここで、空乏層の広がりを抑
えるためのｎ型バッファ層６４と、ｎ型ソース層４３の
ラッチアップを防止するための不純物高濃度ｐ型層６３
が形成されているが、これらは省略することも可能であ
る。

【００６９】図３１の第１６実施例も横型高耐圧ＩＧＢ
Ｔ（或いは横型高耐圧サイリスタ）であり、ここでは基
板が酸化膜６０により絶縁された支持層５５とｐ型活性
層６６とからなる。そしてｐ型活性層６６にｎ型ベース
層４１が形成されている。

【００７０】図３２の第１７実施例も横型高耐圧ＩＧＢ
Ｔ（或いは横型高耐圧サイリスタ）であり、ここではｐ
型チャネル層４２およびｎ型バッファ層６４が酸化膜６
０に接する位置まで延びるように形成されている。

【００７１】図３３の第１８実施例も横型高耐圧ＩＧＢ
Ｔ（或いは横型高耐圧サイリスタ）であり、ここでは不
純物低濃度ｎ型リサーフ層６７が追加され、耐圧設計の
最適化が図られている。

【００７２】図３４の第１９実施例も横型高耐圧ＩＧＢ
Ｔ（或いは横型高耐圧サイリスタ）であり、ここでもｎ
型リサーフ層６７により耐圧設計の最適化が図られてい
るが、図３３の実施例とは幾分態様が異なっている。

【００７３】図３５の第２０実施例も横型高耐圧ＩＧＢ
Ｔ（或いは横型高耐圧サイリスタ）であり、ここではｎ
型拡散層とｎ型リサーフ層６７が一体化される。

【００７４】図３６の第２１実施例も横型高耐圧ＩＧＢ
Ｔ（或いは横型高耐圧サイリスタ）であり、ここではｎ
型拡散層４６がｐ型チャネル層４２内に収まるように形
成される。そしてｎ型ソース層４３とｎ型拡散層４６と
の間の第１ゲート電極４５ａに対して、ｎ型拡散層４６
とｎ型リサーフ層６７との間には第２ゲート電極４５ｂ
が配設される。

【００７５】図３７および図３８は、高耐圧素子と、他
の高耐圧素子或いは低耐圧素子との関係を示す。これら
の図において先行する図の中の部材と対応する部分には
同一符号を付してそれらの説明は省略する。

【００７６】図３７の第２２実施例において、分離構造
６１、６２の図中右側には、図３０図示の横型高耐圧Ｉ
ＧＢＴ４０が形成される。また左側には、低耐圧のＣＭ
ＯＳ７０が形成される。ここで高耐圧および低耐圧素子
のそれぞれのｐ型チャネル層４２、７２が同工程により
形成することが可能となる。

【００７７】図３８の第２３実施例において、同一基板
上に図３０図示のｎチャネル型の横型高耐圧ＩＧＢＴ４
０と共に、ｐチャネル型の横型高耐圧ＩＧＢＴ８０が集
積化される。

【００７８】図２６乃至図３６のｎチャネル型の高耐圧
素子と同様に、ｐチャネル型の高耐圧素子も、低耐圧Ｃ
ＭＯＳと同一基板上に集積化できる。各部の極性を反転
化した構造は、ｐチャネル型として形成可能であること
は明らかである。

【００７９】図２６乃至図３８の高耐圧素子構造は、ソ
ース拡散層と同一の極性を有する拡散層をチャネル拡散
層に付加することにより、上記チャネル拡散層内に形成
されるチャネル部を、低耐圧素子のチャネル部と同様に
縦方向拡散領域に配置することができる。したがって、
高耐圧素子および低耐圧素子のチャネル拡散層を単一の
工程で高精度に形成可能となり、従来の横型高耐圧素子
で用いられていたようなＤＳＡ構造を用いる必要がなく
なる。

【００８０】図４１および図４２は、ＩＧＢＴにおける
電圧降下および寄生サイリスタのラッチアップ耐量を改
善するＥＳＴを示す。これらの図において図３６中の部
材と対応する部分には同一符号を付してある。

【００８１】図４１の本発明に係る第２４実施例は、不
純物高濃度ｎ型（ｎ+ ）拡散層４６が酸化膜６０に接す
ることを特徴とする。図４１の構造では、ｐ型ドレイン
層６５から出た正孔は、ｎ型層４６に遮られ、不純物高
濃度ｎ型ソース層４３の下には殆ど達しない。従来構造
のＥＳＴにおいて、寄生サイリスタのラッチアップはｎ
型ソース層４３を流れる正孔電流によって生じる電圧降
下が原因であるため、このｎ型ソース層４３の下を流れ
る正孔電流がなくなれば、本質的にラッチアップはなく
なる。

【００８２】したがって、このＥＳＴによれば、サイリ
スタ動作するｎｐｎｐ４層のエミッタとして働くｎ型拡
散層４６が従来の構造より拡散深さが深いため、エミッ
タとしての注入効率が高く素子の電圧降下を低くでき
る。

【００８３】この実施例のＥＳＴの製造にあっては、ま
ず、誘電体分離基板、すなわち、酸化膜６０により絶縁
された支持層５５とｎ型活性層４１とを有する基板若し
くはウェハを調製する。このタイプの基板は、前述の如
く、ウェハ直接接合法やＳＩＭＯＸ法などによって得る
ことができる。

【００８４】より具体的には、まず、高抵抗ｎ型（ｎ-
）活性層４１となるウェハを酸化して２μｍの酸化膜
６０を形成する。これに、支持層５５となるウェハを直
接接合し、さらに、活性層４１を２μｍ程度に薄くす
る。次に、酸化膜６０に達するまで活性層４１にトレン
チを掘り、続いて、表面酸化により酸化膜６１を形成す
ると共にポリシリコン層６２を埋め込み、横方向誘電体
分離構造を形成する。

【００８５】次に、ゲート酸化膜およびポリシリコンゲ
ートによりゲート電極４５ａ、４５ｂを形成する。続い
て、ｎ型バッファ層６４、ｐ型層４２、更にｐ型層４２
内に内に深いｎ型層４６を拡散により形成する。次に、
不純物高濃度ｐ型（ｐ+ ）の層６３およびドレイン層６
５、更に不純物高濃度ｎ型ソース層４３を拡散により形
成する。そして、最後にソースおよびドレイン電極５
１、５２を形成し、図示の構造が完成する。

【００８６】図４２の第２５実施例では、図４１の構造
に加えてさらに、不純物高濃度ｎ型（ｎ+ ）拡散層４６
の上に電極７５を形成してある。この電極は、ｎ型層４
６の表面での電子および正孔の再結合を増加させる役割
を果たす。すなわち、ｎ型ソース層４３の下を流れる正
孔電流を、図４１の構造よりもさらに低下させることが
可能となる。

【００８７】

【発明の効果】以上述べたように本発明によれば、オン
状態での電流バイパス経路の電圧降下を、各部の拡散層
やゲート電極のレイアウトを考慮することによって小さ
くして、大きな電流を流すことを可能とした絶縁ゲート
付きサイリスタを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る絶縁ゲート付きサイ
リスタの断面図。

【図２】本発明の第２実施例に係るサイリスタのカソー
ド側レイアウト図。

【図３】図２のIII −III 線断面図。

【図４】本発明の第３実施例に係るサイリスタのカソー
ド側レイアウト図。

【図５】本発明の第４実施例に係るサイリスタの斜視
図。

【図６】本発明の第５実施例に係るサイリスタのカソー
ド側レイアウト図。

【図７】図６のVII −VII 線断面図。

【図８】図６のVIII−VIII線断面図。

【図９】本発明の第６実施例に係るサイリスタのカソー
ド側レイアウト図。

【図１０】図９のX −X 線断面図。

【図１１】図９のXI−XI線断面図。

【図１２】本発明の第７実施例に係るサイリスタのカソ
ード側レイアウト図。

【図１３】図１２のXIII−XIII線断面図。

【図１４】図１２のXIV −XIV 線断面図。

【図１５】本発明の第８実施例に係るサイリスタのカソ
ード側レイアウト図。

【図１６】図１５のXVI −XVI 線断面図。

【図１７】図１５のXVII−XVII線断面図。

【図１８】本発明の第９実施例に係るサイリスタのカソ
ード側レイアウト図。

【図１９】図１８のXIX −XIX 線断面図。

【図２０】図１８のXX−XX線断面図。

【図２１】本発明の第１０実施例に係るサイリスタを示
す断面図。

【図２２】本発明の第１１実施例に係るサイリスタのカ
ソード側レイアウト図。

【図２３】図２２のXXIII ―XXIII 線断面図。

【図２４】本発明の第１２実施例に係るサイリスタの斜
視図。

【図２５】従来の絶縁ゲート付きサイリスタの断面図。

【図２６】本発明の第１３実施例の横型高耐圧ＭＯＳＦ
ＥＴを示す断面図。

【図２７】図２６図示実施例の製造工程を順に示す断面
図。

【図２８】本発明の第１４実施例の横型高耐圧ＭＯＳＦ
ＥＴを示す断面図。

【図２９】図２８の実施例における空乏層ｄの広がりを
示す断面図。

【図３０】本発明の第１５実施例の横型高耐圧ＩＧＢＴ
を示す断面図。

【図３１】本発明の第１６実施例の横型高耐圧ＩＧＢＴ
を示す断面図。

【図３２】本発明の第１７実施例の横型高耐圧ＩＧＢＴ
を示す断面図。

【図３３】本発明の第１８実施例の横型高耐圧ＩＧＢＴ
を示す断面図。

【図３４】本発明の第１９実施例の横型高耐圧ＩＧＢＴ
を示す断面図。

【図３５】本発明の第２０実施例の横型高耐圧ＩＧＢＴ
を示す断面図。

【図３６】本発明の第２１実施例の横型高耐圧ＩＧＢＴ
を示す断面図。

【図３７】本発明の第２２実施例の断面図で、図３０図
示の横型高耐圧ＩＧＢＴと低耐圧ＣＭＯＳが同一基板上
に集積された態様を示す。

【図３８】本発明の第２３実施例の断面図で、ｎ型およ
びｐ型の横型高耐圧ＩＧＢＴが同一基板上に集積された
態様を示す。

【図３９】従来の高耐圧ＭＯＳＦＥＴを示す断面図。

【図４０】従来の低耐圧ＭＯＳＦＥＴを示す断面図。

【図４１】本発明の第２４実施例のＥＳＴ（Emitter Sw
itching Thyristor ）を示す断面図。

【図４２】本発明の第２５実施例のＥＳＴを示す断面
図。

【符号の説明】

１…高抵抗ｎ型ベース層、 ２…ｐ型ベース層、 ３…ｎ型エミッタ層、 ４…ｐ型エミッタ層、 ５…カソード電極、 ６…アノード電極、 ７…ｎ型ドレイン層、 ７ａ…ｎ型第１ドレイン層 ７ｂ…ｎ型第２ドレイン層 ８…ドレイン電極、 ９…ゲート絶縁膜、 １０…ゲート電極（ターンオフ用）、 １１…ｎ型ソース層、 １２…ソース電極、 ２１…シリコン基板、 ２２…酸化膜、 ２３…ゲート絶縁膜、 ２４…ゲート電極（ターンオン用）。

フロントページの続き (72)発明者 山口 好広 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 安原 紀夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 末代 知子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平２−148766（ＪＰ，Ａ) 特開 平２−151070（ＪＰ，Ａ) 特開 平２−12874（ＪＰ，Ａ) 特開 平１−251755（ＪＰ，Ａ) 特開 平１−196174（ＪＰ，Ａ) 特開 昭64−4072（ＪＰ，Ａ) 特開 昭64−758（ＪＰ，Ａ) 特開 昭62−282465（ＪＰ，Ａ) 特開 昭62−252168（ＪＰ，Ａ) 特開 昭62−189758（ＪＰ，Ａ) 特開 昭61−123184（ＪＰ，Ａ) 特開 昭60−196974（ＪＰ，Ａ) 特開 昭60−9165（ＪＰ，Ａ) 特開 昭59−132667（ＪＰ，Ａ) 国際公開90／10311（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/749 H01L 29/74

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の一方の面に形成された第２導
   電型ベース層と、 前記第１導電型ベース層を介して前記第２導電型ベース
   層と接続される第１の第１導電型エミッタ層と、 前記第２導電型ベース層内に形成された第２の第１導電
   型エミッタ層と、 前記第２の第１導電型エミッタ層と離間し、且つ前記第
   ２導電型ベース層から前記第１導電型ベース層にまたが
   って形成されると共に、前記第１導電型ベース層よりも
   高濃度に不純物を含む第１導電型半導体層と、 前記第１導電型半導体層と前記第２の第１導電型エミッ
   タ層の間の前記第２導電型ベース層上にゲート酸化膜を
   介して形成された絶縁ゲート電極と、 前記第１の第１導電型エミッタ層上に形成された第１の
   主電極と、 前記第２の第１導電型エミッタ層上に形成された第２の
   主電極と、 を具備することを特徴とする高耐圧半導体装置。
2. 【請求項２】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の一方の面に形成された第２導
   電型ベース層と、 前記第２導電型ベース層内に形成された第１導電型エミ
   ッタ層と、 前記第１導電型エミッタ層と離間し、且つ前記第２導電
   型ベース層から前記第１導電型ベース層にまたがって形
   成された第１導電型半導体層と、 前記第１導電型半導体層と前記第１導電型エミッタ層の
   間の前記第２導電型ベース層上にゲート酸化膜を介して
   形成された絶縁ゲート電極と、 を具備することを特徴とする高耐圧半導体装置。
3. 【請求項３】前記第１導電型半導体層は前記第１導電型
   ベース層よりも高濃度に不純物を含むことを特徴とする
   請求項２に記載の高耐圧半導体装置。
4. 【請求項４】前記第１導電型ベース層の上方に形成され
   た第１の主電極と、前記第１導電型 エミッタ層上に形成
   された第２の主電極と、を更に具備し、且つ前記第１導
   電型半導体層は前記第１の主電極の下方まで延在するこ
   とを特徴とする請求項２に記載の高耐圧半導体装置。
5. 【請求項５】前記第１導電型ベース層内に形成された第
   ２導電型半導体層を更に具備し、且つ前記第１の主電極
   は前記第２導電型半導体層上に形成されることを特徴と
   する請求項４に記載の高耐圧半導体装置。
6. 【請求項６】半導体基板と前記半導体基板上に絶縁膜を
   介して配設された半導体活性層と、を具備し、前記第１
   導電型ベース層は前記活性層内に形成され且つ前記絶縁
   膜と接することを特徴とする請求項１乃至５のいずれか
   に記載の高耐圧半導体装置。