JPH09102607A - トレンチゲートパワーmosfet - Google Patents
トレンチゲートパワーmosfetInfo
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Abstract
向上された、改善されたトレンチゲートMOSFETを
提供すること。 【解決手段】 半導体材料と、半導体材料の表面に形
成された溝の中に配置されたゲートと、保護拡散領域と
を含むトレンチゲートパワーMOSFETであって、溝
によって複数のMOSFETセルが画定され、MOSF
ETセルの各々は第1導電型のソース領域と前記ソース
領域に隣接した第2導電型のボディ領域とを含んでお
り、ソース領域とボディ領域は溝の側面に接しており、
保護拡散領域は第2導電型であり、第1導電型の領域に
隣接してダイオードを形成しており、ダイオードがMO
SFETセルの各々のチャネル領域に対し並列に接続さ
れていることを特徴とするMOSFETを提供する。
Description
ンジスタに関する。特に、シリコン表面に形成されたト
レンチ(溝)内にゲートが配置された、酸化金属シリコ
ン電界効果トランジスタ(MOSFET)に関する。
ン表面に形成されその中へと延在する溝の中にゲートが
配置されたMOSFETである。ゲートは、MOSFE
Tの個々のセルを画定する格子のような幾何学的パター
ンに形成される。このパターンは通常閉じた多角形(正
方形、六角形など)あるいは一連の櫛歯状にかみ合わさ
れたストライプまたは長方形の形態を取る。電流は、溝
の側面に隣接して形成されるバーチカルチャネル内を流
れる。溝には導電性のゲート材料(通常、ドーピングさ
れたポリシリコン)が充填され、ゲート材料は誘電体層
(通常、二酸化シリコン)によってシリコンから絶縁さ
れる。
は、ブレークダウン電圧(即ちオフ状態において電流を
流し始める電圧)とオン抵抗(即ちオン状態における電
流に対する抵抗)である。MOSFETのオン抵抗は、
通常、そのセル密度に直接的に影響される。単位面積当
たりのセルの数が多いほど、電流が通る総“ゲート幅”
(各セルの周縁の周り)も大きくなるからである。MO
SFETのブレークダウン電圧は、各MOSFETセル
に於けるソース、ボディ、ドレイン領域の位置及びドー
ピング濃度に主に依存する。
高濃度にドーピングされたシリコン基板上に形成された
低濃度にドーピングされたエピタキシャル層内に形成さ
れる。ゲートの溝は通常エピタキシャル層内へと延在
し、しばしば長方形であり、溝の平らな底面はコーナー
によって画定されている。このような構造では、MOS
FETがターンオフしているとき、電界がゲートの溝の
コーナーの近傍で最大となるという問題が生じる。これ
は、ゲート酸化膜の表面近傍に於けるアバランシェブレ
ークダウン(なだれ降伏)及び衝突イオン化、それらの
結果生じるキャリアの生成に通じ得る。これらのキャリ
アがシリコンとゲート酸化膜の間の境界部の平均自由行
程内で生成される場合、それらは境界部を通過するのに
十分なエネルギーを得ることができ、ゲート酸化膜内に
注入されるようになる。シリコン/二酸化シリコンのエ
ネルギー障壁を越えることのできるキャリアは、しぱし
ぱ、“ホットキャリア(hot carrier)”と呼ばれる。
ホットキャリアの注入により、ゲート酸化膜が損傷され
閾値電圧が変化したり、トランスコンダクタンス(tran
sconductance)またはオン抵抗が変化してMOSFET
が損傷されたり破壊されたりすることがあり得る。
は、MOSFETセル内に、溝の底面の下に延在する深
い中央部ボディ拡散領域を形成することによってゲート
近辺に於けるブレークダウンを抑制する技術が開示され
ている。この深い中央部拡散領域によって、ゲートから
離れたバルクシリコン内でブレークダウンが発生するよ
うに電界が形成され、ホットキャリアがゲート酸化膜に
達するのが防がれる。米国特許第5,072,266号
に基づくMOSFETの断面図を図1に示す。図示され
ているように、MOSFETセル10は、トレンチゲー
ト11、N+ソース領域12、N+基板(ドレイン)1
3、N−エピタキシャル層(N−Epi)14、及び深
い中央部P+拡散領域15を含んでいる。P+拡散領域
15の一番低い点が、ゲート11の底面より下にあるこ
とに注意されたい。
は、チャネル領域(点線で図示、符号17)内のP−ボ
ディ16のドーピング濃度よりも高い。そのため、ゲー
トの溝と溝の間の距離YSをある最小値以上に維持しな
ければならない。そうしないと、深いP+領域の不純物
がチャネル17内に拡散し、デバイスの閾値電圧Vtnが
上昇するからである。YSの値は、ゲートの厚みととも
に、セル密度を決め、MOSFETのオン抵抗を決定す
る一助となる。
OSFETを製造するため、デバイスの寸法は全体的に
スケールダウンされる。特に、セル密度が増加され、エ
ピタキシャル層が薄くされる。エピタキシャル層は、ゲ
ートの溝が高濃度にドーピングされた基板中へと延在し
得る程度にまで薄くされる。そのようなMOSFETを
図2AにMOSFET20として示す。
が生じる。図2Aを参照されたい。ゲートの溝21のコ
ーナー21CがN+基板13によって取り囲まれている
ため、これらの場所では電圧は全てゲート酸化膜にかか
る。シリコン内で生成されるホットキャリアは少ない
が、ゲート酸化膜の強い電界によってデバイスの劣化ま
たは損傷が生じ得る。ゲートがソース及びボディと概ね
等しい電圧にバイアスされている(即ちデバイスがター
ンオフしている)ような場合、大きな問題となるのは、
溝の底面に位置するゲート酸化膜がデバイスにかかる全
電圧を支えなければならないということである。図1の
実施例と比較すると、この電圧の一部を吸収するエピタ
キシャル層が存在していない。
Bに示す。ダイオードDDBはN−エピタキシャル層14
とP−ボディ領域22との間のPN接合を表す。キャパ
シタCGDはゲート酸化膜21Aの静電容量を表す。
は、保護領域を有するとともにセル密度の向上された、
改善されたトレンチゲートMOSFETを提供すること
である。
ートMOSFETは、基板単体を含む半導体チップ内ま
たは上にエピタキシャル層が形成された半導体チップ内
に形成される。MOSFETのゲートはチップ表面から
下向きに延在する溝の中に形成される。MOSFETは
第1導電型のソース領域と、第2導電型のボディ領域
と、第1導電型のドレイン領域とを含み、これらの領域
は溝の側壁に沿って垂直に配置される。ゲートの溝はエ
ピタキシャル層内へと、あるいはエピタキシャル層を貫
通して基板内へと延在し得る。
って画定される複数のセルとして形成される。これらの
セルはどのような形とすることもできる。例えば、これ
らのセルは、正方形または六角形あるいは一連の平行な
ストライプまたは長方形とすることができる。
保護拡散領域が形成される。それによってエピタキシャ
ル層または基板内の第1導電型の材料との間にPN接合
が形成される。このPN接合はダイオードとして働く。
金属層によって保護拡散領域(即ちダイオードの一方の
端子)はMOSFETセルのソース領域に接続され、そ
れによって、ダイオードはMOSFETセルのチャネル
に対し並列に接続される。
OSFETの全体に、選択されたパターンで、全セルの
中の適当な幾つかのセルに形成される。
タキシャル層内へと延在しているような実施形態に於い
て、ゲート酸化膜にかかる電圧を低減し、溝のコーナー
における電界を弱め、溝の近傍で発生するホットキャリ
アを制限するように働く。ダイオードは、特に溝が基板
内へと延在しておりゲート酸化膜がMOSFETにかか
る全電圧を支えなければならないような実施形態に於い
て、電圧クランプとして働きゲート酸化膜にかかる電圧
を制限する。
セル(“ダイオードセル”)は、選択された数のアクテ
ィブMOSFETセル(“アクティブセル”)に対し一
つというようにして、MOSFETの全体に反復的なパ
ターンで設けられる。アクティブセル当たりのダイオー
ドセルの数は、MOSFETの設計基準に基づいて定め
られる。一般に、例えば、より頻繁にブレークダウンす
ると予測されるMOSFETは、より多くの割合でダイ
オードセルを必要とする。
オードが順方向に導通するようにMOSFETが動作し
ているとき、ドレインからボディへのダイオード電流の
大部分を担う。このような動作(Nチャネルデバイスに
対する第3象現動作と呼ばれる)は、インダクタまたは
モータがプッシュプルまたはブリッジ構造のMOSFE
T対によって駆動される場合に一般的に発生する。アク
ティブセルに大きなダイオード電流が流れることは、少
数キャリアの蓄積に通じ得るため好ましくない。少数キ
ャリアの蓄積は、ダイオードのターンオフ(強制された
ダイオードの逆電圧からの復帰)を困難にするととも
に、大きな逆電圧が再度デバイスの両端に加えられたと
き寄生的なソース−ボディ−ドレイン・アクティブセル
NPNバイポーラトランジスタのスナップバック(snap
back)に通じ得る。
す。トレンチゲートMOSFET30は、N+基板13
の上面に形成されたN−エピタキシャル層14内に形成
されている。溝32内に形成されたゲート31は、酸化
膜31Aによって半導体材料から分離されている。ま
た、MOSFET30のセル35は、P−ボディ領域3
3、浅いP+コンタクト領域33A、及びN+ソース領
域34を含んでいる。金属層36はP−ボディ領域33
とN+ソース領域34に接触し、それらを短絡してい
る。
ンとして働き、底面から接触することができる。別の形
態として、N+基板の代わりに埋め込みN+層をドレイ
ンとして用い、このドレインに、例えばN+シンカー領
域(sinker region)及び上面コンタクトのような手段
によって、構造の上面側から接触することもできる。
領域38が形成されている。拡散領域38はN−エピタ
キシャル層14との間にPN接合を形成している。金属
層36は保護拡散領域38に接触しており、それによっ
て、PN接合39はセル35のチャネルに並列に接続さ
れたダイオードとなっている。
に於ける電界強度及びそれによって生じるキャリアの生
成を制限する働きをし、それによってMOSFETセル
35では深い中央拡散領域が不要となっている。中央部
の深いP+拡散領域がないため、MOSFETセル35
の寸法は大幅に低減することができ、MOSFET30
のセル密度を大幅に向上することが可能となっている。
例えば、N+ソース領域34の各側の幅は約1.0μm
にまで減少させることができ、P−ボディ33用のP+
コンタクト領域と金属層36との間のコンタクトの幅は
約1.0μmにまで減少させることができる。従って、
溝31間の全幅は3.5μmのオーダーとすることがで
きる。実用では、溝31間の全幅は5.0μmに設定す
ることができる。この値が、深い中央部拡散領域を含む
MOSFETセル(図1参照)に対する最小幅である約
8.0μmに対する。
SFETセル41を含むMOSFET40を図示してい
る。即ち、溝43はN−エピタキシャル層14を通り抜
けてN+基板13内へと伸びており、セル41は中央部
の深いP+拡散領域を含んでいない。隣接するセル42
では保護P+拡散領域44が形成されており、その下側
はN+基板13の上面と接合している。
路を示したものである。溝43のコーナーはN+基板1
3内に位置しており、また基板13は高濃度にドーピン
グされ実質的に電界は存在し得ないため、溝のコーナー
に於ける電界の問題は概ね解消されている。代わりにゲ
ート45とN+基板13の間の(即ち、ゲート酸化膜4
5Aにかかる)電圧が重要なファクタとなっている。こ
のような配置は図4Bに於いてキャパシタCGDによって
表されている。P−ボディ領域22とN−エピタキシャ
ル層14の間のPN接合はダイオードDDBによって表さ
れており、P+拡散領域44とN+基板13の間のPN
接合はダイオードDP+/N+によって表されている。図示
されているように、ダイオードDDBとDP+/N+は両方と
もMOSFETセル41のチャネルに対し並列に接続さ
れている。
10の上面図である。保護用の深いP+領域15は各正
方形セルの中央に示されており、N+ソース領域12と
ゲート11によって取り囲まれている。図5には4つの
完全なセルが図示されている。
上面図である。図4Aに示したMOSFET40の上面
図も同様のものとなる。保護P+領域が各セルの中央部
からなくなっているためセルの寸法は小さくなってい
る。P+拡散領域を含むセル(しばしば“ダイオードセ
ル”と呼ばれる)も示されている。図6では、1個のダ
イオードセルがアクティブMOSFETセル8個(合計
セル9個)毎に設けられている。
ル(2つはアクティブMOSFETセルであり、1つは
ダイオードセルである)の、より詳細な上面図である。
この図で、YSはトレンチゲート間の距離を表し、YGは
溝の断面幅を(ゲート幅Wと混同しないように)表す。
n個のセルにつき1つのダイオードセルが有るとする
と、n個のセルの全面積Aは次の式によって与えられ
る。
ィブMOSFETセルであるため、n個のセルに於ける
総ゲート幅Wは、 W=4YS(n−1) となる。
がどれだけ効率的に面積A内に詰め込まれるかを表す指
数)A/Wは、 A/W={(YG+YS)2/4YS}×{n/(n−
1)} となる。
Tに対する比A/Wは、ファクタn/(n−1)だけダ
イオードセルを含まない従来のMOSFETに対し増加
する。この“代償”ファクタは、ダイオードセルは電流
を担わないという事実から生じており、nが増加するに
つれ1に近づく。この代償は、デバイスのセル密度の増
加によって得られる総ゲート幅(従って電流容量)の増
加によって埋め合わされる。一般に、nは、予期される
MOSFETのブレークダウン頻度によって決定され
る。通常、より頻繁にブレークダウンすると予期される
デバイスは、より小さなnを必要とする。即ちセルの総
数に対し、より多くのダイオードセルが必要となる。極
端な場合、2つに1つのセルが非アクティブ(即ちダイ
オード)セルの場合、n=2、n/(n−1)=2であ
り、この構造の利点は幾分か制限されてしまう。一方、
セル21個につき1つしかダイオードセルがない場合、
n=21、n/(n−1)=21/20であり、実質的
にダイオードに対する代償はない。
に非アクティブの深いP+セルを規則的に分布させて含
ませることにより、トレンチゲートの近傍またはコーナ
ーに於けるキャリアの生成及び電界を制限する電圧クラ
ンプ作用が得られる。従って、電気的なストレスが過度
に存在する場合に於けるデバイスの信頼性及び耐久性
が、オン抵抗またはセル密度を制限することなく向上さ
れる。深いP+領域は溝のエッジまで延在する必要はな
く、所望に応じてそのセルの幾何学的大きさより小さく
作ることもできる。溝がN+基板と重なっており、深い
P+領域とN+基板との間にPINダイオードが形成さ
れ得るような場合(図11参照)、深いP+領域は溝の
下まで延在する必要はない。PINダイオード(例えば
図11のダイオードD2)のブレークダウン電圧を中間
または“固有”領域の幅及びドーピング濃度の関数とし
て表すグラフが、“S.M.Sze, 「Physics of Semiconduc
torDevices」, Second Edition, John Wiley & Sons (1
981), p.105, Fig.32”に示されている。この文献は本
出願に引証として加えられる。
別の形態のMOSFETの上面図である。MOSFET
80では、セル81、82、83及び84がアクティブ
MOSFETセルであり、セル85が保護P+拡散領域
86を含むダイオードセルである。セル81乃至84の
各々は、P+コンタクト領域87及びN+ソース領域8
8を含んでいる。コンタクトホール89(そのうち2つ
が図8に示されている)は、金属層(図示せず)によっ
て、各MOSFETセル81乃至84内のP+領域87
及びN+ソース領域88と、ダイオードセル85内のP
+領域86を接触させるのに用いられる。コンタクトホ
ール89は、セル81乃至85に対し多様なパターンで
配置することができる。ゲート91の接触用コンタクト
ホール90も図示されている。
ン電圧をクランプして、ゲートとN+基板との間の過大
な電圧に起因する過度のストレスからゲート酸化膜を保
護することである。このような状況は、特にトレンチゲ
ートが基板内へと延在しており、ゲートと基板の間の全
電圧が溝の底部のゲート酸化膜にかかるような実施態様
に於いて生じる。二酸化シリコンは、約8MV/cmの
電界に耐えることができる。安全ファクタとして50%
を用い、ゲート酸化膜の両端に加えることのできる最大
電圧としてXOX・4MV/cmが本業界では考慮されて
いる。ここでXOXはゲート酸化膜の厚さをcmで表した
ものである。従って、保護P+拡散領域によって形成さ
れるダイオードのブレークダウン電圧は、XOX・4MV
/cmより大きくないことが望ましい。例えば、400
Åの厚さを有する酸化膜の場合、酸化膜は約32Vで破
壊されるが、信頼できる動作条件として、最大電圧は1
6Vに制限されるべきである。
別の実施態様の断面図である。図9は、溝がN+基板1
3内にまで延在するMOSFET92を表している。M
OSFETセル93内には薄いN−エピタキシャル層が
残っており、一方ダイオードセル94内では保護P+拡
散領域がN+基板13の上面に達している。図10に示
すMOSFET100では、MOSFETセル101内
のP−ボディ領域がN+基板13の上面にまで延在して
おり、エピタキシャル層14のN−ドーピング領域は残
っていない。図11に示すMOSFET110では、P
−またはN−にドーピングされた薄いエピタキシャル層
14が各MOSFETセル111及びダイオードセル1
12内に残っている。
はMOSFETセル内のPN接合を表しており、ダイオ
ードD2は保護ダイオードセル内のPN接合を表してい
る。また、キャパシタC1はゲート及びN+基板に接触
したゲート酸化膜を表している。これらの3つの場合の
全てに於いて、BVD2<50%・BVC1の関係が保たれ
るべきである。ここでBVD2はダイオードD2のブレー
クダウン電圧であり、BVC1はキャパシタC1のブレー
クダウン電圧である。また、ダイオードD2のブレーク
ダウン電圧は各場合に於いてダイオードD1のブレーク
ダウン電圧より小さい。
Aに示した従来のMOSFETに類似しているようにみ
える。ダイオードD1は、浅いP+コンタクト領域、P
−ボディ及びN+基板の組合せによって各MOSFET
セルの中央部に形成されるPINダイオードを表してい
る。MOSFET120では、PINダイオードD1の
ブレークダウン電圧が、キャパシタC1のブレークダウ
ン電圧の50%未満に設定されている。ここでキャパシ
タのブレークダウン電圧は8MV/cmを基礎として、
cmで表されたゲート酸化膜の厚さに対し計算される。
その結果、MOSFET120では、たとえ発生すると
しても、ブレークダウンは個々のセルの中央部で、ゲー
ト酸化膜を損傷し得ない電圧に於いて発生する。
図13は図14の上面図において示されているラインXI
IIA−XIIIAに沿って取られた断面である。MOSFET
130は、セル121を含むと共に、深いP+領域13
2を含むより幅の広いセル131も含んでいる。深いP
+領域132は、セル121内のゲート酸化膜に対し保
護機能を発揮すると同時に、N+ソース領域133を有
しており、それ自身アクティブMOSFETセルとして
働く。従って、セル131はMOSFETの全体的なセ
ル密度を低下させるが、オン抵抗に関する代償の程度
は、セル131が保護機能のみを果たし電流を担わない
場合に較べて軽い。図12のMOSFET120と同様
に、通常、セル121は深い保護P+領域が各セル内に
含まれている場合と較べてより小さい。
スは数多くあるが、図15乃至図19に図3に示したM
OSFET30の製造プロセスの一例を示す。
上にN−エピタキシャル層14が公知のプロセスを用い
て形成された従来のN+基板13から始まる。
エッチングし、深いP+領域38が形成されるべき部分
の上面に薄い酸化膜131を成長させる。続いて、薄い
酸化膜131を通して、ドーズ量1×1014乃至7×1
015cm-2、エネルギー60乃至100KeVで、深い
P+領域38を注入により形成する。結果として得られ
る構造を図15に示す。酸化膜130及び131はその
後取り除く。
化膜132を成長させた後、深いP+領域38の上を除
いてフォトマスクにより除去し、更に、薄い酸化膜13
3を成長させる。薄い酸化膜133をマスクし、図16
に示すように、溝を形成すべき部分から除去する。続い
てマスク及び公知の反応性イオンまたはプラズマドライ
エッチングを用いてエッチングし、溝を形成する。これ
らの溝を酸化してゲート酸化膜31Aを形成した後、ポ
リシリコンを溝の上面からあふれるまで溝内に堆積させ
る。続いてドーズ量5×1013乃至5×1015cm-2、
エネルギー60keVでのイオン注入またはPOCl3
プリデポジションによって、ポリシリコンに燐をドーピ
ングし、シート抵抗として20乃至70Ω/□を得る。
Pチャネルデバイスの場合は、ポリシリコンにはイオン
注入によりボロンがドーピングされ、シート抵抗は概ね
40乃至120Ω/□となる。マスクによって保護され
たところを除いてポリシリコンを溝の表面と平坦になる
までエッチバックし、その後金属と接触できるようにす
る。
入する(例えば、ドーズ量1×1013乃至4×1014c
m-2、エネルギー40乃至100keVでボロンを注入
する)ことにより、P−ボディ33を形成する。Pチャ
ネルデバイスを製造するときも同様の方法を用いること
ができるが、そのときは不純物を燐にする。結果として
得られる構造を図17に示す。
てN+ソース領域34を形成する(Pチャネルデバイス
に対してはボロンイオンを注入する)。このイオン注入
はドーズ量5×1014乃至1×1016cm-2、エネルギ
ー20乃至100keVで行う。結果として得られる構
造を図18に示す。
マスクを形成し、P−ボディを接続するのに用いられる
浅いP+領域33Aをイオン注入により形成する。この
イオン注入はドーズ量1×1013乃至5×1014c
m-2、エネルギー20乃至80keVで行う。別の方法
として、図19に示すように、N+ソース領域/P+コ
ンタクト領域及び深いP+領域に対するコンタクトホー
ルを形成するのに用いるのと同じマスクを通してP型不
純物を注入することにより、浅いP+領域33Aを形成
することもできる。この方法では若干のP型不純物がN
+ソース領域34に注入されるが、その量はN+ソース
領域のN型イオンの濃度に影響を与えるほど多くはな
い。
る。続いてボロフォスフォシリケイトガラス(Borophos
phosilicate glass:BPSG)を構造の表面に被着さ
せる。BPSGは一時的に850℃乃至950℃に加熱
され滑らかに流れて、ダイの表面形状を平坦にする。エ
ッチングによって酸化膜及びBPSG層にコンタクトホ
ールを形成した後、金属層36を被着し、コンタクトホ
ールを通してソースとボディ領域と深いP+領域を接続
する。こうして図3に示したMOSFET30が形成さ
れる。
て被覆保護し、ボンディングを容易にするためのパッド
マスク窓(pad mask window)をエッチングにより形成
する。
的なものではない。当業者には本発明の広い範囲に基づ
く様々な別の実施態様が明らかであろう。
い中央部拡散領域を含む従来のトレンチゲートMOSF
ETの断面図である。
しており、深い中央部拡散領域のない従来のトレンチゲ
ートMOSFETの断面図であり、Bは図2AのMOS
FETに対する等価回路である。
含む、本発明に基づく第1実施例の断面図である。
しており、隣接するMOSFET内に保護拡散領域を含
む本発明に基づく第2実施例の断面図であり、Bは図4
AのMOSFETに対する等価回路である。
上面図である。
面図である。
ETの上面図である。
る。
ある。
ある。
説明するための図である。
説明するための図である。
説明するための図である。
説明するための図である。
説明するための図である。
に於ける電界強度及びそれによって生じるキャリアの生
成を制限する働きをし、それによってMOSFETセル
35では深い中央拡散領域が不要となっている。中央部
の深いP+拡散領域がないため、MOSFETセル35
の寸法は大幅に低減することができ、MOSFET30
のセル密度を大幅に向上することが可能となっている。
例えば、N+ソース領域34の各側の幅は約1.0μm
にまで減少させることができ、P−ボディ33用のP+
コンタクト領域と金属層36との間のコンタクトの幅は
約1.0μmにまで減少させることができる。従って、
溝32間の全幅は3.5μmのオーダーとすることがで
きる。実用では、溝32間の全幅は5.0μmに設定す
ることができる。この値が、深い中央部拡散領域を含む
MOSFETセル(図1参照)に対する最小幅である約
8.0μmに対する。
エッチングし、深いP+領域38が形成されるべき部分
の上面に薄い酸化膜141を成長させる。続いて、薄い
酸化膜141を通して、ドーズ量1×1014乃至7×
1015cm−2、エネルギー60乃至100KeV
で、深いP+領域38を注入により形成する。結果とし
て得られる構造を図15に示す。酸化膜140及び14
1はその後取り除く。
化膜142を成長させた後、深いP+領域38の上を除
いてフォトマスクにより除去し、更に、薄い酸化膜14
3を成長させる。薄い酸化膜143をマスクし、図16
に示すように、溝を形成すべき部分から除去する。続い
てマスク及び公知の反応性イオンまたはプラズマドライ
エッチングを用いてエッチングし、溝を形成する。これ
らの溝を酸化してゲート酸化膜31Aを形成した後、ポ
リシリコンを溝の上面からあふれるまで溝内に堆積させ
る。続いてドーズ量5×1013乃至5×1015cm
−2、エネルギー60keVでのイオン注入またはPO
Cl3プリデポジションによって、ポリシリコンに燐を
ドーピングし、シート抵抗として20乃至70Ω/□を
得る。Pチャネルデバイスの場合は、ポリシリコンには
イオン注入によりボロンがドーピングされ、シート抵抗
は概ね40乃至120Ω/□となる。マスクによって保
護されたところを除いてポリシリコンを溝の表面と平坦
になるまでエッチバックし、その後金属と接触できるよ
うにする。
入する(例えば、ドーズ量1×1013乃至4×10
14cm−2、エネルギー40乃至100keVでボロ
ンを注入する)ことにより、P−ボディ33を形成す
る。Pチャネルデバイスを製造するときも同様の方法を
用いることができるが、そのときは不純物を燐にする。
結果として得られる構造を図17に示す。
Claims (17)
- 【請求項1】 半導体材料と、前記半導体材料の表面
に形成された溝の中に配置されたゲートと、保護拡散領
域とを含むトレンチゲートパワーMOSFETであっ
て、 前記溝によって複数のMOSFETセルが画定され、前
記MOSFETセルの各々は第1導電型のソース領域と
前記ソース領域に隣接した第2導電型のボディ領域とを
含んでおり、 前記ソース領域と前記ボディ領域は前記溝の側面に接し
ており、 前記保護拡散領域は第2導電型であり、第1導電型の領
域に隣接してダイオードを形成しており、前記ダイオー
ドが前記MOSFETセルの各々のチャネル領域に対し
並列に接続されていることを特徴とするMOSFET。 - 【請求項2】 前記溝がダイオードセルを画定してお
り、前記保護拡散領域が前記ダイオードセル内に配置さ
れていることを特徴とする請求項1に記載のMOSFE
T。 - 【請求項3】 前記半導体材料が、基板と、前記基板
の表面上に形成されたエピタキシャル層とを含むことを
特徴とする請求項2に記載のMOSFET。 - 【請求項4】 前記溝の底面が前記エピタキシャル層
内に位置し、前記基板と前記エピタキシャル層との境界
から離隔していることを特徴とする請求項3に記載のM
OSFET。 - 【請求項5】 前記保護拡散領域の底面が前記エピタ
キシャル層内に位置し、前記基板と前記エピタキシャル
層との境界から離隔していることを特徴とする請求項4
に記載のMOSFET。 - 【請求項6】 前記保護拡散領域が前記MOSFET
セルの各々の前記ソース領域と短絡されていることを特
徴とする請求項5に記載のMOSFET。 - 【請求項7】 前記ダイオードセルを複数含み、前記
ダイオードセルが前記ゲートによって形成された格子内
に規則的な間隔で配置されていることを特徴とする請求
項2に記載のMOSFET。 - 【請求項8】 各ダイオードセルにつき予め定められ
た数の前記MOSFETがあることを特徴とする請求項
7に記載のMOSFET。 - 【請求項9】 前記溝の底面が前記基板内に位置して
いることを特徴とする請求項3に記載のMOSFET。 - 【請求項10】 前記保護拡散領域の底面が前記基板
と前記エピタキシャル層との境界に位置していることを
特徴とする請求項9に記載のMOSFET。 - 【請求項11】 エピタキシャル層内の第1導電型の
領域によって前記ボディ領域が前記MOSFETセルの
前記基板から分離されていることを特徴とする請求項9
に記載のMOSFET。 - 【請求項12】 前記溝が正方形のセルの格子を形成
していることを特徴とする請求項2に記載のMOSFE
T。 - 【請求項13】 前記溝がストライプ状のセルの格子
を形成していることを特徴とする請求項2に記載のMO
SFET。 - 【請求項14】 前記ゲートがゲート酸化膜によって
前記半導体材料から分離されており、前記ダイオードが
前記ゲート酸化膜に損傷を与えるような電圧より低いブ
レークダウン電圧を有することを特徴とする請求項9に
記載のMOSFET。 - 【請求項15】 前記ダイオードセルに於いて、エピ
タキシャル層内の第1導電型の領域によって前記保護拡
散領域が前記基板から分離されていることを特徴とする
請求項11に記載のMOSFET。 - 【請求項16】 トレンチゲートパワーMOSFET
であって、 基板と前記基板表面に形成されたエピタキシャル層とを
含む半導体材料と、 前記エピタキシャル層の表面に形成され前記基板内にま
で延在する溝の中に配置され、前記半導体材料から酸化
膜によって分離されたゲートとを有し、 前記溝によって複数のMOSFETセルが画定され、前
記MOSFETセルの各々は第1導電型のソース領域と
前記ソース領域に隣接した第2導電型のボディ領域とを
含んでおり、 前記ソース領域と前記ボディ領域は前記溝の側面に接し
ており、 前記ボディ領域は第1導電型のドレイン領域に隣接して
おり、前記ボディ領域と前記ドレイン領域とのPN接合
によってダイオードが形成されており、 前記ダイオードが前記酸化膜に損傷を与えるような電圧
より低いブレークダウン電圧を有していることを特徴と
するMOSFET。 - 【請求項17】 前記MOSFETセルの各々に於い
て、前記ボディ領域が前記ソース領域に短絡されている
ことを特徴とする請求項16に記載のMOSFET。
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