JPH09102607A - トレンチゲートパワーｍｏｓｆｅｔ - Google Patents
トレンチゲートパワーｍｏｓｆｅｔInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】
【課題】 保護拡散領域を有するとともにセル密度の
向上された、改善されたトレンチゲートＭＯＳＦＥＴを
提供すること。 【解決手段】 半導体材料と、半導体材料の表面に形
成された溝の中に配置されたゲートと、保護拡散領域と
を含むトレンチゲートパワーＭＯＳＦＥＴであって、溝
によって複数のＭＯＳＦＥＴセルが画定され、ＭＯＳＦ
ＥＴセルの各々は第１導電型のソース領域と前記ソース
領域に隣接した第２導電型のボディ領域とを含んでお
り、ソース領域とボディ領域は溝の側面に接しており、
保護拡散領域は第２導電型であり、第１導電型の領域に
隣接してダイオードを形成しており、ダイオードがＭＯ
ＳＦＥＴセルの各々のチャネル領域に対し並列に接続さ
れていることを特徴とするＭＯＳＦＥＴを提供する。
向上された、改善されたトレンチゲートＭＯＳＦＥＴを
提供すること。 【解決手段】 半導体材料と、半導体材料の表面に形
成された溝の中に配置されたゲートと、保護拡散領域と
を含むトレンチゲートパワーＭＯＳＦＥＴであって、溝
によって複数のＭＯＳＦＥＴセルが画定され、ＭＯＳＦ
ＥＴセルの各々は第１導電型のソース領域と前記ソース
領域に隣接した第２導電型のボディ領域とを含んでお
り、ソース領域とボディ領域は溝の側面に接しており、
保護拡散領域は第２導電型であり、第１導電型の領域に
隣接してダイオードを形成しており、ダイオードがＭＯ
ＳＦＥＴセルの各々のチャネル領域に対し並列に接続さ
れていることを特徴とするＭＯＳＦＥＴを提供する。
Description
【０００１】
【発明の属する技術分野】本発明はパワー電界効果トラ
ンジスタに関する。特に、シリコン表面に形成されたト
レンチ（溝）内にゲートが配置された、酸化金属シリコ
ン電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
ンジスタに関する。特に、シリコン表面に形成されたト
レンチ（溝）内にゲートが配置された、酸化金属シリコ
ン電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【０００２】
【従来の技術】トレンチゲートＭＯＳＦＥＴは、シリコ
ン表面に形成されその中へと延在する溝の中にゲートが
配置されたＭＯＳＦＥＴである。ゲートは、ＭＯＳＦＥ
Ｔの個々のセルを画定する格子のような幾何学的パター
ンに形成される。このパターンは通常閉じた多角形（正
方形、六角形など）あるいは一連の櫛歯状にかみ合わさ
れたストライプまたは長方形の形態を取る。電流は、溝
の側面に隣接して形成されるバーチカルチャネル内を流
れる。溝には導電性のゲート材料（通常、ドーピングさ
れたポリシリコン）が充填され、ゲート材料は誘電体層
（通常、二酸化シリコン）によってシリコンから絶縁さ
れる。
ン表面に形成されその中へと延在する溝の中にゲートが
配置されたＭＯＳＦＥＴである。ゲートは、ＭＯＳＦＥ
Ｔの個々のセルを画定する格子のような幾何学的パター
ンに形成される。このパターンは通常閉じた多角形（正
方形、六角形など）あるいは一連の櫛歯状にかみ合わさ
れたストライプまたは長方形の形態を取る。電流は、溝
の側面に隣接して形成されるバーチカルチャネル内を流
れる。溝には導電性のゲート材料（通常、ドーピングさ
れたポリシリコン）が充填され、ゲート材料は誘電体層
（通常、二酸化シリコン）によってシリコンから絶縁さ
れる。
【０００３】パワーＭＯＳＦＥＴの２つの重要な特性
は、ブレークダウン電圧（即ちオフ状態において電流を
流し始める電圧）とオン抵抗（即ちオン状態における電
流に対する抵抗）である。ＭＯＳＦＥＴのオン抵抗は、
通常、そのセル密度に直接的に影響される。単位面積当
たりのセルの数が多いほど、電流が通る総“ゲート幅”
（各セルの周縁の周り）も大きくなるからである。ＭＯ
ＳＦＥＴのブレークダウン電圧は、各ＭＯＳＦＥＴセル
に於けるソース、ボディ、ドレイン領域の位置及びドー
ピング濃度に主に依存する。
は、ブレークダウン電圧（即ちオフ状態において電流を
流し始める電圧）とオン抵抗（即ちオン状態における電
流に対する抵抗）である。ＭＯＳＦＥＴのオン抵抗は、
通常、そのセル密度に直接的に影響される。単位面積当
たりのセルの数が多いほど、電流が通る総“ゲート幅”
（各セルの周縁の周り）も大きくなるからである。ＭＯ
ＳＦＥＴのブレークダウン電圧は、各ＭＯＳＦＥＴセル
に於けるソース、ボディ、ドレイン領域の位置及びドー
ピング濃度に主に依存する。
【０００４】このようなＭＯＳＦＥＴは、典型的には、
高濃度にドーピングされたシリコン基板上に形成された
低濃度にドーピングされたエピタキシャル層内に形成さ
れる。ゲートの溝は通常エピタキシャル層内へと延在
し、しばしば長方形であり、溝の平らな底面はコーナー
によって画定されている。このような構造では、ＭＯＳ
ＦＥＴがターンオフしているとき、電界がゲートの溝の
コーナーの近傍で最大となるという問題が生じる。これ
は、ゲート酸化膜の表面近傍に於けるアバランシェブレ
ークダウン（なだれ降伏）及び衝突イオン化、それらの
結果生じるキャリアの生成に通じ得る。これらのキャリ
アがシリコンとゲート酸化膜の間の境界部の平均自由行
程内で生成される場合、それらは境界部を通過するのに
十分なエネルギーを得ることができ、ゲート酸化膜内に
注入されるようになる。シリコン／二酸化シリコンのエ
ネルギー障壁を越えることのできるキャリアは、しぱし
ぱ、“ホットキャリア（hot carrier）”と呼ばれる。
ホットキャリアの注入により、ゲート酸化膜が損傷され
閾値電圧が変化したり、トランスコンダクタンス（tran
sconductance）またはオン抵抗が変化してＭＯＳＦＥＴ
が損傷されたり破壊されたりすることがあり得る。
高濃度にドーピングされたシリコン基板上に形成された
低濃度にドーピングされたエピタキシャル層内に形成さ
れる。ゲートの溝は通常エピタキシャル層内へと延在
し、しばしば長方形であり、溝の平らな底面はコーナー
によって画定されている。このような構造では、ＭＯＳ
ＦＥＴがターンオフしているとき、電界がゲートの溝の
コーナーの近傍で最大となるという問題が生じる。これ
は、ゲート酸化膜の表面近傍に於けるアバランシェブレ
ークダウン（なだれ降伏）及び衝突イオン化、それらの
結果生じるキャリアの生成に通じ得る。これらのキャリ
アがシリコンとゲート酸化膜の間の境界部の平均自由行
程内で生成される場合、それらは境界部を通過するのに
十分なエネルギーを得ることができ、ゲート酸化膜内に
注入されるようになる。シリコン／二酸化シリコンのエ
ネルギー障壁を越えることのできるキャリアは、しぱし
ぱ、“ホットキャリア（hot carrier）”と呼ばれる。
ホットキャリアの注入により、ゲート酸化膜が損傷され
閾値電圧が変化したり、トランスコンダクタンス（tran
sconductance）またはオン抵抗が変化してＭＯＳＦＥＴ
が損傷されたり破壊されたりすることがあり得る。
【０００５】米国特許第５，０７２，２６６号明細書に
は、ＭＯＳＦＥＴセル内に、溝の底面の下に延在する深
い中央部ボディ拡散領域を形成することによってゲート
近辺に於けるブレークダウンを抑制する技術が開示され
ている。この深い中央部拡散領域によって、ゲートから
離れたバルクシリコン内でブレークダウンが発生するよ
うに電界が形成され、ホットキャリアがゲート酸化膜に
達するのが防がれる。米国特許第５，０７２，２６６号
に基づくＭＯＳＦＥＴの断面図を図１に示す。図示され
ているように、ＭＯＳＦＥＴセル１０は、トレンチゲー
ト１１、Ｎ＋ソース領域１２、Ｎ＋基板（ドレイン）１
３、Ｎ−エピタキシャル層（Ｎ−Ｅｐｉ）１４、及び深
い中央部Ｐ＋拡散領域１５を含んでいる。Ｐ＋拡散領域
１５の一番低い点が、ゲート１１の底面より下にあるこ
とに注意されたい。
は、ＭＯＳＦＥＴセル内に、溝の底面の下に延在する深
い中央部ボディ拡散領域を形成することによってゲート
近辺に於けるブレークダウンを抑制する技術が開示され
ている。この深い中央部拡散領域によって、ゲートから
離れたバルクシリコン内でブレークダウンが発生するよ
うに電界が形成され、ホットキャリアがゲート酸化膜に
達するのが防がれる。米国特許第５，０７２，２６６号
に基づくＭＯＳＦＥＴの断面図を図１に示す。図示され
ているように、ＭＯＳＦＥＴセル１０は、トレンチゲー
ト１１、Ｎ＋ソース領域１２、Ｎ＋基板（ドレイン）１
３、Ｎ−エピタキシャル層（Ｎ−Ｅｐｉ）１４、及び深
い中央部Ｐ＋拡散領域１５を含んでいる。Ｐ＋拡散領域
１５の一番低い点が、ゲート１１の底面より下にあるこ
とに注意されたい。
【０００６】深いＰ＋拡散領域１５のドーピング濃度
は、チャネル領域（点線で図示、符号１７）内のＰ−ボ
ディ１６のドーピング濃度よりも高い。そのため、ゲー
トの溝と溝の間の距離ＹSをある最小値以上に維持しな
ければならない。そうしないと、深いＰ＋領域の不純物
がチャネル１７内に拡散し、デバイスの閾値電圧Ｖtnが
上昇するからである。ＹSの値は、ゲートの厚みととも
に、セル密度を決め、ＭＯＳＦＥＴのオン抵抗を決定す
る一助となる。
は、チャネル領域（点線で図示、符号１７）内のＰ−ボ
ディ１６のドーピング濃度よりも高い。そのため、ゲー
トの溝と溝の間の距離ＹSをある最小値以上に維持しな
ければならない。そうしないと、深いＰ＋領域の不純物
がチャネル１７内に拡散し、デバイスの閾値電圧Ｖtnが
上昇するからである。ＹSの値は、ゲートの厚みととも
に、セル密度を決め、ＭＯＳＦＥＴのオン抵抗を決定す
る一助となる。
【０００７】非常に低電圧でオン抵抗の小さいパワーＭ
ＯＳＦＥＴを製造するため、デバイスの寸法は全体的に
スケールダウンされる。特に、セル密度が増加され、エ
ピタキシャル層が薄くされる。エピタキシャル層は、ゲ
ートの溝が高濃度にドーピングされた基板中へと延在し
得る程度にまで薄くされる。そのようなＭＯＳＦＥＴを
図２ＡにＭＯＳＦＥＴ２０として示す。
ＯＳＦＥＴを製造するため、デバイスの寸法は全体的に
スケールダウンされる。特に、セル密度が増加され、エ
ピタキシャル層が薄くされる。エピタキシャル層は、ゲ
ートの溝が高濃度にドーピングされた基板中へと延在し
得る程度にまで薄くされる。そのようなＭＯＳＦＥＴを
図２ＡにＭＯＳＦＥＴ２０として示す。
【０００８】このＭＯＳＦＥＴでは全く新たな設計基準
が生じる。図２Ａを参照されたい。ゲートの溝２１のコ
ーナー２１ＣがＮ＋基板１３によって取り囲まれている
ため、これらの場所では電圧は全てゲート酸化膜にかか
る。シリコン内で生成されるホットキャリアは少ない
が、ゲート酸化膜の強い電界によってデバイスの劣化ま
たは損傷が生じ得る。ゲートがソース及びボディと概ね
等しい電圧にバイアスされている（即ちデバイスがター
ンオフしている）ような場合、大きな問題となるのは、
溝の底面に位置するゲート酸化膜がデバイスにかかる全
電圧を支えなければならないということである。図１の
実施例と比較すると、この電圧の一部を吸収するエピタ
キシャル層が存在していない。
が生じる。図２Ａを参照されたい。ゲートの溝２１のコ
ーナー２１ＣがＮ＋基板１３によって取り囲まれている
ため、これらの場所では電圧は全てゲート酸化膜にかか
る。シリコン内で生成されるホットキャリアは少ない
が、ゲート酸化膜の強い電界によってデバイスの劣化ま
たは損傷が生じ得る。ゲートがソース及びボディと概ね
等しい電圧にバイアスされている（即ちデバイスがター
ンオフしている）ような場合、大きな問題となるのは、
溝の底面に位置するゲート酸化膜がデバイスにかかる全
電圧を支えなければならないということである。図１の
実施例と比較すると、この電圧の一部を吸収するエピタ
キシャル層が存在していない。
【０００９】ＭＯＳＦＥＴ２０に対する等化回路を図２
Ｂに示す。ダイオードＤDBはＮ−エピタキシャル層１４
とＰ−ボディ領域２２との間のＰＮ接合を表す。キャパ
シタＣGDはゲート酸化膜２１Ａの静電容量を表す。
Ｂに示す。ダイオードＤDBはＮ−エピタキシャル層１４
とＰ−ボディ領域２２との間のＰＮ接合を表す。キャパ
シタＣGDはゲート酸化膜２１Ａの静電容量を表す。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、保護領域を有するとともにセル密度の向上された、
改善されたトレンチゲートＭＯＳＦＥＴを提供すること
である。
は、保護領域を有するとともにセル密度の向上された、
改善されたトレンチゲートＭＯＳＦＥＴを提供すること
である。
【００１１】
【課題を解決するための手段】本発明によるトレンチゲ
ートＭＯＳＦＥＴは、基板単体を含む半導体チップ内ま
たは上にエピタキシャル層が形成された半導体チップ内
に形成される。ＭＯＳＦＥＴのゲートはチップ表面から
下向きに延在する溝の中に形成される。ＭＯＳＦＥＴは
第１導電型のソース領域と、第２導電型のボディ領域
と、第１導電型のドレイン領域とを含み、これらの領域
は溝の側壁に沿って垂直に配置される。ゲートの溝はエ
ピタキシャル層内へと、あるいはエピタキシャル層を貫
通して基板内へと延在し得る。
ートＭＯＳＦＥＴは、基板単体を含む半導体チップ内ま
たは上にエピタキシャル層が形成された半導体チップ内
に形成される。ＭＯＳＦＥＴのゲートはチップ表面から
下向きに延在する溝の中に形成される。ＭＯＳＦＥＴは
第１導電型のソース領域と、第２導電型のボディ領域
と、第１導電型のドレイン領域とを含み、これらの領域
は溝の側壁に沿って垂直に配置される。ゲートの溝はエ
ピタキシャル層内へと、あるいはエピタキシャル層を貫
通して基板内へと延在し得る。
【００１２】本発明のＭＯＳＦＥＴは、ゲートの溝によ
って画定される複数のセルとして形成される。これらの
セルはどのような形とすることもできる。例えば、これ
らのセルは、正方形または六角形あるいは一連の平行な
ストライプまたは長方形とすることができる。
って画定される複数のセルとして形成される。これらの
セルはどのような形とすることもできる。例えば、これ
らのセルは、正方形または六角形あるいは一連の平行な
ストライプまたは長方形とすることができる。
【００１３】本発明によると、チップ内に第２導電型の
保護拡散領域が形成される。それによってエピタキシャ
ル層または基板内の第１導電型の材料との間にＰＮ接合
が形成される。このＰＮ接合はダイオードとして働く。
金属層によって保護拡散領域（即ちダイオードの一方の
端子）はＭＯＳＦＥＴセルのソース領域に接続され、そ
れによって、ダイオードはＭＯＳＦＥＴセルのチャネル
に対し並列に接続される。
保護拡散領域が形成される。それによってエピタキシャ
ル層または基板内の第１導電型の材料との間にＰＮ接合
が形成される。このＰＮ接合はダイオードとして働く。
金属層によって保護拡散領域（即ちダイオードの一方の
端子）はＭＯＳＦＥＴセルのソース領域に接続され、そ
れによって、ダイオードはＭＯＳＦＥＴセルのチャネル
に対し並列に接続される。
【００１４】ある好適実施例では、保護拡散領域は、Ｍ
ＯＳＦＥＴの全体に、選択されたパターンで、全セルの
中の適当な幾つかのセルに形成される。
ＯＳＦＥＴの全体に、選択されたパターンで、全セルの
中の適当な幾つかのセルに形成される。
【００１５】第２導電型の保護拡散層は、特に溝がエピ
タキシャル層内へと延在しているような実施形態に於い
て、ゲート酸化膜にかかる電圧を低減し、溝のコーナー
における電界を弱め、溝の近傍で発生するホットキャリ
アを制限するように働く。ダイオードは、特に溝が基板
内へと延在しておりゲート酸化膜がＭＯＳＦＥＴにかか
る全電圧を支えなければならないような実施形態に於い
て、電圧クランプとして働きゲート酸化膜にかかる電圧
を制限する。
タキシャル層内へと延在しているような実施形態に於い
て、ゲート酸化膜にかかる電圧を低減し、溝のコーナー
における電界を弱め、溝の近傍で発生するホットキャリ
アを制限するように働く。ダイオードは、特に溝が基板
内へと延在しておりゲート酸化膜がＭＯＳＦＥＴにかか
る全電圧を支えなければならないような実施形態に於い
て、電圧クランプとして働きゲート酸化膜にかかる電圧
を制限する。
【００１６】ある好適実施例では、保護拡散領域を含む
セル（“ダイオードセル”）は、選択された数のアクテ
ィブＭＯＳＦＥＴセル（“アクティブセル”）に対し一
つというようにして、ＭＯＳＦＥＴの全体に反復的なパ
ターンで設けられる。アクティブセル当たりのダイオー
ドセルの数は、ＭＯＳＦＥＴの設計基準に基づいて定め
られる。一般に、例えば、より頻繁にブレークダウンす
ると予測されるＭＯＳＦＥＴは、より多くの割合でダイ
オードセルを必要とする。
セル（“ダイオードセル”）は、選択された数のアクテ
ィブＭＯＳＦＥＴセル（“アクティブセル”）に対し一
つというようにして、ＭＯＳＦＥＴの全体に反復的なパ
ターンで設けられる。アクティブセル当たりのダイオー
ドセルの数は、ＭＯＳＦＥＴの設計基準に基づいて定め
られる。一般に、例えば、より頻繁にブレークダウンす
ると予測されるＭＯＳＦＥＴは、より多くの割合でダイ
オードセルを必要とする。
【００１７】また、このダイオードセルは、ボディダイ
オードが順方向に導通するようにＭＯＳＦＥＴが動作し
ているとき、ドレインからボディへのダイオード電流の
大部分を担う。このような動作（Ｎチャネルデバイスに
対する第３象現動作と呼ばれる）は、インダクタまたは
モータがプッシュプルまたはブリッジ構造のＭＯＳＦＥ
Ｔ対によって駆動される場合に一般的に発生する。アク
ティブセルに大きなダイオード電流が流れることは、少
数キャリアの蓄積に通じ得るため好ましくない。少数キ
ャリアの蓄積は、ダイオードのターンオフ（強制された
ダイオードの逆電圧からの復帰）を困難にするととも
に、大きな逆電圧が再度デバイスの両端に加えられたと
き寄生的なソース−ボディ−ドレイン・アクティブセル
ＮＰＮバイポーラトランジスタのスナップバック（snap
back）に通じ得る。
オードが順方向に導通するようにＭＯＳＦＥＴが動作し
ているとき、ドレインからボディへのダイオード電流の
大部分を担う。このような動作（Ｎチャネルデバイスに
対する第３象現動作と呼ばれる）は、インダクタまたは
モータがプッシュプルまたはブリッジ構造のＭＯＳＦＥ
Ｔ対によって駆動される場合に一般的に発生する。アク
ティブセルに大きなダイオード電流が流れることは、少
数キャリアの蓄積に通じ得るため好ましくない。少数キ
ャリアの蓄積は、ダイオードのターンオフ（強制された
ダイオードの逆電圧からの復帰）を困難にするととも
に、大きな逆電圧が再度デバイスの両端に加えられたと
き寄生的なソース−ボディ−ドレイン・アクティブセル
ＮＰＮバイポーラトランジスタのスナップバック（snap
back）に通じ得る。
【００１８】
【発明の実施の形態】本発明の第１実施例を図３に示
す。トレンチゲートＭＯＳＦＥＴ３０は、Ｎ＋基板１３
の上面に形成されたＮ−エピタキシャル層１４内に形成
されている。溝３２内に形成されたゲート３１は、酸化
膜３１Ａによって半導体材料から分離されている。ま
た、ＭＯＳＦＥＴ３０のセル３５は、Ｐ−ボディ領域３
３、浅いＰ＋コンタクト領域３３Ａ、及びＮ＋ソース領
域３４を含んでいる。金属層３６はＰ−ボディ領域３３
とＮ＋ソース領域３４に接触し、それらを短絡してい
る。
す。トレンチゲートＭＯＳＦＥＴ３０は、Ｎ＋基板１３
の上面に形成されたＮ−エピタキシャル層１４内に形成
されている。溝３２内に形成されたゲート３１は、酸化
膜３１Ａによって半導体材料から分離されている。ま
た、ＭＯＳＦＥＴ３０のセル３５は、Ｐ−ボディ領域３
３、浅いＰ＋コンタクト領域３３Ａ、及びＮ＋ソース領
域３４を含んでいる。金属層３６はＰ−ボディ領域３３
とＮ＋ソース領域３４に接触し、それらを短絡してい
る。
【００１９】Ｎ＋基板１３はＭＯＳＦＥＴ３０のドレイ
ンとして働き、底面から接触することができる。別の形
態として、Ｎ＋基板の代わりに埋め込みＮ＋層をドレイ
ンとして用い、このドレインに、例えばＮ＋シンカー領
域（sinker region）及び上面コンタクトのような手段
によって、構造の上面側から接触することもできる。
ンとして働き、底面から接触することができる。別の形
態として、Ｎ＋基板の代わりに埋め込みＮ＋層をドレイ
ンとして用い、このドレインに、例えばＮ＋シンカー領
域（sinker region）及び上面コンタクトのような手段
によって、構造の上面側から接触することもできる。
【００２０】隣接するセル３７内には深い保護Ｐ＋拡散
領域３８が形成されている。拡散領域３８はＮ−エピタ
キシャル層１４との間にＰＮ接合を形成している。金属
層３６は保護拡散領域３８に接触しており、それによっ
て、ＰＮ接合３９はセル３５のチャネルに並列に接続さ
れたダイオードとなっている。
領域３８が形成されている。拡散領域３８はＮ−エピタ
キシャル層１４との間にＰＮ接合を形成している。金属
層３６は保護拡散領域３８に接触しており、それによっ
て、ＰＮ接合３９はセル３５のチャネルに並列に接続さ
れたダイオードとなっている。
【００２１】保護拡散領域３８は溝３２のコーナー近辺
に於ける電界強度及びそれによって生じるキャリアの生
成を制限する働きをし、それによってＭＯＳＦＥＴセル
３５では深い中央拡散領域が不要となっている。中央部
の深いＰ＋拡散領域がないため、ＭＯＳＦＥＴセル３５
の寸法は大幅に低減することができ、ＭＯＳＦＥＴ３０
のセル密度を大幅に向上することが可能となっている。
例えば、Ｎ＋ソース領域３４の各側の幅は約１．０μｍ
にまで減少させることができ、Ｐ−ボディ３３用のＰ＋
コンタクト領域と金属層３６との間のコンタクトの幅は
約１．０μｍにまで減少させることができる。従って、
溝３１間の全幅は３．５μｍのオーダーとすることがで
きる。実用では、溝３１間の全幅は５．０μｍに設定す
ることができる。この値が、深い中央部拡散領域を含む
ＭＯＳＦＥＴセル（図１参照）に対する最小幅である約
８．０μｍに対する。
に於ける電界強度及びそれによって生じるキャリアの生
成を制限する働きをし、それによってＭＯＳＦＥＴセル
３５では深い中央拡散領域が不要となっている。中央部
の深いＰ＋拡散領域がないため、ＭＯＳＦＥＴセル３５
の寸法は大幅に低減することができ、ＭＯＳＦＥＴ３０
のセル密度を大幅に向上することが可能となっている。
例えば、Ｎ＋ソース領域３４の各側の幅は約１．０μｍ
にまで減少させることができ、Ｐ−ボディ３３用のＰ＋
コンタクト領域と金属層３６との間のコンタクトの幅は
約１．０μｍにまで減少させることができる。従って、
溝３１間の全幅は３．５μｍのオーダーとすることがで
きる。実用では、溝３１間の全幅は５．０μｍに設定す
ることができる。この値が、深い中央部拡散領域を含む
ＭＯＳＦＥＴセル（図１参照）に対する最小幅である約
８．０μｍに対する。
【００２２】図４Ａは、図２Ａに示したセルに似たＭＯ
ＳＦＥＴセル４１を含むＭＯＳＦＥＴ４０を図示してい
る。即ち、溝４３はＮ−エピタキシャル層１４を通り抜
けてＮ＋基板１３内へと伸びており、セル４１は中央部
の深いＰ＋拡散領域を含んでいない。隣接するセル４２
では保護Ｐ＋拡散領域４４が形成されており、その下側
はＮ＋基板１３の上面と接合している。
ＳＦＥＴセル４１を含むＭＯＳＦＥＴ４０を図示してい
る。即ち、溝４３はＮ−エピタキシャル層１４を通り抜
けてＮ＋基板１３内へと伸びており、セル４１は中央部
の深いＰ＋拡散領域を含んでいない。隣接するセル４２
では保護Ｐ＋拡散領域４４が形成されており、その下側
はＮ＋基板１３の上面と接合している。
【００２３】図４ＢはＭＯＳＦＥＴ４０に対する等化回
路を示したものである。溝４３のコーナーはＮ＋基板１
３内に位置しており、また基板１３は高濃度にドーピン
グされ実質的に電界は存在し得ないため、溝のコーナー
に於ける電界の問題は概ね解消されている。代わりにゲ
ート４５とＮ＋基板１３の間の（即ち、ゲート酸化膜４
５Ａにかかる）電圧が重要なファクタとなっている。こ
のような配置は図４Ｂに於いてキャパシタＣGDによって
表されている。Ｐ−ボディ領域２２とＮ−エピタキシャ
ル層１４の間のＰＮ接合はダイオードＤDBによって表さ
れており、Ｐ＋拡散領域４４とＮ＋基板１３の間のＰＮ
接合はダイオードＤP+/N+によって表されている。図示
されているように、ダイオードＤDBとＤP+/N+は両方と
もＭＯＳＦＥＴセル４１のチャネルに対し並列に接続さ
れている。
路を示したものである。溝４３のコーナーはＮ＋基板１
３内に位置しており、また基板１３は高濃度にドーピン
グされ実質的に電界は存在し得ないため、溝のコーナー
に於ける電界の問題は概ね解消されている。代わりにゲ
ート４５とＮ＋基板１３の間の（即ち、ゲート酸化膜４
５Ａにかかる）電圧が重要なファクタとなっている。こ
のような配置は図４Ｂに於いてキャパシタＣGDによって
表されている。Ｐ−ボディ領域２２とＮ−エピタキシャ
ル層１４の間のＰＮ接合はダイオードＤDBによって表さ
れており、Ｐ＋拡散領域４４とＮ＋基板１３の間のＰＮ
接合はダイオードＤP+/N+によって表されている。図示
されているように、ダイオードＤDBとＤP+/N+は両方と
もＭＯＳＦＥＴセル４１のチャネルに対し並列に接続さ
れている。
【００２４】図５は、図１に示した従来のＭＯＳＦＥＴ
１０の上面図である。保護用の深いＰ＋領域１５は各正
方形セルの中央に示されており、Ｎ＋ソース領域１２と
ゲート１１によって取り囲まれている。図５には４つの
完全なセルが図示されている。
１０の上面図である。保護用の深いＰ＋領域１５は各正
方形セルの中央に示されており、Ｎ＋ソース領域１２と
ゲート１１によって取り囲まれている。図５には４つの
完全なセルが図示されている。
【００２５】図６は、図３に示したＭＯＳＦＥＴ３０の
上面図である。図４Ａに示したＭＯＳＦＥＴ４０の上面
図も同様のものとなる。保護Ｐ＋領域が各セルの中央部
からなくなっているためセルの寸法は小さくなってい
る。Ｐ＋拡散領域を含むセル（しばしば“ダイオードセ
ル”と呼ばれる）も示されている。図６では、１個のダ
イオードセルがアクティブＭＯＳＦＥＴセル８個（合計
セル９個）毎に設けられている。
上面図である。図４Ａに示したＭＯＳＦＥＴ４０の上面
図も同様のものとなる。保護Ｐ＋領域が各セルの中央部
からなくなっているためセルの寸法は小さくなってい
る。Ｐ＋拡散領域を含むセル（しばしば“ダイオードセ
ル”と呼ばれる）も示されている。図６では、１個のダ
イオードセルがアクティブＭＯＳＦＥＴセル８個（合計
セル９個）毎に設けられている。
【００２６】図７は、図６に示したセルの中の３つのセ
ル（２つはアクティブＭＯＳＦＥＴセルであり、１つは
ダイオードセルである）の、より詳細な上面図である。
この図で、ＹSはトレンチゲート間の距離を表し、ＹGは
溝の断面幅を（ゲート幅Ｗと混同しないように）表す。
ｎ個のセルにつき１つのダイオードセルが有るとする
と、ｎ個のセルの全面積Ａは次の式によって与えられ
る。
ル（２つはアクティブＭＯＳＦＥＴセルであり、１つは
ダイオードセルである）の、より詳細な上面図である。
この図で、ＹSはトレンチゲート間の距離を表し、ＹGは
溝の断面幅を（ゲート幅Ｗと混同しないように）表す。
ｎ個のセルにつき１つのダイオードセルが有るとする
と、ｎ個のセルの全面積Ａは次の式によって与えられ
る。
【００２７】 Ａ＝（ＹG＋ＹS）2＋（ｎ−１）（ＹG＋ＹS）2 ＝ｎ（ＹG＋ＹS）2
【００２８】これらのセルのうち（ｎ−１）個がアクテ
ィブＭＯＳＦＥＴセルであるため、ｎ個のセルに於ける
総ゲート幅Ｗは、 Ｗ＝４ＹS（ｎ−１） となる。
ィブＭＯＳＦＥＴセルであるため、ｎ個のセルに於ける
総ゲート幅Ｗは、 Ｗ＝４ＹS（ｎ−１） となる。
【００２９】従って、幅に対する面積の比（ゲート幅Ｗ
がどれだけ効率的に面積Ａ内に詰め込まれるかを表す指
数）Ａ／Ｗは、 Ａ／Ｗ＝｛（ＹG＋ＹS）2／４ＹS｝×｛ｎ／（ｎ−
１）｝ となる。
がどれだけ効率的に面積Ａ内に詰め込まれるかを表す指
数）Ａ／Ｗは、 Ａ／Ｗ＝｛（ＹG＋ＹS）2／４ＹS｝×｛ｎ／（ｎ−
１）｝ となる。
【００３０】従って、ダイオードセルを含むＭＯＳＦＥ
Ｔに対する比Ａ／Ｗは、ファクタｎ／（ｎ−１）だけダ
イオードセルを含まない従来のＭＯＳＦＥＴに対し増加
する。この“代償”ファクタは、ダイオードセルは電流
を担わないという事実から生じており、ｎが増加するに
つれ１に近づく。この代償は、デバイスのセル密度の増
加によって得られる総ゲート幅（従って電流容量）の増
加によって埋め合わされる。一般に、ｎは、予期される
ＭＯＳＦＥＴのブレークダウン頻度によって決定され
る。通常、より頻繁にブレークダウンすると予期される
デバイスは、より小さなｎを必要とする。即ちセルの総
数に対し、より多くのダイオードセルが必要となる。極
端な場合、２つに１つのセルが非アクティブ（即ちダイ
オード）セルの場合、ｎ＝２、ｎ／（ｎ−１）＝２であ
り、この構造の利点は幾分か制限されてしまう。一方、
セル２１個につき１つしかダイオードセルがない場合、
ｎ＝２１、ｎ／（ｎ−１）＝２１／２０であり、実質的
にダイオードに対する代償はない。
Ｔに対する比Ａ／Ｗは、ファクタｎ／（ｎ−１）だけダ
イオードセルを含まない従来のＭＯＳＦＥＴに対し増加
する。この“代償”ファクタは、ダイオードセルは電流
を担わないという事実から生じており、ｎが増加するに
つれ１に近づく。この代償は、デバイスのセル密度の増
加によって得られる総ゲート幅（従って電流容量）の増
加によって埋め合わされる。一般に、ｎは、予期される
ＭＯＳＦＥＴのブレークダウン頻度によって決定され
る。通常、より頻繁にブレークダウンすると予期される
デバイスは、より小さなｎを必要とする。即ちセルの総
数に対し、より多くのダイオードセルが必要となる。極
端な場合、２つに１つのセルが非アクティブ（即ちダイ
オード）セルの場合、ｎ＝２、ｎ／（ｎ−１）＝２であ
り、この構造の利点は幾分か制限されてしまう。一方、
セル２１個につき１つしかダイオードセルがない場合、
ｎ＝２１、ｎ／（ｎ−１）＝２１／２０であり、実質的
にダイオードに対する代償はない。
【００３１】結論として、バーチカルトレンチＦＥＴ内
に非アクティブの深いＰ＋セルを規則的に分布させて含
ませることにより、トレンチゲートの近傍またはコーナ
ーに於けるキャリアの生成及び電界を制限する電圧クラ
ンプ作用が得られる。従って、電気的なストレスが過度
に存在する場合に於けるデバイスの信頼性及び耐久性
が、オン抵抗またはセル密度を制限することなく向上さ
れる。深いＰ＋領域は溝のエッジまで延在する必要はな
く、所望に応じてそのセルの幾何学的大きさより小さく
作ることもできる。溝がＮ＋基板と重なっており、深い
Ｐ＋領域とＮ＋基板との間にＰＩＮダイオードが形成さ
れ得るような場合（図１１参照）、深いＰ＋領域は溝の
下まで延在する必要はない。ＰＩＮダイオード（例えば
図１１のダイオードＤ２）のブレークダウン電圧を中間
または“固有”領域の幅及びドーピング濃度の関数とし
て表すグラフが、“S.M.Sze, 「Physics of Semiconduc
torDevices」, Second Edition, John Wiley & Sons (1
981), p.105, Fig.32”に示されている。この文献は本
出願に引証として加えられる。
に非アクティブの深いＰ＋セルを規則的に分布させて含
ませることにより、トレンチゲートの近傍またはコーナ
ーに於けるキャリアの生成及び電界を制限する電圧クラ
ンプ作用が得られる。従って、電気的なストレスが過度
に存在する場合に於けるデバイスの信頼性及び耐久性
が、オン抵抗またはセル密度を制限することなく向上さ
れる。深いＰ＋領域は溝のエッジまで延在する必要はな
く、所望に応じてそのセルの幾何学的大きさより小さく
作ることもできる。溝がＮ＋基板と重なっており、深い
Ｐ＋領域とＮ＋基板との間にＰＩＮダイオードが形成さ
れ得るような場合（図１１参照）、深いＰ＋領域は溝の
下まで延在する必要はない。ＰＩＮダイオード（例えば
図１１のダイオードＤ２）のブレークダウン電圧を中間
または“固有”領域の幅及びドーピング濃度の関数とし
て表すグラフが、“S.M.Sze, 「Physics of Semiconduc
torDevices」, Second Edition, John Wiley & Sons (1
981), p.105, Fig.32”に示されている。この文献は本
出願に引証として加えられる。
【００３２】図８は、セルがストライプ状に形成された
別の形態のＭＯＳＦＥＴの上面図である。ＭＯＳＦＥＴ
８０では、セル８１、８２、８３及び８４がアクティブ
ＭＯＳＦＥＴセルであり、セル８５が保護Ｐ＋拡散領域
８６を含むダイオードセルである。セル８１乃至８４の
各々は、Ｐ＋コンタクト領域８７及びＮ＋ソース領域８
８を含んでいる。コンタクトホール８９（そのうち２つ
が図８に示されている）は、金属層（図示せず）によっ
て、各ＭＯＳＦＥＴセル８１乃至８４内のＰ＋領域８７
及びＮ＋ソース領域８８と、ダイオードセル８５内のＰ
＋領域８６を接触させるのに用いられる。コンタクトホ
ール８９は、セル８１乃至８５に対し多様なパターンで
配置することができる。ゲート９１の接触用コンタクト
ホール９０も図示されている。
別の形態のＭＯＳＦＥＴの上面図である。ＭＯＳＦＥＴ
８０では、セル８１、８２、８３及び８４がアクティブ
ＭＯＳＦＥＴセルであり、セル８５が保護Ｐ＋拡散領域
８６を含むダイオードセルである。セル８１乃至８４の
各々は、Ｐ＋コンタクト領域８７及びＮ＋ソース領域８
８を含んでいる。コンタクトホール８９（そのうち２つ
が図８に示されている）は、金属層（図示せず）によっ
て、各ＭＯＳＦＥＴセル８１乃至８４内のＰ＋領域８７
及びＮ＋ソース領域８８と、ダイオードセル８５内のＰ
＋領域８６を接触させるのに用いられる。コンタクトホ
ール８９は、セル８１乃至８５に対し多様なパターンで
配置することができる。ゲート９１の接触用コンタクト
ホール９０も図示されている。
【００３３】Ｐ＋ダイオードセルの別の用途は、ドレイ
ン電圧をクランプして、ゲートとＮ＋基板との間の過大
な電圧に起因する過度のストレスからゲート酸化膜を保
護することである。このような状況は、特にトレンチゲ
ートが基板内へと延在しており、ゲートと基板の間の全
電圧が溝の底部のゲート酸化膜にかかるような実施態様
に於いて生じる。二酸化シリコンは、約８ＭＶ／ｃｍの
電界に耐えることができる。安全ファクタとして５０％
を用い、ゲート酸化膜の両端に加えることのできる最大
電圧としてＸOX・４ＭＶ／ｃｍが本業界では考慮されて
いる。ここでＸOXはゲート酸化膜の厚さをｃｍで表した
ものである。従って、保護Ｐ＋拡散領域によって形成さ
れるダイオードのブレークダウン電圧は、ＸOX・４ＭＶ
／ｃｍより大きくないことが望ましい。例えば、４００
Åの厚さを有する酸化膜の場合、酸化膜は約３２Ｖで破
壊されるが、信頼できる動作条件として、最大電圧は１
６Ｖに制限されるべきである。
ン電圧をクランプして、ゲートとＮ＋基板との間の過大
な電圧に起因する過度のストレスからゲート酸化膜を保
護することである。このような状況は、特にトレンチゲ
ートが基板内へと延在しており、ゲートと基板の間の全
電圧が溝の底部のゲート酸化膜にかかるような実施態様
に於いて生じる。二酸化シリコンは、約８ＭＶ／ｃｍの
電界に耐えることができる。安全ファクタとして５０％
を用い、ゲート酸化膜の両端に加えることのできる最大
電圧としてＸOX・４ＭＶ／ｃｍが本業界では考慮されて
いる。ここでＸOXはゲート酸化膜の厚さをｃｍで表した
ものである。従って、保護Ｐ＋拡散領域によって形成さ
れるダイオードのブレークダウン電圧は、ＸOX・４ＭＶ
／ｃｍより大きくないことが望ましい。例えば、４００
Åの厚さを有する酸化膜の場合、酸化膜は約３２Ｖで破
壊されるが、信頼できる動作条件として、最大電圧は１
６Ｖに制限されるべきである。
【００３４】図９乃至図１１は本発明に基づく幾つかの
別の実施態様の断面図である。図９は、溝がＮ＋基板１
３内にまで延在するＭＯＳＦＥＴ９２を表している。Ｍ
ＯＳＦＥＴセル９３内には薄いＮ−エピタキシャル層が
残っており、一方ダイオードセル９４内では保護Ｐ＋拡
散領域がＮ＋基板１３の上面に達している。図１０に示
すＭＯＳＦＥＴ１００では、ＭＯＳＦＥＴセル１０１内
のＰ−ボディ領域がＮ＋基板１３の上面にまで延在して
おり、エピタキシャル層１４のＮ−ドーピング領域は残
っていない。図１１に示すＭＯＳＦＥＴ１１０では、Ｐ
−またはＮ−にドーピングされた薄いエピタキシャル層
１４が各ＭＯＳＦＥＴセル１１１及びダイオードセル１
１２内に残っている。
別の実施態様の断面図である。図９は、溝がＮ＋基板１
３内にまで延在するＭＯＳＦＥＴ９２を表している。Ｍ
ＯＳＦＥＴセル９３内には薄いＮ−エピタキシャル層が
残っており、一方ダイオードセル９４内では保護Ｐ＋拡
散領域がＮ＋基板１３の上面に達している。図１０に示
すＭＯＳＦＥＴ１００では、ＭＯＳＦＥＴセル１０１内
のＰ−ボディ領域がＮ＋基板１３の上面にまで延在して
おり、エピタキシャル層１４のＮ−ドーピング領域は残
っていない。図１１に示すＭＯＳＦＥＴ１１０では、Ｐ
−またはＮ−にドーピングされた薄いエピタキシャル層
１４が各ＭＯＳＦＥＴセル１１１及びダイオードセル１
１２内に残っている。
【００３５】図９乃至図１１に於いて、ダイオードＤ１
はＭＯＳＦＥＴセル内のＰＮ接合を表しており、ダイオ
ードＤ２は保護ダイオードセル内のＰＮ接合を表してい
る。また、キャパシタＣ１はゲート及びＮ＋基板に接触
したゲート酸化膜を表している。これらの３つの場合の
全てに於いて、ＢＶD2＜５０％・ＢＶC1の関係が保たれ
るべきである。ここでＢＶD2はダイオードＤ２のブレー
クダウン電圧であり、ＢＶC1はキャパシタＣ１のブレー
クダウン電圧である。また、ダイオードＤ２のブレーク
ダウン電圧は各場合に於いてダイオードＤ１のブレーク
ダウン電圧より小さい。
はＭＯＳＦＥＴセル内のＰＮ接合を表しており、ダイオ
ードＤ２は保護ダイオードセル内のＰＮ接合を表してい
る。また、キャパシタＣ１はゲート及びＮ＋基板に接触
したゲート酸化膜を表している。これらの３つの場合の
全てに於いて、ＢＶD2＜５０％・ＢＶC1の関係が保たれ
るべきである。ここでＢＶD2はダイオードＤ２のブレー
クダウン電圧であり、ＢＶC1はキャパシタＣ１のブレー
クダウン電圧である。また、ダイオードＤ２のブレーク
ダウン電圧は各場合に於いてダイオードＤ１のブレーク
ダウン電圧より小さい。
【００３６】図１２に示すＭＯＳＦＥＴ１２０は、図２
Ａに示した従来のＭＯＳＦＥＴに類似しているようにみ
える。ダイオードＤ１は、浅いＰ＋コンタクト領域、Ｐ
−ボディ及びＮ＋基板の組合せによって各ＭＯＳＦＥＴ
セルの中央部に形成されるＰＩＮダイオードを表してい
る。ＭＯＳＦＥＴ１２０では、ＰＩＮダイオードＤ１の
ブレークダウン電圧が、キャパシタＣ１のブレークダウ
ン電圧の５０％未満に設定されている。ここでキャパシ
タのブレークダウン電圧は８ＭＶ／ｃｍを基礎として、
ｃｍで表されたゲート酸化膜の厚さに対し計算される。
その結果、ＭＯＳＦＥＴ１２０では、たとえ発生すると
しても、ブレークダウンは個々のセルの中央部で、ゲー
ト酸化膜を損傷し得ない電圧に於いて発生する。
Ａに示した従来のＭＯＳＦＥＴに類似しているようにみ
える。ダイオードＤ１は、浅いＰ＋コンタクト領域、Ｐ
−ボディ及びＮ＋基板の組合せによって各ＭＯＳＦＥＴ
セルの中央部に形成されるＰＩＮダイオードを表してい
る。ＭＯＳＦＥＴ１２０では、ＰＩＮダイオードＤ１の
ブレークダウン電圧が、キャパシタＣ１のブレークダウ
ン電圧の５０％未満に設定されている。ここでキャパシ
タのブレークダウン電圧は８ＭＶ／ｃｍを基礎として、
ｃｍで表されたゲート酸化膜の厚さに対し計算される。
その結果、ＭＯＳＦＥＴ１２０では、たとえ発生すると
しても、ブレークダウンは個々のセルの中央部で、ゲー
ト酸化膜を損傷し得ない電圧に於いて発生する。
【００３７】別の実施態様を図１３及び図１４に示す。
図１３は図１４の上面図において示されているラインXI
IIA−XIIIAに沿って取られた断面である。ＭＯＳＦＥＴ
１３０は、セル１２１を含むと共に、深いＰ＋領域１３
２を含むより幅の広いセル１３１も含んでいる。深いＰ
＋領域１３２は、セル１２１内のゲート酸化膜に対し保
護機能を発揮すると同時に、Ｎ＋ソース領域１３３を有
しており、それ自身アクティブＭＯＳＦＥＴセルとして
働く。従って、セル１３１はＭＯＳＦＥＴの全体的なセ
ル密度を低下させるが、オン抵抗に関する代償の程度
は、セル１３１が保護機能のみを果たし電流を担わない
場合に較べて軽い。図１２のＭＯＳＦＥＴ１２０と同様
に、通常、セル１２１は深い保護Ｐ＋領域が各セル内に
含まれている場合と較べてより小さい。
図１３は図１４の上面図において示されているラインXI
IIA−XIIIAに沿って取られた断面である。ＭＯＳＦＥＴ
１３０は、セル１２１を含むと共に、深いＰ＋領域１３
２を含むより幅の広いセル１３１も含んでいる。深いＰ
＋領域１３２は、セル１２１内のゲート酸化膜に対し保
護機能を発揮すると同時に、Ｎ＋ソース領域１３３を有
しており、それ自身アクティブＭＯＳＦＥＴセルとして
働く。従って、セル１３１はＭＯＳＦＥＴの全体的なセ
ル密度を低下させるが、オン抵抗に関する代償の程度
は、セル１３１が保護機能のみを果たし電流を担わない
場合に較べて軽い。図１２のＭＯＳＦＥＴ１２０と同様
に、通常、セル１２１は深い保護Ｐ＋領域が各セル内に
含まれている場合と較べてより小さい。
【００３８】本発明に基づくＭＯＳＦＥＴの製造プロセ
スは数多くあるが、図１５乃至図１９に図３に示したＭ
ＯＳＦＥＴ３０の製造プロセスの一例を示す。
スは数多くあるが、図１５乃至図１９に図３に示したＭ
ＯＳＦＥＴ３０の製造プロセスの一例を示す。
【００３９】図１５を参照されたい。製造プロセスは、
上にＮ−エピタキシャル層１４が公知のプロセスを用い
て形成された従来のＮ＋基板１３から始まる。
上にＮ−エピタキシャル層１４が公知のプロセスを用い
て形成された従来のＮ＋基板１３から始まる。
【００４０】厚い酸化膜１３０を成長させ、マスクして
エッチングし、深いＰ＋領域３８が形成されるべき部分
の上面に薄い酸化膜１３１を成長させる。続いて、薄い
酸化膜１３１を通して、ドーズ量１×１０14乃至７×１
０15ｃｍ-2、エネルギー６０乃至１００ＫｅＶで、深い
Ｐ＋領域３８を注入により形成する。結果として得られ
る構造を図１５に示す。酸化膜１３０及び１３１はその
後取り除く。
エッチングし、深いＰ＋領域３８が形成されるべき部分
の上面に薄い酸化膜１３１を成長させる。続いて、薄い
酸化膜１３１を通して、ドーズ量１×１０14乃至７×１
０15ｃｍ-2、エネルギー６０乃至１００ＫｅＶで、深い
Ｐ＋領域３８を注入により形成する。結果として得られ
る構造を図１５に示す。酸化膜１３０及び１３１はその
後取り除く。
【００４１】このプロセスの１バージョンでは、厚い酸
化膜１３２を成長させた後、深いＰ＋領域３８の上を除
いてフォトマスクにより除去し、更に、薄い酸化膜１３
３を成長させる。薄い酸化膜１３３をマスクし、図１６
に示すように、溝を形成すべき部分から除去する。続い
てマスク及び公知の反応性イオンまたはプラズマドライ
エッチングを用いてエッチングし、溝を形成する。これ
らの溝を酸化してゲート酸化膜３１Ａを形成した後、ポ
リシリコンを溝の上面からあふれるまで溝内に堆積させ
る。続いてドーズ量５×１０13乃至５×１０15ｃｍ-2、
エネルギー６０ｋｅＶでのイオン注入またはＰＯＣｌ3
プリデポジションによって、ポリシリコンに燐をドーピ
ングし、シート抵抗として２０乃至７０Ω／□を得る。
Ｐチャネルデバイスの場合は、ポリシリコンにはイオン
注入によりボロンがドーピングされ、シート抵抗は概ね
４０乃至１２０Ω／□となる。マスクによって保護され
たところを除いてポリシリコンを溝の表面と平坦になる
までエッチバックし、その後金属と接触できるようにす
る。
化膜１３２を成長させた後、深いＰ＋領域３８の上を除
いてフォトマスクにより除去し、更に、薄い酸化膜１３
３を成長させる。薄い酸化膜１３３をマスクし、図１６
に示すように、溝を形成すべき部分から除去する。続い
てマスク及び公知の反応性イオンまたはプラズマドライ
エッチングを用いてエッチングし、溝を形成する。これ
らの溝を酸化してゲート酸化膜３１Ａを形成した後、ポ
リシリコンを溝の上面からあふれるまで溝内に堆積させ
る。続いてドーズ量５×１０13乃至５×１０15ｃｍ-2、
エネルギー６０ｋｅＶでのイオン注入またはＰＯＣｌ3
プリデポジションによって、ポリシリコンに燐をドーピ
ングし、シート抵抗として２０乃至７０Ω／□を得る。
Ｐチャネルデバイスの場合は、ポリシリコンにはイオン
注入によりボロンがドーピングされ、シート抵抗は概ね
４０乃至１２０Ω／□となる。マスクによって保護され
たところを除いてポリシリコンを溝の表面と平坦になる
までエッチバックし、その後金属と接触できるようにす
る。
【００４２】続いて薄い酸化膜１３３を通してイオン注
入する（例えば、ドーズ量１×１０13乃至４×１０14ｃ
ｍ-2、エネルギー４０乃至１００ｋｅＶでボロンを注入
する）ことにより、Ｐ−ボディ３３を形成する。Ｐチャ
ネルデバイスを製造するときも同様の方法を用いること
ができるが、そのときは不純物を燐にする。結果として
得られる構造を図１７に示す。
入する（例えば、ドーズ量１×１０13乃至４×１０14ｃ
ｍ-2、エネルギー４０乃至１００ｋｅＶでボロンを注入
する）ことにより、Ｐ−ボディ３３を形成する。Ｐチャ
ネルデバイスを製造するときも同様の方法を用いること
ができるが、そのときは不純物を燐にする。結果として
得られる構造を図１７に示す。
【００４３】続いてマスク及び砒素のイオン注入によっ
てＮ＋ソース領域３４を形成する（Ｐチャネルデバイス
に対してはボロンイオンを注入する）。このイオン注入
はドーズ量５×１０14乃至１×１０16ｃｍ-2、エネルギ
ー２０乃至１００ｋｅＶで行う。結果として得られる構
造を図１８に示す。
てＮ＋ソース領域３４を形成する（Ｐチャネルデバイス
に対してはボロンイオンを注入する）。このイオン注入
はドーズ量５×１０14乃至１×１０16ｃｍ-2、エネルギ
ー２０乃至１００ｋｅＶで行う。結果として得られる構
造を図１８に示す。
【００４４】Ｎ＋ソース領域３８を形成した後、新たな
マスクを形成し、Ｐ−ボディを接続するのに用いられる
浅いＰ＋領域３３Ａをイオン注入により形成する。この
イオン注入はドーズ量１×１０13乃至５×１０14ｃ
ｍ-2、エネルギー２０乃至８０ｋｅＶで行う。別の方法
として、図１９に示すように、Ｎ＋ソース領域／Ｐ＋コ
ンタクト領域及び深いＰ＋領域に対するコンタクトホー
ルを形成するのに用いるのと同じマスクを通してＰ型不
純物を注入することにより、浅いＰ＋領域３３Ａを形成
することもできる。この方法では若干のＰ型不純物がＮ
＋ソース領域３４に注入されるが、その量はＮ＋ソース
領域のＮ型イオンの濃度に影響を与えるほど多くはな
い。
マスクを形成し、Ｐ−ボディを接続するのに用いられる
浅いＰ＋領域３３Ａをイオン注入により形成する。この
イオン注入はドーズ量１×１０13乃至５×１０14ｃ
ｍ-2、エネルギー２０乃至８０ｋｅＶで行う。別の方法
として、図１９に示すように、Ｎ＋ソース領域／Ｐ＋コ
ンタクト領域及び深いＰ＋領域に対するコンタクトホー
ルを形成するのに用いるのと同じマスクを通してＰ型不
純物を注入することにより、浅いＰ＋領域３３Ａを形成
することもできる。この方法では若干のＰ型不純物がＮ
＋ソース領域３４に注入されるが、その量はＮ＋ソース
領域のＮ型イオンの濃度に影響を与えるほど多くはな
い。
【００４５】その後、薄い酸化膜を熱酸化により形成す
る。続いてボロフォスフォシリケイトガラス（Borophos
phosilicate glass：ＢＰＳＧ）を構造の表面に被着さ
せる。ＢＰＳＧは一時的に８５０℃乃至９５０℃に加熱
され滑らかに流れて、ダイの表面形状を平坦にする。エ
ッチングによって酸化膜及びＢＰＳＧ層にコンタクトホ
ールを形成した後、金属層３６を被着し、コンタクトホ
ールを通してソースとボディ領域と深いＰ＋領域を接続
する。こうして図３に示したＭＯＳＦＥＴ３０が形成さ
れる。
る。続いてボロフォスフォシリケイトガラス（Borophos
phosilicate glass：ＢＰＳＧ）を構造の表面に被着さ
せる。ＢＰＳＧは一時的に８５０℃乃至９５０℃に加熱
され滑らかに流れて、ダイの表面形状を平坦にする。エ
ッチングによって酸化膜及びＢＰＳＧ層にコンタクトホ
ールを形成した後、金属層３６を被着し、コンタクトホ
ールを通してソースとボディ領域と深いＰ＋領域を接続
する。こうして図３に示したＭＯＳＦＥＴ３０が形成さ
れる。
【００４６】その後ダイをＳｉＮまたはＢＰＳＧによっ
て被覆保護し、ボンディングを容易にするためのパッド
マスク窓（pad mask window）をエッチングにより形成
する。
て被覆保護し、ボンディングを容易にするためのパッド
マスク窓（pad mask window）をエッチングにより形成
する。
【００４７】上述した実施例は例示的なものであり限定
的なものではない。当業者には本発明の広い範囲に基づ
く様々な別の実施態様が明らかであろう。
的なものではない。当業者には本発明の広い範囲に基づ
く様々な別の実施態様が明らかであろう。
【図１】溝のコーナーに於ける電界を低減するための深
い中央部拡散領域を含む従来のトレンチゲートＭＯＳＦ
ＥＴの断面図である。
い中央部拡散領域を含む従来のトレンチゲートＭＯＳＦ
ＥＴの断面図である。
【図２】Ａ及びＢからなり、Ａは溝が基板内にまで延在
しており、深い中央部拡散領域のない従来のトレンチゲ
ートＭＯＳＦＥＴの断面図であり、Ｂは図２ＡのＭＯＳ
ＦＥＴに対する等価回路である。
しており、深い中央部拡散領域のない従来のトレンチゲ
ートＭＯＳＦＥＴの断面図であり、Ｂは図２ＡのＭＯＳ
ＦＥＴに対する等価回路である。
【図３】隣接するＭＯＳＦＥＴセル内に保護拡散領域を
含む、本発明に基づく第１実施例の断面図である。
含む、本発明に基づく第１実施例の断面図である。
【図４】Ａ及びＢからなり、Ａは溝が基板内にまで延在
しており、隣接するＭＯＳＦＥＴ内に保護拡散領域を含
む本発明に基づく第２実施例の断面図であり、Ｂは図４
ＡのＭＯＳＦＥＴに対する等価回路である。
しており、隣接するＭＯＳＦＥＴ内に保護拡散領域を含
む本発明に基づく第２実施例の断面図であり、Ｂは図４
ＡのＭＯＳＦＥＴに対する等価回路である。
【図５】従来のＭＯＳＦＥＴセルの上面図である。
【図６】本発明に基づくセルが正方形のＭＯＳＦＥＴの
上面図である。
上面図である。
【図７】図６のセルが正方形のＭＯＳＦＥＴの詳細な上
面図である。
面図である。
【図８】本発明に基づくセルがストライプ状のＭＯＳＦ
ＥＴの上面図である。
ＥＴの上面図である。
【図９】本発明に基づく第２実施例の別の断面図であ
る。
る。
【図１０】本発明に基づく第３実施例の断面図である。
【図１１】本発明に基づく第４実施例の断面図である。
【図１２】本発明に基づく第５実施例の断面図である。
【図１３】広い保護用セルを含む第６実施例の断面図で
ある。
ある。
【図１４】広い保護用セルを含む第６実施例の上面図で
ある。
ある。
【図１５】図３に示したＭＯＳＦＥＴの製造プロセスを
説明するための図である。
説明するための図である。
【図１６】図３に示したＭＯＳＦＥＴの製造プロセスを
説明するための図である。
説明するための図である。
【図１７】図３に示したＭＯＳＦＥＴの製造プロセスを
説明するための図である。
説明するための図である。
【図１８】図３に示したＭＯＳＦＥＴの製造プロセスを
説明するための図である。
説明するための図である。
【図１９】図３に示したＭＯＳＦＥＴの製造プロセスを
説明するための図である。
説明するための図である。
１０ ＭＯＳＦＥＴセル １１ ゲート（トレンチゲート） １２ Ｎ＋ソース領域 １３ Ｎ＋基板（ドレイン） １４ Ｎ−エピタキシャル層（Ｎ−Ｅｐｉ） １５ 深いＰ＋拡散領域 １６ Ｐ−ボディ １７ チャネル領域 ２０ ＭＯＳＦＥＴ ２１ 溝 ２１Ａ ゲート酸化膜 ２１Ｃ 溝のコーナー ２２ Ｐ−ボディ領域 ３０ ＭＯＳＦＥＴ ３１ ゲート ３１Ａ ゲート酸化膜 ３２ 溝 ３３ Ｐ−ボディ領域 ３３Ａ Ｐ＋コンタクト領域 ３４ Ｎ＋ソース領域 ３５ ＭＯＳＦＥＴセル ３６ 金属層 ３７ ダイオードセル ３８ 深いＰ＋拡散領域 ３９ ＰＮ接合 ４０ ＭＯＳＦＥＴ ４１ ＭＯＳＦＥＴセル ４２ ダイオードセル ４３ 溝 ４４ Ｐ＋拡散領域 ４５ ゲート ４５Ａ ゲート酸化膜 ８０ ＭＯＳＦＥＴ ８１〜８４ ＭＯＳＦＥＴセル ８５ ダイオードセル ８６ 保護Ｐ＋拡散領域 ８７ Ｐ＋コンタクト領域 ８８ Ｎ＋ソース領域 ８９ コンタクトホール ９０ コンタクトホール ９１ ゲート ９２ ＭＯＳＦＥＴ ９３ ＭＯＳＦＥＴセル ９４ ダイオードセル １００ ＭＯＳＦＥＴ １０１ ＭＯＳＦＥＴセル １１０ ＭＯＳＦＥＴ １１１ ＭＯＳＦＥＴセル １１２ ダイオードセル １２０ ＭＯＳＦＥＴ １２１ ＭＯＳＦＥＴセル １３０ ＭＯＳＦＥＴ １３１ ＭＯＳＦＥＴセル １３２ 深いＰ＋領域 １３３ Ｎ＋ソース領域 Ｃ１ キャパシタ ＣGD キャパシタ Ｄ１ ダイオード Ｄ２ ダイオード ＤDB ダイオード ＤP+/N+ ダイオード Ｖtn デバイスの閾値電圧 ＹS ゲートの溝と溝の間の距離 ＹG 溝の断面幅
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１０月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】保護拡散領域３８は溝３２のコーナー近辺
に於ける電界強度及びそれによって生じるキャリアの生
成を制限する働きをし、それによってＭＯＳＦＥＴセル
３５では深い中央拡散領域が不要となっている。中央部
の深いＰ＋拡散領域がないため、ＭＯＳＦＥＴセル３５
の寸法は大幅に低減することができ、ＭＯＳＦＥＴ３０
のセル密度を大幅に向上することが可能となっている。
例えば、Ｎ＋ソース領域３４の各側の幅は約１．０μｍ
にまで減少させることができ、Ｐ−ボディ３３用のＰ＋
コンタクト領域と金属層３６との間のコンタクトの幅は
約１．０μｍにまで減少させることができる。従って、
溝３２間の全幅は３．５μｍのオーダーとすることがで
きる。実用では、溝３２間の全幅は５．０μｍに設定す
ることができる。この値が、深い中央部拡散領域を含む
ＭＯＳＦＥＴセル（図１参照）に対する最小幅である約
８．０μｍに対する。
に於ける電界強度及びそれによって生じるキャリアの生
成を制限する働きをし、それによってＭＯＳＦＥＴセル
３５では深い中央拡散領域が不要となっている。中央部
の深いＰ＋拡散領域がないため、ＭＯＳＦＥＴセル３５
の寸法は大幅に低減することができ、ＭＯＳＦＥＴ３０
のセル密度を大幅に向上することが可能となっている。
例えば、Ｎ＋ソース領域３４の各側の幅は約１．０μｍ
にまで減少させることができ、Ｐ−ボディ３３用のＰ＋
コンタクト領域と金属層３６との間のコンタクトの幅は
約１．０μｍにまで減少させることができる。従って、
溝３２間の全幅は３．５μｍのオーダーとすることがで
きる。実用では、溝３２間の全幅は５．０μｍに設定す
ることができる。この値が、深い中央部拡散領域を含む
ＭＯＳＦＥＴセル（図１参照）に対する最小幅である約
８．０μｍに対する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】厚い酸化膜１４０を成長させ、マスクして
エッチングし、深いＰ＋領域３８が形成されるべき部分
の上面に薄い酸化膜１４１を成長させる。続いて、薄い
酸化膜１４１を通して、ドーズ量１×１０１４乃至７×
１０１５ｃｍ−２、エネルギー６０乃至１００ＫｅＶ
で、深いＰ＋領域３８を注入により形成する。結果とし
て得られる構造を図１５に示す。酸化膜１４０及び１４
１はその後取り除く。
エッチングし、深いＰ＋領域３８が形成されるべき部分
の上面に薄い酸化膜１４１を成長させる。続いて、薄い
酸化膜１４１を通して、ドーズ量１×１０１４乃至７×
１０１５ｃｍ−２、エネルギー６０乃至１００ＫｅＶ
で、深いＰ＋領域３８を注入により形成する。結果とし
て得られる構造を図１５に示す。酸化膜１４０及び１４
１はその後取り除く。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】このプロセスの１バージョンでは、厚い酸
化膜１４２を成長させた後、深いＰ＋領域３８の上を除
いてフォトマスクにより除去し、更に、薄い酸化膜１４
３を成長させる。薄い酸化膜１４３をマスクし、図１６
に示すように、溝を形成すべき部分から除去する。続い
てマスク及び公知の反応性イオンまたはプラズマドライ
エッチングを用いてエッチングし、溝を形成する。これ
らの溝を酸化してゲート酸化膜３１Ａを形成した後、ポ
リシリコンを溝の上面からあふれるまで溝内に堆積させ
る。続いてドーズ量５×１０１３乃至５×１０１５ｃｍ
−２、エネルギー６０ｋｅＶでのイオン注入またはＰＯ
Ｃｌ３プリデポジションによって、ポリシリコンに燐を
ドーピングし、シート抵抗として２０乃至７０Ω／□を
得る。Ｐチャネルデバイスの場合は、ポリシリコンには
イオン注入によりボロンがドーピングされ、シート抵抗
は概ね４０乃至１２０Ω／□となる。マスクによって保
護されたところを除いてポリシリコンを溝の表面と平坦
になるまでエッチバックし、その後金属と接触できるよ
うにする。
化膜１４２を成長させた後、深いＰ＋領域３８の上を除
いてフォトマスクにより除去し、更に、薄い酸化膜１４
３を成長させる。薄い酸化膜１４３をマスクし、図１６
に示すように、溝を形成すべき部分から除去する。続い
てマスク及び公知の反応性イオンまたはプラズマドライ
エッチングを用いてエッチングし、溝を形成する。これ
らの溝を酸化してゲート酸化膜３１Ａを形成した後、ポ
リシリコンを溝の上面からあふれるまで溝内に堆積させ
る。続いてドーズ量５×１０１３乃至５×１０１５ｃｍ
−２、エネルギー６０ｋｅＶでのイオン注入またはＰＯ
Ｃｌ３プリデポジションによって、ポリシリコンに燐を
ドーピングし、シート抵抗として２０乃至７０Ω／□を
得る。Ｐチャネルデバイスの場合は、ポリシリコンには
イオン注入によりボロンがドーピングされ、シート抵抗
は概ね４０乃至１２０Ω／□となる。マスクによって保
護されたところを除いてポリシリコンを溝の表面と平坦
になるまでエッチバックし、その後金属と接触できるよ
うにする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】続いて薄い酸化膜１４３を通してイオン注
入する（例えば、ドーズ量１×１０１３乃至４×１０
１４ｃｍ−２、エネルギー４０乃至１００ｋｅＶでボロ
ンを注入する）ことにより、Ｐ−ボディ３３を形成す
る。Ｐチャネルデバイスを製造するときも同様の方法を
用いることができるが、そのときは不純物を燐にする。
結果として得られる構造を図１７に示す。
入する（例えば、ドーズ量１×１０１３乃至４×１０
１４ｃｍ−２、エネルギー４０乃至１００ｋｅＶでボロ
ンを注入する）ことにより、Ｐ−ボディ３３を形成す
る。Ｐチャネルデバイスを製造するときも同様の方法を
用いることができるが、そのときは不純物を燐にする。
結果として得られる構造を図１７に示す。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
Claims (17)
- 【請求項１】 半導体材料と、前記半導体材料の表面
に形成された溝の中に配置されたゲートと、保護拡散領
域とを含むトレンチゲートパワーＭＯＳＦＥＴであっ
て、 前記溝によって複数のＭＯＳＦＥＴセルが画定され、前
記ＭＯＳＦＥＴセルの各々は第１導電型のソース領域と
前記ソース領域に隣接した第２導電型のボディ領域とを
含んでおり、 前記ソース領域と前記ボディ領域は前記溝の側面に接し
ており、 前記保護拡散領域は第２導電型であり、第１導電型の領
域に隣接してダイオードを形成しており、前記ダイオー
ドが前記ＭＯＳＦＥＴセルの各々のチャネル領域に対し
並列に接続されていることを特徴とするＭＯＳＦＥＴ。 - 【請求項２】 前記溝がダイオードセルを画定してお
り、前記保護拡散領域が前記ダイオードセル内に配置さ
れていることを特徴とする請求項１に記載のＭＯＳＦＥ
Ｔ。 - 【請求項３】 前記半導体材料が、基板と、前記基板
の表面上に形成されたエピタキシャル層とを含むことを
特徴とする請求項２に記載のＭＯＳＦＥＴ。 - 【請求項４】 前記溝の底面が前記エピタキシャル層
内に位置し、前記基板と前記エピタキシャル層との境界
から離隔していることを特徴とする請求項３に記載のＭ
ＯＳＦＥＴ。 - 【請求項５】 前記保護拡散領域の底面が前記エピタ
キシャル層内に位置し、前記基板と前記エピタキシャル
層との境界から離隔していることを特徴とする請求項４
に記載のＭＯＳＦＥＴ。 - 【請求項６】 前記保護拡散領域が前記ＭＯＳＦＥＴ
セルの各々の前記ソース領域と短絡されていることを特
徴とする請求項５に記載のＭＯＳＦＥＴ。 - 【請求項７】 前記ダイオードセルを複数含み、前記
ダイオードセルが前記ゲートによって形成された格子内
に規則的な間隔で配置されていることを特徴とする請求
項２に記載のＭＯＳＦＥＴ。 - 【請求項８】 各ダイオードセルにつき予め定められ
た数の前記ＭＯＳＦＥＴがあることを特徴とする請求項
７に記載のＭＯＳＦＥＴ。 - 【請求項９】 前記溝の底面が前記基板内に位置して
いることを特徴とする請求項３に記載のＭＯＳＦＥＴ。 - 【請求項１０】 前記保護拡散領域の底面が前記基板
と前記エピタキシャル層との境界に位置していることを
特徴とする請求項９に記載のＭＯＳＦＥＴ。 - 【請求項１１】 エピタキシャル層内の第１導電型の
領域によって前記ボディ領域が前記ＭＯＳＦＥＴセルの
前記基板から分離されていることを特徴とする請求項９
に記載のＭＯＳＦＥＴ。 - 【請求項１２】 前記溝が正方形のセルの格子を形成
していることを特徴とする請求項２に記載のＭＯＳＦＥ
Ｔ。 - 【請求項１３】 前記溝がストライプ状のセルの格子
を形成していることを特徴とする請求項２に記載のＭＯ
ＳＦＥＴ。 - 【請求項１４】 前記ゲートがゲート酸化膜によって
前記半導体材料から分離されており、前記ダイオードが
前記ゲート酸化膜に損傷を与えるような電圧より低いブ
レークダウン電圧を有することを特徴とする請求項９に
記載のＭＯＳＦＥＴ。 - 【請求項１５】 前記ダイオードセルに於いて、エピ
タキシャル層内の第１導電型の領域によって前記保護拡
散領域が前記基板から分離されていることを特徴とする
請求項１１に記載のＭＯＳＦＥＴ。 - 【請求項１６】 トレンチゲートパワーＭＯＳＦＥＴ
であって、 基板と前記基板表面に形成されたエピタキシャル層とを
含む半導体材料と、 前記エピタキシャル層の表面に形成され前記基板内にま
で延在する溝の中に配置され、前記半導体材料から酸化
膜によって分離されたゲートとを有し、 前記溝によって複数のＭＯＳＦＥＴセルが画定され、前
記ＭＯＳＦＥＴセルの各々は第１導電型のソース領域と
前記ソース領域に隣接した第２導電型のボディ領域とを
含んでおり、 前記ソース領域と前記ボディ領域は前記溝の側面に接し
ており、 前記ボディ領域は第１導電型のドレイン領域に隣接して
おり、前記ボディ領域と前記ドレイン領域とのＰＮ接合
によってダイオードが形成されており、 前記ダイオードが前記酸化膜に損傷を与えるような電圧
より低いブレークダウン電圧を有していることを特徴と
するＭＯＳＦＥＴ。 - 【請求項１７】 前記ＭＯＳＦＥＴセルの各々に於い
て、前記ボディ領域が前記ソース領域に短絡されている
ことを特徴とする請求項１６に記載のＭＯＳＦＥＴ。
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