JP4796220B2 - 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はパワーＦＥＴに関連し、詳細にはゲートがシリコンの表面上に形成されたトレンチ内に配置されるＭＯＳＦＥＴに関連する。
【０００２】
なお本特許出願は、１９９５年６月２日出願の米国特許第０８／４５９，５５５号の一部継続出願である１９９７年１０月３１日出願の米国特許（弁理士明細書番号第Ｍ−３２７８−４Ｐ）の一部継続出願である。本特許出願は、１９９７年６月３０日出願の米国特許第０８／８８４，８２６号及び１９９５年４月２６日出願の第０８／４２９，４１４号、並びに１９９７年１０月７日登録された第５，６７４，７６６号に関連する。各先行出願の特許を参照して全体を本出願の一部としている。
【０００３】
【従来の技術】
トレンチゲート形ＭＯＳＦＥＴはＭＯＳＦＥＴの１つであり、ゲートが、シリコンの表面に形成され、かつ内部に延在するトレンチ内に配置されるものである。ゲートは、格子状の幾何学的なパターンに形成され、それがＭＯＳＦＥＴの個々のセルを画定し、そのパターンは通常閉じた多角形（正方形、六角形等）の形をなすか、或いは一連の互いに入り込んだ縞或いは長方形の形状をなす。電流は、トレンチの側面に隣接して形成される垂直なチャネル内を流れる。トレンチは導電性ゲート材料、典型的にはドープドポリシリコンで満たされ、通常二酸化シリコンからなる誘電体層によりシリコンから絶縁されている。
【０００４】
パワーＭＯＳＦＥＴに関する２つの重要な特性は、ブレークダウン電圧、すなわちオフ条件時に電流を導通し始める電圧、並びにオン抵抗、すなわちオン条件時に電流を流す抵抗である。ＭＯＳＦＥＴのオン抵抗は一般に、セル密度に比例して変化するが、これは単位面積当たりのセル数が多いほど、全「ゲート幅」（各セルの外周）も大きくなり、そこを通って電流が流れるためである。ＭＯＳＦＥＴのブレークダウン電圧は主に、ドーピング濃度及び各ＭＯＳＦＥＴセル内のソース、ボディ、並びにドレイン領域の配置に依存する。
【０００５】
ＭＯＳＦＥＴは一般に、重くドープしたシリコン基板上の成長させたシリコンの軽くドープしたエピタキシャル層内に形成される。ゲートトレンチは通常エピタキシャル層内に延在し、方形であることが多く、角により画定される平坦な底面を備えている。この形状は、ＭＯＳＦＥＴがターンオフされるとき、電界がゲートトレンチの角部付近で最大値に達するという問題を生み出している。これによりアバランシェブレークダウン及び衝撃イオン化が引き起こされ、さらに結果としてキャリアを発生することにもなる。シリコンとゲート酸化物との境界の平均自由行程内でキャリアが発生すると、キャリアはその境界を通過するだけの十分に高いエネルギーを有し、ゲート酸化物内に注入されることがある。シリコン／二酸化シリコンエネルギー障壁を乗り越えることができるキャリアは、しばしば「ホットキャリア」と呼ばれる。ホットキャリア注入は、ゲート酸化物層に極限的な損傷を与え、閾値電圧、相互コンダクタンス或いはオン抵抗において変化を引き起こし、それによりＭＯＳＦＥＴを損傷、或いは破壊してしまう。
【０００６】
米国特許第５，０７２，２６６号は、トレンチの底面下に延在する深い中央ボディ拡散部をＭＯＳＦＥＴセル内の形成することにより、ゲート付近における電圧ブレークダウンを抑制する技術を開示する。この深い中央拡散部は、ブレークダウンが、ゲートから離れた、ホットキャリアがゲート酸化物に達しない位置にあるバルクシリコン内で生じるように電界を形成する。米国特許第５，０７２，２６６号に基づくＭＯＳＦＥＴの断面図が図１に示され、トレンチゲート１１、Ｎ＋ソース領域１２、Ｎ＋基板（ドレイン）１３、Ｎ−エピタキシャル層１４並びに深い中央Ｐ＋拡散部１５を含むＭＯＳＦＥＴセル１０が示される。Ｐ＋拡散部１５の最も下の部分はゲート１１の底面より下にあることに注意されたい。
【０００７】
深いＰ＋拡散部のドーピングは、破線により示され、参照番号１７を付されたチャネル領域内のＰ−ボディ１６のドーピングより高い。結果として、ゲートトレンチ間の距離Ｙｓはある最小値以上に保持されなければならない。そうしないと、深いＰ＋ドーパントがチャネル１７内に拡散し、デバイスの閾値電圧Ｖｔｎを上昇させてしまうことになる。Ｙｓの値は、ゲートの厚さと共に、セル密度を確定し、ＭＯＳＦＥＴのオン抵抗を決定するための役割を果たす。
【０００８】
さらに深いＰ＋拡散部はＮ−エピタキシャル層１４内の電流の広がりを制限する。図２０及び２１はそれぞれ、平坦な底面のＰ−ボディ領域を有する従来のＭＯＳＦＥＴと、深いＰ＋拡散部を有するＭＯＳＦＥＴの電流ラインのシミュレーションを示す。図２１の電流ラインは、概ね４５〜４７°（９５％の電流ラインで測定された）の広がり角（エピタキシャル電流の一様性を記載するために用いられる解析的近似）に制限され、その結果、図２０に記載されるデバイス比べて、Ｎ−エピタキシャル領域は最適ではない状態で利用され、かつ固有オン抵抗はより高くなる。従来のデバイスは電流広がり角が大きく、７３〜７８°の範囲にあり、式ｘ＝（ＹCELL−ＹG）２ｔａｎθ（ただしθは電流広がり角、ＹCELLはＭＯＳＦＥＴセルの全幅、ＹGはゲートトレンチ間距離である）により推定されるかなり浅い深さで一様な伝導を達成する。この関係が図２２に示される。深いＰ＋領域の存在により、Ｎ−エピタキシャル領域内で一様な伝導が達成される深さが、０．５ミクロンから１．６ミクロンまで増加するということがわかっている。
【０００９】
極端に低電圧、低オン抵抗のパワーＭＯＳＦＥＴを作るために、デバイスの寸法が一般に小さくされる。詳細には、セル密度が大きくなり、エピタキシャル層は、ゲートトレンチが重くドープされた基板内に延在する場所に来るまで、薄くされる。そのようなＭＯＳＦＥＴが図２ＡのＭＯＳＦＥＴ２０として示される。
【００１０】
これは全く新しい一式の設計基準を作り出す。図２Ａを参照すると、ゲートトレンチ２１の角部２１ＣはＮ＋基板１３に包囲されるため、この場所における電界はゲート酸化物層間で完全に降下する。シリコン内のホットキャリアの形成は低減されるが、ゲート酸化物層上の高電界が、なおもデバイスを劣化或いは損傷させるようになる。１つの条件では、ゲートが、ソース及びボディと概ね同じポテンシャルにバイアスされるとき（すなわちデバイスがターンオフするとき）、かなり心配されるのが、トレンチ底面でのゲート酸化物層がデバイス間にかかる全電圧に耐えなければならないということである。それは図１の実施例と比較すると、この電位差の一部を吸収するためのエピタキシャル層が存在しないことによる。
【００１１】
ＭＯＳＦＥＴ２０に対する等価回路が図２Ｂに示される。ダイオードＤDBはＮ−エピタキシャル層１４とＰ−ボディ領域２２との間のＰＮ接合を表わし、コンデンサＣGDはゲート酸化物層２１Ａ間のキャパシタを表わす。
【００１２】
【発明が解決しようとする課題】
トレンチ底部におけるブレークダウンの発生を防ぎ、ＭＯＳＦＥＴの損傷を避けると共に、オン抵抗特性が改善されたトレンチゲート形ＭＯＳＦＥＴを提供することにある。
【００１３】
【課題を解決するための手段】
本発明のトレンチゲート形ＭＯＳＦＥＴは、基板のみ、或いは上層をなすエピタキシャル層を堆積された基板からなる半導体チップ内に形成される。ＭＯＳＦＥＴのゲートはチップの表面から下方に延在するトレンチ内に形成される。ＭＯＳＦＥＴは、第１の導電型のソース領域と、第２の導電型のボディ領域と、第１の導電型のドレイン領域とを備え、それらがトレンチの側壁に沿って垂直に配列される。ゲートトレンチはエピタキシャル層内に延在することもあり、エピタキシャル層を通り基板内に達することもある。
【００１４】
ＭＯＳＦＥＴはゲートトレンチにより画定される複数のセルとして形成される。そのセルは任意の形状からなることができる。例えば、セルは、正方形や六角形、或いは一連の平行な縞或いは長方形の形をなすことができる。本発明に従って、第２の導電型の保護拡散部がチップ内に作られ、それがエピタキシャル層或いは基板内に第１の導電型のＰＮ接合部を形成する。このＰＮ接合部はダイオードとして機能する。金属層は、ダイオードがＭＯＳＦＥＴセルのチャネルに並列に接続されるように、保護拡散部（すなわちダイオードの端子）をＭＯＳＦＥＴセルのソース領域に連結する。
【００１５】
ある好適な実施例では、保護拡散部はＭＯＳＦＥＴを横切る選択されたパターン内の一定のセル内に形成される。
【００１６】
第２の導電型の保護拡散部は、ゲート酸化物間の、さらにはトレンチの角部での電界の強さを減少させ、かつトレンチ付近でのホットキャリアの形成を制限するように動作する。特定の実施例では、トレンチはエピタキシャル層内に延在する。アバランシェブレークダウンは、アバランシェ領域がゲートトレンチから空間的に分離されている限り、多くのメカニズム（リーチスルー（reachthrough）、曲率半径等）により誘発されることがある。またダイオードは電圧クランプとしても動作し、それによりゲート酸化物層間にかかる電圧を制限する。特定の実施例においては、トレンチは基板内に延在し、ゲート酸化物はＭＯＳＦＥＴ間の全電圧降下に耐えなければならない。
【００１７】
ある好適な実施例では、保護拡散部（「ダイオードセル」）を含む１つのセルは、選択された数のアクティブＭＯＳＦＥＴセル（「アクティブセル」）に対して、ＭＯＳＦＥＴに渡ってあるパターンを繰返しながら設けられる。アクティブセル当たりのダイオードセルの数は、ＭＯＳＦＥＴの設計基準により決定される。一般に、例えば、より多くのブレークダウンを被るものと予想されるＭＯＳＦＥＴセルは、より多くの割合のダイオードセルを必要とする。
【００１８】
またダイオードセルの存在により、ＭＯＳＦＥＴがボディダイオード順方向伝導を用いて動作するとき、ドレイン−ボディ間ダイオード電流の多くの部分が流れることになる。そのような動作（Ｎ−チャネルデバイスの第３象限動作と呼ばれる）は、インダクタ或いはモータが、プッシュプルで、すなわち一対のブリッジ配列のＭＯＳＦＥＴにより駆動されるとき通常生じる。アクティブセル内の高いダイオード電流は、少数電荷蓄積（charge storage）をもたらし、それがダイオードターンオフ（強制ダイオード逆回復）を劣化させ、高い逆電圧がもう一度デバイス間に加えられたときに、寄生ソース−ボディ−ドレインアクティブセルＮＰＮバイポーラトランジスタのスナップバック（snapback）を誘発することがある。
【００１９】
【発明の実施の形態】
本発明の第１の実施例が図３に示される。トレンチゲート形ＭＯＳＦＥＴ３０は、Ｎ＋基板１３の上側表面上に成長するエピタキシャル層１４内に形成される。ゲート３１は、トレンチ３２内に形成され、酸化物層３１Ａにより半導体材料から分離される。ＭＯＳＦＥＴ３０のセル３５は、Ｐ−ボディ領域３３、浅いＰ＋コンタクト領域３３Ａ、並びにＮ＋ソース領域３４も備える。金属層３６は、Ｐ−ボディ領域３３とＮ＋ソース領域３４とに接触し、その間を短絡させる。
【００２０】
Ｎ＋基板１３は、ＭＯＳＦＥＴ３０のドレインとして機能し、その底面から接触される。別法では、Ｎ＋基板の代わりに埋め込まれたＮ＋層をドレインとして用いることができ、ドレインは、例えば、Ｎ＋シンカー領域と上側コンタクトを用いて、構造体の上側から接触されることができる。
【００２１】
隣接するセル３７では、保護用の深いＰ＋拡散部３８が形成される。拡散部３８は、Ｎ−エピタキシャル層１４と共にＰＮ接合部３９を形成する。金属層３６が保護拡散部３８に接触しており、これによりＰＮ接合部３９は、セル３５のチャネルと並列に接続されるダイオードを表わす。
【００２２】
保護拡散部３８は電界の強さ及びその結果トレンチ３２の角部付近に生じるキャリア形成を制限し、これによりＭＯＳＦＥＴセル３５における深い中央拡散部の必要性を排除する。深いＰ＋中央拡散部を用いない場合、ＭＯＳＦＥＴセル３５の寸法は実質的に低減され、ＭＯＳＦＥＴ３０のセル密度は著しく増加する。例えば、Ｎ＋ソース領域３４の各側面の幅は約１．０μｍに低減され、金属層３６とＰ−ボディ３３に対するＰ＋コンタクト領域との間のコンタクトの幅は約１．０μｍに低減され、そのためトレンチ３１間の全幅はおよそ３．５μｍにすることができる。実際には、トレンチ３１間の全幅は、５．０μｍに設定される。これは、深い中央拡散部（図１参照）を含むＭＯＳＦＥＴセルに対する約８．０μｍの最小幅と対照的である。
【００２３】
図４Ａは図２Ａに示されるセルと同様のＭＯＳＦＥＴセル４１を含むＭＯＳＦＥＴ４０を示す。すなわち、トレンチ４３はＮ−エピタキシャル層１４を通りＮ＋基板１３内に延在しており、セル４１は深い中央Ｐ＋拡散部を含まない。隣接するセル４２では、保護用Ｐ＋拡散部４４が形成され、拡散部４４の下側接合部がＮ＋基板１３の上側表面に達している。
【００２４】
図４ＢはＭＯＳＦＥＴ４０に対する等価回路図を示す。トレンチ４３の角部がＮ＋基板１３内に位置し、重くドープされたＮ＋基板１３が強い電界に耐えられないため、トレンチの角部における電界の問題はほとんど無視できる。代わりに、ゲート４５とＮ＋基板１３との間の電界の強さ、すなわちゲート酸化物層４５Ａ間にかかる電界の強さが重大な要因となる。この位置は、図４ＢのコンデンサＣGDにより表わされる。Ｐ−ボディ領域２２とＮ−エピタキシャル層１４との間のＰＮ接合部は、ダイオードＤDBにより表わされ、Ｐ＋拡散部４４とＮ＋基板１３との間のＰＮ接合部はダイオードＤP+/N+により表わされる。ここで示されるように、ダイオードＤDB及びダイオードＤP+/N+のいずれもＭＯＳＦＥＴセル４１のチャネルと並列に接続される。
【００２５】
図５は、図１に示される従来のＭＯＳＦＥＴ１０の平面図を示す。保護用の深いＰ＋領域１５は各正方形セルの中央に示され、Ｎ＋ソース領域１２及びゲート１１に包囲される。図５に４つの完全なセルが示される。
【００２６】
図６は、図３に示されるＭＯＳＦＥＴ３０の平面図を示す。図４Ａに示されるＭＯＳＦＥＴ４０の平面図も、同様に示されることであろう。各セルの中央部の保護Ｐ＋領域は削除されているので、セルの寸法は低減されている。Ｐ＋拡散部を含むセル（しばしば「ダイオードセル」と呼ばれる）も示される。図６では、８個のアクティブＭＯＳＦＥＴセル毎に１つのダイオードセルが存在する（全９セル）。
【００２７】
図７は、図６に示される３つのセルの詳細な平面図を示す（２つのアクティブＭＯＳＦＥＴセルと１つのダイオードセル）。図７では、Ｙｓはトレンチの断面幅を表わす（ゲート幅Ｗと混同してはならない）。前記ｎセル毎に１つのダイオードセルが存在するものと仮定すると、以下の式によりｎセルの全面積が与えられる。
【００２８】
【数１】
Ａ＝（ＹG＋ＹS）2＋（ｎ−１）（ＹG＋ＹS）2＝ｎ（ＹG＋ＹS）2
【００２９】
これらのセルのｎ−１がアクティブＭＯＳＦＥＴセルであるから、ｎ個のセル内の全ゲート幅Ｗは以下に等しい。
【００３０】
【数２】
Ｗ＝４ＹS（ｎ−１）
【００３１】
従って、面積対幅比Ａ／Ｗ（ゲート幅Ｗが如何に効率的に面積Ａ内に収容されるを示す良度指数）は以下に等しい。
【００３２】
【数３】
Ａ／Ｗ＝（ＹG＋ＹS）2
【００３３】
こうしてダイオードセルを含むＭＯＳＦＥＴに対する比Ａ／Ｗは、ダイオードセルがない従来のＭＯＳＦＥＴに比べて、ファクタｎ（ｎ−１）により増加する。この「損失（penalty）」ファクタは、ダイオードセルが電流を流さないという事実から生じており、ｎが増加するに従って１に近づく。その損失は、デバイスのセル密度を増加させることにより得られる全ゲート幅（それ故電流容量）が増加することにより相殺される。一般的に、ｎはＭＯＳＦＥＴがブレークダウンすると予想される頻度により決定される。より頻繁にブレークダウンすると予想されるデバイスは、一般により低いｎの値を必要とする、すなわち全セル数に対してより多くのダイオードセル数がなければならないであろう。他にセルが１個の非アクティブセル（すなわちダイオードセル）しかない極端な場合には、Ｎ＝２であり、ｎ／ｎ−１＝２になり、この構造体の効率上の利得は、幾分制限される。一方、例えば、全２１セルの１つのみがダイオードセルであるなら、ｎ＝２１であり、ｎ／ｎ−１＝２１／２０となり、そのダイオードによる損失は実質的にないことが示される。
【００３４】
上記のように、米国特許第５，０７２，２６６号により開示されるような深いＰ＋領域の存在は、エピタキシャル領域内の電流の広がりを制限し、それによりオン抵抗を増加する。図２３は、固有オン抵抗（ＲDSＡ）を、深いＰ＋拡散部を有するＭＯＳＦＥＴ（曲線１７０）及び分布したダイオードセルを有するＭＯＳＦＥＴ（曲線１７２）におけるセル密度の関数として示すグラフである。そこに示されるように、深いＰ＋拡散部を有するＭＯＳＦＥＴの固有オン抵抗は、ある最小値に達するが、その後電流が密集し、Ｐ＋ボディドーパントがチャネル内に侵入することにより閾値電圧の上昇を招く結果増加する。分布したダイオードセルを有するＭＯＳＦＥＴでは、電流の広がりが改善され、さらにその改善がセル密度の増加と共に顕著になるため、オン抵抗の著しい改善が達成される。図２３のグラフでは、アクティブ平底セルのオン抵抗は、単に広がり角を増加した結果として、３５ｍΩ−ｃｍ2まで３１％を改善する（図２３の１２Ｍｃｅｌｌｓ／ｉｎ2時参照）。さらに３２Ｍｃｅｌｌｓ／ｉｎ2にセル密度を増加することにより、主により低いＡ／Ｗファクタからチャネル抵抗が改善される結果として、２８％の改善が達成させる。正味の効果は、これらの改善値を乗算して、１２Ｍｃｅｌｌｓ／ｉｎ2時の前のものと比較して、３０−ＶＮチャネルトレンチゲートＭＯＳＦＥＴに対するダイ抵抗において、およそ５１％の低減である。図２４は、固有ＲDSＡの変化を、２つのデバイスに対するゲートバイアスの関数として示す。２０−Ｖゲート定格を有するデバイスの場合、閾値電圧は、１０−及び４．５−Ｖゲートバイアス時の定格動作と一貫するように２．９Ｖに保持された。
【００３５】
１−ｏｆ−ＮクランプＭＯＳＦＥＴのアバランシェ能力が、非クランプ誘導スイッチング（ＵＩＳ）シミュレーションを用いて解析された。デバイスは、１６アクティブＭＯＳＦＥＴセル毎に１つのダイオードセルを備えていた。図２５は、スイッチング前の通常の伝導中に線形領域において動作するデバイスの電流ラインを示し、図２６はデバイスが誘導的にスイッチングされた後の電流ラインを示す。そこに示されるように、アバランシェブレークダウンはダイオードセル内で生じ、全ての電流を誘導し、「オフ」状態のアクティブＭＯＳＦＥＴセルでは、衝撃イオン化、プレアバランシェ或いは高ゲート酸化物電界は測定されなかった。
【００３６】
【実施例１】
テストは非クランプ誘導スイッチング（ＵＩＳ）テスタ（ＡＯＴ ＩＬＴ−２００ Ｉｎｄｕｃｔｉｖｅ Ｌｏａｄ Ｔｅｓｔｅｒ）を用いて１０−Ａの定格動作するＳＯ−８サイズＭＯＳＦＥＴを用いて行われた。図２７は、測定されたＵＩＳ電流がＭＯＳＦＥＴの定格動作電流の７倍を超え、電流密度が９５０Ａ／ｃｍ2以上に達したということ示す。３６Ｖの公称ブレークダウン（図２８参照）から４６ＶまでＵＩＳ中にアバランシェブレークダウン電圧における増加が、ＭＯＳＦＥＴの損傷もなく観測された。
【００３７】
【実施例２】
３２Ｍｃｅｌｌｓ／ｉｎ2技術を用いるとき、Ｄ2ＰＡＫタイプパッケージ用のサイズの０．５７４ｃｍ×０．４２７ｃｍＭＯＳＦＥＴが設計、製作及びアセンブリされた。１，０７５，６２０個のアクティブＭＯＳＦＥＴセルを用いるこのデバイスは、ＵＬＳＩクラスの製作技術を達成した最初のパワーＭＯＳＦＥＴであった（＞１００万トランジスタ）。図２８に示されるように、測定されたダイは、４．０Ｖのゲートバイアスで１４０Ａを超える飽和電流、並びに３００Ａ（テスタの制限）を超えて線形のままである５Ｖでのドレイン電流を示した。ゲート電荷はＶｇｓ＝１０Ｖで１９５ｎＣで測定され、図２９に示されるように、対応するパッケージ化された全体のオン抵抗は、３．１ｍΩであった。１．１ｍΩの測定されたパッケージ抵抗を引いた後、結果的に２．０ｍΩより小さくなるダイ抵抗は、我々の知る限り今まで報告されている最も低い値である。しかしながら、より小さなダイにおけるオン抵抗のシミュレーション及び測定（図２９の丸を参照）は、ＭＯＳＦＥＴの上面金属内の広がり抵抗は、０．５ｍΩ程度の抵抗付加の原因となることがあることを示唆する。こうして、パッケージ化することは一般に、パッケージ化される製品の全抵抗の３３％の割合を占める。０．２５ｍΩｃｍ2のみの固有オン抵抗を用いると、３２Ｍｃｅｌｌｓ／ｉｎ2ＭＯＳＦＥＴは、今まで製作された任意の３０−ＶパワーＭＯＳＦＥＴの中で我々の知る限りでは最も低い固有オン抵抗を有し、他の同様のデバイスのＵＩＳ、信頼性並びに面積スケーリング制限に影響されない。
【００３８】
【実施例３】
特別な問題が、低ゲートバイアスで動作させる場合の１−ｏｆ−ｎ設計をスケーリングする際に現れる。ゲート酸化物が厚いとき、２０Ｖ或いはそれ以上の定格ゲート酸化物ブレークダウン電圧を有するＭＯＳＦＥＴ（ここでは規格化されたゲート酸化物厚η＝１００％、すなわち１を有するものとして定義される）に関しては、ＰＮ接合部電界におけるトレンチゲートの影響は、最小である。図３０に示されるように、上で参照したＢｕｌｕｃｅａの特許に開示されるような深いＰ＋拡散部、或いはここに開示するような分布したダイオードからの電圧クランピングを用いない場合の、Ｐ−チャネルデバイスのＭＥＤＩＣＩシミュレーションはＰＮ接合部で生じるアバランシェブレークダウンを示す。しかしながら低電圧動作時のＭＯＳＦＥＴを最適化するために、ゲート酸化物層はスケールダウン（すなわち薄く）され、低閾値電圧（チャネルパンチスルーを起こさない）を達成し、かつ高チャネル相互コンダクタンスを達成しなければならない。薄いゲート酸化物の場合、例えば図３１に示されるようにη＝３５％の場合、フィールドプレート誘導（ＦＰＩ）アバランシェブレークダウンが、ＰＮ接合部と一致しないゲート電極に隣接する位置で発生し、それによりデバイスのブレークダウン電圧が下がり、ゲート酸化物はホットキャリア発生の危険性に晒される。上で参照したＢｕｌｕｃｅａの特許に従った深い拡散部を有するＭＯＳＦＥＴの場合、深い拡散部に関連する空乏領域によりゲートが静電的に遮蔽される結果として、ダイオードクランプセルはＦＰＩ（図３２参照）に対して低感度になる。平底ボディ領域を有するＭＯＳＦＥＴを保護するために、１−ｏｆ−Ｎダイオードのブレークダウン電圧は、ＦＰＩブレークダウンが発生する電圧より概ね低く設定される（図３２参照）。ＦＰＩ問題を克服することにより、より高いセル密度を十分に利用して、エピタキシャル領域の利用を改善し、チャネル抵抗を減少させることができる（それは低ゲートバイアス時に全オン抵抗を抑制する）。
【００３９】
Ｐ−チャネルＭＯＳＦＥＴが、ここに記載される１−ｏｆ−Ｎ原理に従って製作された。ＭＯＳＦＥＴのドレインは、既知の技術により、２０Ｖ動作用に設計された。セル密度は３２Ｍｃｅｌｌｓ／ｉｎ2に設定され、ゲート酸化物はη＝６０％まで薄くされ、閾値電圧は１．３Ｖに設定された。２．５Ｖのみのゲートバイアスで５０Ａ以上を誘導する１０−Ａ定格ＳＯ−８サイズパッケージ用のダイが用いられた。図３３はデバイスのＩ−Ｖ特性を示す。図３４に示されるように、測定した固有オン抵抗は２．５Ｖのゲートバイアスで８５０μΩ−ｃｍ2であり、２．７Ｖのゲートバイアスで７５０μΩ−ｃｍ2であった。我々の知る限りでは、低ゲートバイアス（＜３Ｖ）動作時のＰ−チャネルＭＯＳＦＥＴに対して今まで報告されたオン抵抗としては最も小さいものである。４．５Ｖのゲートバイアスで測定されたオン抵抗は、わずか５２６μΩ−ｃｍ2であった。ＳＯ−８パッケージのオン抵抗は１１ｍΩであり、我々が知る限りでは、４．５Ｖのゲートバイアス時にＰ−チャネルデバイスに対して今までに報告されたオン抵抗としては最も低いものである。
【００４０】
結論として、垂直なトレンチＦＥＴにおいて非アクティブな深いＰ＋セルを規則的に分布させて有することは、トレンチゲートの角部或いはその付近でのキャリア発生率及び電界を制限する電圧クランピング機構をもたらす。電気的な過大負荷の存在時に、デバイスの信頼性及び残存性は、それによりオン抵抗或いはセル密度を制限することなく改善される。深いＰ＋領域はトレンチ端部に延在する必要はなく、所望ならセルの構成より小さく作ることもできる。トレンチがＮ＋基板に重なり合うなら、深いＰ＋領域はトレンチ下に延在する必要はなく、その場合にはＰＩＮダイオードが、深いＰ＋領域とＮ＋基板との間に形成されることもできる（図１１参照）。（図１１のダイオードＤ２のような）ＰＩＮダイオードのブレークダウン電圧を、中間領域、すなわち「固有」領域のドーピング濃度及び幅の関数として示すグラフは、Ｓ．Ｍ．Ｓｚｅ「Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」第２版（Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，１９８１，ｐ．１０５，Ｆｉｇ．３２）により与えられており、参照して一部としている。
【００４１】
本発明の「ｏｎｅ−ｏｆ−ｎ」技術を用いると、ＭＯＳＦＥＴセルの寸法は、著しく低減され、それにより面積及びボディコンタクトの品質を犠牲にすることなく１２Ｍｃｅｌｌｓ／ｉｎ2から３２Ｍｃｅｌｌｓ／ｉｎ2（５ｃｅｌｌｓ／ｃｍ2）にセル密度を増加させることができる。パラメータ「ｎ」は、２（１セルおきに）から６４或いはそれ以上のような大きな数まで変化させることができる。従ってＭＯＳＦＥＴがアバランシェブレークダウンに耐えるための能力は、ファクタｎ／ｎ−１により表わされる全くの平底のセルに比べてオン抵抗における損失はあるものの、設計により制御することができる。多くの例においては、この損失ファクタは、理想的な平底デバイスの数％以内に調整されることができる。
【００４２】
図８は、セルが縞状をなす別のＭＯＳＦＥＴセルの平面図を示す。ＭＯＳＦＥＴ８０では、セル８１、８２、８３並びに８４は、アクティブＭＯＳＦＥＴセルであり、セル８５は、保護用Ｐ＋拡散部を含むダイオードセルである。各セル８１−８４は、Ｐ＋コンタクト領域８７及びＮ＋ソース領域８８を備える。コンタクトホール８９が、図８に２つ示されており、金属層（図示せず）と、ＭＯＳＦＥＴセル８１−８４のＰ＋領域８７及びＮ＋ソース領域８８、並びにダイオードセル８５のＰ＋領域８６とのコンタクト部を設けるために用いられる。コンタクトホール８９は、セル８１−８５に渡って種々のパターンに配列されることができる。ゲート９１を接触するためのコンタクトホール９０も示されている。
【００４３】
Ｐ＋ダイオードセルの別の使用目的は、ゲートとＮ＋基板との間の過剰な電界による過大負荷からゲート酸化物層を保護するようにドレイン電圧をクランプすることである。この状況は、特にトレンチが基板内に延在し、かつそのためトレンチの底部におけるゲート酸化物層が、ゲートと基板間の全電位差に晒される実施例において引き起こされる。二酸化シリコンは、約８ＭＶ／ｃｍに等しい電圧に耐えることができる。安全率５０％を用いて、製造時には一般に、ＸOX・４ＭＶ／ｃｍ（ただしＸOXはｃｍで表わすゲート酸化物の厚さである）を、ゲート酸化物層間に印加される最大電圧とみなす。従って、保護用Ｐ＋拡散部により形成されるダイオードのブレークダウン電圧は、ＸOX・４ＭＶ／ｃｍを超えないようにすべきである。例えば、４００オングストロームの厚さを有する酸化物層を用いる場合、酸化物層は約３２Ｖで破壊されるが、信頼できる動作のためには、最大電圧を１６Ｖに制限すべきである。
【００４４】
図９−１１は本発明に従ったいくつかの別の実施例の断面図を示す。図９はＭＯＳＦＥＴ９２を示し、その中ではトレンチがＮ＋基板内に延在している。Ｎ−エピタキシャル層の薄い層は、ＭＯＳＦＥＴセル９３内に残されるが、ダイオードセル９４では、保護用Ｐ＋拡散部がＮ＋基板１３の上面に達している。図１０に示されるＭＯＳＦＥＴ１００では、ＭＯＳＦＥＴセル１０１内のＰ−ボディ領域がＮ＋基板１３の上面にまで延在し、エピタキシャル層のＮ−ドープド領域は残されていない。図１１に示されるＭＯＳＦＥＴ１１０は、エピタキシャル層１４の薄い部分、ドープドＰ−或いはＮ−が、ＭＯＳＦＥＴセル１１１及びＭＯＳＦＥＴセル１１２のそれぞれに残されている。
【００４５】
図９−１１では、ダイオードＤ１はＭＯＳＦＥＴセル内のＰＮ接合部を表わし、ダイオードＤ２は保護用ダイオードセル内のＰＮ接合部を表わし、キャパシタＣ１はゲート及びＮ＋基板に当接されるゲート酸化物層を表わす。３つの全ての場合に、関係ＢＶD2＜５０％・ＢＶC1が保持されなければならない。ただし、ＢＶD2はダイオードＤ２のブレークダウン電圧であり、ＢＶC1はキャパシタＣ１のブレークダウン電圧である。また、ダイオードＤ２のブレークダウン電圧は、各場合ともダイオードＤ１のブレークダウン電圧より小さい。
【００４６】
ＭＯＳＦＥＴ１２０が、図１２に示されており、図２Ａに示される従来のＭＯＳＦＥＴと同じように表わされる。ダイオードＤ１は、浅いＰ＋コンタクト領域、Ｐ−ボディ並びにＮ＋基板の結合により各ＭＯＳＦＥＴセルの中央に形成されるＰＩＮダイオードを表わす。ＭＯＳＦＥＴ１２０では、ＰＩＮダイオードＤ１のブレークダウン電圧は、キャパシタＣ１のブレークダウン電圧の５０％より低くく設定されており、キャパシタのブレークダウン電圧は、ゲート酸化物層の厚さをｃｍ単位で表わした場合に８ＭＶ／ｃｍを基準として計算される。結果として、ＭＯＳＦＥＴ１２０では、もしブレークダウンが起こる場合でも、個々のセルの中央の領域で、かつゲート酸化物を損傷しない電圧で起こるであろう。
【００４７】
さらに別の実施例が図１３及び１４に示されており、図１３は、図１４の平面図に示されるＸＩＩＩＡ−ＸＩＩＩＡの断面で見た断面図である。ＭＯＳＦＥＴ１３０は、セル１２１及び、深いＰ＋領域１３２を含む幅広セル１３１を備える。深いＰ＋領域１３２は、セル１２１のゲート酸化物層に対する保護機能を有する一方で、それ自体がアクティブＭＯＳＦＥＴセルとして機能し、Ｎ＋ソース領域１３３を有している。こうして、セル１３１はＭＯＳＦＥＴの全セル密度を減少させるが、セル１３１が保護機能のみを実行し、電流を流さない場合よりは、オン抵抗に関する損失は少なくなる。図１２のＭＯＳＦＥＴ１２０の場合のように、セル１２１は一般に、保護用の深いＰ＋領域が各セルに含まれている場合よりは小さくなる。
【００４８】
本発明に従ってＭＯＳＦＥＴを製作するためには多数の方法があるが、図１５−１９は図３に示されるＭＯＳＦＥＴ３０を製作する場合の典型的な方法を示す。
【００４９】
図１５においては、出発点は従来のＮ＋基板１３であり、既知の方法を用いてＮ−エピタキシャル層１４を上面に成長させている。
【００５０】
厚い酸化物層１４０が、成長、マスク並びにエッチングされ、薄い酸化物層１４１は、深いＰ＋領域３８が形成される予定の基板の上面に成長する。その後１×１０14から７×１０15ｃｍ-2のドーズ量及び６０−１００ｋｅＶのエネルギーで薄い酸化物層１４１を通して深いＰ＋領域３８が注入される。結果的な構造が図１５に示される。その酸化物層１４０及び１４１は除去される。
【００５１】
その方法の１つの変形例では、厚い酸化物層１４２が成長し、その後深いＰ＋領域３８上を除いてフォトマスク処理により除去され、薄い酸化物層１４３が成長する。薄い酸化物層１４３はマスクされ、図１６に示されるように、トレンチが形成される予定の構造体部分から除去される。そのトレンチがマスクされ、反応性イオンエッチング或いはプラズマドライエッチングの既知の技術を用いてエッチングされる。そのトレンチは酸化され、ゲート酸化物層３１Ａが形成され、ポリシリコンが、トレンチの上面から溢れるまでトレンチ内に堆積される。その後ポリシリコンは、５×１０13から５×１０15ｃｍ-2のドーズ量及び６０ｋｅＶのエネルギーでＰＯＣｌ3予備堆積或いはイオン注入により燐をドープされ、２０−７０Ω／□のシート抵抗が与えられる。Ｐ−チャネルデバイスの場合、ポリシリコンはイオン注入を用いて、概ね４０−１２０Ω／□のシート抵抗になるまでほう素をドープされる。その後ポリシリコンは、マスクが保護する場所を除いて、トレンチの表面が平坦に戻るまでエッチングされ、その結果概ね金属層と接触することができる。
【００５２】
その後Ｐ−ボディ３３が薄い酸化物層１４３を通して注入される（例えば、１×１０13から４×１０14ｃｍ-2のドーズ量及び４０−１００ｋｅＶのエネルギーでほう素が注入される）。同様の方法が、ドーパントが燐である点は異なるが、Ｐ−チャネルデバイスを製作する際に用いられる。結果的な構造体は図１７に示される。
【００５３】
その後Ｎ＋ソース領域がマスクされ、５×１０14から１×１０16ｃｍ-2のドーズ量及び２０−１００ｋｅＶのエネルギーで砒素イオン注入（或いはＰ−チャネルデバイスの場合にはほう素注入）される。結果的な構造体が図１８に示される。
【００５４】
Ｎ＋ソース領域３８の形成に引き続いて、新しいマスクが形成され、Ｐ−ボディと接触させるために用いられる浅いＰ＋領域３３Ａが、１×１０13から５×１０14ｃｍ-2のドーズ量及び２０−８０ｋｅＶのエネルギーでイオン注入により導入される。別法では、図１９に示されるように、浅いＰ＋領域３３Ａは、Ｎ＋ソース領域／Ｐ＋コンタクト領域及び深いＰ＋領域用のコンタクトホールを形成する際に用いられた同じマスクを通してＰ−型ドーパントを注入することにより形成される。この技術を用いて、数種類のＰ−型ドーパントがＮ＋ソース領域３４内に注入されるが、Ｐ−型ドーパントのレベルは、Ｎ−型イオンをＮ＋ソース領域に十分に集中させるほどのレベルではない。
【００５５】
薄い酸化物層を熱的に成長させる。その後ＢＰＳＧが基板の表面上に堆積される。ＢＰＳＧは、滑らかに流動し、さらにダイの表面形状を平坦化するために、およそ８５０℃から９５０℃に瞬時に加熱される。コンタクトホールは酸化物及びＢＰＳＧ層内でエッチングされ、金属層３６が堆積され、コンタクトホールを介してソース及びボディ領域と深いＰ＋領域とのコンタクトを形成する。これにより、図３に示されるＭＯＳＦＥＴ３０が生成される。
【００５６】
その後ダイはＳｉＮ或いはＢＰＳＧを用いてパッシベーションされ、ボンディングを容易にするためにパッドマスク窓がエッチングされる。
【００５７】
一連のシミュレーション及び実験が行われ、種々の市販可能な製品を製造するパラメータの範囲を決定した。それらは、２０−Ｖ及び３０−Ｖ定格ドレイン電位、１２−Ｖ及び２０−Ｖ定格ゲート電位、並びにＮ−チャネル及びＰ−チャネルデバイスである。「１−ｏｆ−Ｎ」ダイオードセルが、ＭＯＳＦＥＴセルの前にブレークダウンするようになるデバイスを作るパラメータの範囲を特定することが望まれた。２つのアプローチが用いられた。１つは（ｉ）中間層の厚さにより主に決定されたブレークダウン電圧を有するＰＩＮ型ダイオードを使用することを伴う「リーチスルー」アプローチ、もう１つは（ｉｉ）２層のサブレイヤを含むエピタキシャル層が、サブレイヤの下側に重畳するダイオードセル内の深い拡散部と共に用いられる「ステップｅｐｉ」アプローチである。
【００５８】
試験の最初のセットは、ＭＯＳＦＥＴセル２７０及びダイオードセル２７２を含む、図３５に示されるタイプの「リーチスルー」構造体を取り扱った。ダイオードセルは、エピタキシャル層の表面下３μｍに延在する深いＰ＋拡散部２７４を含む。図３５はＮ−チャネルデバイスを示す。Ｐ−チャネルデバイスは同一の全体構造を有しているが、導電型が反対になるであろう
試験の結果は図３６に示されており、縦軸はブレークダウン電圧であり、横軸は２から６μｍの範囲にあり、エピタキシャル層の「平坦」部分（Ｘｅｐｉ（ｆｌａｔ））である、すなわちＮ−エピタキシャル層とＮ＋基板との間の遷移領域において増加し始める前の、Ｎ−型ドーパントの濃度において比較的一定である部分である。この遷移領域は、図３５における斜線領域２７６により示される。
【００５９】
図３６は２０−Ｖドレイン、１２−Ｖゲート並びにＮ−チャネルデバイスに関連する試験データを示す。第１の組の曲線２８０、２８２並びに２８４は、Ｎ−エピタキシャル層のドーパント濃度がそれぞれ１．０×１０16ｃｍ-3、２．０×１０16ｃｍ-3、３．０×１０16ｃｍ-3であるときの、デバイスのブレークダウン電圧を示す。ゲート酸化物層の厚さは３００オングストロームであり、ターゲットドレイン定格は２０Ｖである。Ｘｅｐｉ（ｆｌａｔ）が３μｍ厚より小さい場合、ブレークダウンはダイオードセル２７２内で生じ、Ｘｅｐｉ（ｆｌａｔ））と共に増加する。Ｘｅｐｉ（ｆｌａｔ）がおよそ４μｍ厚より厚いときは、ブレークダウンはＭＯＳＦＥＴ２７０内で発生し、従ってブレークダウン電圧はＸｅｐｉ（ｆｌａｔ）には依存しなくなる。
【００６０】
図３６における曲線２８６及び２８８は、それぞれ２．０×１０16ｃｍ-3、３．０×１０16ｃｍ-3のＮ−エピタキシャル濃度でのＭＯＳＦＥＴセル２７０とダイオードセル２７２との間のブレークダウン電圧間の差を示す。ＭＯＳＦＥＴセルとダイオードセルとの間のブレークダウン電圧の差が概ね５Ｖまで許容できると仮定すると、２．０×１０16ｃｍ-3のＮ−ｅｐｉ濃度及び３μｍのＸｅｐｉ（ｆｌａｔ）が、満足のいくデバイスをもたらすことになろう。他の状況では、図３６に示される範囲内のパラメータを有する他のデバイスが、満足のいく結果をもたらすことになろう。
【００６１】
図３７は、５００オングストロームのゲート酸化物層厚を有する「リーチスルー」３０−Ｖドレイン、２０−Ｖゲート並びにＮ−チャネルデバイスの場合の同様の組の曲線を示す。曲線２９０、２９２並びに２９４は、Ｎ−ｅｐｉの濃度がそれぞれ５．０×１０15ｃｍ-3、１．０×１０16ｃｍ-3、２．０×１０16ｃｍ-3であるときのデバイスのブレークダウン電圧を示す。曲線２９６、２９８、２９９は、Ｎ−エピタキシャルの濃度がそれぞれ５．０×１０15ｃｍ-3、１．０×１０16ｃｍ-3、２．０×１０16ｃｍ-3であるときのＭＯＳＦＥＴセル２７０及びダイオードセル２７２のブレークダウン電圧間の差を示す。
【００６２】
図３６及び３７の曲線は、シミュレーションにより作成された。データ点（四角形、三角形、ダイヤ形等）は実際の実験結果を表わす。
【００６３】
図３９は図３８に示されるデバイスから得られた実験結果を示しており、図３８は「ステップ化」されたＮ−ｅｐｉ層を含む、すなわち異なる濃度のＮ−型ドーパントを有するサブレイヤＮ−ｅｐｉ１及びＮ−ｅｐｉ２を含み、これは１９９７年１０月７日出願の米国特許第５，６７４，７６６号に記載されている。これは２０−Ｖドレイン、１２−Ｖゲートの「ステップｅｐｉデバイス」である。上側サブレイヤＮ−ｅｐｉ２は３．５ミクロン厚（Ｘｅｐｉ２）であるが、他の実施例では、Ｎ−ｅｐｉ２は、２μｍ〜５μｍの範囲にある。ＭＯＳＦＥＴセル３００内のトレンチ及びＰ−ボディ領域は、上側サブレイヤＮ−ｅｐｉ２内にのみ延在するが、ダイオードセル３０２内の深いＰ＋拡散部はＮ−ｅｐｉ２を通り、下側サブレイヤＮ−ｅｐｉ１内に延在する。Ｐ−チャネルデバイスでは、導電型は反対になるであろう。図３９では、横軸は下側サブレイヤＮ−ｅｐｉ１のドーパント濃度を表わしており、１．０×１０16ｃｍ-3から１．０×１０18ｃｍ-3まで変化する。曲線３１０、３１２並びに３１４は、上側サブレイヤＮ−ｅｐｉ２のドーパント濃度がそれぞれ５．０×１０15ｃｍ-3、１．０×１０16ｃｍ-3、１．５×１０16ｃｍ-3であるときのデバイスのブレークダウン電圧を示す。破線３１６、３１８並びに３１９は、サブレイヤＮ−ｅｐｉ１がそれぞれ５．０×１０15ｃｍ-3、１．０×１０16ｃｍ-3、１．５×１０16ｃｍ-3のドーパント濃度を有するときのＭＯＳＦＥＴセル３００とダイオードセル３０２のブレークダウン電圧間の差を示す。これらの実施例では、サブレイヤＮ−ｅｐｉ１は、ＭＯＳＦＥＴセル３００とダイオードセル３０２のブレークダウン電圧がサブレイヤＮ−ｅｐｉ１の厚さに依存しない程十分に厚くする。
【００６４】
図４０は、ダイオードセル内のブレークダウン電圧（横軸）を、下側サブレイヤＮ−ｅｐｉ１の抵抗率（左側縦軸）及びドーパント濃度（右側縦軸）の関数として示すグラフである。
【００６５】
図４１、４２並びに４３は３０−Ｖドレイン、２０−Ｖゲートを有するステップｅｐｉ形Ｎ−チャネルデバイスに対する同様のデータを示す。図４１では、曲線３３０は、ＭＯＳＦＥＴセルのブレークダウン電圧を示し、曲線３３２はダイオードセルのブレークダウン電圧を示し、そして曲線３３４はＭＯＳＦＥＴセル及びダイオードセルにおけるブレークダウン電圧間の差を示す。下側ｅｐｉサブレイヤに対するドーパント濃度は４×１０16ｃｍ-3であり、上側サブレイヤは３．５μｍ厚であった。横軸は上側ｅｐｉサブレイヤのドーパント濃度を表わしており、５．０×１０15ｃｍ-3〜２．５×１０16ｃｍ-3の範囲にある。この範囲は３．０×１０16ｃｍ-3まで拡張することができ、２．０×１０16ｃｍ-3が好適な濃度である。
【００６６】
図４２及び４３は、異なる形態において同様のデバイスに対するデータを示す。図４２では、曲線３４０は、ＭＯＳＦＥＴセルに対するブレークダウン電圧を示し、曲線３４２はダイオードセルに対するブレークダウン電圧を示し、曲線３４４は２つの値間の差を示す。上側及び下側ｅｐｉサブレイヤに対するドーパント濃度は、それぞれ１．０×１０16ｃｍ-3及び４．０×１０16ｃｍ-3であった。横軸は上側サブレイヤの厚さを表わし、２μｍ〜５μｍの範囲にあり、公的には３μｍである。図４３では、曲線３５０はＭＯＳＦＥＴセルに対するブレークダウン電圧を示し、曲線３５２はダイオードセルに対するブレークダウン電圧を示し、曲線３５４は２つの値間の差を示す。上側ｅｐｉサブレイヤのドーパント濃度及び厚さは、それぞれ１．０×１０16ｃｍ-3及び３．５μｍであった。横軸は下側ｅｐｉサブレイヤのドーパント濃度を表わし、１．０×１０16ｃｍ-3〜５．０×１０16ｃｍ-3の範囲にあり、好適には４．０×１０16ｃｍ-3である。
【００６７】
図４４は、３０−Ｖドレイン、２０−ＶゲートＰ−チャネルデバイスに対する同様のデータを示ており、そのデバイスは「リーチスルー」アプローチを利用している。曲線３６０、３６２並びに３６４は、Ｐ−ｅｐｉ層の厚さが４μｍから８μｍまで変化したときのダイオードセルのブレークダウン電圧を示し、それぞれ５．０×１０15ｃｍ-3、１．０×１０16ｃｍ-3、２．０×１０16ｃｍ-3のＰ−ｅｐｉ濃度を表わす。曲線３６６、３６８並びに３６９はそれぞれ同じレベルのＰ−ｅｐｉ濃度におけるＭＯＳＦＥＴセルとダイオードセルのブレークダウン電圧間の差を示す。
【００６８】
図４５及び４６は、Ｐ−チャネル２０−Ｖドレイン、１２−Ｖゲートデバイスに対するデータを示しており、そのデバイスは「リーチスルー」アプローチを用いていた。いずれの図においても、ブレークダウン電圧は、Ｐ−ｅｐｉ層厚の関数として描かれている。曲線３７０及び３８０は、５．０×１０15ｃｍ-3のＰ−ｅｐｉドーパント濃度におけるダイオードブレークダウン電圧を示し、曲線３７２及び３８２は、１．０×１０16ｃｍ-3のＰ−ｅｐｉドーパント濃度におけるダイオードブレークダウン電圧を示し、曲線３７４及び３８４は、２．０×１０16ｃｍ-3のＰ−ｅｐｉドーパント濃度におけるダイオードブレークダウン電圧を示す。曲線３７６及び３８６は５．０×１０15ｃｍ-3のＰ−ｅｐｉドーパント濃度におけるダイオードセルとＭＯＳＦＥＴセルとの間のブレークダウン電圧における差を示し、曲線３７８及び３８８は１．０×１０16ｃｍ-3のＰ−ｅｐｉドーパント濃度におけるダイオードセルとＭＯＳＦＥＴセルとの間のブレークダウン電圧における差を示し、曲線３７９及び３８９は２．０×１０16ｃｍ-3のＰ−ｅｐｉドーパント濃度におけるダイオードセルとＭＯＳＦＥＴセルとの間のブレークダウン電圧における差を示す。
【００６９】
Ｐ−チャネル２０−Ｖドレインデバイスでは、ＭＯＳＦＥＴセルの前にダイオードセルをブレークダウンさせるようにするのがやや難しい。より薄いゲート酸化物を用いる場合、上述のように、ＦＰＩブレークダウンが、ＰＮ接合ブレークダウン前に発生する傾向がある。こうして、ダイオードセル内の拡散部を形成するために用いられる注入のドーズ量を増加するか、或いはダイオード拡散部の深さを増加するために特別なドライブイン過程を用いるかのいずれかを行うことが必要な場合がある。図４５は、１．０×１０15ｃｍ-2の「標準的な」注入ドーズ量の結果を示しているが、１−３時間、１０５０−１１００℃で２回のドライブインを用いている。図４６は、４．０×１０15ｃｍ-2の注入ドーズ量の結果を示しているが、１−３時間、１０５０−１１００℃で２回のドライブインを用いている。
【００７０】
図４７は、およそ３μｍ深さのＮ−型ダイオード拡散部に対するブレークダウン電圧を、６つの異なる注入ドーズ量、１．０×１０15ｃｍ-2（曲線３９０）、２．０×１０15ｃｍ-2（曲線３９１）、３．０×１０15ｃｍ-2（曲線３９２）、４．０×１０15ｃｍ-2（曲線３９３）、５．０×１０15ｃｍ-2（曲線３９４）、６．０×１０15ｃｍ-2（曲線３９５）の場合に、Ｐ−ｅｐｉ層の厚さの関数として示す。
【００７１】
図４８は、およそ３μｍ深さのＮ−型ダイオード拡散部に対するブレークダウン電圧を、７つの異なるＰ−ｅｐｉ層厚、９．０μｍ（曲線４００）、８．７５μｍ（曲線４０１）、８．５μｍ（曲線４０２）、８．２５μｍ（曲線４０３）、８．０μｍ（曲線４０４）、７．７５μｍ（曲線４０５）、７．５μｍ（曲線４０６）の場合に、注入ドーズ量の関数として示す。
【００７２】
上記実施例は、例示しているにすぎず、制限をするものではない。本発明の広範な原理に従った多数の別の実施例は、当業者には明らかであろう。
【００７３】
【発明の効果】
上記のように、本発明によるダイオードセルを形成することにより、トレンチ底部におけるブレークダウンの発生を防ぎ、ＭＯＳＦＥＴの損傷を避けると共に、オン抵抗特性が改善されたトレンチゲート形ＭＯＳＦＥＴを提供することができる。
【図面の簡単な説明】
【図１】 トレンチの角部における電界を減少させるために深い中央拡散部を有する従来のトレンチゲート形ＭＯＳＦＥＴの断面図である。
【図２】 Ａ及びＢからなり、Ａは深い中央拡散部がなく、トレンチが基板内に延在する、従来のトレンチゲート形ＭＯＳＦＥＴの断面図であり、ＢはＡのＭＯＳＦＥＴに対する等価回路図である。
【図３】隣接ＭＯＳＦＥＴセル内に保護拡散部を有する本発明の第１の実施例の断面図である。
【図４】Ａ及びＢよりなり、Ａは隣接ＭＯＳＦＥＴセル内に保護拡散部を有し、トレンチが基板内に延在する、本発明の第２の実施例の断面図であり、ＢはＡのＭＯＳＦＥＴに対する等価回路図である。
【図５】従来のＭＯＳＦＥＴセルの平面図である。
【図６】本発明による正方形セル形ＭＯＳＦＥＴの平面図である。
【図７】図６の正方形セル形ＭＯＳＦＥＴの詳細な平面図である。
【図８】本発明による縞形ＭＯＳＦＥＴの平面図である。
【図９】本発明による第２の実施例の別の断面図である。
【図１０】本発明による第３の実施例の断面図である。
【図１１】本発明による第４の実施例の断面図である。
【図１２】本発明による第５の実施例の断面図である。
【図１３】幅広保護セルを有する第６の実施例の断面図である。
【図１４】図１３に示す第６の実施例の平面図である。
【図１５】図３に示されるＭＯＳＦＥＴを製作する工程の各過程を示す図である。
【図１６】図３に示されるＭＯＳＦＥＴを製作する工程の各過程を示す図である。
【図１７】図３に示されるＭＯＳＦＥＴを製作する工程の各過程を示す図である。
【図１８】図３に示されるＭＯＳＦＥＴを製作する工程の各過程を示す図である。
【図１９】図３に示されるＭＯＳＦＥＴを製作する工程の各過程を示す図である。
【図２０】米国特許第５，０７２，２６６号に開示されるような、平底形ボディ領域を有するＭＯＳＦＥＴ及び深い中央ボディ拡散部を有するＭＯＳＦＥＴにおける電流ラインのシミュレーションを示す図である。
【図２１】米国特許第５，０７２，２６６号に開示されるような、平底形ボディ領域を有するＭＯＳＦＥＴ及び深い中央ボディ拡散部を有するＭＯＳＦＥＴにおける電流ラインのシミュレーションを示す図である。
【図２２】一様な伝導が達成される、電流広がり角とエピタキシャル層内の深さとの幾何学的関係を示すＭＯＳＦＥＴの図である。
【図２３】深い中央拡散部を有するＭＯＳＦＥＴと分布したダイオードセルを有するＭＯＳＦＥＴにおける固有オン抵抗をセル密度の関数として示すグラフである。
【図２４】それぞれ１２Ｍｃｅｌｌｓ／ｉｎ2及び３２Ｍｃｅｌｌｓ／ｉｎ2のセル密度を有するＭＯＳＦＥＴに対する固有オン抵抗の変動をゲートバイアスの関数として示すグラフである。
【図２５】通常の伝導中に線形の領域内において動作するＭＯＳＦＥＴセルを有し、アバランシェブレークダウンを被るＭＯＳＦＥＴにおける電流ラインのシミュレーションを示す図である。
【図２６】通常の伝導中に線形の領域内において動作するダイオードセルを有し、アバランシェブレークダウンを被るＭＯＳＦＥＴにおける電流ラインのシミュレーションを示す図である。
【図２７】ＭＯＳＦＥＴ内の非クランプ誘導スイッチング電流及びドレイン電圧を示すグラフである。
【図２８】ＭＯＳＦＥＴの測定されたＩ−Ｖ特性及びブレークダウン特性を示す図である。
【図２９】パッケージ化されたＭＯＳＦＥＴの種々の構成要素のオン抵抗をゲートバイアスの関数として示す図である。
【図３０】比較的厚いゲート酸化物層を有する平底形ＭＯＳＦＥＴにおけるアバランシェブレークダウンの位置を示すシミュレーションである。
【図３１】比較的薄いゲート酸化物層を有する平底形ＭＯＳＦＥＴにおけるアバランシェブレークダウンの位置を示すシミュレーションである。
【図３２】深い中央ボディ拡散部を有するＭＯＳＦＥＴの場合のブレークダウン電圧を規格化されたゲート酸化物厚の関数として示すグラフである。ＭＯＳＦＥＴは平底形のボディ領域を有し、また本発明による分布したダイオードセルを有する。
【図３３】ＭＯＳＦＥＴのＩ−Ｖ特性を示すグラフである。
【図３４】１２Ｍｃｅｌｌｓ／ｉｎ2及び３２Ｍｃｅｌｌｓ／ｉｎ2のセル密度を有する薄い（１２−Ｖゲート定格）及び厚い（２０−Ｖゲート定格）の酸化物のＭＯＳＦＥＴの場合の固有オン抵抗をゲートバイアスの関数として示すグラフである。
【図３５】ＭＯＳＦＥＴセル及びダイオードセルを含む、「リーチスルー」タイプＭＯＳＦＥＴ構造体の断面図である。
【図３６】「リーチスルー」アプローチを用いる２０−Ｖドレイン、１２−ＶゲートＮチャネルＭＯＳＦＥＴにおいて、ブレークダウン電圧をエピタキシャル層厚の関数として示すグラフである。
【図３７】「リーチスルー」アプローチを用いる３０−Ｖドレイン、２０−ＶゲートＮチャネルＭＯＳＦＥＴにおいて、ブレークダウン電圧をエピタキシャル層厚の関数として示すグラフである。
【図３８】ＭＯＳＦＥＴセル及びダイオードセルを含む、「ステップ形ｅｐｉ」タイプＭＯＳＦＥＴ構造体の断面図である。
【図３９】「ステップ形ｅｐｉ」アプローチを用いる２０−Ｖドレイン、１２−ＶゲートＮチャネルＭＯＳＦＥＴにおいて、ブレークダウン電圧を下側ｅｐｉサブレイヤのドーパント濃度の関数として示すグラフである。
【図４０】ダイオードセル（水平方向軸）内のブレークダウン電圧を下側ｅｐｉサブレイヤの抵抗率及びドーパント濃度の関数として示すグラフである。
【図４１】「ステップ形ｅｐｉ」アプローチを用いる３０−Ｖドレイン、２０−ＶゲートＮチャネルＭＯＳＦＥＴの場合の種々のデータを示すグラフである。
【図４２】「ステップ形ｅｐｉ」アプローチを用いる３０−Ｖドレイン、２０−ＶゲートＮチャネルＭＯＳＦＥＴの場合の種々のデータを示すグラフである。
【図４３】「ステップ形ｅｐｉ」アプローチを用いる３０−Ｖドレイン、２０−ＶゲートＮチャネルＭＯＳＦＥＴの場合の種々のデータを示すグラフである。
【図４４】「リーチスルー」アプローチを用いる３０−Ｖドレイン、２０−ＶゲートＰチャネルデバイスの場合の種々のデータを示すグラフである。
【図４５】ダイオードセルのブレークダウン電圧、並びにダイオード及びＭＯＳＦＥＴに対するブレークダウン電圧間の差を、ダイオード拡散に対して異なる注入ドーズ量及びドライブイン時間の場合のｅｐｉ濃度の関数として示すグラフである。
【図４６】ダイオードセルのブレークダウン電圧、並びにダイオード及びＭＯＳＦＥＴに対するブレークダウン電圧間の差を、ダイオード拡散に対して異なる注入ドーズ量及びドライブイン時間の場合のｅｐｉ濃度の関数として示すグラフである。
【図４７】Ｎ型ダイオード拡散の場合のブレークダウン電圧を、６つの異なる注入ドーズ量の場合のＰ−ｅｐｉ層の厚さの関数として示すグラフである。
【図４８】Ｎ型ダイオード拡散の場合のブレークダウン電圧を、７つの異なるＰ−ｅｐｉ層の厚さの場合の注入ドーズ量の関数として示すグラフである。
【符号の説明】
１０ ＭＯＳＦＥＴセル
１１ トレンチゲート
１２ Ｎ＋ソース領域
１３ Ｎ＋基板
１４ Ｎ−エピタキシャル層
１５ 深いＰ＋拡散部
１６ Ｐ−ボディ
１７ チャネル
２０ ＭＯＳＦＥＴセル
２１ ゲートトレンチ
２１Ａ ゲート酸化物層
２１Ｃ ゲートトレンチ角部
２２ Ｐ−ボディ領域
３０ トレンチゲート形ＭＯＳＦＥＴ
３１ ゲート
３１Ａ ゲート酸化物層
３２ トレンチ
３３ Ｐ−ボディ領域
３３Ａ Ｐ＋コンタクト領域
３４ Ｎ＋ソース領域
３５ ＭＯＳＦＥＴセル
３６ 金属層
３７ 隣接ＭＯＳＦＥＴセル
３８ 拡散部
３９ ＰＮ接合部
４０ ＭＯＳＦＥＴ
４１ ＭＯＳＦＥＴセル
４２ 隣接セル
４３ トレンチ
４４ 保護用Ｐ＋拡散部
４５ ゲート
４５Ａ ゲート酸化物層
８０ ＭＯＳＦＥＴ
８１ アクティブＭＯＳＦＥＴセル
８２ アクティブＭＯＳＦＥＴセル
８３ アクティブＭＯＳＦＥＴセル
８４ アクティブＭＯＳＦＥＴセル
８５ ダイオードセル
８６ Ｐ＋領域
８７ Ｐ＋コンタクト領域
８８ Ｎ＋ソース領域
８９ コンタクトホール
９０ コンタクトホール
９１ ゲート
９２ ＭＯＳＦＥＴ
９３ ＭＯＳＦＥＴセル
１００ ＭＯＳＦＥＴ
１０１ ＭＯＳＦＥＴセル
１１０ ＭＯＳＦＥＴ
１１１ ＭＯＳＦＥＴセル
１１２ ＭＯＳＦＥＴセル
１２０ ＭＯＳＦＥＴ
１２１ セル
１３０ ＭＯＳＦＥＴ
１３１ セル
１３２ 深いＰ＋領域
１３３ Ｎ＋ソース領域
１４０ 厚い酸化物層
１４１ 薄い酸化物層
１４２ 厚い酸化物層
１４３ 薄い酸化物層
１７０ 深いＰ＋拡散部を有するＭＯＳＦＥＴの曲線
１７２ 分布したダイオードセルを有するＭＯＳＦＥＴの曲線
２７０ ＭＯＳＦＥＴセル
２７２ ダイオードセル
２７４ 深いＰ＋拡散部
２７６ 斜線領域
２８０〜２９９ 曲線
３００ ＭＯＳＦＥＴセル
３０２ ダイオードセル
３１０〜３１４ 曲線
３１６〜３１９ 破線
３３０〜４０６ 曲線
【発明の属する技術分野】
本発明はパワーＦＥＴに関連し、詳細にはゲートがシリコンの表面上に形成されたトレンチ内に配置されるＭＯＳＦＥＴに関連する。
【０００２】
なお本特許出願は、１９９５年６月２日出願の米国特許第０８／４５９，５５５号の一部継続出願である１９９７年１０月３１日出願の米国特許（弁理士明細書番号第Ｍ−３２７８−４Ｐ）の一部継続出願である。本特許出願は、１９９７年６月３０日出願の米国特許第０８／８８４，８２６号及び１９９５年４月２６日出願の第０８／４２９，４１４号、並びに１９９７年１０月７日登録された第５，６７４，７６６号に関連する。各先行出願の特許を参照して全体を本出願の一部としている。
【０００３】
【従来の技術】
トレンチゲート形ＭＯＳＦＥＴはＭＯＳＦＥＴの１つであり、ゲートが、シリコンの表面に形成され、かつ内部に延在するトレンチ内に配置されるものである。ゲートは、格子状の幾何学的なパターンに形成され、それがＭＯＳＦＥＴの個々のセルを画定し、そのパターンは通常閉じた多角形（正方形、六角形等）の形をなすか、或いは一連の互いに入り込んだ縞或いは長方形の形状をなす。電流は、トレンチの側面に隣接して形成される垂直なチャネル内を流れる。トレンチは導電性ゲート材料、典型的にはドープドポリシリコンで満たされ、通常二酸化シリコンからなる誘電体層によりシリコンから絶縁されている。
【０００４】
パワーＭＯＳＦＥＴに関する２つの重要な特性は、ブレークダウン電圧、すなわちオフ条件時に電流を導通し始める電圧、並びにオン抵抗、すなわちオン条件時に電流を流す抵抗である。ＭＯＳＦＥＴのオン抵抗は一般に、セル密度に比例して変化するが、これは単位面積当たりのセル数が多いほど、全「ゲート幅」（各セルの外周）も大きくなり、そこを通って電流が流れるためである。ＭＯＳＦＥＴのブレークダウン電圧は主に、ドーピング濃度及び各ＭＯＳＦＥＴセル内のソース、ボディ、並びにドレイン領域の配置に依存する。
【０００５】
ＭＯＳＦＥＴは一般に、重くドープしたシリコン基板上の成長させたシリコンの軽くドープしたエピタキシャル層内に形成される。ゲートトレンチは通常エピタキシャル層内に延在し、方形であることが多く、角により画定される平坦な底面を備えている。この形状は、ＭＯＳＦＥＴがターンオフされるとき、電界がゲートトレンチの角部付近で最大値に達するという問題を生み出している。これによりアバランシェブレークダウン及び衝撃イオン化が引き起こされ、さらに結果としてキャリアを発生することにもなる。シリコンとゲート酸化物との境界の平均自由行程内でキャリアが発生すると、キャリアはその境界を通過するだけの十分に高いエネルギーを有し、ゲート酸化物内に注入されることがある。シリコン／二酸化シリコンエネルギー障壁を乗り越えることができるキャリアは、しばしば「ホットキャリア」と呼ばれる。ホットキャリア注入は、ゲート酸化物層に極限的な損傷を与え、閾値電圧、相互コンダクタンス或いはオン抵抗において変化を引き起こし、それによりＭＯＳＦＥＴを損傷、或いは破壊してしまう。
【０００６】
米国特許第５，０７２，２６６号は、トレンチの底面下に延在する深い中央ボディ拡散部をＭＯＳＦＥＴセル内の形成することにより、ゲート付近における電圧ブレークダウンを抑制する技術を開示する。この深い中央拡散部は、ブレークダウンが、ゲートから離れた、ホットキャリアがゲート酸化物に達しない位置にあるバルクシリコン内で生じるように電界を形成する。米国特許第５，０７２，２６６号に基づくＭＯＳＦＥＴの断面図が図１に示され、トレンチゲート１１、Ｎ＋ソース領域１２、Ｎ＋基板（ドレイン）１３、Ｎ−エピタキシャル層１４並びに深い中央Ｐ＋拡散部１５を含むＭＯＳＦＥＴセル１０が示される。Ｐ＋拡散部１５の最も下の部分はゲート１１の底面より下にあることに注意されたい。
【０００７】
深いＰ＋拡散部のドーピングは、破線により示され、参照番号１７を付されたチャネル領域内のＰ−ボディ１６のドーピングより高い。結果として、ゲートトレンチ間の距離Ｙｓはある最小値以上に保持されなければならない。そうしないと、深いＰ＋ドーパントがチャネル１７内に拡散し、デバイスの閾値電圧Ｖｔｎを上昇させてしまうことになる。Ｙｓの値は、ゲートの厚さと共に、セル密度を確定し、ＭＯＳＦＥＴのオン抵抗を決定するための役割を果たす。
【０００８】
さらに深いＰ＋拡散部はＮ−エピタキシャル層１４内の電流の広がりを制限する。図２０及び２１はそれぞれ、平坦な底面のＰ−ボディ領域を有する従来のＭＯＳＦＥＴと、深いＰ＋拡散部を有するＭＯＳＦＥＴの電流ラインのシミュレーションを示す。図２１の電流ラインは、概ね４５〜４７°（９５％の電流ラインで測定された）の広がり角（エピタキシャル電流の一様性を記載するために用いられる解析的近似）に制限され、その結果、図２０に記載されるデバイス比べて、Ｎ−エピタキシャル領域は最適ではない状態で利用され、かつ固有オン抵抗はより高くなる。従来のデバイスは電流広がり角が大きく、７３〜７８°の範囲にあり、式ｘ＝（ＹCELL−ＹG）２ｔａｎθ（ただしθは電流広がり角、ＹCELLはＭＯＳＦＥＴセルの全幅、ＹGはゲートトレンチ間距離である）により推定されるかなり浅い深さで一様な伝導を達成する。この関係が図２２に示される。深いＰ＋領域の存在により、Ｎ−エピタキシャル領域内で一様な伝導が達成される深さが、０．５ミクロンから１．６ミクロンまで増加するということがわかっている。
【０００９】
極端に低電圧、低オン抵抗のパワーＭＯＳＦＥＴを作るために、デバイスの寸法が一般に小さくされる。詳細には、セル密度が大きくなり、エピタキシャル層は、ゲートトレンチが重くドープされた基板内に延在する場所に来るまで、薄くされる。そのようなＭＯＳＦＥＴが図２ＡのＭＯＳＦＥＴ２０として示される。
【００１０】
これは全く新しい一式の設計基準を作り出す。図２Ａを参照すると、ゲートトレンチ２１の角部２１ＣはＮ＋基板１３に包囲されるため、この場所における電界はゲート酸化物層間で完全に降下する。シリコン内のホットキャリアの形成は低減されるが、ゲート酸化物層上の高電界が、なおもデバイスを劣化或いは損傷させるようになる。１つの条件では、ゲートが、ソース及びボディと概ね同じポテンシャルにバイアスされるとき（すなわちデバイスがターンオフするとき）、かなり心配されるのが、トレンチ底面でのゲート酸化物層がデバイス間にかかる全電圧に耐えなければならないということである。それは図１の実施例と比較すると、この電位差の一部を吸収するためのエピタキシャル層が存在しないことによる。
【００１１】
ＭＯＳＦＥＴ２０に対する等価回路が図２Ｂに示される。ダイオードＤDBはＮ−エピタキシャル層１４とＰ−ボディ領域２２との間のＰＮ接合を表わし、コンデンサＣGDはゲート酸化物層２１Ａ間のキャパシタを表わす。
【００１２】
【発明が解決しようとする課題】
トレンチ底部におけるブレークダウンの発生を防ぎ、ＭＯＳＦＥＴの損傷を避けると共に、オン抵抗特性が改善されたトレンチゲート形ＭＯＳＦＥＴを提供することにある。
【００１３】
【課題を解決するための手段】
本発明のトレンチゲート形ＭＯＳＦＥＴは、基板のみ、或いは上層をなすエピタキシャル層を堆積された基板からなる半導体チップ内に形成される。ＭＯＳＦＥＴのゲートはチップの表面から下方に延在するトレンチ内に形成される。ＭＯＳＦＥＴは、第１の導電型のソース領域と、第２の導電型のボディ領域と、第１の導電型のドレイン領域とを備え、それらがトレンチの側壁に沿って垂直に配列される。ゲートトレンチはエピタキシャル層内に延在することもあり、エピタキシャル層を通り基板内に達することもある。
【００１４】
ＭＯＳＦＥＴはゲートトレンチにより画定される複数のセルとして形成される。そのセルは任意の形状からなることができる。例えば、セルは、正方形や六角形、或いは一連の平行な縞或いは長方形の形をなすことができる。本発明に従って、第２の導電型の保護拡散部がチップ内に作られ、それがエピタキシャル層或いは基板内に第１の導電型のＰＮ接合部を形成する。このＰＮ接合部はダイオードとして機能する。金属層は、ダイオードがＭＯＳＦＥＴセルのチャネルに並列に接続されるように、保護拡散部（すなわちダイオードの端子）をＭＯＳＦＥＴセルのソース領域に連結する。
【００１５】
ある好適な実施例では、保護拡散部はＭＯＳＦＥＴを横切る選択されたパターン内の一定のセル内に形成される。
【００１６】
第２の導電型の保護拡散部は、ゲート酸化物間の、さらにはトレンチの角部での電界の強さを減少させ、かつトレンチ付近でのホットキャリアの形成を制限するように動作する。特定の実施例では、トレンチはエピタキシャル層内に延在する。アバランシェブレークダウンは、アバランシェ領域がゲートトレンチから空間的に分離されている限り、多くのメカニズム（リーチスルー（reachthrough）、曲率半径等）により誘発されることがある。またダイオードは電圧クランプとしても動作し、それによりゲート酸化物層間にかかる電圧を制限する。特定の実施例においては、トレンチは基板内に延在し、ゲート酸化物はＭＯＳＦＥＴ間の全電圧降下に耐えなければならない。
【００１７】
ある好適な実施例では、保護拡散部（「ダイオードセル」）を含む１つのセルは、選択された数のアクティブＭＯＳＦＥＴセル（「アクティブセル」）に対して、ＭＯＳＦＥＴに渡ってあるパターンを繰返しながら設けられる。アクティブセル当たりのダイオードセルの数は、ＭＯＳＦＥＴの設計基準により決定される。一般に、例えば、より多くのブレークダウンを被るものと予想されるＭＯＳＦＥＴセルは、より多くの割合のダイオードセルを必要とする。
【００１８】
またダイオードセルの存在により、ＭＯＳＦＥＴがボディダイオード順方向伝導を用いて動作するとき、ドレイン−ボディ間ダイオード電流の多くの部分が流れることになる。そのような動作（Ｎ−チャネルデバイスの第３象限動作と呼ばれる）は、インダクタ或いはモータが、プッシュプルで、すなわち一対のブリッジ配列のＭＯＳＦＥＴにより駆動されるとき通常生じる。アクティブセル内の高いダイオード電流は、少数電荷蓄積（charge storage）をもたらし、それがダイオードターンオフ（強制ダイオード逆回復）を劣化させ、高い逆電圧がもう一度デバイス間に加えられたときに、寄生ソース−ボディ−ドレインアクティブセルＮＰＮバイポーラトランジスタのスナップバック（snapback）を誘発することがある。
【００１９】
【発明の実施の形態】
本発明の第１の実施例が図３に示される。トレンチゲート形ＭＯＳＦＥＴ３０は、Ｎ＋基板１３の上側表面上に成長するエピタキシャル層１４内に形成される。ゲート３１は、トレンチ３２内に形成され、酸化物層３１Ａにより半導体材料から分離される。ＭＯＳＦＥＴ３０のセル３５は、Ｐ−ボディ領域３３、浅いＰ＋コンタクト領域３３Ａ、並びにＮ＋ソース領域３４も備える。金属層３６は、Ｐ−ボディ領域３３とＮ＋ソース領域３４とに接触し、その間を短絡させる。
【００２０】
Ｎ＋基板１３は、ＭＯＳＦＥＴ３０のドレインとして機能し、その底面から接触される。別法では、Ｎ＋基板の代わりに埋め込まれたＮ＋層をドレインとして用いることができ、ドレインは、例えば、Ｎ＋シンカー領域と上側コンタクトを用いて、構造体の上側から接触されることができる。
【００２１】
隣接するセル３７では、保護用の深いＰ＋拡散部３８が形成される。拡散部３８は、Ｎ−エピタキシャル層１４と共にＰＮ接合部３９を形成する。金属層３６が保護拡散部３８に接触しており、これによりＰＮ接合部３９は、セル３５のチャネルと並列に接続されるダイオードを表わす。
【００２２】
保護拡散部３８は電界の強さ及びその結果トレンチ３２の角部付近に生じるキャリア形成を制限し、これによりＭＯＳＦＥＴセル３５における深い中央拡散部の必要性を排除する。深いＰ＋中央拡散部を用いない場合、ＭＯＳＦＥＴセル３５の寸法は実質的に低減され、ＭＯＳＦＥＴ３０のセル密度は著しく増加する。例えば、Ｎ＋ソース領域３４の各側面の幅は約１．０μｍに低減され、金属層３６とＰ−ボディ３３に対するＰ＋コンタクト領域との間のコンタクトの幅は約１．０μｍに低減され、そのためトレンチ３１間の全幅はおよそ３．５μｍにすることができる。実際には、トレンチ３１間の全幅は、５．０μｍに設定される。これは、深い中央拡散部（図１参照）を含むＭＯＳＦＥＴセルに対する約８．０μｍの最小幅と対照的である。
【００２３】
図４Ａは図２Ａに示されるセルと同様のＭＯＳＦＥＴセル４１を含むＭＯＳＦＥＴ４０を示す。すなわち、トレンチ４３はＮ−エピタキシャル層１４を通りＮ＋基板１３内に延在しており、セル４１は深い中央Ｐ＋拡散部を含まない。隣接するセル４２では、保護用Ｐ＋拡散部４４が形成され、拡散部４４の下側接合部がＮ＋基板１３の上側表面に達している。
【００２４】
図４ＢはＭＯＳＦＥＴ４０に対する等価回路図を示す。トレンチ４３の角部がＮ＋基板１３内に位置し、重くドープされたＮ＋基板１３が強い電界に耐えられないため、トレンチの角部における電界の問題はほとんど無視できる。代わりに、ゲート４５とＮ＋基板１３との間の電界の強さ、すなわちゲート酸化物層４５Ａ間にかかる電界の強さが重大な要因となる。この位置は、図４ＢのコンデンサＣGDにより表わされる。Ｐ−ボディ領域２２とＮ−エピタキシャル層１４との間のＰＮ接合部は、ダイオードＤDBにより表わされ、Ｐ＋拡散部４４とＮ＋基板１３との間のＰＮ接合部はダイオードＤP+/N+により表わされる。ここで示されるように、ダイオードＤDB及びダイオードＤP+/N+のいずれもＭＯＳＦＥＴセル４１のチャネルと並列に接続される。
【００２５】
図５は、図１に示される従来のＭＯＳＦＥＴ１０の平面図を示す。保護用の深いＰ＋領域１５は各正方形セルの中央に示され、Ｎ＋ソース領域１２及びゲート１１に包囲される。図５に４つの完全なセルが示される。
【００２６】
図６は、図３に示されるＭＯＳＦＥＴ３０の平面図を示す。図４Ａに示されるＭＯＳＦＥＴ４０の平面図も、同様に示されることであろう。各セルの中央部の保護Ｐ＋領域は削除されているので、セルの寸法は低減されている。Ｐ＋拡散部を含むセル（しばしば「ダイオードセル」と呼ばれる）も示される。図６では、８個のアクティブＭＯＳＦＥＴセル毎に１つのダイオードセルが存在する（全９セル）。
【００２７】
図７は、図６に示される３つのセルの詳細な平面図を示す（２つのアクティブＭＯＳＦＥＴセルと１つのダイオードセル）。図７では、Ｙｓはトレンチの断面幅を表わす（ゲート幅Ｗと混同してはならない）。前記ｎセル毎に１つのダイオードセルが存在するものと仮定すると、以下の式によりｎセルの全面積が与えられる。
【００２８】
【数１】
Ａ＝（ＹG＋ＹS）2＋（ｎ−１）（ＹG＋ＹS）2＝ｎ（ＹG＋ＹS）2
【００２９】
これらのセルのｎ−１がアクティブＭＯＳＦＥＴセルであるから、ｎ個のセル内の全ゲート幅Ｗは以下に等しい。
【００３０】
【数２】
Ｗ＝４ＹS（ｎ−１）
【００３１】
従って、面積対幅比Ａ／Ｗ（ゲート幅Ｗが如何に効率的に面積Ａ内に収容されるを示す良度指数）は以下に等しい。
【００３２】
【数３】
Ａ／Ｗ＝（ＹG＋ＹS）2
【００３３】
こうしてダイオードセルを含むＭＯＳＦＥＴに対する比Ａ／Ｗは、ダイオードセルがない従来のＭＯＳＦＥＴに比べて、ファクタｎ（ｎ−１）により増加する。この「損失（penalty）」ファクタは、ダイオードセルが電流を流さないという事実から生じており、ｎが増加するに従って１に近づく。その損失は、デバイスのセル密度を増加させることにより得られる全ゲート幅（それ故電流容量）が増加することにより相殺される。一般的に、ｎはＭＯＳＦＥＴがブレークダウンすると予想される頻度により決定される。より頻繁にブレークダウンすると予想されるデバイスは、一般により低いｎの値を必要とする、すなわち全セル数に対してより多くのダイオードセル数がなければならないであろう。他にセルが１個の非アクティブセル（すなわちダイオードセル）しかない極端な場合には、Ｎ＝２であり、ｎ／ｎ−１＝２になり、この構造体の効率上の利得は、幾分制限される。一方、例えば、全２１セルの１つのみがダイオードセルであるなら、ｎ＝２１であり、ｎ／ｎ−１＝２１／２０となり、そのダイオードによる損失は実質的にないことが示される。
【００３４】
上記のように、米国特許第５，０７２，２６６号により開示されるような深いＰ＋領域の存在は、エピタキシャル領域内の電流の広がりを制限し、それによりオン抵抗を増加する。図２３は、固有オン抵抗（ＲDSＡ）を、深いＰ＋拡散部を有するＭＯＳＦＥＴ（曲線１７０）及び分布したダイオードセルを有するＭＯＳＦＥＴ（曲線１７２）におけるセル密度の関数として示すグラフである。そこに示されるように、深いＰ＋拡散部を有するＭＯＳＦＥＴの固有オン抵抗は、ある最小値に達するが、その後電流が密集し、Ｐ＋ボディドーパントがチャネル内に侵入することにより閾値電圧の上昇を招く結果増加する。分布したダイオードセルを有するＭＯＳＦＥＴでは、電流の広がりが改善され、さらにその改善がセル密度の増加と共に顕著になるため、オン抵抗の著しい改善が達成される。図２３のグラフでは、アクティブ平底セルのオン抵抗は、単に広がり角を増加した結果として、３５ｍΩ−ｃｍ2まで３１％を改善する（図２３の１２Ｍｃｅｌｌｓ／ｉｎ2時参照）。さらに３２Ｍｃｅｌｌｓ／ｉｎ2にセル密度を増加することにより、主により低いＡ／Ｗファクタからチャネル抵抗が改善される結果として、２８％の改善が達成させる。正味の効果は、これらの改善値を乗算して、１２Ｍｃｅｌｌｓ／ｉｎ2時の前のものと比較して、３０−ＶＮチャネルトレンチゲートＭＯＳＦＥＴに対するダイ抵抗において、およそ５１％の低減である。図２４は、固有ＲDSＡの変化を、２つのデバイスに対するゲートバイアスの関数として示す。２０−Ｖゲート定格を有するデバイスの場合、閾値電圧は、１０−及び４．５−Ｖゲートバイアス時の定格動作と一貫するように２．９Ｖに保持された。
【００３５】
１−ｏｆ−ＮクランプＭＯＳＦＥＴのアバランシェ能力が、非クランプ誘導スイッチング（ＵＩＳ）シミュレーションを用いて解析された。デバイスは、１６アクティブＭＯＳＦＥＴセル毎に１つのダイオードセルを備えていた。図２５は、スイッチング前の通常の伝導中に線形領域において動作するデバイスの電流ラインを示し、図２６はデバイスが誘導的にスイッチングされた後の電流ラインを示す。そこに示されるように、アバランシェブレークダウンはダイオードセル内で生じ、全ての電流を誘導し、「オフ」状態のアクティブＭＯＳＦＥＴセルでは、衝撃イオン化、プレアバランシェ或いは高ゲート酸化物電界は測定されなかった。
【００３６】
【実施例１】
テストは非クランプ誘導スイッチング（ＵＩＳ）テスタ（ＡＯＴ ＩＬＴ−２００ Ｉｎｄｕｃｔｉｖｅ Ｌｏａｄ Ｔｅｓｔｅｒ）を用いて１０−Ａの定格動作するＳＯ−８サイズＭＯＳＦＥＴを用いて行われた。図２７は、測定されたＵＩＳ電流がＭＯＳＦＥＴの定格動作電流の７倍を超え、電流密度が９５０Ａ／ｃｍ2以上に達したということ示す。３６Ｖの公称ブレークダウン（図２８参照）から４６ＶまでＵＩＳ中にアバランシェブレークダウン電圧における増加が、ＭＯＳＦＥＴの損傷もなく観測された。
【００３７】
【実施例２】
３２Ｍｃｅｌｌｓ／ｉｎ2技術を用いるとき、Ｄ2ＰＡＫタイプパッケージ用のサイズの０．５７４ｃｍ×０．４２７ｃｍＭＯＳＦＥＴが設計、製作及びアセンブリされた。１，０７５，６２０個のアクティブＭＯＳＦＥＴセルを用いるこのデバイスは、ＵＬＳＩクラスの製作技術を達成した最初のパワーＭＯＳＦＥＴであった（＞１００万トランジスタ）。図２８に示されるように、測定されたダイは、４．０Ｖのゲートバイアスで１４０Ａを超える飽和電流、並びに３００Ａ（テスタの制限）を超えて線形のままである５Ｖでのドレイン電流を示した。ゲート電荷はＶｇｓ＝１０Ｖで１９５ｎＣで測定され、図２９に示されるように、対応するパッケージ化された全体のオン抵抗は、３．１ｍΩであった。１．１ｍΩの測定されたパッケージ抵抗を引いた後、結果的に２．０ｍΩより小さくなるダイ抵抗は、我々の知る限り今まで報告されている最も低い値である。しかしながら、より小さなダイにおけるオン抵抗のシミュレーション及び測定（図２９の丸を参照）は、ＭＯＳＦＥＴの上面金属内の広がり抵抗は、０．５ｍΩ程度の抵抗付加の原因となることがあることを示唆する。こうして、パッケージ化することは一般に、パッケージ化される製品の全抵抗の３３％の割合を占める。０．２５ｍΩｃｍ2のみの固有オン抵抗を用いると、３２Ｍｃｅｌｌｓ／ｉｎ2ＭＯＳＦＥＴは、今まで製作された任意の３０−ＶパワーＭＯＳＦＥＴの中で我々の知る限りでは最も低い固有オン抵抗を有し、他の同様のデバイスのＵＩＳ、信頼性並びに面積スケーリング制限に影響されない。
【００３８】
【実施例３】
特別な問題が、低ゲートバイアスで動作させる場合の１−ｏｆ−ｎ設計をスケーリングする際に現れる。ゲート酸化物が厚いとき、２０Ｖ或いはそれ以上の定格ゲート酸化物ブレークダウン電圧を有するＭＯＳＦＥＴ（ここでは規格化されたゲート酸化物厚η＝１００％、すなわち１を有するものとして定義される）に関しては、ＰＮ接合部電界におけるトレンチゲートの影響は、最小である。図３０に示されるように、上で参照したＢｕｌｕｃｅａの特許に開示されるような深いＰ＋拡散部、或いはここに開示するような分布したダイオードからの電圧クランピングを用いない場合の、Ｐ−チャネルデバイスのＭＥＤＩＣＩシミュレーションはＰＮ接合部で生じるアバランシェブレークダウンを示す。しかしながら低電圧動作時のＭＯＳＦＥＴを最適化するために、ゲート酸化物層はスケールダウン（すなわち薄く）され、低閾値電圧（チャネルパンチスルーを起こさない）を達成し、かつ高チャネル相互コンダクタンスを達成しなければならない。薄いゲート酸化物の場合、例えば図３１に示されるようにη＝３５％の場合、フィールドプレート誘導（ＦＰＩ）アバランシェブレークダウンが、ＰＮ接合部と一致しないゲート電極に隣接する位置で発生し、それによりデバイスのブレークダウン電圧が下がり、ゲート酸化物はホットキャリア発生の危険性に晒される。上で参照したＢｕｌｕｃｅａの特許に従った深い拡散部を有するＭＯＳＦＥＴの場合、深い拡散部に関連する空乏領域によりゲートが静電的に遮蔽される結果として、ダイオードクランプセルはＦＰＩ（図３２参照）に対して低感度になる。平底ボディ領域を有するＭＯＳＦＥＴを保護するために、１−ｏｆ−Ｎダイオードのブレークダウン電圧は、ＦＰＩブレークダウンが発生する電圧より概ね低く設定される（図３２参照）。ＦＰＩ問題を克服することにより、より高いセル密度を十分に利用して、エピタキシャル領域の利用を改善し、チャネル抵抗を減少させることができる（それは低ゲートバイアス時に全オン抵抗を抑制する）。
【００３９】
Ｐ−チャネルＭＯＳＦＥＴが、ここに記載される１−ｏｆ−Ｎ原理に従って製作された。ＭＯＳＦＥＴのドレインは、既知の技術により、２０Ｖ動作用に設計された。セル密度は３２Ｍｃｅｌｌｓ／ｉｎ2に設定され、ゲート酸化物はη＝６０％まで薄くされ、閾値電圧は１．３Ｖに設定された。２．５Ｖのみのゲートバイアスで５０Ａ以上を誘導する１０−Ａ定格ＳＯ−８サイズパッケージ用のダイが用いられた。図３３はデバイスのＩ−Ｖ特性を示す。図３４に示されるように、測定した固有オン抵抗は２．５Ｖのゲートバイアスで８５０μΩ−ｃｍ2であり、２．７Ｖのゲートバイアスで７５０μΩ−ｃｍ2であった。我々の知る限りでは、低ゲートバイアス（＜３Ｖ）動作時のＰ−チャネルＭＯＳＦＥＴに対して今まで報告されたオン抵抗としては最も小さいものである。４．５Ｖのゲートバイアスで測定されたオン抵抗は、わずか５２６μΩ−ｃｍ2であった。ＳＯ−８パッケージのオン抵抗は１１ｍΩであり、我々が知る限りでは、４．５Ｖのゲートバイアス時にＰ−チャネルデバイスに対して今までに報告されたオン抵抗としては最も低いものである。
【００４０】
結論として、垂直なトレンチＦＥＴにおいて非アクティブな深いＰ＋セルを規則的に分布させて有することは、トレンチゲートの角部或いはその付近でのキャリア発生率及び電界を制限する電圧クランピング機構をもたらす。電気的な過大負荷の存在時に、デバイスの信頼性及び残存性は、それによりオン抵抗或いはセル密度を制限することなく改善される。深いＰ＋領域はトレンチ端部に延在する必要はなく、所望ならセルの構成より小さく作ることもできる。トレンチがＮ＋基板に重なり合うなら、深いＰ＋領域はトレンチ下に延在する必要はなく、その場合にはＰＩＮダイオードが、深いＰ＋領域とＮ＋基板との間に形成されることもできる（図１１参照）。（図１１のダイオードＤ２のような）ＰＩＮダイオードのブレークダウン電圧を、中間領域、すなわち「固有」領域のドーピング濃度及び幅の関数として示すグラフは、Ｓ．Ｍ．Ｓｚｅ「Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」第２版（Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，１９８１，ｐ．１０５，Ｆｉｇ．３２）により与えられており、参照して一部としている。
【００４１】
本発明の「ｏｎｅ−ｏｆ−ｎ」技術を用いると、ＭＯＳＦＥＴセルの寸法は、著しく低減され、それにより面積及びボディコンタクトの品質を犠牲にすることなく１２Ｍｃｅｌｌｓ／ｉｎ2から３２Ｍｃｅｌｌｓ／ｉｎ2（５ｃｅｌｌｓ／ｃｍ2）にセル密度を増加させることができる。パラメータ「ｎ」は、２（１セルおきに）から６４或いはそれ以上のような大きな数まで変化させることができる。従ってＭＯＳＦＥＴがアバランシェブレークダウンに耐えるための能力は、ファクタｎ／ｎ−１により表わされる全くの平底のセルに比べてオン抵抗における損失はあるものの、設計により制御することができる。多くの例においては、この損失ファクタは、理想的な平底デバイスの数％以内に調整されることができる。
【００４２】
図８は、セルが縞状をなす別のＭＯＳＦＥＴセルの平面図を示す。ＭＯＳＦＥＴ８０では、セル８１、８２、８３並びに８４は、アクティブＭＯＳＦＥＴセルであり、セル８５は、保護用Ｐ＋拡散部を含むダイオードセルである。各セル８１−８４は、Ｐ＋コンタクト領域８７及びＮ＋ソース領域８８を備える。コンタクトホール８９が、図８に２つ示されており、金属層（図示せず）と、ＭＯＳＦＥＴセル８１−８４のＰ＋領域８７及びＮ＋ソース領域８８、並びにダイオードセル８５のＰ＋領域８６とのコンタクト部を設けるために用いられる。コンタクトホール８９は、セル８１−８５に渡って種々のパターンに配列されることができる。ゲート９１を接触するためのコンタクトホール９０も示されている。
【００４３】
Ｐ＋ダイオードセルの別の使用目的は、ゲートとＮ＋基板との間の過剰な電界による過大負荷からゲート酸化物層を保護するようにドレイン電圧をクランプすることである。この状況は、特にトレンチが基板内に延在し、かつそのためトレンチの底部におけるゲート酸化物層が、ゲートと基板間の全電位差に晒される実施例において引き起こされる。二酸化シリコンは、約８ＭＶ／ｃｍに等しい電圧に耐えることができる。安全率５０％を用いて、製造時には一般に、ＸOX・４ＭＶ／ｃｍ（ただしＸOXはｃｍで表わすゲート酸化物の厚さである）を、ゲート酸化物層間に印加される最大電圧とみなす。従って、保護用Ｐ＋拡散部により形成されるダイオードのブレークダウン電圧は、ＸOX・４ＭＶ／ｃｍを超えないようにすべきである。例えば、４００オングストロームの厚さを有する酸化物層を用いる場合、酸化物層は約３２Ｖで破壊されるが、信頼できる動作のためには、最大電圧を１６Ｖに制限すべきである。
【００４４】
図９−１１は本発明に従ったいくつかの別の実施例の断面図を示す。図９はＭＯＳＦＥＴ９２を示し、その中ではトレンチがＮ＋基板内に延在している。Ｎ−エピタキシャル層の薄い層は、ＭＯＳＦＥＴセル９３内に残されるが、ダイオードセル９４では、保護用Ｐ＋拡散部がＮ＋基板１３の上面に達している。図１０に示されるＭＯＳＦＥＴ１００では、ＭＯＳＦＥＴセル１０１内のＰ−ボディ領域がＮ＋基板１３の上面にまで延在し、エピタキシャル層のＮ−ドープド領域は残されていない。図１１に示されるＭＯＳＦＥＴ１１０は、エピタキシャル層１４の薄い部分、ドープドＰ−或いはＮ−が、ＭＯＳＦＥＴセル１１１及びＭＯＳＦＥＴセル１１２のそれぞれに残されている。
【００４５】
図９−１１では、ダイオードＤ１はＭＯＳＦＥＴセル内のＰＮ接合部を表わし、ダイオードＤ２は保護用ダイオードセル内のＰＮ接合部を表わし、キャパシタＣ１はゲート及びＮ＋基板に当接されるゲート酸化物層を表わす。３つの全ての場合に、関係ＢＶD2＜５０％・ＢＶC1が保持されなければならない。ただし、ＢＶD2はダイオードＤ２のブレークダウン電圧であり、ＢＶC1はキャパシタＣ１のブレークダウン電圧である。また、ダイオードＤ２のブレークダウン電圧は、各場合ともダイオードＤ１のブレークダウン電圧より小さい。
【００４６】
ＭＯＳＦＥＴ１２０が、図１２に示されており、図２Ａに示される従来のＭＯＳＦＥＴと同じように表わされる。ダイオードＤ１は、浅いＰ＋コンタクト領域、Ｐ−ボディ並びにＮ＋基板の結合により各ＭＯＳＦＥＴセルの中央に形成されるＰＩＮダイオードを表わす。ＭＯＳＦＥＴ１２０では、ＰＩＮダイオードＤ１のブレークダウン電圧は、キャパシタＣ１のブレークダウン電圧の５０％より低くく設定されており、キャパシタのブレークダウン電圧は、ゲート酸化物層の厚さをｃｍ単位で表わした場合に８ＭＶ／ｃｍを基準として計算される。結果として、ＭＯＳＦＥＴ１２０では、もしブレークダウンが起こる場合でも、個々のセルの中央の領域で、かつゲート酸化物を損傷しない電圧で起こるであろう。
【００４７】
さらに別の実施例が図１３及び１４に示されており、図１３は、図１４の平面図に示されるＸＩＩＩＡ−ＸＩＩＩＡの断面で見た断面図である。ＭＯＳＦＥＴ１３０は、セル１２１及び、深いＰ＋領域１３２を含む幅広セル１３１を備える。深いＰ＋領域１３２は、セル１２１のゲート酸化物層に対する保護機能を有する一方で、それ自体がアクティブＭＯＳＦＥＴセルとして機能し、Ｎ＋ソース領域１３３を有している。こうして、セル１３１はＭＯＳＦＥＴの全セル密度を減少させるが、セル１３１が保護機能のみを実行し、電流を流さない場合よりは、オン抵抗に関する損失は少なくなる。図１２のＭＯＳＦＥＴ１２０の場合のように、セル１２１は一般に、保護用の深いＰ＋領域が各セルに含まれている場合よりは小さくなる。
【００４８】
本発明に従ってＭＯＳＦＥＴを製作するためには多数の方法があるが、図１５−１９は図３に示されるＭＯＳＦＥＴ３０を製作する場合の典型的な方法を示す。
【００４９】
図１５においては、出発点は従来のＮ＋基板１３であり、既知の方法を用いてＮ−エピタキシャル層１４を上面に成長させている。
【００５０】
厚い酸化物層１４０が、成長、マスク並びにエッチングされ、薄い酸化物層１４１は、深いＰ＋領域３８が形成される予定の基板の上面に成長する。その後１×１０14から７×１０15ｃｍ-2のドーズ量及び６０−１００ｋｅＶのエネルギーで薄い酸化物層１４１を通して深いＰ＋領域３８が注入される。結果的な構造が図１５に示される。その酸化物層１４０及び１４１は除去される。
【００５１】
その方法の１つの変形例では、厚い酸化物層１４２が成長し、その後深いＰ＋領域３８上を除いてフォトマスク処理により除去され、薄い酸化物層１４３が成長する。薄い酸化物層１４３はマスクされ、図１６に示されるように、トレンチが形成される予定の構造体部分から除去される。そのトレンチがマスクされ、反応性イオンエッチング或いはプラズマドライエッチングの既知の技術を用いてエッチングされる。そのトレンチは酸化され、ゲート酸化物層３１Ａが形成され、ポリシリコンが、トレンチの上面から溢れるまでトレンチ内に堆積される。その後ポリシリコンは、５×１０13から５×１０15ｃｍ-2のドーズ量及び６０ｋｅＶのエネルギーでＰＯＣｌ3予備堆積或いはイオン注入により燐をドープされ、２０−７０Ω／□のシート抵抗が与えられる。Ｐ−チャネルデバイスの場合、ポリシリコンはイオン注入を用いて、概ね４０−１２０Ω／□のシート抵抗になるまでほう素をドープされる。その後ポリシリコンは、マスクが保護する場所を除いて、トレンチの表面が平坦に戻るまでエッチングされ、その結果概ね金属層と接触することができる。
【００５２】
その後Ｐ−ボディ３３が薄い酸化物層１４３を通して注入される（例えば、１×１０13から４×１０14ｃｍ-2のドーズ量及び４０−１００ｋｅＶのエネルギーでほう素が注入される）。同様の方法が、ドーパントが燐である点は異なるが、Ｐ−チャネルデバイスを製作する際に用いられる。結果的な構造体は図１７に示される。
【００５３】
その後Ｎ＋ソース領域がマスクされ、５×１０14から１×１０16ｃｍ-2のドーズ量及び２０−１００ｋｅＶのエネルギーで砒素イオン注入（或いはＰ−チャネルデバイスの場合にはほう素注入）される。結果的な構造体が図１８に示される。
【００５４】
Ｎ＋ソース領域３８の形成に引き続いて、新しいマスクが形成され、Ｐ−ボディと接触させるために用いられる浅いＰ＋領域３３Ａが、１×１０13から５×１０14ｃｍ-2のドーズ量及び２０−８０ｋｅＶのエネルギーでイオン注入により導入される。別法では、図１９に示されるように、浅いＰ＋領域３３Ａは、Ｎ＋ソース領域／Ｐ＋コンタクト領域及び深いＰ＋領域用のコンタクトホールを形成する際に用いられた同じマスクを通してＰ−型ドーパントを注入することにより形成される。この技術を用いて、数種類のＰ−型ドーパントがＮ＋ソース領域３４内に注入されるが、Ｐ−型ドーパントのレベルは、Ｎ−型イオンをＮ＋ソース領域に十分に集中させるほどのレベルではない。
【００５５】
薄い酸化物層を熱的に成長させる。その後ＢＰＳＧが基板の表面上に堆積される。ＢＰＳＧは、滑らかに流動し、さらにダイの表面形状を平坦化するために、およそ８５０℃から９５０℃に瞬時に加熱される。コンタクトホールは酸化物及びＢＰＳＧ層内でエッチングされ、金属層３６が堆積され、コンタクトホールを介してソース及びボディ領域と深いＰ＋領域とのコンタクトを形成する。これにより、図３に示されるＭＯＳＦＥＴ３０が生成される。
【００５６】
その後ダイはＳｉＮ或いはＢＰＳＧを用いてパッシベーションされ、ボンディングを容易にするためにパッドマスク窓がエッチングされる。
【００５７】
一連のシミュレーション及び実験が行われ、種々の市販可能な製品を製造するパラメータの範囲を決定した。それらは、２０−Ｖ及び３０−Ｖ定格ドレイン電位、１２−Ｖ及び２０−Ｖ定格ゲート電位、並びにＮ−チャネル及びＰ−チャネルデバイスである。「１−ｏｆ−Ｎ」ダイオードセルが、ＭＯＳＦＥＴセルの前にブレークダウンするようになるデバイスを作るパラメータの範囲を特定することが望まれた。２つのアプローチが用いられた。１つは（ｉ）中間層の厚さにより主に決定されたブレークダウン電圧を有するＰＩＮ型ダイオードを使用することを伴う「リーチスルー」アプローチ、もう１つは（ｉｉ）２層のサブレイヤを含むエピタキシャル層が、サブレイヤの下側に重畳するダイオードセル内の深い拡散部と共に用いられる「ステップｅｐｉ」アプローチである。
【００５８】
試験の最初のセットは、ＭＯＳＦＥＴセル２７０及びダイオードセル２７２を含む、図３５に示されるタイプの「リーチスルー」構造体を取り扱った。ダイオードセルは、エピタキシャル層の表面下３μｍに延在する深いＰ＋拡散部２７４を含む。図３５はＮ−チャネルデバイスを示す。Ｐ−チャネルデバイスは同一の全体構造を有しているが、導電型が反対になるであろう
試験の結果は図３６に示されており、縦軸はブレークダウン電圧であり、横軸は２から６μｍの範囲にあり、エピタキシャル層の「平坦」部分（Ｘｅｐｉ（ｆｌａｔ））である、すなわちＮ−エピタキシャル層とＮ＋基板との間の遷移領域において増加し始める前の、Ｎ−型ドーパントの濃度において比較的一定である部分である。この遷移領域は、図３５における斜線領域２７６により示される。
【００５９】
図３６は２０−Ｖドレイン、１２−Ｖゲート並びにＮ−チャネルデバイスに関連する試験データを示す。第１の組の曲線２８０、２８２並びに２８４は、Ｎ−エピタキシャル層のドーパント濃度がそれぞれ１．０×１０16ｃｍ-3、２．０×１０16ｃｍ-3、３．０×１０16ｃｍ-3であるときの、デバイスのブレークダウン電圧を示す。ゲート酸化物層の厚さは３００オングストロームであり、ターゲットドレイン定格は２０Ｖである。Ｘｅｐｉ（ｆｌａｔ）が３μｍ厚より小さい場合、ブレークダウンはダイオードセル２７２内で生じ、Ｘｅｐｉ（ｆｌａｔ））と共に増加する。Ｘｅｐｉ（ｆｌａｔ）がおよそ４μｍ厚より厚いときは、ブレークダウンはＭＯＳＦＥＴ２７０内で発生し、従ってブレークダウン電圧はＸｅｐｉ（ｆｌａｔ）には依存しなくなる。
【００６０】
図３６における曲線２８６及び２８８は、それぞれ２．０×１０16ｃｍ-3、３．０×１０16ｃｍ-3のＮ−エピタキシャル濃度でのＭＯＳＦＥＴセル２７０とダイオードセル２７２との間のブレークダウン電圧間の差を示す。ＭＯＳＦＥＴセルとダイオードセルとの間のブレークダウン電圧の差が概ね５Ｖまで許容できると仮定すると、２．０×１０16ｃｍ-3のＮ−ｅｐｉ濃度及び３μｍのＸｅｐｉ（ｆｌａｔ）が、満足のいくデバイスをもたらすことになろう。他の状況では、図３６に示される範囲内のパラメータを有する他のデバイスが、満足のいく結果をもたらすことになろう。
【００６１】
図３７は、５００オングストロームのゲート酸化物層厚を有する「リーチスルー」３０−Ｖドレイン、２０−Ｖゲート並びにＮ−チャネルデバイスの場合の同様の組の曲線を示す。曲線２９０、２９２並びに２９４は、Ｎ−ｅｐｉの濃度がそれぞれ５．０×１０15ｃｍ-3、１．０×１０16ｃｍ-3、２．０×１０16ｃｍ-3であるときのデバイスのブレークダウン電圧を示す。曲線２９６、２９８、２９９は、Ｎ−エピタキシャルの濃度がそれぞれ５．０×１０15ｃｍ-3、１．０×１０16ｃｍ-3、２．０×１０16ｃｍ-3であるときのＭＯＳＦＥＴセル２７０及びダイオードセル２７２のブレークダウン電圧間の差を示す。
【００６２】
図３６及び３７の曲線は、シミュレーションにより作成された。データ点（四角形、三角形、ダイヤ形等）は実際の実験結果を表わす。
【００６３】
図３９は図３８に示されるデバイスから得られた実験結果を示しており、図３８は「ステップ化」されたＮ−ｅｐｉ層を含む、すなわち異なる濃度のＮ−型ドーパントを有するサブレイヤＮ−ｅｐｉ１及びＮ−ｅｐｉ２を含み、これは１９９７年１０月７日出願の米国特許第５，６７４，７６６号に記載されている。これは２０−Ｖドレイン、１２−Ｖゲートの「ステップｅｐｉデバイス」である。上側サブレイヤＮ−ｅｐｉ２は３．５ミクロン厚（Ｘｅｐｉ２）であるが、他の実施例では、Ｎ−ｅｐｉ２は、２μｍ〜５μｍの範囲にある。ＭＯＳＦＥＴセル３００内のトレンチ及びＰ−ボディ領域は、上側サブレイヤＮ−ｅｐｉ２内にのみ延在するが、ダイオードセル３０２内の深いＰ＋拡散部はＮ−ｅｐｉ２を通り、下側サブレイヤＮ−ｅｐｉ１内に延在する。Ｐ−チャネルデバイスでは、導電型は反対になるであろう。図３９では、横軸は下側サブレイヤＮ−ｅｐｉ１のドーパント濃度を表わしており、１．０×１０16ｃｍ-3から１．０×１０18ｃｍ-3まで変化する。曲線３１０、３１２並びに３１４は、上側サブレイヤＮ−ｅｐｉ２のドーパント濃度がそれぞれ５．０×１０15ｃｍ-3、１．０×１０16ｃｍ-3、１．５×１０16ｃｍ-3であるときのデバイスのブレークダウン電圧を示す。破線３１６、３１８並びに３１９は、サブレイヤＮ−ｅｐｉ１がそれぞれ５．０×１０15ｃｍ-3、１．０×１０16ｃｍ-3、１．５×１０16ｃｍ-3のドーパント濃度を有するときのＭＯＳＦＥＴセル３００とダイオードセル３０２のブレークダウン電圧間の差を示す。これらの実施例では、サブレイヤＮ−ｅｐｉ１は、ＭＯＳＦＥＴセル３００とダイオードセル３０２のブレークダウン電圧がサブレイヤＮ−ｅｐｉ１の厚さに依存しない程十分に厚くする。
【００６４】
図４０は、ダイオードセル内のブレークダウン電圧（横軸）を、下側サブレイヤＮ−ｅｐｉ１の抵抗率（左側縦軸）及びドーパント濃度（右側縦軸）の関数として示すグラフである。
【００６５】
図４１、４２並びに４３は３０−Ｖドレイン、２０−Ｖゲートを有するステップｅｐｉ形Ｎ−チャネルデバイスに対する同様のデータを示す。図４１では、曲線３３０は、ＭＯＳＦＥＴセルのブレークダウン電圧を示し、曲線３３２はダイオードセルのブレークダウン電圧を示し、そして曲線３３４はＭＯＳＦＥＴセル及びダイオードセルにおけるブレークダウン電圧間の差を示す。下側ｅｐｉサブレイヤに対するドーパント濃度は４×１０16ｃｍ-3であり、上側サブレイヤは３．５μｍ厚であった。横軸は上側ｅｐｉサブレイヤのドーパント濃度を表わしており、５．０×１０15ｃｍ-3〜２．５×１０16ｃｍ-3の範囲にある。この範囲は３．０×１０16ｃｍ-3まで拡張することができ、２．０×１０16ｃｍ-3が好適な濃度である。
【００６６】
図４２及び４３は、異なる形態において同様のデバイスに対するデータを示す。図４２では、曲線３４０は、ＭＯＳＦＥＴセルに対するブレークダウン電圧を示し、曲線３４２はダイオードセルに対するブレークダウン電圧を示し、曲線３４４は２つの値間の差を示す。上側及び下側ｅｐｉサブレイヤに対するドーパント濃度は、それぞれ１．０×１０16ｃｍ-3及び４．０×１０16ｃｍ-3であった。横軸は上側サブレイヤの厚さを表わし、２μｍ〜５μｍの範囲にあり、公的には３μｍである。図４３では、曲線３５０はＭＯＳＦＥＴセルに対するブレークダウン電圧を示し、曲線３５２はダイオードセルに対するブレークダウン電圧を示し、曲線３５４は２つの値間の差を示す。上側ｅｐｉサブレイヤのドーパント濃度及び厚さは、それぞれ１．０×１０16ｃｍ-3及び３．５μｍであった。横軸は下側ｅｐｉサブレイヤのドーパント濃度を表わし、１．０×１０16ｃｍ-3〜５．０×１０16ｃｍ-3の範囲にあり、好適には４．０×１０16ｃｍ-3である。
【００６７】
図４４は、３０−Ｖドレイン、２０−ＶゲートＰ−チャネルデバイスに対する同様のデータを示ており、そのデバイスは「リーチスルー」アプローチを利用している。曲線３６０、３６２並びに３６４は、Ｐ−ｅｐｉ層の厚さが４μｍから８μｍまで変化したときのダイオードセルのブレークダウン電圧を示し、それぞれ５．０×１０15ｃｍ-3、１．０×１０16ｃｍ-3、２．０×１０16ｃｍ-3のＰ−ｅｐｉ濃度を表わす。曲線３６６、３６８並びに３６９はそれぞれ同じレベルのＰ−ｅｐｉ濃度におけるＭＯＳＦＥＴセルとダイオードセルのブレークダウン電圧間の差を示す。
【００６８】
図４５及び４６は、Ｐ−チャネル２０−Ｖドレイン、１２−Ｖゲートデバイスに対するデータを示しており、そのデバイスは「リーチスルー」アプローチを用いていた。いずれの図においても、ブレークダウン電圧は、Ｐ−ｅｐｉ層厚の関数として描かれている。曲線３７０及び３８０は、５．０×１０15ｃｍ-3のＰ−ｅｐｉドーパント濃度におけるダイオードブレークダウン電圧を示し、曲線３７２及び３８２は、１．０×１０16ｃｍ-3のＰ−ｅｐｉドーパント濃度におけるダイオードブレークダウン電圧を示し、曲線３７４及び３８４は、２．０×１０16ｃｍ-3のＰ−ｅｐｉドーパント濃度におけるダイオードブレークダウン電圧を示す。曲線３７６及び３８６は５．０×１０15ｃｍ-3のＰ−ｅｐｉドーパント濃度におけるダイオードセルとＭＯＳＦＥＴセルとの間のブレークダウン電圧における差を示し、曲線３７８及び３８８は１．０×１０16ｃｍ-3のＰ−ｅｐｉドーパント濃度におけるダイオードセルとＭＯＳＦＥＴセルとの間のブレークダウン電圧における差を示し、曲線３７９及び３８９は２．０×１０16ｃｍ-3のＰ−ｅｐｉドーパント濃度におけるダイオードセルとＭＯＳＦＥＴセルとの間のブレークダウン電圧における差を示す。
【００６９】
Ｐ−チャネル２０−Ｖドレインデバイスでは、ＭＯＳＦＥＴセルの前にダイオードセルをブレークダウンさせるようにするのがやや難しい。より薄いゲート酸化物を用いる場合、上述のように、ＦＰＩブレークダウンが、ＰＮ接合ブレークダウン前に発生する傾向がある。こうして、ダイオードセル内の拡散部を形成するために用いられる注入のドーズ量を増加するか、或いはダイオード拡散部の深さを増加するために特別なドライブイン過程を用いるかのいずれかを行うことが必要な場合がある。図４５は、１．０×１０15ｃｍ-2の「標準的な」注入ドーズ量の結果を示しているが、１−３時間、１０５０−１１００℃で２回のドライブインを用いている。図４６は、４．０×１０15ｃｍ-2の注入ドーズ量の結果を示しているが、１−３時間、１０５０−１１００℃で２回のドライブインを用いている。
【００７０】
図４７は、およそ３μｍ深さのＮ−型ダイオード拡散部に対するブレークダウン電圧を、６つの異なる注入ドーズ量、１．０×１０15ｃｍ-2（曲線３９０）、２．０×１０15ｃｍ-2（曲線３９１）、３．０×１０15ｃｍ-2（曲線３９２）、４．０×１０15ｃｍ-2（曲線３９３）、５．０×１０15ｃｍ-2（曲線３９４）、６．０×１０15ｃｍ-2（曲線３９５）の場合に、Ｐ−ｅｐｉ層の厚さの関数として示す。
【００７１】
図４８は、およそ３μｍ深さのＮ−型ダイオード拡散部に対するブレークダウン電圧を、７つの異なるＰ−ｅｐｉ層厚、９．０μｍ（曲線４００）、８．７５μｍ（曲線４０１）、８．５μｍ（曲線４０２）、８．２５μｍ（曲線４０３）、８．０μｍ（曲線４０４）、７．７５μｍ（曲線４０５）、７．５μｍ（曲線４０６）の場合に、注入ドーズ量の関数として示す。
【００７２】
上記実施例は、例示しているにすぎず、制限をするものではない。本発明の広範な原理に従った多数の別の実施例は、当業者には明らかであろう。
【００７３】
【発明の効果】
上記のように、本発明によるダイオードセルを形成することにより、トレンチ底部におけるブレークダウンの発生を防ぎ、ＭＯＳＦＥＴの損傷を避けると共に、オン抵抗特性が改善されたトレンチゲート形ＭＯＳＦＥＴを提供することができる。
【図面の簡単な説明】
【図１】 トレンチの角部における電界を減少させるために深い中央拡散部を有する従来のトレンチゲート形ＭＯＳＦＥＴの断面図である。
【図２】 Ａ及びＢからなり、Ａは深い中央拡散部がなく、トレンチが基板内に延在する、従来のトレンチゲート形ＭＯＳＦＥＴの断面図であり、ＢはＡのＭＯＳＦＥＴに対する等価回路図である。
【図３】隣接ＭＯＳＦＥＴセル内に保護拡散部を有する本発明の第１の実施例の断面図である。
【図４】Ａ及びＢよりなり、Ａは隣接ＭＯＳＦＥＴセル内に保護拡散部を有し、トレンチが基板内に延在する、本発明の第２の実施例の断面図であり、ＢはＡのＭＯＳＦＥＴに対する等価回路図である。
【図５】従来のＭＯＳＦＥＴセルの平面図である。
【図６】本発明による正方形セル形ＭＯＳＦＥＴの平面図である。
【図７】図６の正方形セル形ＭＯＳＦＥＴの詳細な平面図である。
【図８】本発明による縞形ＭＯＳＦＥＴの平面図である。
【図９】本発明による第２の実施例の別の断面図である。
【図１０】本発明による第３の実施例の断面図である。
【図１１】本発明による第４の実施例の断面図である。
【図１２】本発明による第５の実施例の断面図である。
【図１３】幅広保護セルを有する第６の実施例の断面図である。
【図１４】図１３に示す第６の実施例の平面図である。
【図１５】図３に示されるＭＯＳＦＥＴを製作する工程の各過程を示す図である。
【図１６】図３に示されるＭＯＳＦＥＴを製作する工程の各過程を示す図である。
【図１７】図３に示されるＭＯＳＦＥＴを製作する工程の各過程を示す図である。
【図１８】図３に示されるＭＯＳＦＥＴを製作する工程の各過程を示す図である。
【図１９】図３に示されるＭＯＳＦＥＴを製作する工程の各過程を示す図である。
【図２０】米国特許第５，０７２，２６６号に開示されるような、平底形ボディ領域を有するＭＯＳＦＥＴ及び深い中央ボディ拡散部を有するＭＯＳＦＥＴにおける電流ラインのシミュレーションを示す図である。
【図２１】米国特許第５，０７２，２６６号に開示されるような、平底形ボディ領域を有するＭＯＳＦＥＴ及び深い中央ボディ拡散部を有するＭＯＳＦＥＴにおける電流ラインのシミュレーションを示す図である。
【図２２】一様な伝導が達成される、電流広がり角とエピタキシャル層内の深さとの幾何学的関係を示すＭＯＳＦＥＴの図である。
【図２３】深い中央拡散部を有するＭＯＳＦＥＴと分布したダイオードセルを有するＭＯＳＦＥＴにおける固有オン抵抗をセル密度の関数として示すグラフである。
【図２４】それぞれ１２Ｍｃｅｌｌｓ／ｉｎ2及び３２Ｍｃｅｌｌｓ／ｉｎ2のセル密度を有するＭＯＳＦＥＴに対する固有オン抵抗の変動をゲートバイアスの関数として示すグラフである。
【図２５】通常の伝導中に線形の領域内において動作するＭＯＳＦＥＴセルを有し、アバランシェブレークダウンを被るＭＯＳＦＥＴにおける電流ラインのシミュレーションを示す図である。
【図２６】通常の伝導中に線形の領域内において動作するダイオードセルを有し、アバランシェブレークダウンを被るＭＯＳＦＥＴにおける電流ラインのシミュレーションを示す図である。
【図２７】ＭＯＳＦＥＴ内の非クランプ誘導スイッチング電流及びドレイン電圧を示すグラフである。
【図２８】ＭＯＳＦＥＴの測定されたＩ−Ｖ特性及びブレークダウン特性を示す図である。
【図２９】パッケージ化されたＭＯＳＦＥＴの種々の構成要素のオン抵抗をゲートバイアスの関数として示す図である。
【図３０】比較的厚いゲート酸化物層を有する平底形ＭＯＳＦＥＴにおけるアバランシェブレークダウンの位置を示すシミュレーションである。
【図３１】比較的薄いゲート酸化物層を有する平底形ＭＯＳＦＥＴにおけるアバランシェブレークダウンの位置を示すシミュレーションである。
【図３２】深い中央ボディ拡散部を有するＭＯＳＦＥＴの場合のブレークダウン電圧を規格化されたゲート酸化物厚の関数として示すグラフである。ＭＯＳＦＥＴは平底形のボディ領域を有し、また本発明による分布したダイオードセルを有する。
【図３３】ＭＯＳＦＥＴのＩ−Ｖ特性を示すグラフである。
【図３４】１２Ｍｃｅｌｌｓ／ｉｎ2及び３２Ｍｃｅｌｌｓ／ｉｎ2のセル密度を有する薄い（１２−Ｖゲート定格）及び厚い（２０−Ｖゲート定格）の酸化物のＭＯＳＦＥＴの場合の固有オン抵抗をゲートバイアスの関数として示すグラフである。
【図３５】ＭＯＳＦＥＴセル及びダイオードセルを含む、「リーチスルー」タイプＭＯＳＦＥＴ構造体の断面図である。
【図３６】「リーチスルー」アプローチを用いる２０−Ｖドレイン、１２−ＶゲートＮチャネルＭＯＳＦＥＴにおいて、ブレークダウン電圧をエピタキシャル層厚の関数として示すグラフである。
【図３７】「リーチスルー」アプローチを用いる３０−Ｖドレイン、２０−ＶゲートＮチャネルＭＯＳＦＥＴにおいて、ブレークダウン電圧をエピタキシャル層厚の関数として示すグラフである。
【図３８】ＭＯＳＦＥＴセル及びダイオードセルを含む、「ステップ形ｅｐｉ」タイプＭＯＳＦＥＴ構造体の断面図である。
【図３９】「ステップ形ｅｐｉ」アプローチを用いる２０−Ｖドレイン、１２−ＶゲートＮチャネルＭＯＳＦＥＴにおいて、ブレークダウン電圧を下側ｅｐｉサブレイヤのドーパント濃度の関数として示すグラフである。
【図４０】ダイオードセル（水平方向軸）内のブレークダウン電圧を下側ｅｐｉサブレイヤの抵抗率及びドーパント濃度の関数として示すグラフである。
【図４１】「ステップ形ｅｐｉ」アプローチを用いる３０−Ｖドレイン、２０−ＶゲートＮチャネルＭＯＳＦＥＴの場合の種々のデータを示すグラフである。
【図４２】「ステップ形ｅｐｉ」アプローチを用いる３０−Ｖドレイン、２０−ＶゲートＮチャネルＭＯＳＦＥＴの場合の種々のデータを示すグラフである。
【図４３】「ステップ形ｅｐｉ」アプローチを用いる３０−Ｖドレイン、２０−ＶゲートＮチャネルＭＯＳＦＥＴの場合の種々のデータを示すグラフである。
【図４４】「リーチスルー」アプローチを用いる３０−Ｖドレイン、２０−ＶゲートＰチャネルデバイスの場合の種々のデータを示すグラフである。
【図４５】ダイオードセルのブレークダウン電圧、並びにダイオード及びＭＯＳＦＥＴに対するブレークダウン電圧間の差を、ダイオード拡散に対して異なる注入ドーズ量及びドライブイン時間の場合のｅｐｉ濃度の関数として示すグラフである。
【図４６】ダイオードセルのブレークダウン電圧、並びにダイオード及びＭＯＳＦＥＴに対するブレークダウン電圧間の差を、ダイオード拡散に対して異なる注入ドーズ量及びドライブイン時間の場合のｅｐｉ濃度の関数として示すグラフである。
【図４７】Ｎ型ダイオード拡散の場合のブレークダウン電圧を、６つの異なる注入ドーズ量の場合のＰ−ｅｐｉ層の厚さの関数として示すグラフである。
【図４８】Ｎ型ダイオード拡散の場合のブレークダウン電圧を、７つの異なるＰ−ｅｐｉ層の厚さの場合の注入ドーズ量の関数として示すグラフである。
【符号の説明】
１０ ＭＯＳＦＥＴセル
１１ トレンチゲート
１２ Ｎ＋ソース領域
１３ Ｎ＋基板
１４ Ｎ−エピタキシャル層
１５ 深いＰ＋拡散部
１６ Ｐ−ボディ
１７ チャネル
２０ ＭＯＳＦＥＴセル
２１ ゲートトレンチ
２１Ａ ゲート酸化物層
２１Ｃ ゲートトレンチ角部
２２ Ｐ−ボディ領域
３０ トレンチゲート形ＭＯＳＦＥＴ
３１ ゲート
３１Ａ ゲート酸化物層
３２ トレンチ
３３ Ｐ−ボディ領域
３３Ａ Ｐ＋コンタクト領域
３４ Ｎ＋ソース領域
３５ ＭＯＳＦＥＴセル
３６ 金属層
３７ 隣接ＭＯＳＦＥＴセル
３８ 拡散部
３９ ＰＮ接合部
４０ ＭＯＳＦＥＴ
４１ ＭＯＳＦＥＴセル
４２ 隣接セル
４３ トレンチ
４４ 保護用Ｐ＋拡散部
４５ ゲート
４５Ａ ゲート酸化物層
８０ ＭＯＳＦＥＴ
８１ アクティブＭＯＳＦＥＴセル
８２ アクティブＭＯＳＦＥＴセル
８３ アクティブＭＯＳＦＥＴセル
８４ アクティブＭＯＳＦＥＴセル
８５ ダイオードセル
８６ Ｐ＋領域
８７ Ｐ＋コンタクト領域
８８ Ｎ＋ソース領域
８９ コンタクトホール
９０ コンタクトホール
９１ ゲート
９２ ＭＯＳＦＥＴ
９３ ＭＯＳＦＥＴセル
１００ ＭＯＳＦＥＴ
１０１ ＭＯＳＦＥＴセル
１１０ ＭＯＳＦＥＴ
１１１ ＭＯＳＦＥＴセル
１１２ ＭＯＳＦＥＴセル
１２０ ＭＯＳＦＥＴ
１２１ セル
１３０ ＭＯＳＦＥＴ
１３１ セル
１３２ 深いＰ＋領域
１３３ Ｎ＋ソース領域
１４０ 厚い酸化物層
１４１ 薄い酸化物層
１４２ 厚い酸化物層
１４３ 薄い酸化物層
１７０ 深いＰ＋拡散部を有するＭＯＳＦＥＴの曲線
１７２ 分布したダイオードセルを有するＭＯＳＦＥＴの曲線
２７０ ＭＯＳＦＥＴセル
２７２ ダイオードセル
２７４ 深いＰ＋拡散部
２７６ 斜線領域
２８０〜２９９ 曲線
３００ ＭＯＳＦＥＴセル
３０２ ダイオードセル
３１０〜３１４ 曲線
３１６〜３１９ 破線
３３０〜４０６ 曲線
Claims (1)
- トレンチゲート形パワーＭＯＳＦＥＴであって、
基板と、
前記基板の上に形成される第１導電型の第１エピタキシャル層及び前記第１エピタキシャル層の上に位置し、第１導電型で、かつ前記第１エピタキシャル層とドーパント濃度の異なる第２エピタキシャル層を含むステップ型エピタキシャル層とを有する半導体材料を有し、
前記第２エピタキシャル層は、
トレンチ内に形成され、酸化物層により前記第２エピタキシャル層から分離されるゲートであって、前記トレンチは前記第２エピタキシャル層の表面からその内部に形成され、また前記トレンチは複数のＭＯＳＦＥＴセルを画定し、前記各ＭＯＳＦＥＴセルは、前記第１の導電型のソース領域と、前記ソース領域に隣接し、かつ前記第２エピタキシャル層に隣接する第２の導電型のボディ領域とを有し、前記ソース領域及び前記ボディ領域は前記トレンチの側面に当接する、該ゲートと、
前記第２エピタキシャル層を貫通して前記第１エピタキシャル層の内部に延在する、前記第２の導電型の深い拡散部とを含み、
前記深い拡散部と、それに接する前記第１エピタキシャル層及び第２エピタキシャル層の各部分との間のＰＮ接合部がダイオードを形成し、
前記ＰＮ接合部は、前記ソース領域及び前記ボディ領域が当接する前記トレンチの側面とは反対側の異なる面で前記トレンチに当接し、
また前記ダイオードが、前記酸化物層に損傷を与える電圧より低いブレークダウン電圧を有し、
前記ダイオードは、前記ステップ型エピタキシャル層のドーパント濃度によって決定されるブレークダウン電圧を有することを特徴とするトレンチゲート形パワーＭＯＳＦＥＴ。
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