KR100360079B1 - 견고성을향상시키는절연게이트반도체디바이스의제조방법 - Google Patents

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Abstract

애벌랜치 조건하에서 항상된 견고성을 지니는 수직 플레이너 및 논플레이너 절연 게이트 반도체 디바이스가 개시되어 있다. 상기 셀은 중심 셀 영역에 전략적으로 배치된 고농도 주입물을 사용한다. 상기 주입물은, 중심 셀 영역에 전계 강도 및 애벌랜치 전류 흐름을 집중시키고 기생 바이폴라 트랜지스터의 베이스 내로의 전류 흐름을 방지하여 트랜지스티의 활성을 방지하는데 효과적이다. 두개의 표면피크 및 표면하부의 피크 주입물이 개시되어 있다.

Description

견고성을 향상시키는 절연 게이트 반도체 디바이스의 제조방법
발명의 배경
1.발명의 분야
본 발명은 일반적으로 절연 게이트 전계 효과 반도체 디바이스에 관한 것이며, 보다 구체적으로는 절연 게이트 전계 효과 트랜지스터 ( insulated gate field effect transistor ; IGFET ), SCR, IGBT 등에 관한 것이다. 보다 구체적으로 말해서, 본 발명은 2중 확산형 ( DMOS ) 종류의 수직 플레이너 및 논플레이너 디바이스, 보다 더 구체적으로는 고전력 취급 능력을 필요로 하는 용도에 사용하기 적합한 디바이스의 종류에 관한 것이다.
2.배경기술의 설명
IGFET, IGBT 및 SCR과 같은 수직 절연 게이트의 전계효과 반도체 디바이스는 전원, 자동차 및 기타 용도에서 고전력 스위칭 기능을 이행하는데 보통 사용된다. 일반적으로, 절연 게이트 전계 효과 디바이스는 매우 높은 입력 임피던스, 낮은 턴온 ( turn - on ) 또는 한계 전압, 및 열효과에 대한 저항으로 특징을 이루는데, 상기 열효과는 이와같은 용도에 바람직하며 일반적으로 상기 전계효과 디바이스를 바이폴라 디바이스와 구별한다.
고전력 스위칭 용도용 디바이스의 제조시, 순방향 컨덕턴스 ( "온 (on) " ) 모드에서 정전 용량을 지니는 전류를 최대화하는 동안 동시에 블록킹 ( "오프(off) " ) 모드에서 항복 전압 ( breakdown voltage ) 레벨을 최대화하는 것이 바람직하다.
첫번째 목적을 성취하기 위해서, 디바이스를 구성하는 개별적인 도전 셀의 수를 최대화하는 것이 중요하다. 동시에, 셀이 형성되는 실리콘 칩의 크기를 줄여 디바이스당 비용을 절감하기 위해서 가능한한 셀의 치수를 줄이는 것이 바람직하다. 예를들면, 오늘날의 IGFET는 보통 100,000 - 250,000 개의 개별적인 도전 트랜지스터 셀을 포함하는데, 이 셀은 약 50 - 300 제곱 밀 ( mil ) 의 크기를 갖는 다이에서 50 - 100 암페어의 전류를 운반하는데 병렬로 동작한다.
두번째 목적은 일반적으로 수직 디바이스에서 낮은 저항률 기판상에 전형적인 에피택셜 방식으로 성장되는 드리프트 ( drift ) 또는 드레인 영역의 두께 치수 및 적당한 저항률 선택에 의해 성취된다. 게다가, 블록킹 모드에서 전계 집중을 분포 또는 형성시키는 셀 구조를 설계하여 드레인 애벌랜치 ( drain avalanche ) 조건하에서 기생 디바이스의 활성화 및 유전층에 대한 손상과 같은 문제를 해결하는 것이 바람직하다.
드레인 애벌랜치 항복은 전형적으로 높은 역방향 드레인 - 소스 전압의 조건하에서 발생한다. 이러한 조건하에서, 충돌전리는 디바이스에서 정공 또는 전자 등의 애벌랜치 전류 캐리어를 발생시킨다. 애벌랜치 전류 흐름은 높은 전계 강도의 부위에서 집중된다. 드레인 애벌랜치 조건이 정상 드레인 - 소스 전압의 인가하에 발생될 수도 있지만, 이는 클램핑되지 않은 유도 부하를 수반하는 스위칭 인가등에서 매우 높은 과도 전압의 결과로서 가장 흔하게 발생한다.
특히 IGFET는 애벌랜치 항복 조건하에서 두개의 주 고장 메카니즘에 보통 영향을 받기 쉽다. 제 1의 고장 메카니즘은 디바이스의 주변 부위 근처에서의 애벌랜치 초기화의 결과이며, 이는 종국적으로 주변 또는 말단 영역 주위에서의 국부적인 열고장을 초래한다. 이 메카니즘은, 전계를 재분포시키고 주변에서 멀리 그리고 디바이스의 활성 셀 영역내로 애벌랜치 초기화를 결정하는 특수한 구조 설계에 의해 해결되어 왔다. 예를들면, 주변 근처에서 하나 이상의 전계 링 또는 전계 플레이트를 사용하는 것이 보편적이었다.
제 2의 주고장 메카니즘은 활성 셀 영역내의 애벌랜치 전류 발생 및 IGFET, 특히 금속 산화물 실리콘 FET ( MOSFET )에서 고유한 기생 바이폴라 트랜지스터에 미치는 영향으로 부터의 결과이다. 모든 MOSFET 은 MOSFET 의 인접 소스, 본체 및 드레인 영역들을 포함하는 기생 바이폴라 트랜지스터를 지닌다. 드레인 애벌랜치 조건하에서, 충돌 전리 발생 캐리어는 기생 바이폴라의 베이스 영역, 예컨대 소스 하부의 MOSFET 의 본체 영역내로 수평 주입될 수 있다. 전형적으로 이 본체 영역 부분은 비교적 가볍게 도핑되며 결과적으로 비교적 높은 저항율을 갖는다. 따라서 상기 영역을 통한 애벌랜치 전류의 수평 흐름은 기생 바이폴라 베이스 - 에미터 접합부 양단의 전압 강하를 일으킨다. 베이스 - 에미터 전압 강하가 접합부의 턴온전압 (실리콘내에서 약 0.7 볼트 )을 초과하는 지점에 베이스 전류가 도달하는 경우, 기생 바이폴라는 턴온되며 컬렉터 ( MOSFET 드레인 ) 와 에미터 ( MOSFET 소스 ) 사이에 전류를 전도하기 시작한다. 방해나 제한되지 않는 경우, 이는 전류가 MOSFET 소스와 드레인 사이에 직접 흐르는 " 래치업 ( latrh - up ) " 조건을 초래한다. 동작적으로 이는 MOSFET 의 게이트 제어가 상실되기 때문에 바람직하지 않은 결과이다.
디바이스의 항복 전압을 최대화하는 것에 부가하여, 디바이스의 " 견고성 ( ruggedness ) ", 예컨대 손상이나 파괴되지 않고 애벌랜치 항복 조건에 견디어 내는 능력을 최대화하는 것이 또한 매우 바람직하다. 지금까지는, 반도체 디바이스 설계자들은, 비교적 작은 셀 치수를 유지하면서 전계를 재분포시키고 활성 셀 영역내의 애벌랜치 전류 흐름의 방향을 재설정하며 또한 기생 바이폴라 트랜지스터의 활성화에 견디도록 셀 구조를 설계함으로써 이러한 특성을 얻으려고 시도해 왔다. 본 출원인들이 알고 있는 바로 그 시도는 이러한 분류의 디바이스의 기타 바람직한 전기적 특성을 동시에 유지하고 견고한 디바이스를 제공하는데 완전히 성공적이지는 않았다.
예를들어, 수직 DMOS FET 셀 설계가 제안되어 왔으며, 여기서 게이트 - 채널 영역과 이격된 셀의 중앙 영역내의 본체는 깊고 중도핑된 부분으로 특징을 이루는 반면, 소스, 채널 및 게이트에 인접하고 이들의 하부에 높인 본체 영역은 보다 가볍게 도핑된다. Lidow 등에게 허여된 미국특허 제 4,642,666호 및 제 4,705,759호에 개시된 소위 " 깊은 본체 ( deep - body )" 셀 설계는 깊은 본체 부분으로 그리고 소스, 게이트 및 채널 영역들에서 이격상태로 애벌랜치 항복 전류의 방향을 재설정하도록 의도된다.
" 깊은 본체 " 셀 설계는 어떤 단점들을 가지고 있다. 깊은 본체의 도펀트 ( dopant ) 는 제조 공정시 비교적 초기에 삽입되며 차후의 제조 단계 동안 중도핑된중앙 본체 영역의 수평 확산을 제어하는 것은 어렵다. 채널 영역내로 깊은 본체의 도펀트를 수평 확산시키는 것은 쉽게 일어날 수 있고, 디바이스의 턴온 한계치의 부수적인 바람직하지 않은 증가를 초래한다. 이결과는 셀의 횡치수가 비교적 크게 유지되는 경우 해결될 수 있다. 그렇지만, 또한 이는, 주어진 크기의 다이상에 제조될 수 있는 셀의 수를 감소시켜 결과적으로 주어진 다이 크기에 대한 디바이스의 정전 용량을 갖는 순방향 전류를 감소시킨다. 게다가, "깊은 본체 "의 셀 설계는 깊은 본체 도펀트의 비교적 깊은 수직 확산을 수용하는데 비교적 두꺼운 드레인을 보통 필요로 한다. 따라서, "깊은 본체 "의 설계는 매우 높은 항복 전압으로 평가되는 비교적 큰 디바이스에서 사용하는 것으로 반드시 제한된다.
본체의 중앙 셀 영역에서 중도핑된 " 얕은 본체 ( shallow - body ) "를 사용하는 것이 또한 제안되어 왔다. 소위 " 얕은 본체 "의 셀 설계는 Kinzer 등에게 허여된 미국 특허 제 4,974,059 호에 개시되어 있다. 이 설계에서, 중도핑된 얕은 본체의 영역은 중앙 셀 영역으로 부터 그리고 소스 영역의 하부로 뻗어 있다. 베이스 영역의 도핑 농도를 증가시켜 결과적으로 저항률을 감소시킴으로써 기생 바이폴라 트랜지스터의 턴온을 억제하는 것으로 여겨진다. 또한 이는 베이스 전류가 베이스 - 에미터 접합을 순방향 바이어스 시키고 기생 바이폴라를 턴온시키는데 보다 더 높을 것을 필요로한다. 얕은 본체의 셀 설계가 어떤 면에서 깊은 본체의 설계보다 더 낫지만, 이는 어떤 단점들을 또한 가지고 있다. 얕은 본체가 얕기 때문에, 본체의 주변은 소스 하부에서 비교적 예리한 곡선을 억제한다. 이 비교적 예리한 곡선은 그 영역에서 전계를 강화시키는 경향이 있다. 따라서, 애벌랜치 항복 조건하에서, 애벌랜치 전류는 전계가 그곳에서 가장 강하기 때문에 그 영역에서 다량으로 흐르는 경향이 있다. 얕은 본체의 설계는 애벌랜치 전류가 기생 바이폴라의 베이스로 흐르는 것을 방지하는데 효과적이지 않지만 기생 바이폴라를 턴온시키는데 보다 더 큰 전류의 흐름을 필요로 한다는 사실을 시뮬레이션을 통해 보여주었다. 그러므로, 기생 바이폴라가 턴온되는 경우, 이는 보다 높은 애벌랜치 전류에서 턴온된다. 따라서 소위 "얕은 본체 "의 설계는 디바이스의 견고성을 향상시킴을 보여 주었지만, 기생 바이폴라의 턴온을 완전히 제거하지 않았다.
따라서, 본 발명의 목적은, 전략적으로 배치되고 중도핑된 주입 영역을 사용하며 디바이스의 견고성을 상당히 향상시키는 절연 게이트 반도체 디바이스에 대한 셀 설계 전략에 의해 선행기술의 셀 설계의 상기 및 기타 단점들을 극복하는 것이다.
본 발명의 부가적인 목적은, 전계 구조를 효과적으로 재형성하고 중앙 셀 영역으로 그리고 절연 게이트, 채널 및 소스 영역에서 멀리 애벌랜치 항복 전류의 흐르는 방향을 재설정하도록 중도핑된 주입 영역들을 전략적으로 배치 및 조정함으로써 선행기술의 셀 설계를 개량하는 것이다.
본 발명의 다른 부가적인 목적은, MOSFET 고유의 기생 바이폴라 트랜지스터의 베이스에서 멀리 애벌랜치 전류의 흐르는 방향을 재설정하여 애벌랜치 항복 조건하에 기생 바이폴라의 활성을 방해하도록 전략적으로 배치 및 조정된 중도핑 주입 영역들을 사용하는 것이다.
본 발명의 또 다른 목적은 셀 치수의 축소와 일치하는 방식으로 전기한 개량형들을 제공하여 반도체 다이의 단위 면적당 더 많은 셀들의 패킹을 허용하고 결과적으로 본 발명을 사용하여 절연 게이트 반도체 디바이스의 정전 용량을 갖는 전류를 향상시키는 것이다.
본 발명의 부가적인 목적은, 향복 전압 및 턴온 한계치와 같은 기존 디바이스의 중대한 전기적 특성에 영향을 거의 또는 전혀 주지않고 종래의 제조 공정에 최소한의 영향을 주는 전기한 개량형들을 제공하는 것이다.
발명의 요약
본 발명의 상기 및 기타 목적과 이점들은, 셀의 중심 영역에 중도핑된 주입물들을 전략적으로 배치하여 반도체 칩내 및 그 상에 형성된 복수개의 셀을 지니는 절연 게이트 전계 효과 반도체 디바이스에서 성취된다. 상기 디바이스는, 제 1 도전형의 종 ( species ) 으로 비교적 가볍게 도핑되고 상기 칩의 상부 표면으로 부터 뻗어있는 드레인 영역을 지닌다. 제 2도전형의 불순물로 도핑된 복수개의 본체 영역은 드레인 영역내에 어떤 깊이로 뻗어있다. 제 1 도전형의 해당 소스 영역은 각각의 본체 영역 내로 뻗어있으며, 이의 주변에 실질적으로 뻗어있고 이로부터 수평 이격되어 있다. 소스 영역의 본체 영역 내부는 중앙 셀 영역을 한정하며 소스 영역과 본체 영역의 주변 사이의 본체 영역 부분은 채널 영역을 한정한다. 적어도 하나의 절연 게이트 구조는 각각의 채널 영역에 인접하다. 중앙 셀 영역 중 적어도 한 부분은 실질적으로 본체 영역의 잔류물 보다 더 높은 농도의 제 2 도전형의 종을 지님으로, 디바이스가 높은 드레인 전압에서 블록킹 모드로 동작되는 경우, 전계는 집중되고 애벌런치 전류는 실질적으로 중앙 셀 영역내에서 그리고 소스, 게이트 및 채널 영역 멀리서 흐르며 결과적으로 기생 바이폴라 트랜지스터의 활성을 방해하고 드레인 애벌랜치 항복 조건하에서 디바이스의 견고성을 향상시킨다.
도면의 간단한 설명
도 1 은 일반적인 플레이너 수직 DMOS FET 셀 및 이러한 셀 고유의 기생 바이폴라 트랜지스터를 일부 예시하는 단면도.
도 2 는 선행기술인 소위 " 깊은 - 본체 " 형의 플레이너 수직 DMOS FET 셀을 예시하는 단면도.
도 3 은 도 2 의 셀 중심을 통해 취해진 도핑 농도 - 깊이의 예시적인 프로파일을 보여주는 그래프.
도 4 는 선행 기술인 소위 " 얕은 본체 "형의 플레이너 수직 DMOS FET 셀을 일부 예시하는 단면도,
도 5 는 도 4 의 셀 중심을 통해 취해진 도핑 농도 - 깊이의 예시적인 프로파일을 보여주는 그래프.
도 6 은 드레인 애벌랜치 조건하에 선행기술인 도 4 의 셀에서 애벌랜치 전류가 흐르는 것을 보여주는 단면도,
도 7 은 본 발명의 바람직한 제 1 실시예를 합체한 수직 플레이너 DMOS FET 셀을 일부 예시하는 단면도.
도 8 은 도 7 의 셀 중심을 통해 취해진 도핑 농도 - 깊이의 예시적인 프로파일을 보여주는 그래프.
도 9 는 도 7 의 셀 설계를 구체화한 수직 플레이너 DMOS FET 에 대한 예시적인 드레인 전류 - 전압 특성을 역 블록킹 모드로 예시하는 그래프.
도 10 은 드레인 애벌랜치 조건하에서 도 7 의 셀내의 예시적인 이온화 패턴을 예시하는 3 차원 그래프.
도 11 은 드레인 애벌랜치 조건하에 도 7 의 셀에서 애벌랜치 전류가 흐르는 것을 예시하는 단면도.
도 12 는 본 발명의 바람직한 제 2 실시예를 합체한 수직 플레이너 DMOS FET 셀을 일부 예시하는 단면도.
도 13 은 도 12 의 셀 중심을 통해 취해진 도핑 농도 - 깊이의 예시적인 프로파일을 보여주는 그래프.
도 14 는 도 12 의 셀의 소스 영역 중심을 통해 취해진 도핑 농도 - 깊이의 예시적인 프로파일을 보여주는 그래프.
도 15 는 도 12 의 셀 설계를 구체화한 수직 플레이너 DMOS FET 에 대한 예시적인 드레인 전류 - 전압 특성을 역 블록킹 모드로 보여주는 그래프.
도 16 은 P+ 영역 (310) 없이 도 12 의 셀 설계를 구체화한 수직 플레이너 DMOS FET 에 대한 예시적인 드레인 전류 - 전압 특성을 역 블로킹 모드로 보여주는 그래프.
도 17 은 드레인 애벌랜치 조건하에서 도 12 의 셀내의 예시적인 이온화 패턴을 예시하는 3 차원 그래프.
도 18 은 드레인 애벌랜치 조건하에서 도 12 의 셀내의 애벌랜치전류 흐름을 예시하는 단면도.
도 19 는 본 발명의 바람치한 제 3 실시예를 합체한 수직 플레이너 DMOS FET 의 셀을 일부 예시하는 단면도.
도 20 은 도 19 의 셀 중심을 통해 취해진 도핑 농도 - 깊이의 예시적인 프로파일을 보여주는 그래프.
도 21 은 드레인 애벌랜치의 조건에서 도 19 의 셀내의 예시적인 이온화 패턴을 보여주는 3 차원 그래프.
도 22 는 드레인 애벌랜치 조건하에서 도 19 의 셀내의 애벌랜치 전류 흐름을 예시하는 단면도.
도 23 은 도 19 의 셀의 변화인 수직 플레이너 DMOS FET 의 셀을 일부 예시하는 단면도.
도 24 는 트렌치형 절연 게이트를 지니며 본 발명의 바람직한 제 4 실시예를 합체한 수직 논플레이너 DMOS FET 의 셀을 일부 예시하는 단면도.
도 25 는 도 24 의 셀의 중심을 통해 취해진 도핑 농도 - 깊이의 예시적인 프로파일을 보여주는 그래프.
바람직한 실시예의 설명
본 도면들에 있어서, 도 1 은 전형적인 다중셀의 수직 플레이너 n 채널의 인핸스먼트형 ( enhancement - mode ) DMOS FET 의 대략 절반의 셀 (12)을 예시한다. 수직 플레이너 DMOS FET 은 본 발명이 적용될 수 있는 절연 게이트 반도체 디바이스의 단지 한 유형이다. 예를들면, 기타 유형들은 수평 · 수직 IGFET, 논플레이너 IGFET, IGBT, SCR 및 다른 것들을 포함할 수 있다. 전형적으로, 오늘날의 수직 플레이너 전력용 DMOS FET 은 병렬로 동작하는 수십만개의 동일한 트랜지스터 셀들을 가지고 있다. 육각형, 사각형, 삼각형, 링 및 기타의 것들을 포함하는 서로 다른 셀 구조가 채택되어 왔으며 일반적으로 사용되고 있다. 본 발명은 이러한 모든 구조에 적용될 수 있다.
약 절반 정도의 한 능동 트랜지스터 셀이 도 1 (및 이후의 도면들에서도 또한 ) 에 도시되어 있다. 당해 기술분야의 전문가는 각 도면에 도시된 능동 셀의 부분이 전형적인 셀의 한 측면을 포함하며 다른 한 측면이 전형적으로 단면상 동일하다는 것을 알고 있을 것이다.
잘 알려진 바와같이, 셀 (12)은 차후에 개별적 다중 셀 디바이스로 다이싱되는 단결정 실리콘의 얇은 반도체 웨이퍼 (10) 로 형성되는 것이 전형적이다. 웨이퍼 (10) 는 전형적으로 제 1도전형 (이 경우 n 형 ) 의 종으로 중도핑되어 낮은 저항율 기판 (30) 을 형성한다. 인과 비소 등의 n 형 도펀트가 종종 사용된다. 기판 (30) 은 보통 두께가 200 - 650 마이크론이다. 그리고 나서 비교적 얇은 드레인 영역 (25) 이 널리 공지된 에피택셜 성장 공정에 의해 전형적으로 기판 (30) 의 상부상에 형성된다. 전형적으로 드레인은 기판 (30)과 동일한 도 전형의 종으로 비교적 가볍고 균일하게 도핑된다. 그렇지만, 당업자가 알고 있는 바와같이, SCR 및 IGBT 와 같은 소위 4 층 디바이스에서 기판 (30)은 정반대의 도전형의 층 (도시되지 않음 )으로 대체되거나 보충될 수 있다. 에피택셜 드레인 영역 (25)의 특정 저항율 및 두께는 디바이스의 소기의 항복 전압에 좌우된다. 예를들면, 100볼트 범위내의 디바이스에 대한 전형적인 에피택셜 드레인 영역은 약 1.0 내지 2.5 오옴 - 센티미터 범위내의 저항율과 약 5 내지 14 마이크론 사이의 두께를 갖는다. 500 볼트 등급의 디바이스는 8 내지 40 오옴 - 센티미터 범위의 드레인 저항율과 15 내지 40 마이크론 범위의 두께를 갖는 것이 전형적이다.
제 2도전형 (이 경우 P 형 )의 종으로 도핑된 본체 영역 (20)은 드레인 영역 (25)에 형성되며 이 사이에 금속 접합을 형성한다. 붕소는 일반적으로 사용되는 P형 도펀트의 종이다. 잘 알려진 2 중 확산 MOS, 즉 소위 DMOS 공정에서, 본체의 도펀트는 잘 알려진 이온 주입 기술을 사용하여 웨이퍼의 상부 표면상에 있는 마스크 ( 도시되지 않음 )내의 원도 ( window )를 통해 드레인 영역 (25)내로 전형적으로 얕게 주입된다. 그리고 나서, 이 도펀트는 일정한 시간동안 일정한 온도의 열을 가하여 드레인 영역 (25)내로 확산되며, 에컨대 이 영역내로 이동하게 된다. 당업자들은 여기서 좀더 자세히 설명될 필요가 없는 이 기초 과정의 세부 사항에 관하여 잘 알고있다. 앞서 언급된 바와같이, 다양한 구조가 본체 영역 (20)에 사용되어 왔다.
본체 영역의 접합 깊이는 많은 설계 요인에 좌우된다. 그렇지만, 대략 1.5 내지 8 마이크론 깊이의 범위에 있는 본체 접합을 관찰하는 것은 현재의 전력 DMOS FET 에서 흔한 일이다. 본체 영역(20)은 대략 1 과 2 볼트사이의 디바이스에 대한 턴온 한계치를 제공하기 위해 적당한 범위의 농도로 정밀하게 도핑된다. 입방 센티미터당 5 × 1014- 3 × 1017원자 범위내의 피크 표면의 도펀트 농도가 일반적이다.
제 1 도전형의 종으로 중도핑된 소스 영역(15)은 본체 영역(20)에 형성된다. 소스 영역 (15)은 일반적으로 환상 모양을 지니며 보통 본체 영역의 주변으로 실질적으로 뻗어있다. 모양이 보통 환상이지만, 사실상 소스 영역은 원형, 육각형, 사각형, 또는 기타 어떤 모양일 수 있으며, 이는 본체 영역 (20)과 동일한 일반적 모양일 수도 아닐 수도 있다. 소스 영역은 채널 영역 (65)을 형성하도록 본체 영역의 주변으로 부터 수평 이격된다. 잘 알려진 DMOS 공정에서, 소스 도펀트는 공지된 이온 주입 또는 확산 및 드라이브 공정을 사용하여 본체 영역 (25)내로 삽입되며, 본체의 도펀트를 삽입시키는데 사용되는 동일한 마스크 에지에 의해 채널 영역으로 들어가는 것이 방해된다. 따라서, 디바이스의 최대 드레인 전압, 온 레지스턴스 ( on - resistance ), 및 기타 전기적 파라미터에 결정적인 채널 영역 (65)의 길이는 본체 (20)와 소스 (15)의 수평 확산의 차이로 한정된다. 이 두 영역의 상대적 수평 확산, 결과적으로는 채널 길이는 잘 알려진 본체 및 소스 드라이브의 온도 및 시간을 가하여 매우 정확하게 제어될 수 있다.
절연 게이트 구조는 웨이퍼 (10)의 상부 표면상에 형성되고 채널영역 (65)의 상부에 놓이도록 패터닝된다. 절연 게이트 구조는 본체(20)와 소스 (15)영역의 삽입 및 확산 전 또는 후에 형성될 수 있다. 전자의 경우에서, 절연 게이트 구조 자체는 소스와 본체 마스크의 일부로 사용될 수 있다. 이는 잘 알려진 자기 정렬된 게이트 공정이다. 전형적으로 절연 게이트 구조는 앎은 전기 절연 게이트 산화물 층 (70) 및 도전 게이트 전극 (40)을 포함한다. 얇은 게이트 산화물 층은 널리 공지된 산화물 성장 기술을 사용하여 웨이퍼 (10)의 상부 표면상에 성장되는 것이 전형적이다. 예를들면, 게이트 산화물은 소스와 본체 영역을 드라이브하는 동안 또는 그 후에 산소가 풍부한 대기에서 열을 가하여 성장될 수 있다. 전형적으로, 중도핑된 폴리실리콘, 또는 알루미늄이나 몰리브덴 합금이 게이트 전극 (40)에 사용된다. 게이트 전극 (40)은, 웨이퍼 표면상에 전극 재료를 데포지트, 패터닝된 마스크를 도포, 및 상기 재료의 비보호 영역을 선택적으로 에칭함으로써 채널 영역 (65) 에 인접 배치되도록 형성 및 패터닝되는 것이 전형적이다. 화학적 증착, 유기질과 경질의 마스크 도포 및 패터닝, 및 절연 게이트 구조를 제조 및 패터닝하는 플라즈마와 화학에칭 공정들은 당업자들에게 잘 알려져 있으며 여기서는 좀더 자세히 설명되지 않는다. 절연 게이트 구조는 절연 비활성화 층으로 도포되는 것이 전형적이다.
소스/본체 접점 (45) 은 또한 웨이퍼 (10) 의 상부 표면상에 형성된다. 소스/본체 접점은 전형적으로 알루미늄이나 또다른 도전성 재료이다. 일반적으로 이는 공지전 금속 데포지션, 마스킹, 및 에칭 기술을 사용하여 제조 및 패터닝된다. 소스/본체 접점 (45) 은 소스 (15) 및 본체 (20) 영역의 적어도 한 부분상에 놓이고 이와 전기적으로 접촉되어 이 두 영역을 전기적으로 단락시킨다.
최종적으로, 드레인 접점 (50) 이 형성된다. 도 1 에 예시된 일반 MOSFET 과 같은 수직 IGFET, 및 SCR 과 IGBT 와 같은 기타 수직 절연 게이트 반도체에서, 드레인 접점은 기판 (30) 과 전기 접촉 상태로 웨이퍼 (10) 의 하부 표면을 금속화시켜 형성되는 것이 전형적이다. 그렇지만, 수평 IGFET 및 기타 수평 디바이스에서, 드레인 접점은 절연 게이트 구조 및 소스/본체 접점에 관하여 상기의 것과 유사한공정을 사용하여 웨이퍼 (10) 의 상부 표면상에 제조 및 패터닝될 수 있다. 드레인 접점은 전형적으로 고도전성 재료이다. 금이나 알류미늄 등이 종종 사용된다.
도 1 에 도시된 일반적인 수직 플레이너 MOSFET 은 n 채널 디바이스이다. 그렇지만, 당업자들은 여러 영역들의 도핑 유형을 단순히 전환시킴으로써 등가 p 채널 디바이스가 제조될 수 있음을 이해할 것이다. 마찬가지로, 도 1 의 디바이스가 인헨스먼트형 디바이스로 제조되더라도, 당업자들은 채널 영역내의 단순한 도핑 변경에 의해 등가 디플리션형 ( depletion mode ) 디바이스가 제조될 수 있음을 알 것이다.
하기의 설명에서 당업자에게 명백해지는 바와같이, 본 발명은 이러한 모든 디바이스 변형에 적용될 수 있고 효과적이다.
계속 도 1 에 있어서, 디바이스의 턴온 또는 한계 전압을 초과하는 양전압 바이어스가 게이트 전극 (40) 과 소스 - 본체 접점 (45) 사이에 인가되고 양전압이 드레인과 소스 전극 사이에 존재하는 경우, p 형에서 n 형으로의 채널 (65) 의 표면 반전이 일어나며 전류가 디바이스를 통해 흐른다. 캐리어는 소스/본체 접점으로 부터 소스 영역 (15), 채널(65)을 통해, 에피택셜 드레인 영역 (25) 및 기판 (30) 수직 하방향을 통해 드레인 접점 (50) 으로 흐른다. 이는 순방향 도전 또는 "온 (on ) " 동작 모드이다.
양 (+) 의 게이트 바이어스 전압이 제거되는 경우, MOSFET 은 블록킹 동작 모드 상태에 있다. 블록킹 동작 모드, 특히 고전력 스위칭 인가시, MOSFET 은 고장없이 높은 드레인 - 소스 전압차의 인가에 견디는 것으로 예상된다. 게다가,MOSFET 이 항복 전압 등급을 초과하는 드레인 - 소스 전안의 인가에 응답하여 애벌랜치 항복에 의해 전류를 흐르게 하는 경우, 물리적으로 손상 또는 파괴되지 않고 잔존할 만큼 MOSFET 이 충분히 견고한 것이 매우 바람직하다.
클램핑되지 않은 유도 부하를 수반하는 고전력 스위칭 용도에서, 매우 높은 과도 전압이 블록킹 모드에서 드레인 상에 나타나는 것은 매우 일반적이다. 이 전압은 도 1 에 예시된 것과 같은 일반적인 MOSFET 셀에서 드레인 애벌랜치 항복 조건을 쉽게 트리거 ( trigger )시킬 수 있다. 드레인 애벌랜치 항복 조건에서, 높은 과도 드레인 전압으로 부터의 결과인 디바이스내의 강한 전계 농도의 영역들은 국부적 전리를 일으키는데, 이는 정공 및 전자 등의 애벌랜치 전류 캐리어(60)를 또한 발생시키며 파괴적일 수 있는 디바이스내의 애벌랜치 전류 흐름을 초래한다.
애벌랜치 항복 조건을 악화시키고 가속된 항복에 기여하며 보통 디바이스 파괴의 위험성을 증가시키는 일반적인 수직 MOSFET 셀 고유의 물리적 특징은 앞서 언급된 기생 바이폴라 트랜지스터이다. 기생 바이폴라는 수직 MOSFET 셀의 인접 소스 (15), 본체 (20), 및 드레인 (25) 영역들을 포함한다. 도 1 에 예시된 특정 n 채널 MOSFET 에서, 기생 바이폴라 트랜지스터는 NPN 형이다. MOSFET 의 본체영역 (20)은 기생 바이폴라 트랜지스터의 베이스에 해당한다.
드레인 애벌랜치 조건하에서, 애벌랜치 전류는 국부 전계의 힘하에 소스 (15) 하부의 기생 바이폴라의 베이스 영역내로 수평으로 흐른다. 베이스 영역이 단지 적당히 도정되는 경우, 실질적인 저항 (55) 은 기생 바이폴라의 베이스와 에미터 사이에 ( MOSFET 셀의 소스 ) 존재한다. 따라서, 일정한 애벌랜치 전류 흐름은기생 바이폴라의 베이스 - 에미터 접합을 순방향 바이어스시킬 수 있고 결과적으로 바이폴라를 턴온시킨다. 그리고 나서 이는 소스와 드레인 영역 사이에서 직접 전류 흐름을 상당히 증가시키고 디바이스의 항복을 가속시킨다.
게다가, 더욱 중요한 것은, 기생 바이폴라의 활성으로 인해 애벌랜치 항복에 의해 시작된 드레인 전류의 고 레벨이 드레인 - 소스 전압의 감소된 서브 애벌랜치 값에 의해 유지될 수 있다. 이는 기생 트랜지스터의 동작이 애벌랜치 전리를 제어하기 때문이다. 이는 파괴적인 디바이스의 전류 - 전압 특성에서 음저항 또는 " 스냅 백 ( snap back ) " 조건을 초래한다. 게다가, 기생 바이폴라의 활성은 고레벨의 애벌랜치 항복 전류가 셀의 소스, 채널 및 게이트 영역의 부근에서 흐르도록 함으로써 몇몇의 셀 설계에서 애벌랜치 항복 조건의 파괴적인 능력을 향상시킨다. 몇몇의 셀 설계에서, 이는, 고레벨의 애벌랜치 전류 흐름에 동반하는 높은 열 에너지로 인해 오늘날의 많은 디바이스에 보통 사용되는 매우 얇은 게이트 산화물 ( 또는 기타 유전체 ) 층 (70) 의 항복 및 파괴를 초래할 수 있다.
따라서, 얻을수 있는 드레인 - 소스 항복 전압을 최소화하고, 드레인 애벌랜치 항복의 경우에는 중심 셀 영역내에 그리고 셀의 게이트, 소스 및 채널 영역의 부근 멀리에서 전계 강도 및 애벌랜치 전류를 집중하도록 기생 바이폴라의 활성을 방지하는 것이 매우 바람직하다.
기생 바이폴라의 활성을 억제시키고, 본체 영역 (20)중 중심 부분내로 그리고 MOSFET 의 소스 영역 (15)의 하부에 있는 본체 영역(20)의 일부분 내로, 예컨대 기생 바이폴라의 베이스 내로 부가적인 도펀트를 삽입하여 애벌랜치 전류의 흐름의방향을 재설정하는 것은 앞서 제안되어 왔다. 이 수단에 기초한 이론은 베이스 저항을 감소시키고 기생 바이폴라의 주입 효율을 낮추어 결과적으로 적어도 비교적 낮고 적당한 애벌랜치 전류 레벨에서 활성을 억제시키면서 셀의 중심 영역으로 항복을 재설정하는 것이다.
도 2 - 4 에 있어서, 적어도 2 가지 다른 수단이 선행기술에서 제시되어 왔다. 도 2 및 도 3 에 도시된 수단은 소위 " 깊은 본체 " 의 방안이다. 도 4 - 5 에 도시된 수단은 " 얕은 본체 " 의 수단이다.
도 2 에 도시된 깊은 - 본체의 수단에서, 본체 (20) 에 사용되는 매우 높은 농도의 동일한 유형의 도펀트는 전형적으로 공통 이온 주입 또는 확산 및 드라이브 기술에 의해 소스/본체 접점 하부의 중심 셀 영역 내로 삽입된다. 일반적으로, 고농도의 도펀트는 제조 공정에서 비교적 초기에 삽입되며 차후의 처리 공정 동안 수직 및 수평으로 확산되어 낮은 저항율을 갖는 중심 셀 영역에서 균형잡힌 비교적 깊은 본체의 구조 (90)를 형성한다.
도 3 에 도시된 바와같이, 깊은 본체 (90) 의 도핑 농도 (100) ( 이 경우 p+ )는 본체의 도핑 농도 (110) 를 압도한다. 예를들면, 웨이퍼 표면에서 깊은 본체 (90)의 피크 도핑 농도는 입방 센티미터당 1019원자의 범위내에 있는 반면, 본체의 피크 도핑 농도는 입방 센티미터당 1017원자의 범위내에 있다. 게다가, 애벌랜치 항복에 대한 농도점이 되기 위해서, 중도핑된 깊은 본체 (90) 는 드레인 영역 (25) 내의 4 - 5 마이크론 깊이로 뻗어있는 것이 전형적이며, 이는 비교적 두꺼운 결과를 낳는다.
기생 바이폴라의 활성을 억제하고 항복을 재설정하는데 다소 성공적이지만, 깊은 본체의 수단은 부가적인 문제점들을 갖는다. 한가지에 있어서, 고농도의 깊은 본체의 도펀트는 제조 공정에서 비교적 초기에 삽입되며 차후의 처리 공정 동안 수직 및 수평으로 실질적인 간격만큼 확산된다. 결과적으로, 깊은 본체의 도펀트는 종종 소스의 하부 뿐만 아니라 채널 영역 (65) 내로도 확산된다. 이는 디바이스의 턴온 또는 한계 전압을 증가시키는 바람직하지 않은 결과를 갖는다. 디바이스의 전기적 특성에 대한 이러한 변경은 대부분의 경우에서 만족스럽지 않다. 같은 이유로, 깊은 본체의 수단은 매우 작은 크기를 갖는 셀내에 쉽게 수용되지 않으며, 이는 높은 항복 정격을 갖는 오히려 큰 디바이스로 깊은 본체의 수단을 효과적으로 제한시킨다. 깊은 본체의 수단을 사용하는 보다 작은 디바이스는 비교적 낮은 전류 처리 용량을 갖는 것이 일반적이다.
도 4 및 도 5 에 도시된 소위 " 얕은 본체 " 의 수단은 깊은 본체 수단의 문제점 및 단점을 적어도 부분적으로 해결한다. 얕은 본체의 수단에서, 동일한 도전형을 갖는 고농도 선량의 도펀트 ( 이 경우 p 형 )는 소스/본체 접점 (45) 하부의 셀 중심내로 삽입되며 소스 (15) 아래로 적어도 부분적으로 뻗어있다. 깊은 본체의 수단에 있어서, 얕은 본체 영역 (95) 의 피크 농도는 본체 영역 (20) 에 대하여 입방 센티미터당 1017원자의 범위내에 있는 피크 농도와 비교되는 바와 같이 표면에서 입방 센티미터당 1 - 2 × 1019원자에 해당함으로, 본체의 도펀트 농도를 압도한다. 이는 도 5 에 그래프로 도시되어 있으며, 여기서 라인 (200) 은 도 4 의 셀의 결합된 p+ 얕은 본체 (95) 및 p 본체 (20) 의 도펀트에 대한 예시적인 도핑 농도 프로파일에 해당한다. 점선 (210) 은 p 본체 (20) 만의 예시적인 도핑 농도 프로파일을 가리키며 점선 (220) 은 p+ 얕은 본체 (95) 만의 도핑 농도 프로파일을 가리킨다.
도 5 에 또한 도시된 바와같이, p 본체 영역 (20) 은 n 형 드레인 (25) 을 지니는 금속 접합 (225) 을 형성하기 전에 대략 2μ 정도 드레인 영역내로 연장되는 것이 전형적이다. 도 5 의 영역 (230) 은 도 4 의 셀의 비교적 가볍게 도핑된 n 형 에피택셜 드레인 영역에 대한 도핑 농도 프로파일을 나타낸다. 이 실시예에서, 드레인은 입방 센티미터당 1015원자 정도의 농도로 비교적 균일하게 도핑되고 대략 6μ 정도의 도께이며, 이는 100 볼트 정도의 예기되는 디바이스 항복 전압에 해당한다. 중도핑된 n+ 기판 (30) 의 도핑 농도 프로파일은 (235) 로 표시된다. 전형적으로 기판은 입방 센티미터당 5 ×1018내지 1 ×1023원자 정도의 비교적 균일한 도핑 농도를 지녀 드레인 접점 (50) 과의 양호한 오옴 접점을 제공한다.
깊은 본체 수단과 같이, 얕은 본체 수단에서, 얕은 본체 영역 (95) 은 널리 공지된 이온 주입 및 드라이브 기술에 의해 삽입되는 것이 전형적이다. 그렇지만, 깊은 본체 수단과 대조적으로, 도펀트는 전반적인 제조 공정에서 상당히 늦게 삽입되는 것이 전형적이다. 결과적으로, 깊은 본체 수단에서 보다 나머지 공정 동안 도펀트가 훨씬 덜 수직 및 수평적으로 확산된다. 따라서 얕은 본체 수단은 디바이스턴온 또는 한계 전압에 악영향을 미칠 위험성이 덜한 비교적 적은 치수를 갖는 셀에 사용가능하다는 이점을 갖는다. 더우기, 얕은 본체 수단이 보다 얕은 셀을 생산하기 때문에, 보다 얇은 에피 ( 드레인 ) 는 깊은 본체 수단에서 보다 일반적으로 사용될 수 있다.
그렇지만, 깊은 본체의 영역과 마찬가지로, 얕은 본체의 수단은 결점을 가지고 있다. 드레인 애벌랜치 조건하에서, 기생 바이폴라의 활성을 방지하거나 또는 중심 셀 영역내로 그리고 소스, 채널 및 게이트 영역에서 멀리 애벌랜치 항복 전류의 방향을 재설정하는데 얕은 본체의 셀이 완전 유효하지만은 않다는 사실이 시뮬레이션으로 보여 주었다. 이에 대한 기본적인 이유는 중도핑된 p+ 얕은 본체 영역 (95) 이 기생 바이폴라의 베이스내로 수평적인 전류 흐름을 방지 하도록 설계되어 있지 않다는 것이다. 이는 전류가 베이스를 통해 흐르지만 실질적으로 베이스 저항을 감소시켜 바이폴라를 턴온시키는데 필요한 전류를 증가시키도록 설계된다. 또 다른 이유는 얕은 본체가 소스 (15) 하부의 주변에서 상당히 예리한 곡면 (97) 의 특징이 있다는 것이다. 이 곡면은 상기 영역에 전계를 집중시키고 그곳에서 전리 및 애벌랜치 전류의 흐름을 개시하는 효과를 지닌다.
도 6 에 있어서, 도 5 에 실질적으로 도시된 바와같은 도핑 프로파일을 지니는 도 4 의 얕은 본체 셀에 대한 시물레이션은 캘리포니아주 팔로 알토시의 Technology Modeling Associates, Inc. 에서 입수가능한 MEDICI 2차원적 반도체 디바이스 시뮬레이션 프로그램 ( Two Dimensional Semiconductor Device Simulation Program )을 사용하여 이행되었다. 편의상, 도 6 에 도시된 셀의 여러가지 영역들에는 도 4 에 도시된 해당 영역들과 동일한 참조번호가 붙여진다. 라인 (240) 은 124.8 볼트의 드레인 전압 상태의 드레인 애벌랜치 항복의 조건에서 셀내의 애벌랜치 전류의 흐름 경로를 나타낸다. 라인 (240) 각각은 전체 애벌랜치 전류 흐름중 대략 5 %에 해당한다. 따라서 20 개의 라인 (240) 은 특정 조건에서 본질적으로 전체의 애벌랜치 전류 흐름을 나타낸다.
도시된 바와같이, 사실상 일부의 애벌랜치 전류는 소스 영역 (15) 과 채널 영역 (65) 바로 하부 및 이에 인접한 본체 영역 (20) 에서 수평으로 흐른다. 게다가, 소스 (15) 와 채널 (65) 영역 바로 하부 및 이에 인접한 본체 영역 (20) 에서의 전류 라인의 집중 및 예리한 굴곡은 이 영역내의 전계 농도가 매우 강하다는 것을 입증한다. 앞서 지적된 바와같이, 이는 비교적 얕은 p+ 영역 (95) 이 소스 (15) 와 채널 (65) 영역 바로 하부 및 이에 인접한 주변에서 비교적 예리한 곡면 (97) 을 보여준다는 사실에 적어도 일부 기여한다. 당업자가 알고 있는 바와같이, 중도핑된 p+ 영역 (95) 은 이 영역에서 전계를 집중시키는 효과가 있다.
그러므로, 얕은 본체의 수단은 중심 셀 영역내로 그리고 소스, 채널 및 게이트 영역에서 멀리 애벌랜치 항복 전류의 흐름의 방향을 재설정하는데 사실상 비효율적인 것으로 밝혀졌다.
대조적으로, 도 7 에는 본 발명의 바람직한 제 1 실시예를 합체한 수직 플레이너 n 채널 인핸스먼트형 MOSFET 셀이 단면으로 도시되어 있다. 이 셀은 기생 바이폴라 트랜지스터의 활성을 방지하고 중심 셀 영역 내에서의 애벌랜치 항복 전류의 흐름을 집중시켜 견고성을 향상시키는데 효과적이다. 도 7 의 셀은 도 4 의 얕은 본체의 셀과 구조적으로 유사하다. 따라서 편의상, 셀의 유사 영역들은 동일한 참조번호로 표시된다. 도 4 의 셀과 같이, 도 7 의 셀은 중심 셀 영역에 비교적 얕은 p 본체 (20) 및 중도핑된 p+ 영역 (250) 을 지닌다. 그렇지만, 도 7 의 셀은 적어도 3 가지 중요한 점에서 도 4 의 얕은 본체 셀과는 실질적으로 차이가 있다. 첫째, p+ 영역 (250) 은 최소한의 극소량 ( 있다해도 ) 이상 만큼 소스 영역 (15) 에 침식되거나 이의 하부에 놓이지 않도록 구속된다. 둘째, p+ 영역 (250) 은 앞서 사용되었던 전형적인 얕은 본체 영역 (95) 보다 약간 더 깊은 지점에 있는 p 본체 (20) 의 나머지 부분내로 전이되는 것이 바람직하다. 셋째, p+ 영역 (95) 은 앞서 사용되었던 얕은 본체 영역 (95) 보다 실질적으로 더 높은 도핑 농도를 갖는 것이 바람직하다. 바람직하기로는, p+ 영역 (250) 은 앞서 사용되었던 전형적인 p+ 얕은 본체 영역 (95) 보다 적어도 2 - 4 배 높은 도핑 농도를 갖는다.
유리하게도, 도 7 의 셀은 도 4 에 도시된 p+ 영역 995)*을 지니는 전형적인 얕은 본체 셀을 제조하는데 사용 및 공지된 동일한 공정을 사용하여 제조될 수 있다. 이러한 한가지 공정이 Kinzer 에게 허여된 미국 특허 제 4,974,059 호 등에 설명되어 있다. p+ 영역 (250) 은 공정 시퀀스에서 얕은 p+ 본체 (95) 가 될 수도 있는 동일한 위치에 삽입될 수 있다. 변형적으로, 이는 위에서 언급된 수평 확산에 대한 구속이 관측되는 동안 공정 초기 또는 나중에 삽입될수 있다. 유일한 실질적 공정 차이점은 p+ (250) 및 사용되는 주입 선량과 드라이브 파라미터를 한정하는데 사용되는 마스크에 있다.
도 4 의 전형적인 얕은 본체 셀내의 p+ 영역 (95) 에 사용되는 마스크와 달리, 도 7 의 셀내에 p+ 영역 (250) 을 한정하는데 사용되는 마스크는 중심 셀 영역 상으로 개방되지만 소스 영역 (15) 상으로는 연장되지 않은 원도 ( window ) 를 지닌다. 보다 바람직하기로는, 원도 개구부의 에지는 소스 (15) 의 내부 주변으로 부터 충분히 수평으로 변위되어 차후의 처리 단계는 소스 (15) 하부에 있는 본체 영역 (20) 내로의 p+ 본체 도펀트의 어떠한 확산도 초래되지 않는다.
도 8 은 실질적으로 라인 ( 7 - 7' ) 과 일치하는 셀의 중심을 통해 취해진 도 7 의 셀에 대한 바람직한 도펀트 농도 프로파일을 예시한다. 바람직하기로는, 주입 선량은 p+ 영역 (250) 에 사용되며 이는 입방 센티미터당 적어도 대략 5 × 1019정도의 피크 표면의 도펀트 농도를 제공한다. 대조적으로 p 본체 영역 (20) 은 입방 센티미터당 2 × 1017원자 정도의 피크 표면의 도핑 농도를 보여주는 것이 바람직하다. p+ 영역 (250) 의 바람직한 도펀트 농도 프로파일은 라인 (260) 으로 표시된다. p 본체 (20) 에 대한 바람직한 도펀트 농도는 라인 (265) 으로 표시된다. 라인 (268) 은 두 영역의 결합된 도펀트 프로파일을 표시한다.
바람직하기로는, p 본체 영역 (20) 과 드레인 영역 (25) 사이의 접합이 대략 2.5μ 이하의 비교적 얕은 깊이에서 일어나도록 적당한 드라이브 파라미터가 선택된다. 변형적으로, 보다 깊은 접합들은 이들이 소기의 항복 전압을 얻으려는 목적과 일치하는한 사용될 수 있다. 마찬가지로, 본체 - 드레인 접합의 깊이 중 약 70 % 또는 대략 1.75μ 정도의 천이점은 p+ 영역 (250) 과 p 본체 영역 (20) 사이에서 바람직하다. 그렇지만, 보다 깊거나 또는 보다 얕은 천이점은 이들이 소기의 항복전압을 유지하고 중심 셀 영역내에 애벌랜치 전류 흐름을 효과적으로 집중시키는 목적과 일치하는한 만족할만하다. p 본체 영역 (20) 과 n 형 드레인 영역 (25) 사이의 접합은 지점 (270) 으로 표시된다. 지점 (267) 은 p+ 영역 (250) 과 p 본체 (20) 사이의 천이점을 나타낸다. 라인 (280) 은 비교적 균일하고 가볍게 도핑된 n 형 에피택셜 드레인 영역 (25) 의 농도 프로파일을 나타내며, 이 영역은 입방 센티미터당 2 × 1015원자 정도의 농도로 도핑되고 대략 7.25μ 의 두께를 갖는 것이 바람직하다. 에피 ( epi ) 도핑 농도와 두께의 결합은 125 볼트에 해당하는 항복 전압을 갖는 디바이스를 초래한다. 그렇지만, 당업자가 알고 있는 바와같이, 에피 도핑 농도와 두께는 보다 높거나 낮은 항복 전압을 갖는 디바이스를 제조하기 위해 원하는 대로 변경될 수 있다. 라인 (300) 은 비교적 균일하고 고농도로 도핑된 기판 (30) 의 바람직한 도핑 농도 프로파일을 나타내며, 이 기판은 입방 센티미터당 대략 5 × 1018내지 1 × 1020범위내의 n+ 농도로 도핑되는 것이 바람직하다.
당업자들은 바람직한 표면 농도를 성취하는데 필요한 주입 선량, 및 바람직한 접합 깊이와 도핑 농도 프로파일을 성취하는데 필요한 드라이브 시간 및 온도 파라미터를 잘 알고 있다. 따라서, 많은 다른 파라미터 결합이 소기의 결과를 얻는데 만족하기 때문에, 부가적인 설명은 여기서 생략된다.
도 9 는 도 7 및 도 8 의 MOSFET 셀에 대한 0 볼트의 게이트 전압에서 블록킹 모드의 I - V 특성을 예시한다. 도시된 바와같이, 이 디바이스에 대한 항복 전압은 대략 125 볼트이다. 125 볼트 레벨에 도달할 때까지, 본질적으로 어떠한 전류도 디바이스를 통해 흐르지 않는다. 대략 125 볼트의 드레인 - 소스 전압에서, 전리가 셀내에 발생하기 시작하고 애벌랜치 전류가 흐르기 시작한다. 특히, 전류는 전압의 부가적인 증가와 함께 선형적으로 증가한다. 그렇지만, 애벌랜치 항복 조건하에서 조차 I - V 특성은 " 스냅백 ( snap - back ) " 현상을 보이지 않는데, 이 현상은 기생 바이폴라의 활성의 특성이며 바이폴라 항복을 나타낸다.
도 10 은 1mA 의 드레인 애벌랜치 전류에서 도 7 의 셀내에 발생되는 전리의 위치 및 정도를 예시한다. 도시된 바와같이, 피크 전리는 대략 X 좌표 ( 6 - 8 μ)와 Y 좌표 ( 2 - 3.5 μ) 사이에서 발생한다.
도 11 은 1mA 의 의기를 갖는 도 7 의 셀내의 애벌랜치 전류 흐름을 나타낸다. 도 11 의 수평축은 도 10 의 X 축에 해당하고 수직축은 도 10 의 Y 축에 해당한다. 피크 이온 발생이 소스 본체 접점의 하부에 있는 셀의 중심 영역에서 일어나고 디바이스의 소스, 채널 및 게이트 영역으로 부터 실질적으로 제거된다는 것은 도 10 및 도 11 에서 명백하다. 셀의 중심 영역내에서의 비교적 높은 정도의 전류 라인 (305)의 집중은 전계 강도가 중심 셀 영역내에 그리고 소스, 채널 및 게이트 영역 멀리서 집중됨을 나타낸다. 게다가, 전류 라인 (305) 의 경로는 모든 애벌랜치 전류 흐름이 실질적으로 소스 (15) 의 하부 및 이에 인접한 p 본체 (20) 의 부분에서 멀리, 결과적으로는 기생 바이폴라의 베이스에서 멀리 그리고 중심 셀 영역내로 방향이 재설정됨을 실질적으로 입증한다. 따라서 도 7 및 도 8 의 셀은, 베이스 영역내로의 전류 흐름을 방지하여 기생 바이폴라의 활성을 방지하고 또한, 소스 및 채널 영역 멀리로 그리고 중심 셀 영역내로의 파괴적인 애벌랜치 전류 흐름의방향을 재설정하여 애벌랜치 항복 조건 동안 디바이스의 견고성을 향상시키는데 효과적이다.
도 7 및 도 8 의 셀내에 합체된 본 실시예는 작은 셀에 사용하고 고전류 및 저 - 중 전압 인가하는데 특히 유리하다. 단지 최소한의 무시할 정도로 소스 영역을 침해하면서, 중도핑된 p+ 영역 (250)을 중심 셀 영역으로 제한하는 것은 도펀트가 잠정적으로 채널 영역에 들어가거나 또는 에미터 푸시 ( emitter - push ) 또는 기타 효과로 인한 본체 - 드레인 접합을 깊게하는 것을 억제한다. 따라서, 턴온 한계, 항복 전압 또는 기타 중요한 전기적 파라미터에 대한 거의 또는 어떠한 영향도 없이 셀 크기를 상당히 축소시킬 수 있다. 게다가, 저 - 중 전압을 사용하는 셀 설계는 설명된 바와같은 비교적 얕은 p 본체 영역 (20)을 사용하는 것이 전형적이다. 기생 바이폴라의 베이스 영역은 결과적으로 비교적 협소함으로, 소스 하부의 " 쇼팅 ( shorting ) " p+ 프로파일에 대한 어떠한 필요성도 감소시킨다. 그렇지만, 도시된 바와같이, 본 발명은 고저압 용도에 사용되는 소스 하부의 p+ 쇼팅 영역에 또한 적용되며 이와 결합 상태로 효과적이다.
바람직한 제 2 실시예를 합체한 수직 플레이너 n 채널 인핸스먼트형 MOSFET 셀이 도 12 - 14 에 되시되어 있다. 도 12 의 셀은 실질적으로 도 7 의 셀과 동일하며 결과적으로 해당하는 영역들은 동일한 참조 번호가 붙여진다. 도 12 의 셀의 상당한 특징은 실제 라인 ( 12 - 12 ' )을 따라 중심 셀 영역내에 표면 하부의 피크 도펀트 농도를 갖는 중도핑된 p+ 영역 (310) 이다. 표면 피크 p+ 영역 (250) 에서와 같이, p+ 표면 하부의 피크 영역 (310)은 전형적으로 사용되는 얕은 p+ 영역(95) 의 삽입 및 드라이브 대신에 제조 공정에서 비교적 늦게 삽입되는 것이 바람직하다. 도 12 - 14 의 특정한 셀에서, 영역 (310) 의 피크 농도 깊이는 대략 1μ 이다. 그렇지만, 2.5μ 정도의 p 본체 접합 깊이에 있어서, 대략 0.8 내지 1.6μ 사이의 표면 하부의 피크 깊이가 적당하다. 소기의 깊이 및 주입되는 특정한 종 ( species ) 에 따라 깊이의 범위가 약 300 ∼ 800 keV 범위의 에너지에서 종래의 이온 주입 장치를 사용하여 얻어질 수 있다는 점에 있어서 농도는 최고치이다. 예를들면, 붕소는 비교적 작은 원자이며 따라서 약 300 - 800 keV 사이의 에너지에서 소기의 깊이 범위내의 피크 농도로 쉽게 주입될 수 있다.
도 7 의 셀의 표면 피크 p+ 영역 (250) 에서와 같이, 소스 (15) 하부의 p 본체 영역 (20) 에 겹치지 않도록 그리고 차후의 공정 단계로 인한 소스 영역내로의 어떠한 유입도 회피하도록 p+ 영역 (310) 의 주입물을 마스킹하는 것이 바람직하다. 부분적으로 소스 (15) 의 하부에 있는 표면 하부의 피크 p+ 영역 (310) 을 확장하고 본 발명의 실질적인 이익을 얻는 것이 가능한 반면, 소스의 하부 멀리로 p+ 영역 (310) 을 확장하는 것은, 부가적인 도펀트가 채널 영역 (65) 에 들어가고 디바이스의 한계 특성을 변경하는 가능성을 증가시킬 뿐만 아니라 소스 (15) 및 채널 (65) 영역의 부근에서 애벌랜치 항복 전류의 흐름의 방향을 재설정하는 경향이 있다. 따라서, 소스 (15) 의 내부 주변에 의해 한정된 중심 셀 영역내에 표면 하부의 p+ 영역 (310) 을 구속하는 것이 가장 바람직하다.
도 13 및 도 14 는 셀의 중심 및 소스 (15) 의 중심 각각을 통해 취해진 도 12 의 셀에 대한 바람직한 도핑 농도 프로파일을 나타낸다. 도 13 에 있어서, 라인(320) 은 웨이퍼의 상부 표면에 인접한 p 본체 (20) 의 부분, 표면 하부의 피크 p+ 영역 (310), 및 셀의 중심을 통해 취해진 p 본체 (20) 의 나머지 부분을 통한 도핑 농도 프로파일을 나타낸다. 이 셀에서, 중심 셀 영역내의 피크 표면 농도는 실질적으로 p 본체 (20) 에 기인하며 입방 센티미터당 대략 2.0 × 1017원자이다. 표면 하부의 도핑 농도는 대략 1μ 의 깊이에서는 입방 센티미터당 대략 5 × 1018원자의 피크 농도로 증가하고 나서, 대략 2.5μ 의 깊이에서는 p 본체 (20) 와 n 형 드레인 영역 (25) 사이의 지점 (330) 으로 표시된 금속 접합으로 떨어진다. 라인 (340) 으로 표시된 도핑 농도 프로파일을 지니는 에피택셜 드레인 영역은 입방 센티미터당 대략 2 × 1015원자의 농도로 균일하고 비교적 가볍게 도핑된 n 형이며, 대략 7.25μ 의 두께를 갖는다. n+ 기판 (30) 의 도핑 농도 프로파일은 라인 (350) 으로 표시된다. 기판은 대략 7.25μ 의 깊이에서 시작하고 웨이퍼의 하부 표면으로 계속된다. 이는 입방 센티미터당 5 × 1018내지 1 × 1020정도의 농도로 균이하고 고농도로 도핑된다.
도 14 에 있어서, 라인 (360)은 n+ 소스 영역 (15)의 도핑 농도 프로파일을 나타내는데, 상기 영역은 입방 센티미터당 대략 2 × 1020원자의 표면 농도를 지니며 대략 0.3μ 의 깊이 에서는 p 형 본체 영역 (20) 과 접합을 이룬다. 종래의 임의 n 형 도펀트는 인 또는 비소를 포함하는 본 실시예에서 소스에 사용될 수 있다. 비소는 이것이 비교적 느린 확산 종이기 때문에 매우 얕은 소스 - 본체 접합에 바람직할 수 있다. 라인 (370) 은 소스 (15) 의 중심 하부에 있는 p 본체 영역 (20) 에 해당하는 도핑 농도 프로파일을 나타낸다. 이 영역은 소스 접합에 인접한 입방 센티미터당 대략 2 × 1017원자의 피크 농도로 부터 대략 2.5μ 의 깊이에 있는 n 형 에피택셜 드레인 영역 (25) 과의 금속 접합으로 감소한다. 지점 (380) 은 접합을 나타낸다. 라인 (390) 은 균일하고 비교적 가볍게 도핑된 n 형 에피택셜 드레인 영역 (25) 의 도핑 농도를 나타낸다. 라인 (350) 은 중도핑된 n+ 기판영역 (30) 을 나타낸다.
드레인 애벌랜치 조건하에서, 도 7 의 셀과 마찬가지로 도 12 - 14 의 셀은 소스 (15) 및 채널 (65) 영역에서 멀리 중심 셀 영역내의 전계강도를 효과적으로 집중시키며, 기생 바이폴라의 베이스에서 멀리 애벌랜치 전류 흐름을 효과적으로 방향 재설정하여 이의 활성을 방지한다. 이 점에 관해서 기판하부의 피크 p+ 영역 (310) 의 유효성이 도 15 - 18 에 그래프로 예시되어 있다.
도 15 및 도 16에 있어서, 설명된 바와같은 도핑 농도 및 두께를 지니는 하부표면의 피크 p+ 영역 (310) 및 n 형 에피에서, 예시적인 MOSFET 은 지점 (410) 에 나타난 바와같이 대략 118 볼트의 항복 드레인 전압을 갖는다. 계속되는 드레인 애벌랜치 조건하에서, 애벌랜치 전류 흐름은 실질적으로 드레인 전압의 부가적인 인가가 거의 없이 선형적으로 증가한다. 그렇지만, 어떠한 "스냅 백 ( snap - back ) 특성도 관측되지 않는다.
대조적으로, 중도핑된 p+ 영역 (310) 없이, 지점 (410) 에 표시된 바와같이,디바이스의 드레인 항복 전압은 대략 122 볼트에서 약간 더 높다. 그렇지만, 계속되는 드레인 애벌랜치 조건하에서, 드레인 전압이 약간 증가함에 따라, 디바이스의 드레인 전압은 지점 (420) 에서 " 스냅백 " 된다. 이 " 스냅백 " 은 기생 바이폴라 트랜지스터의 활성의 특성이다. 스냅백 조건에서, 애벌랜치 전류는 극적으로 계속 증가하면서 드레인 전압은 기생 바이폴라를 통해 MOSFET 셀의 소스 영역내로의 평행한 전류 흐름의 존재로 인해 다소 감소한다. 스냅백 조건이 본 특정 실시예에서 마이크론당 0.2 mA 의 비교적 높은 애벌랜치 전류 흐름에서 발생하기 때문에, 디바이스는 물리적 파괴의 커다란 위험성에 놓인다. 예를들어, 얕은 본체 (95)를 통해 기생 바이폴라의 베이스내로 도펀트가 부가되는 것은 훨씬 더 높은 애벌랜치 전류에서 발생하는 스냅백을 초래한다.
p+ 표면 하부의 피크 영역 (310) 의 부가와 함께, 디바이스의 항복 드레인 전압은 표면 하부의 영역 (310) 이 없는 실시예와 비교하여 5 % 미만의 대략 4 - 5 볼트 만큼 감소된다. 그렇지만, 이 매우 적은 감소는 관찰된 실질적으로 향상된 디바이스의 견고성에 대한 만족할만한 교환 ( tradeoff ) 이다.
도 17 및 도 18 에 있어서, 도 12 - 14 의 셀에 대한 117.7 볼트의 드레인 전압 상태의 드레인 애벌랜치 조건하에서 최대 전리는 대략 X 좌표 ( 7 - 8μ ) 와 Y 좌표 ( 2.5 - 4μ ) 사이에서 발생한다. 도 18 에서, 수평축은 도 17 의 X 좌표축에 해당하며 수직축은 도 17 의 Y 좌표에 해당한다. 도 17 및 도 18 은 피크 전리가 실질적으로 중심 셀 영역에 한정되고 소스 (15) 와 채널 (65) 영역 하부 및 이의 부근에 있는 영역 보다는 오히려 실질적으로 웨이퍼의 상부 표면 아래에서 발생함을 입증한다. 도 18에 도시된 바와같이, 결과적으로, 전류 라인 (430) 으로 표시된 애벌랜치 전류 흐름은 소스 (15) 의 하부로 부터 효과적으로 제거되고 중심 셀 영역에 집중된다. 중심 셀 영역 내에서의 전류 라인의 집중은 전계 강도가 소스 (15) 와 채널 (65) 영역이 아니라 중심 셀 영역에 집중됨을 나타낸다. 대략 Y 좌표 (0) 와 X 좌표 (7.5) 에 해당하는 상부 표면의 지점 (435) 에서 전류 라인의 수렴 및 집중은 실질적으로 모든 애벌랜치 항복 전류의 흐름이 중심 셀 영역에 있음을 나타낸다. 따라서, 표면 피크 p+ 영역 (250) 과 마찬가지로, 바람직한 표면하부의 피크 p+ 영역 (30) 은 중심 셀 영역내에 그리고 소스 (15) 와 채널 (65) 영역 멀리에 전계 강도를 효과적으로 집중시키고, 중심 셀 영역 내로 애벌랜치 전류 흐름의 방향을 재설정하며, 애벌랜치 항복 지점의 방향을 재설정한다. 결과적으로 이는 디바이스의 견고성을 실질적으로 향상시킨다.
본 발명은 또한 용도를 가지고 있으며 일반적으로 사용되는 얕은 본체 p+ 영역 (95) 과 효과적으로 결합된다. 도 19 - 20 에 있어서, 본 발명의 또다른 바람직한 실시예를 합체한 수직 플레이너 n 채널 인핸스먼트형 MOSFET 셀이 예시되어 있다. 도 19 의 셀에서, 도 12 의 셀에 사용되는 영역과 동일한, 표면 하부 피크의 중도핑된 p 영역 (310) 은 선행기술인 MOSFET 셀 설계에 일반적으로 사용되는 얕은 p+ 영역 (95) 과 결합한 중심 셀 영역에 사용된다. 변형적으로, 도 7 의 영역 (250) 과 같은 표면 피크 영역은 영역 (310) 대신에 사용될 수 있다. 얕은 p+ 영역 (95) 은 전형적인 방식으로 p 본체 (20) 내로 삽입된다. 표면 하부의 피크 p+ 영역 (310) 은 도 12 의 셀을 참고하여 설명된 동일한 방식으로 삽입되는 것이 바람직하다. 이 경우, p+ 영역 (310) 은 제조 공정에서 늦게 얕은 p+ 영역 (95) 바로 앞이나 또는 뒤에 삽입되는 것이 바람직하다. 중심 p+ 영역 (310) 의 농도와 깊이는 도 12 의 셀에 대하여 설명된 바와같이 적당하다.
얕은 p+ 영역 (95) 은 상기 영역에 대하여 전형적인 범위내에 있는 입방 센티미터당 대략 1 - 2 × 1019원자 정도의 피크 표면 농도로 도핑된다. p+ 영역 (95) 은 도시된 특정 실시예에서 대략 1.2μ 의 깊이로 p 본체 영역 (20) 내로 연장된다. 그렇지만, 알고 있는 바와 같이, 얕은 p+ 영역 (95) 과 p 본체 영역 (20) 은 소기의 디바이스 특성 및 치수에 따라 더 깊거나 또는 더 얕을 수 있다. 도 12 의 셀에서와 같이, 중심 p+ 영역 (310) 은 웨이퍼의 상부 표면 아래의 대략 1μ 깊이에서 입방 센티미터당 대략 5 × 1018원자의 피크 도핑 농도를 갖는 것이 바람직하다. 그렇지만, 피크 노도의 깊이 만큼 본 발명의 목적을 성취하는데 필수적인 피크 농도는 상방향 또는 하방향으로 조정될 수 있다. 일반적으로, 8 - 1.4μ 의 범위내에 있는 표면 하부의 피크는, 여기서와 같이 p 본체 (20) 접합이 2.5 μ 깊이에 있는 경우에 소기의 효과를 제공하는데 적당하다. 소스 (15), 에피택셜 드레인 영역 (25), 및 기판 930)은 도 12 의 셀을 참고하여 설명된 바와같이 모두 동일하다.
도 20 에 있어서, 중심 셀 영역내에 있는 표면 하부의 피크 p+ 영역 (310) 과 얕은 p+ 영역 (310) 과의 결합은 2중 피크를 갖는 도핑 농도 프로파일을 초래한다. 제 1 피크는 웨이퍼의 상부 표면에 있는 지점 (450)에서 발생하며 얕은 p+ 영역 (95) 의 피크 표면 농도에 기인한다. 제 2 피크는 상부 표면의 아래에 있는 지점 (460) 에서 발생하며 p+ 영역 (310) 에 해당하는 영역내의 부가적인 피크 도펀트 농도에 기인한다. 그리고 나서 중심 셀 영역내의 농도는 감소하고 대략 1.7 - 1.8μ 의 깊이에 있는 지점 (470) 에서 p 본체 (20) 내로 변이된다. p 본체는 대략 2.5μ 의 깊이에 있는 지점 (480) 에서 n 형 에피택셜 드레인 영역 (25) 과의 금속 접합내로 전이된다. 라인 ( 490, 500 ) 은, 도 8 및 도 14 에 대하여 설명된 바와같이 본질적으로 동일한 n 형 에피택셜 드레인 영역 (25) 과 n+ 기판 영역 (30) 각각의 도핑 농도 프로파일을 나타낸다.
도 19 및 도 20의 셀은 소스 (15) 하부의 p 본체 영역 (20) 이 저전력 디바이스에서 보다 약간 더 깊을 수 있는 매우 높은 전력 MOSFET 에 사용하기에 특히 유리하다. 이 경우에 p 본체는 기생 바이폴라의 활성을 향상시킬 수 있는 수평으로 더 넓은 기생 바이폴라 베이스 영역을 제공한다. 이러한 MOSFET 셀에서, 기생 바이폴라의 활성을 억제하는데 도움을 주기 위해 얕은 p+ 영역 (95)을 통해 기생 바이폴라의 베이스 영역내에 부가적인 도핑을 제공하는 것이 바람직할 수 있다.
중심 셀 영역내에 있는 표면 하부의 피크 p+ 영역 (310) 과 얕은 p+ 영역 (95) 과의 결합은, 기생 바이폴라 트랜지스터의 베이스내로의 애벌랜치 전류 흐름을 실질적으로 방지하고, 베이스내에 흐를 수는 모든 애벌랜치 전류에 의해 기생 바이폴라의 활성을 억제하며, 소스 (15) 와 채널 (65) 영역에서 멀리 그리고 중심 셀 영역내에 애벌랜치 전류 흐름 및 전계 강도를 실질적으로 집중시키는데 효과적이다.
도 21 에 있어서, 도 19 의 셀과 연관지어 설명된 에피 두께 및 도정 농도를 지니는 예시적인 MOSFET 은 대략 116 볼트의 드레인 전압에서 드레인 애벌랜치 조건에 있다. 그레인 애벌랜치 하에서, 피크 전리는 대략 X 좌표 ( 7 ∼8μ, 디바이스 중심 ) 와 Y 좌표 ( 2.5 - 4μ )에서 발생한다.
도 22 에 있어서, 수평축은 도 21 의 X 좌표에 해당하고 수직축은 도 21 의 Y 좌표에 해당한다. 도 21 및 도 22 로 부터, 피크 전리는 소스 (15) 와 채널 (65) 영역에서 이격된 중심 셀 영역내의 본체 - 드레인 접합의 부근에서 발생함을 볼 수 있다. 중심 셀 영역에서의 전류 라인의 수렴 및 집중은 전계가 실질적으로 소스와 채널 영역에서가 아니라 중심 셀 영역에 집중함을 나타낸다. 전류 라인 (510) 의 경로는 실질적으로 모든 애벌랜치 전류 흐름이 기생 바이폴라의 베이스에 멀리 소스 (5) 의 하부로 그리고 셀의 중심 영역내로 실질적으로 방향을 재설정함을 입증한다.
도 23 은 본 발명의 또다른 바람직한 실시예를 합체한 또 다른수직 플레이너 n 채널 인핸스먼트형 MOSFET 의 셀을 예시한다. 도 23 의 셀은 도 19 및 도 20 의 셀의 변형이며, 달리 지적 되지 않는다면, 도 19 및 도 20 의 셀에 대한 설명은 도 23 의 셀과 동일하게 적용된다. 도 23 의 셀에 해당하는 예시적인 도핑 농도 프로파일은 예시되지 않았다. 그렇지만, 선 ( 23 - 23' ) 주위의 중심 셀 영역에 있는 금속 본체 - 드레인 접합과 p+ 표면 하부의 피크 영역 (310) 사이의 수직 간격이 일반적으로 도 19 - 20 의 셀에서 보다 약간 작은 점을 제외하면 프로파일은 도 20 에 도시된 것과 실질적으로 유사하다.
도 23의 셀에서, 셀의 중심 영역에 있는 p 본체 (20) 의 부분은 소스와 채널 영역의 하부에 놓인 부분보다 더 얕다. 결과적으로, p 본체 (20) 와 n 형 에피택셜 드레인 영역 (25) 사이의 금속 접합은 소스 (15) 와 채널 (65) 하부의 영역에서 보다 중심 셀 영역에서 더 얕다.
이는 셀의 중심 영역에 있는 드레인 영역 (25) 과 p 본체 (20) 사이의 접합에서 부가적인 곡면 영역 (520) 을 형성한다. 이 본체 - 드레인 접합의 곡면은 셀의 중심 영역에서 그리고 소스 (15) 와 드레인 영역 멀리서 전계 강도를 집중시키는데 보다 더 도움을 주는 경향이 있다. 따라서, 표면 피크 영역 (250) 또는 표면하부의 피크 p+ 영역 (310) 과 결합 상태로, 얕은 p+ 영역 (95) 있거나 없이, 이 곡면은 기생 바이폴라의 활성을 방지하고 중심 셀 영역 내로의 애벌랜치 전류 흐름의 방향을 재설정하는데 효과적이다.
도 23 의 변형은 도 12 및 도 19 의 바람직한 실시예에서는 그렇지 않은 부가적인 복잡성을 제조 공정에 부가시킨다. 우선적으로, 전형적인 p 본체 (20) 마스크는 p 본체 (20) 도펀트가 먼저 삽입 및 드라이빙되는 경우 중심 셀 영역을 마스킹하도록 변경되어야 한다. 그리고 나서 부가적인 마스킹, 주입, 및 드라이브 동작이 p 본체 (20) 의 얕을 부분을 형성하는데 요구된다. 예를들면, 100 keV 미만, 전형적으로는 60 - 80 keV 의 주입 에너지는 입방 센티미터당 대략 2.5 × 1017원자의 표면 농도로 붕소를 주입하는데 사용될 수 있다. 표준 드라이브 온도 및 시간은 대략 1.5μ 의 거의 최종 깊이로 얕은 p 본체접합을 드라이브하는데 사용된다. 표면 하부의 피크 p+ 영역 (310) 및 얕은 p+ 영역 (95) 과 연관된 부가적인 처리 공정은 또한 최종의 접합 깊이에 약간 영향을 미친다. 게다가, 이 접합 깊이는 소기의 효과를 최적화하기 위해 p+ 영역 (310), 얕은 p+ 영역 (95) 및 p 본체 영역 (20) 의 깊이에 대하여 조정될 수 있다.
도 24 및 도25 는 본 발명의 또 다른 바람직한 실시예를 합체한 수직 인핸스먼트형 n 채널 MOSFET 의 또다른 셀을 예시한다. 그렇지만, 앞선 실시예와 대조적으로, 이 셀은 논플레이너 ( non - planar ) 이며 트렌치형 절연 게이트 구조를 사용한다. 트렌치형 절연 게이트를 지니는 MOSFET 및 기타 반도체 디바이스의 제조는 당업자들에게 널리 알려져 있으며 여기서 세부사항을 설명할 필요는 없다. 본 발명의 목적으로, 플레이너 상부 표면의 절연 게이트 구조를 지니는 셀 설계와 트렌치형 절연 게이트 구조를 지니는 셀 설계 사이의 유일한 차이점은 채널 영역 (65) 이 웨이퍼의 상부 표면으로 부터 웨이퍼의 표면 하부에 있는 영역으로 이동한다는 것이다. 두 경우에, 채널 영역 (65) 은 소스 (15) 영역과 p 본체 (20) 영역의 외부 주변 사이 및 게이트 구조의 근처에 있는 영역에 의해 한정되며, 여기서 채널 영역은 n 형 에피택셜 드레인 영역 (25) 과의 접합에 이른다.
플레이너 실시예에서와 같이, 부가적인 p+ 도펀트는 상기 영역내에 그리고 소스 (15) 와 채널 (65) 영역 멀리서 전계 강도 및 애벌랜치 전류를 집중시키기 위해 중심 셀 영역 내로 삽입된다. 도 24 에 도시된 바와같이, 도 7 의 셀에서와 같은 표면 피크 p+ 영역 (250) 및 도 12 의 셀에서와 같은 표면하부의 피크 p+ 영역 (310) 이 사용될 수 있다. 변형적으로, 소기의 효과를 발생시키기 위해 농도와 깊이를 선택하여, 어느 하나만이 사용될 수 있다. 표면 피크 p+ 영역 (250) 이 도 19 의 바람직한 실시예에 도시된 일반적으로 사용되는 얕은 p+ 영역 (95) 과 유사하게 수평으로 연장될 수 있지만, 디바이스의 턴온 또는 한계 특성에 악영향을 미치는 게이트 영역 (65) 내로 얕은 p+ 영역 (95) 이 연장되는 것을 방지하는데 부가적인 주의가 있어야 한다.
도 25 는, 실질적으로 라인 ( 24 - 24' ) 을 따라 도 24 의 셀의 중심을 통해 취해진 예시적인 도핑 프로파일을 보여준다. 명백한 바와같이, 도 25 의 예시적인 도핑 프로파일은 도 20 에 도시된 것과 본질적으로 동일하며 도 20 에 해당하는 설명은 도 25 에 대하여 동일하게 적용될 수 있다.
본 발명은 이루는 특징은 변형적인 바람직한 다수의 실시예와 연관지어 상세히 설명되었다. 바람직한 실시예의 설명은 제한적이기 보다는 오히려 특성상 예시적인 것으로 의도된다. 많은 변경 및 수정들은 당업자들에 명백할 것이다. 그 중에서도 특히 명백한 것은, 도펀트의 종 ( species ) 및 농도의 선택 ; 접합 및 피크 농도 길이의 변화 ; n 채널 또는 p 채널 디바이스로서의 디바이스의 변형적 구성 ; 인핸스먼트 또는 고갈형 디바이스로서의 변형적 구성 ; 플레이너 및 트렌치형 절연 게이트의 대용 ; 3 또는 4 층 반도체 디바이스로서의 디바이스의 변형적 구성 ; 및 DMOS 또는 종래의 MOS 구조로서의 디바이스의 변형적 구성이다. 본 발명의 특성, 특징 및 목적들을 구체화하는 기타 변경 및 변형 뿐만 아니라 이 모두는 첨부된 청구항에 한정된 바와같은 본 발명의 사상 및 범위내에 있는 것으로 의도된다.

Claims (24)

  1. 반도체 칩의 상부 표면으로 연장되는 제 1 도전형의 주요 영역을 가진 상기 반도체 칩으로부터 절연 게이트 전계 효과 트랜지스터를 제조하는 방법에 있어서,
    (a) 채널 영역에 대한 위치에 따라 상기 칩의 외부에 절연 게이트 구조를 형성하는 단계;
    (b) 상기 칩의 상부 표면으로 연장되는 제 2 도전형의 본체 영역을 형성하기 위하여 상기 주요 영역의 부분 내로, 제 1 도전형에 반대되는 제 2 도전형의 제 1 반도체 도펀트를 도입하는 단계로서, 제 1 도전형의 드레인 영역이 상기 본체 영역의 외부에 인접하여 위치된 상기 주요 영역의 제 1 도전형 재료를 이루는, 단계;
    (c) 상기 드레인 영역으로부터 이격되고, 상기 칩의 상부 표면으로 연장된 제 1 도전형의 소오스 영역을 형성하기 위하여 상기 본체 영역의 부분의 위치에서 상기 주요 영역 내로 제 1 도전형의 반도체 도펀트를 도입하는 단계로서, 상기 채널 영역이 상기 소오스 및 드레인 영역 사이에 연장되는, 단계; 및
    (d) 상기 본체 영역의 표면하부-피크 영역을 형성하기 위하여 상기 본체 영역의 부분의 위치에서 상기 주요 영역 내로 상기 칩의 상부 표면의 도펀트-도입 표면 부분을 통하여 제 2 도전형의 제 2 반도체 도펀트를 도입하는 단계로서, 상기 도펀트-도입 표면 부분은 상기 채널 및 소오스 영역과 측면으로 이격되어 있고, 상기 표면하부-피크 영역은 상기 칩의 상부 표면 아래에서 최고의 순 도펀트 농도에 도달하는, 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 단계 (d) 는, 마스크 내의 개구를 통하여 상기 주요 영역 내로 제 2 도전형의 도펀트를 도입하는 단계를 수반하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 상기 마스크 내의 개구는 상기 도펀트-도입 표면 부분에 수직으로 정렬된 것을 특징으로 하는 방법.
  4. 제 2 항에 있어서, 상기 단계 (d) 는,
    상기 마스크 내의 개구를 통하여 상기 주요 영역 내로 제 2 도전형의 제 2 도펀트를 이온 주입하는 단계; 및
    상기 주요 영역 내로 더 깊이 상기 제 2 도전형의 제 2 도펀트를 열적으로 이동시키는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 상기 제 1 및 제 2 도전형은 각각 n 형 및 p 형이고, 상기 주입하는 단계는 제 2 도전형의 제 2 도펀트로서 붕소를 사용하여 300 - 800 keV의 주입 에너지로 수행되는 것을 특징으로 하는 방법.
  6. 제 2 항에 있어서, 상기 절연 게이트 구조는 게이트 전극, 및 상기 게이트 전극과 주요 영역 사이에 위치된 게이트 유전체층을 포함하며, 상기 단계 (C) 는, 상기 게이트 전극으로 부분적으로 구성된 마스크 내의 개구를 통하여 상기 제 1 도전형의 도펀트를 도입하는 단계를 수반하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 마스크들 내의 개구들은 서로 측면으로 이격된 위치에 배치된 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서, 상기 소오스 영역은 상기 칩의 상부 표면에 수직인 방향으로 보았을 때, 환형 형상이며, 상기 소오스 영역은 상기 표면하부-피크 영역을 측면으로 둘러싸는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서, 상기 표면하부-피크 영역의 상기 최고의 순 도펀트 농도는 0.6-2.4 미크론의 깊이에서 상기 칩의 상부 표면 하부에서 발생하는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서, 상기 표면하부-피크 영역의 상기 최고의 순 도펀트 농도는 상기 표면하부-피크 영역 외부의 본체 영역의 재료의 최고의 순 도펀트 농도보다 최소한 2배인 것을 특징으로 하는 방법.
  11. 제 1 항에 있어서, 상기 단계 (a) 는, 상기 단계 (b), (c), 및 (d) 이전에 개시되는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 단계 (b) 및 (c) 는, 상기 단계 (d) 이전에 개시되는 것을 특징으로 하는 방법.
  13. 제 1 항에 있어서, 상기 채널 영역으로부터 측면으로 이격되고, 상기 칩의 상부 표면으로 연장되고, 상기 소오스 영역 하부로 최소한 부분적으로 연장되는 상기 본체 영역의 추가 부분을 형성하기 위하여, 상기 소오스 영역의 최소한 일부분의 위치에서 및 상기 본체 영역의 부분의 위치에서 상기 주요 영역 내로 제 2 도전형의 제 3 반도체 도펀트를 도입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 상기 추가 부분은 상기 표면하부-피크 영역과 부분적으로 중첩되는 것을 특징으로 하는 방법.
  15. 제 13 항에 있어서, 상기 표면하부-피크 영역은, 상기 추가 부분 보다 상기 칩의 상부 표면 아래에서 더 깊게 연장되는 것을 특징으로 하는 방법.
  16. 제 13 항에 있어서, 상기 추가 부분은, 상기 표면하부-피크 영역의 최고의 순 도펀트 농도보다 더 높은 최고의 순 도펀트 농도에 도달하는 것을 특징으로 하는 방법.
  17. 제 1 항에 있어서, 상기 단계 (b) 는, 제 1 부분, 및 상기 제 1 부분과 연속적이고, 상기 제 1 부분보다 상기 칩의 상부 표면 아래에서 더 깊게 연장된 제 2 부분을 포함하도록 상기 본체 영역을 형성하는 단계를 수반하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서, 상기 본체 영역의 제 1 및 제 2 부분 각각은 중심 부분 및 상기 중심 부분을 측면으로 둘러싸는 환형 부분을 구성하며, 상기 환형 부분은 상기 중심 부분보다 상기 칩의 상부 표면 아래에서 더 깊게 연장되는 것을 특징으로 하는 방법.
  19. 제 17 항에 있어서, 상기 단계 (b) 는,
    상기 중심 부분이 형성될 상기 주요 부분의 재료를 차폐하도록 마스킹 재료를 사용하여, 상기 환형 부분을 형성하기 위하여 상기 주요 영역 내로 상기 칩의 상부 표면을 통하여 제 2 도전형의 제 1 도펀트의 제 1 부분을 도입하는 단계; 및
    상기 중심 부분을 형성하기 위하여 상기 주요 부분 내로 상기 칩의 상부 표면을 통하여 제 2 도전형의 제 1 도펀트의 제 2 부분을 도입하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제 19 항에 있어서, 제 2 도전형의 제 1 도펀트의 제 2 부분을 도입하는 단계 중에, 상기 환형 부분이 형성될 주요 영역의 재료를 차폐하기 위하여 마스킹 재료가 사용되는 것을 특징으로 하는 방법.
  21. 반도체 칩의 상부 표면으로 연장되는 제 1 도전형의 주요 영역을 가진 상기 반도체 칩으로부터 절연 게이트 전제 효과 트랜지스터 디바이스를 제조하는 방법에 있어서,
    (a) 복수의 채널 영역에 대한 위치에 따라 상기 칩의 외부에 절연 게이트 구조를 형성하는 단계;
    (b) 상기 칩의 상부 표면으로 연장되는 복수의 동일한 제 2 도전형의 본체 영역을 형성하기 위하여 상기 주요 영역의 복수의 동일한 부분 내로, 제 1 도전형에 반대되는 제 2 도전형의 제 1 반도체 도펀트를 도입하는 단계로서, 제 1 도전형의 드레인 영역이 상기 본체 영역의 외부에 인접하여 위치된 주요 영역의 제 1 도전형 재료를 이루는, 단계;
    (c) 상기 드레인 영역으로부터 이격되고, 상기 칩의 상부 표면으로 연장된, 복수의 동일한 제 1 도전형의 대응 소오스 영역을 형성하기 위하여, 상기 모든 본체 영역의 부분의 위치에서 상기 주요 영역 내로 제 1 도전형의 반도체 도펀트를 도입하는 단계로서, 채널 영역들 각각이 상기 드레인 영역으로부터 상기 소오스 영역들 중 대응하는 하나의 상이한 소오스 영역으로 연장되는, 단계; 및
    (d) 상기 본체 영역들의 복수의 동일한 대응 표면하부-피크 영역들을 형성하기 위하여, 상기 모든 본체 영역의 부분플의 위치에서 상기 주요 영역 내로, 상기 칩의 상부 표면의 상기 복수의 동일한 도펀트-도입 표면 부분들을 통하여, 제 2 도전형의 제 2 반도체 도펀트를 도입하는 단계로서, 상기 도펀트-도입 표면 부분들은 상기 채널 및 소오스 영역들과 측면으로 이격되어 있고, 각각의 상기 표면하부-피크 영역은 상기 칩의 상부 표면 아래에서 최고의 순 도펀트 농도에 도달하는, 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제 21 항에 있어서, 상기 단계 (d) 는, 상기 마스크 내의 복수의 동일한 개구를 통하여 상기 주요 영역 내로 제 2 도전형의 제 2 도펀트를 도입하는 단계를 수반하는 것을 특징으로 하는 방법.
  23. 제 21 항에 있어서, 상기 절연 게이트 구조는 게이트 전극, 및 상기 게이트 전극과 주요 영역 사이에 위치된 게이트 유전체층을 포함하며, 상기 단계 (c) 는, 상기 게이트 전극으로 부분적으로 구성된 마스크 내의 복수의 동일한 개구를 통하여 상기 제 1 도전형의 도펀트를 도입하는 단계를 수반하는 것을 특징으로 하는 방법.
  24. 제 23 항에 있어서, 상기 마스크들 내의 개구들은 서로 측면으로 이격된 위치에 배치된 것을 특징으로 하는 방법.
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