TW410479B - Trench-gated power MOSFET with protective diode - Google Patents

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trench
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Wayne B Grabowski
Richard K Williams
Mohamed N Darwish
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Siliconix Inc
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Description

41Q47S a? ____________B7 五、發明説明（/ ) 本申請案是I997年10用31日提出之編號[作理人摘 記編號M- 3 2 7 8 -4P]申請案的部分延續，而該索是1995 年6月2日提出之編號0?/4 5 9,5 5 5申請案的部扮延續。本 申請案是相關於1997年6月30曰提出之編號 0 8 / 8 8 L 8 2 6申請案，以及I 9 9 5年4月2 6日提出之編號 08/429,414申請案，它現在爲1997年10月7日頒佈之 美國案號5,6 74,766專利。本文中爲了完整性而納入前 述昀每一申請案爲參考。 本發明是關於功率場效電晶體，雄且尤其關於一種金 屬-氧化物·矽場效電晶體（MOSFET)，其中閘極被置放 在形成於矽之表面上的溝槽中。 溝槽閘極式MOSFET是MOSFET的一類》'其中閘極 被E放在被形成於矽的表面並且延伸至矽中的溝槽內。閘 極被形成於定義Μ 〇_ S F E T中諸個別胞元用的類似格狀的 幾何圖形中，這圖形通餚採用封閉的多遲形（方.形、六邊 形等）或一連串交互指狀條帶或矩形的形式=電流在鄰接 溝槽的側邊而形成之垂直通道內流動。溝揹充滿了通常被 摻雜多晶矽的傅導性閘極材料1它藉由通常含有矽二氧化 物的電介質層而與矽絕緣。 功率Μ Ο S F Ε Τ的兩種關鍵特性是它的崩潰電έ，亦 即當它在關閉狀況下開始傳導電流時的電壓，以友它的^ , 通電阻，亦即，當它在導通狀況下電流流動時的電阻。由 於當每單位面積宥較多胞元時亦會有較大的總”閘極寬度 "(繞著每一胞元的外緣）讓電流穿過，M t^FET的導通電 (#先閱讀背面之注意事項4:,4.寫本頁) .裝
.1T 線 本紙張尺度適川+國國家標準（CMS ) A4说格（2Ϊ0Χ297公釐） -4 - __ B7 五、發明説明（2·) 阻輝常直接地隨著它的胞元密度而變動。MOSFET的崩 潰電壓主要依每一NiOSFET胞元中的摻雜濃度以及源 極，體與汲極區的位置两決定。 Μ 0 S F E T典型地被形鸥於在被重度摻雜之矽基體上 長出的矽的被:輕度摻雜之取向附生層中。閘極溝槽通常延 伸到取向附虫j層中並且常是矩形的，具有以角落爲界的平 坦的底部。這架構生成一問題爲，當MOSFET被關閉 時，電場在接近閘極溝槽的角落處到達最大値。這會導致 突崩潰以及在接近閘極氧化物的表面處因後續的載子-生 的撞擊離子化。如果載子在矽與閘極氧化物之間在介面的 平均自由路徑中被產生 > 它們會有足夠的能量去穿過該介 面並且變成被注入閘極氧化物層中。能夠越過矽/矽二氧 化物能障的載子通常被稱爲”熱載子"。熱載子注入最終 會損害閘極氧化物層，造成臨界電壓、互導或導通電阻中 旳變化，並因此損害或破壞MOSFET。 好#-部屮夾榀^•/.Jh.T消贽合作私卬來 美國專利案號5，0 7 ? ,2 6 6提到一種藉著在M O S FET 胞元中形成在溝槽底部下方延伸之深入中心體擴散而抑制 靠近閘極之爾壓崩潰的技術。這深入中心擴散使電場成形 而使得崩潰發生於遠離閘極的矽塊中，成爲一種防止熱載 子到達閊極氧化物層的狀況。依循美國專利5,0 7 2,266 之M0SFET的橫截面圖被展示於第1圖中，它舉例說明一 種M0SFET胞元10其含有溝閘極1 1、N +源極區]2、 N +基體（汲極）1 3、N -取向附生層！4、以及深入中心？ + 擴散1 5。注意到P +擴散1 5的最低點是在閘極底部的下 本紙珉尺皮適州中國國家標率（CNS ) Λ4規格（210Χ297公釐） 410479 A7 B7 五、發明説明（s ) 方。 深入P +擴散15的摻雜在以虛線與參考數字17標示之 通道區中是比P-體16的摻雜更多。結果，在閘極溝槽之 間的距離Ys必須被保持爲最小値或在其之上。否則，深 入P +摻雜物將擴散到通道1 7中並且升高該裝置的臨界電 壓V(n ° YS的値，還有閘極的厚度，卑義了胞元密度並且 有助於決定MOSFET的導通電阻》 而且，深入P +擴散限制了電流在N，取向附生區14中 的擴輯。第〖5 A及1 5 B圖分別地展示了在具有平坦底部 P-體區的傳統MOSFET以及具有深入P +櫨散的 Μ 0 S F E T中電流流動線的模擬。第1 5 B圖中的電流線被 限制於大杓4 5至4 7度（在9 5 %流動線暈測得）的擴展角度 (用以描述取向附生電流均衡性的分析性近似），導致Ν-取向附生區的次最佳利用以及比第15 Α圖中所繪裝置更高 的特定導通電阻。傳統裝置的大電流擴展角度，其輯圍從 73到度，在由表示式x = (YCELL-YG)2tanG佶計出的相 當淺的深度達成了均勻傳導，此處Θ是電流擴展角度， Ycell是MOSFET胞元的總寬度，並且YG®在閘極溝槽之 間的距離。這關係被繪示於第1 6圖中。已經發現到深入 P +區的出現會使得N -取向附生區攀成中均勻傳導的深度 從〇 · 5微米增加到1 . 6微米。 爲了製造極低電腿、低導通電阻的功率MOSFET， 裝置的大小尺寸通常被降低。尤其，胞元密輿被增加並且 取向附生層被製成更薄，甚至到了閘極溝槽會延伸到被重 本紙張尺度適扣中囤國家標隼（CNS ) A4規格（210X297公釐） (諳先閱讀背面之注意事項^寫本頁) 裝- 丁 、ya 經"·部中次#4,·^Ά-Τ·'消处告竹办印米 ^l〇47g A7 ______________B7____ 五、發明説明（本） 度_雜甚體中的程度。此一 MOSFET被舉例說明如第2A 圖中的M0SFET 20。 這產生了一組全新的設計準則參看第2 A圖，由於 閘極溝槽2 1之角落2 1C被N +基體13環繞，在這些位置的 镏場完全地降低跨越閘極氧化物靥。在矽中形成較少熱載 子的同時，閘極氧化物層上的高電場仍會導致裝置退化或 i 損壊。一種情況中，當閘極被偏壓在與源極和體實質上相 同的電位時（亦即該裝置被關閉），有一嚴重的憂慮爲在溝 槽底部的閘極氧化物層必須承受跨過該裝置的整個電壓。 與第1圖之實施例相，比，沒有任何取向附生層去吸收這電 壓差異的一部份》 MOSFET 2Ό的等效電路被展示於第2B圖中。二極 體D|3B代表在N -取向附生層1 4及P -體區2 2之間的P N接 面，並且電容器（：01>代表跨嬅閘極氧化物層2 ί A的電容。 本發明之溝槽閫極式Μ Ο SFET被形成於半導體晶片 中，該晶片只包括了基體或者與鋪在上面的取向附生層組 合。MOSFET的閘極裤形成於從晶片表面往下延伸的溝 槽中。MOSFET每括了第一傳導型式的源極區、第二傳 導型式的體區、以及第一傳導型式的汲極區，它們被沿著 溝槽的側壁垂直地配置。閘極溝槽會延伸到取向附生層 中，或經由取向附生層到基體中。 M OS F E T被形成爲由閘極溝槽所定義的多數個胞 I 元。胞元可以是任何形狀。例如，胞元可以是方形或六邊 形的形式，或是一連串平行條帶或矩形。 請先閲讀背面之注意事項^本頁) •裝 訂 線- 本紙張尺度適川巾國國家榇準（CNS ) Α4规格（210Χ297公釐） 4i〇478 A7 B7 五、發明说明（5* ); 依循本發明，在晶片內生成了一種第二傳導型式的保 護擴散，它與取向附生層或蕋體內的第一傳導性材料形成 一PN接面。這PN接面當作二極體。金屬層將保護擴散 (亦即，二極體的一終端）連接至Μ 0 S F E T雎元的源極 區，使得二極體.平行於MOSFET胞元的通道而被連接。 在一較佳實施例中，保護擴散以一選取圖案跨過 MOSFET被形成於某些胞冗內。 第二傅導型式的保護擴散其作用爲降低跨過閘極氧化 物以及在溝槽角落的電場強度，並限制了在溝槽附近熱載 子的形成，尤其在其溝槽延伸到取向附生靥內的實施例 中。只要突崩區在空間上與閘極溝槽分隔，突崩潰會锒任 意數目的機構（透穿*曲率半徑等）引發。二極體亦能被當 作電壓箝制並且因而限制跨過閘極氧化物層的電壓，尤其 在其溝槽延伸到基體中並且閘極氧化物必須承受跨過 MOSFET的整個電壓降之實施例中。 在一較佳實施例中，爲依重覆圖案跨過MOSFET之 所選取數目的活動MOSF辱Τ胞元（"活動胞元”）提供了一 個含有保護擴散的胞元（”二極體胞元”）。每批活動胞元 中二極體胞元的數目是由Μ 0 δ F Ε Τ的設計準則予以決 定。例如，被預期去較常遭遇崩潰的MOSFET通屬將需 要較大比例的二極體胞元。 當MOSFET被作用於它的體二極體順向導通時，二 極體胞元的出現亦傾向於攜帶大部份的汲極至體二極體電 流。此禪操作（稱爲N -通道裝置的第三象限操作）通常發 _\ly (請先間讀背面之注意事項寫本筲 裝. 訂 本紙張尺度適用中國國家標车（CNS )八4規格（210X297公釐） 〇 紐-^部屮^枯蜱^爻工消於合作^卬^ 410479 A7 B7 五、發明説明（6 ) ， 生於雩感器或馬達被MOSFET的推輓式琿橋式結構對加 以驅動時。活動胞元內的高二極體電流是不想要的，因爲 它們會導致少數意荷儲存，這使得二極體關閉（迫使二極 體反向恢懍）變複雜，並且在再一來跨過該裝置施加高反 向電壓時會導致寄生的源極-體·汲極活動胞元MPN雙載 子電晶體的快速反向。 第1圖舉f![說明一種含有深入中心擴散以便降低在溝 槽角落的電場之傳統的溝槽閘極式MOSFET其橫截面 圖。 第2 A圖舉例說明一種不具有深入中心擴散並且其溝 槽延伸到基體內之傳統的溝槽閘極式Μ 0 S F E T其橫截面 圖。 第2Β圖舉例說明第2Α圖之MOSFET的等效電路 圖。 第3圖舉例說明本發明之第一實施例的橫截茴圖，包 括在鄰接的Μ Ο S F Ε τ胞元fg之保護擴散。 第4 A圓舉例說明本發明之第二實施例的横截面圖r 包括在鄰接的Μ 0 S F E T胞元內之保護擴散並且其中溝槽 延伸到基體內。 第4 Β圖舉例說明第4 Α歸丨之Μ Ο S F Ε Τ的等效锴路 圖。 第5圖舉例說明傳統的Μ 0 S F Ε Τ胞元之上視圖。 » 第6圖舉例說明依循本發明之方形—胞元μ 0 S F Ε Τ的 上視圖。 本紙張尺度逑iiTF固國家標皁（CNS ) Α4規格（210X297公釐) ~ "
Li -----裝------訂------ (諳先閱讀背面之注意事項1寫本頁) 410479 A7 B7 _ 五、發明说明（7 ) 第7圖舉例說明第6躅之方形-胞元MOSFET的詳細上 視圖。 第8圖舉例說明依循本發明之條帶胞元MOSFET的上 視圓。 第9圆舉例說明依循本發明之第二實施例的另一橫截 面圖。 第1 0麵舉例說明依循本發明之第三實施例的横截面 圖。 第1 1圖舉例說明依循本發明之第四實施例的橫截面 圖。 第1 2圖舉例說明依循本發明之第五實施例的橫截面 圖。 第1 3 A及1 3 B圖分別地舉例說明第六實施例的橫截面 及上視圖*它包括了寬的保護胞元。 第14A至14E圖舉例說明製造第3圖中所示MOSFET 之程序步驟6 第1SA及15 B圖分別地舉例說明在具有平坦底部體區 的MOSFET中以及如美國專利案號5,072,266內所述具 有深入中心體擴散的Μ O S F E T中電流流動線的模擬。 第1 6圖舉例說明Μ Ο S F Ε Τ的視圖，它展示了在電流 擴展角度與取向附生層內達成均勻傳導的深度之間的幾何 關係。 第1 7圖舉例說明了 一張在具宥深入中心擴散的 MOSFET中以及在具有分散式二極體胞元的MOSFET中 (請先閱讀背面之注意事項'寫本頁) -裝 訂 線. 本紙張尺度適中围國家桴苹ί CNS ) A4規格（21〇><29*7公釐〉 -10 - 410479 A7 B7 :¾¾•部中呔":碑^‘，只工消於合竹扣矸免 五、發明説明（s ) 展示特定導通電阻作爲胞元密度之函數圖。 第1 8圖舉例說明了對於分別地具有i 2百萬胞元 /英吋2與3 2百萬胞元/英吋2之胞元密度的μ 0 S F E T，展示 特定導通電阻的變動作爲閘極偏壓之函數圖。 第1 9 Α及1 9 Β圓舉例說明在普通傳導期間操作於其線 性區內之MOSFET中以及在具有二極體胞元並遭遇到突 崩潰之MOSFET中電流流動線的模擬。 第20圖—例說明一圖展示在MOSFET中的未受抑制 感應開關電流'及、汲極電壓。 第2 1區1舉例說明一圖展示所测得之Μ O _S F ET的ϊ - V 與崩潰特性。 第22圖舉例說明一圖展示已封裝MOSF^Ti各種零 件的導通電阻作爲閘極偏壓的函敏。 第2 3 A及2 3 B圖舉例說明了在分別地具有相當厚及相 當薄閘極氧化物層之平坦底部Μ 0 S F E T中展示突崩潰之 位置用的模擬。 第2 4圖舉例說明對於具有深入中心體擴散的 MOSFET、具有平坦底部體區的MOSFET、以及具有依 循本發明之分散式二極體胞元的MOSFET，展示崩潰電 壓爲標準化閘極氧化物厚度之函數圖。 第2 5圖舉例說明展示M OS F E T之I - V特性的圖。 第2 6圖舉例說明對於具有1 2百萬胞元/英吋2與3 2百 萬胞元/英吋2之胞元密度的薄（1 2 « V閘極額定）及厚（2 0 -V閘極額定）氧化物之MOSFET，展示特定f通電阻爲閘 (諳先閱讀背面之注意事項本頁) -裝· 訂 Λ、 本紙银尺度適用中围囤家標牟（CNS ) Α4规格{ 210Χ297公釐） A7 B7 410479 五、發明説明） 極搞壓的函數喝。 第2 7圖舉例說明”透穿"型之Μ 0 S F ET結構的橫截面 圖，包括一個MOSFET胞元與一倜二極體胞元。 第2S圖舉例說明對於20-V汲極‘ 12-V閘極、使用" 透穿π方案之Ν-通道MOSFET，展示崩潰電Μ爲取向附 生層厚度的函歟圖。 第29圖舉例說明對於30-V汲極、2〇-V閘極、使用" 透穿"方案之通道MOSFET，展示崩潰電壓爲取向附 生層厚度的函數0。 第30圖舉例說明”階梯狀取向附生"型之MOSFET結 構的橫截面圖，包括一個MQSFET胞元與一個二極體胞 元。 第3 1圖舉例說明茌2 0 - V汲極、1 2 - V閘極、使用'·階 梯狀取向附生"方案之N-通道裝置中，展示崩潰電壓离較 低取向附生子層之摻雜物濃度的预軟圖。 第32圖舉例說明了二極體胞亢中崩潰電壓（水平軸） 爲較低取向附生子層之電姐性與摻雜物濃度的函數圖。 第33、34及35圖展示對於30-V汲極、20-V附極、 使用階梯狀取向附生方案之N-逋道裝置的不同資料。 第:Ϊ6圈展示對於30-V汲極、20-V閘極、使用透穿 方率之通道裝置的不同資料。 第3 7及3 8圖展示對於不同1¾植入劑量以及二極體擴 ' 散的驅入時間，二極體胞元的崩潰電壓還有在二極體與 Μ O S F ET胞元其崩潰電壓之間的羑異爲取向附生濃度的 本紙張尺度诚州屮國國家標苹（CNS ) Α4規格（210x297公慶） ιί -----裝------訂I -----腺 ..—/ 、J (請先間讀背面之注意事項本ΪΓ) 好妒部中次榀=i-/:Jh工消fr含竹·^卬4/ 410478 a? B7 五、發明説明（〆） 函數* 第39圖展示對於六種不同的植入劑量，N型二極體擴 散的崩潰電壓爲p -取向附生層之厚度的函歟。 第4 0圖展示對於P -取向附生層七種不同的厚度，N 型二極體擴散的崩潰電壓爲植入劑量的菡數。 本發明的第一實施例被舉例說明於第3圖中。溝槽閘 極式MOSFET 30被形成於N-取向附生層14中，該層被 生成於N +基體1 3昀上表面。被形成在一溝槽32中的閘極 3 1是藉由氧化物層31A與半導體材料分隔。MOSFET 3 0的胞元3 5 A包括了 P -體區3 3、淺的P +接觸區3 3.A、 以及N +源極區34。金屬層36接觸了 P_體區33以及N +源 極區3 4並且在它們之間形成短路。 N +基體13當作MOSFET 30的汲極並且會被從底部 接觸。或者，能夠使用下潛的N +層代替N +基體去當作汲 極’並且汲極能夠藉由例如N +下沈區以及上側接點而從 結構的上邊被接觸。 在一鄰接胞元3 7中形成了保護深入p +擴散層3 8。擴 散層3 8用N-取向附生層14形成了PN接面39。金屬層36 接觸了保護擴散磨3 8，並且因此P N接面3 Θ代表了 一個平 行於胞元35之通道而被連接的二極輝。 保護擴散層3卩限制了電場的強度以及所致之在接近 , 溝槽32之角落的載子形成，並因而消除了對MQSFET胞 元35內深入中心擴散的需求。若沒有任何深入中心p +擴 散，Μ Ο S F E T胞元3 5的尺寸大小可被充分地降低並且 本紙張尺度適;丨]’|，賴家料（CNS ) M規格（训⑽7公楚） —-- A7 B7 ^10478 五、發明説明（ MOSFET 3〇的胞元密度會相，當地增加。例如，N +磾極 區34每一邊的寬度會被降低至大約1.0微米，並且在金屬 層36與P -體33其P +接觸區之間的接觸寬度會被降低至大 約1 . 0微米，所以在溝槽3 1之間的總寬度會在3 . 5微米的 等級，雖然實際上在溝槽31之間的總寬度可能被設定於 5.0微米。瑱可與含有深入中心擴散（見第1圖）之 MOSRET腮元其大約8.0微米的最小寬度相比較》 第4A圖舉例說明一個MOSFET ;它包括了類似 於第2A圖中所示胞元之MOSFET胞元41 換言之*溝槽 杓延伸經廻N-取向附生層14並且進入N +基體13中，Μ 且胞元4 1不包括中心深入Ρ +擴散。在鄰接的胞元4 2中， 保護Ρ +擴散層44被形成，而禪散層44的較低接面到達 Ν +基體13上表面。 第4Β圖舉例說朋MOSFET 40的等效電路。由於溝 槽43的角落是位在被重度摻雜而不能提供強電場的Ν +基 體1 3中，在_槽的角落之電場問題被大部份消除了。取 而代之地，重要因子孿成在閘極45與:Ν +基體I3之間的電 場強度，亦即跨過閘極氧化物層45Α的電場強度。這位置 是以第4. Β圖中電容器CGD代表。在Ρ -體區2 2與Ν -取向附 生層1 4之間的Ρ N接面是以二極體DbB表示，萌且在P +擴 散層4 4與N +基體13之間的PN接面是以二極體Dp+m+表 示。如所示，兩個二極體〇加與二極體dp+/n+皆被平行於 MOSFET胞元41的通道而連接》 第5圖展示第1圖中所示傳統Μ 0 S F E T 1 0的上視圖。 請 先 閱 ik 背 之 注 意 項
頁 裝 訂 本紙張尺度通;丨]中國國家標準（<^5)以規格（2丨0\297公釐） -14 - 410479 a? B7___ 五、發明説明（β ) 保護深入P +區1 5被展示於由N +源極區1 2與閘極1 1環繞 之每一方形胞元的中心。第5圖中驛示四個完整聛元3 第6圖展示第3圆中所示MOSFET 30的上視圖。第 4 A圖中所示Μ Ο S F ET 4 0的上視.圖看起來是類似的。因 爲在每一胞元中心的保護Ρ +區已經被消除了，胞元的尺 寸大小已經被降低。亦展示了含有Ρ +擴散的胞元（有時被 稱爲"二極體胞元”）。第6圖中，每八個活勤μ Ο S F e Τ胞 元有一個二極體胞元（總共九個胞元）。 第7圖展示第6 Η中所示三個胞元的詳細上視圖（兩個 活動Μ 0 S F Ε Τ胞元與一個二極體胞元）。第7圖中，Ys代 表在溝槽閘極1之間的距離並且丫〇代袠溝槽的橫截面寬度 (不要與閘極寬度w混淆）。假設對每總共η個胞元有一個 二極體胞元，下列方程式給定了 η個胞元的輯面積A : A = (YG + Ys )2 + (n -1)( YG + Ys )2 = n( YG + Ys )2 由於這些胞元中的n-1個是活動MOSFET胞元，n個 胞元Φ的總閘極寬度W等於： W=i4 Ys(n - I ) 於是，面積-對-寬度坤;A/W( —種標示閛極寬度W被 多麼有效地塞進面積A用的價値數字）等於； 咅= (Ά)2 因此與不具二極體胞元的傳統MOSFET相比較，含 有二極體胞元之MOSFET的比例A/W被增加了 n/(n-l)。這個從二極體胞元不攜帶任何電流的事實而引 起的"處罰”因子在η增加時趨近一。這處罰是由因增加裝 {請先閲讀背面之注意事項本頁) 裝. 訂 本紙張尺政適川中國國家標隼（CNS ) Λ4規格（210X297公釐） -15 - ^ί〇472 at _____________Β7__ 五、發明説明（/9 ) 置的胞元密a而得之增加的總閘極寬度（並因而增加電流 攜帶能力）予以彌補。通常，η是由MOSFET被預期去崩 潰的頻率來決，定。被預期去較常瑪潰的裝置通常將會需要 較低的η，亦即，相對於胞元總數必須有較多數目的二極 體胞元。在每個其它胞元都是非活動（亦即二極體）胞元的 極端例子中，* = 2並且η/η-1 = 2，這結構的效率利益有時 是受限制的。另一方面，如果每2丨個胞元中只有一個二 極體，例如，η = 2 1以及η/η-1=2 1/20，代表實際本對二 極體無任何處罰。 如上所述，如美國專利案號5,0 7 2,2 6 6所敘述之深 入Ρ +區的出現限制了取向附生區中電流的擴展並且因而 增加了導通電阻。第1 7圖舉例說明一圖展示特定導通電 阻（RDSA )爲在一個具有深入Ρ +擴散的MOSFET之中（曲 線1 7 0 )以及一個具有分散式二極體胞元的Μ 0 S F ET之中 (曲線172)胞元密度的函數9如所標示，含有深入Ρ +擴 散之MOSFET的特定導通電阻到達一最小値，在此之後 它由於因P +體摻雜物闖入通道中所引起的電流擁擠以及 臨界襻S增加而開始增加。在具有分散式二極體胞元的 MOSFET中，因爲增進了電流擴展而達成導通電阻的顯 箸增進，並且當胞元密度增加時實現了進一歩的增進。枉 第17圖中僅僅由於所增加的電流-擴展角度，活動之平坦 底部胞元的導通電阻增進了 3 1 %到達3 5毫歐姆-公分2 (見
I 第1 7圖於1 2百萬胞元/英吋2)。藉由增加胞元密度至3 2百 萬胞元/英吋2，主要由於從較低之A/W因子增進的通填電 (請先閱讀背面之注$項再<^'·本S) •裝· 訂 本紙張尺度適/丨]屮囤國家標麥（（：阳>从規格（210><297公釐） -16 - 好？^部中呔^^’-^^^消此合竹^卬^ A7 B7____ 五、發明説明（/▲) 阻，達成了進一步的2 9 %增進。這淨效果，即這些增進 的倍數乘積，與它的I2百萬胞元/英吋2前者相比約略是對 於3〇ν之N-逋道溝槽閘極MOSFET其晶模電阻縮減
I 5 1 %。第1 8圖展示對這兩個裝置其特定RDSA的變化爲閘 極偏壓的函數。對於具20-V閘極設定的裝置，臨界電壓 被保持在2.9 V，與1 0 -及4,5 - V閘極偏壓的額定操作一 致。 使用無箝制感應切換（UIS)模擬去分析N分之一箝制 MOSFET的突崩能力。該裝置對每16個活動MOSFET胞 元_一個二極體胞元。第19A圖舉例說明該裝眞在切換之 前於正常傳導期間操作於其線性區內時的電流流動線，並 且第19B圖舉例說明在裝置已經被感應切換之後的電流流 動線。如所示，突崩潰發生於二極體胞元中，它傳導所有 的電流*而在"關閉的•'活動Μ O S F E T胞元中沒有相當多 的撞擊離子化、預突崩或高閘極氧化物瑞。 實例1 使用無箝制感應切換（U I S )測試器（Α Ο Τ I L Τ - 2 9 0感 應負載础試器）並使用額定供1 0 -安培操作用的S Ο · 8大小 的MOSFET去執行測試。第20圖展示超過MOSFET的額 定操作電流七倍之所測得的U I S電流，到達高於9 5 0 安培/公分2的電流密度。在UIS從36V的普通崩潰（見第21
I 圖）到4 6 V期間內可觀察出突崩潰電壓中的增加，對 MOSFET無任何損害。 本紙張尺度適扪中國國家棉準（CNS ) Λ4规格（210XM7公釐） I ! I I I— n I— :i I n .. „ 、},. J (請先閱讀背面之注意事項t^·本頁) -17 - «0478 Λ7 ____ B7 五、發明説明（/5* ) 實例2 使用3 2百萬胞元/英吋2技術’設計、製造並組裝了 D2PAK型封裝且大小.爲0.574公分χθ.427公分的 MOSFET。具有1，〇75,620個活動MOSFET胞元，這辨 置是第一個達到U L S I製造技術等級（超過壹百萬個電晶 體）的已知功率Μ Ο S F E T。如第2 1圖中所示，測得之晶 模表示出在閘極偏壓4.0V時飽和電流超過140安培，並 且在閘極偏壓5 V時汲極電流於3 0 0安培（測試器之極限） 之上仍保持碱性。在Vgs= 1 0 V時閘極霉荷被測量爲1 9 5十 億分之一庫侖，如第2 2圖中所示，相對應的已封裝總導 通電阻是3 . 1毫歐姆。在減去所測得的1 . t毫歐姆電阻之 後，所得之少於2.0毫歐姆的晶模電阻就我們所知是曾報 告者中最低的。然而，在較小晶模上的導通電阻模擬及測 量（見第22圖中圓點）提示了 MOSFET之上方金屬內的擴 展電阻總數會是〇 . 5毫歐姆這麼多的額外電阻。所以，包 裝典型地會是已封裝產品之總電阻的3 3 %。利用只有 0.2 5毫歐姆-公分2的特定導逋電阻，32百萬胞元 /公分2Μ Ο S F E T具有就我們所知任何曾製造之3 0 ▲ V功率 Μ O S F E T中最低的特定導通電阻，並且它不從屬於 U I S、可靠性及其它類似裝置的面積比例限制。 實例3 當操作於低閘極偏躍時在逐漸增高Ν分之一設計中遭 (讀先閱讀背面之注意事項本頁) •裝· 訂 •線· 本紙張尺度適州t囤國家摞卑（CNS ) Α4規格（21〇Χ297公釐） -18 - A7 410479 _______________ _ B7 五、發明説明（> ) 寧了特殊的問題。當閘極氧化物是厚的時，對於具有20 V 或更高之額定閘極氧化物崩:潰電壓的Μ 0 S FET (在此中定
I 義爲具有標準化氧化物摩度η= ί 0 0 或一），溝槽閘極對 於ΡΝ接面電場的影響是最小的。如第23 Α圖中所示.即 使沒有電壓-箝制來自於以上所參考的Buluch專利中所 述之深入P +擴散或者來自於本文中所述之分散式二極 體，P-通道裝置的MEDICI模擬展示了突崩潰發生於PN 接面。然而，爲了使MOSFET的俾電壓操作最佳化，閘 極氧化物層必須被縮減尺寸（亦即變薄）以便達到低臨界電 壓（沒有通道貫穿）並且達到高的通道互導°對於薄的閘極 氧化物，例如第23B画中所示η=3 5%，場板感應（FPI) 突崩潰發生在鄰接於不與ΡΝ接面重合之閘極電極的位 置，因此降低士裝置的崩潰電壓並且使閘極氧化物承受產 生熱載乎的風險。對於依循以上所參考之Bulucea專利 之含有深入擴散的MOSFET，由於藉著與深入擴散相關 的消耗區對閘極的靜電屏蔽，二極體-箝制胞元對F?I是 較不敏感的（見第24圖）。要保護具有平坦底部體區的 MOSFET胞元，“N分之一，，二極體的崩潰電壓被設定爲 充分地低於F P I崩潰發生的電壓（第2 4圆）》藉著克胞F P I 冏題，有可能充分地採闱較高的胞元密度之優點去增進取 向附生區的利用並且減少通道電阻（這主導了在低閘極偏 壓時的總導通電阻）。 P -通道Μ O S F E T是依循本文中所描述的w N分之一” 原理而製。Μ O S F E T的洪極依循已知技術被設計供操作 . I I I I I I 批衣 I n I ^ n (諳先閱讀背面之注意事項Θ寫本頁) 本纸依尺度適州 >丨，囤囤家標準（CNS > Α4規格（210X297公楚） .19 - 41047S A7 B7 五、發明説明（/7) ' 於20 V。胞元密度被設定於3 2百萬胞元/英吋2 ,閘極氧化 物被變薄到η=60%，並且臨界電壓被設定於1.3V。使用 一個1 〇 -安培額定S Ο - 8大小包裝的晶模去以僅僅2 . 5 V的 閘極偏壓傳導超過5〇安培。第25圖展示該裝置的I-V特 性。如第2 6 Η中所示，測得之特定導通霄阻在閛極偏壓 2,5 V時是8 5 0微歐姆-公分2，並耳在閘極偏壓2.7V時是 75〇微歐姆-公分2。就我們所知，對於在低閘'極偏壓（<3V) 操作的P-通道MOSFET，這些是曾經報告過的最低導通 電阻。在閛極偏屋4.5V時测得之導通電阻僅僅是 5 2 6微歐姆-公分2 » S Ο - 8裝置的導通電阻是1 1毫歐姆，這 是就我們所知對於在閘極偏壓4.5 V時的 通道裝零所曾 經報告過的最低的導通電阻。 總之，在一垂直溝槽FET中規律分散地包含非活動深 入p +胞元會提供電壓箝制特色，它限制了載子產生連率 以及在溝槽閘極角落或在其附近的電場。該裝置在出現電 性超Λ荷時的可靠性與使用壽命因此被增進了而毋需限制 導通電阻或胞元密度。深入Ρ +區不需要鸡伸至溝槽邊綠 而若必要的話可裨製成比它的胞元幾何尺寸更小。如果溝 槽重舞了 Ν+基體*則深入Ρ +區不需要延伸在溝槽下方> 在道情況下ΗΝ二極體會被形成在深入Ρ +區與Ν +基體之 間（見第 U 画）。在John Wiley & Sons( 198 1)出版，S. ( Μ · S z e 所著的 Physics of Semiconductor Device} 第二版中第1 Ό 5頁的第3 2圖展示了 P IN二極體（比如第1 1 圖內二極體D 2 )的崩潰電壓爲中間或"本賛"區之摻雜濃度 本紙張尺度適用屮國國家標率（CNS ) A4規格（210X297公釐〉 -20 - .3 (請先閱讀背面之注意事項寫本頁) -裝. -訂 線 ^10479 A7 B7 五、發明説明) 與寬度的函數，在此納入爲參考。 使用本發明的"η分之一”技術，MOSFET胞元尺寸大 小能被顯著地降低，藉以增加胞元密度從1 2百萬胞元 /英吋2到3 2百萬胞元/英吋2( S百萬胞元/公分2)而毋需犧牲 體接觸的面積或品質。參數"η "能夠從2 (每_ 一個胞元） 變化至比如64或Μ多的大數目。MOSFET抵抗突崩潰的 能力能夠因此藉由設計而予以控制，利用與純粹平坦底部 脾元比較下由因子n/n - 1代表的導通電阻之處罰。在許多 情形中 > 這竭罰因子能夠被調整在理想平坦-底部裝置的 幾個百分比之內。 第8圓舉例說明替代性MOSFET的上視圖，其中胞元 是爲條帶的形式。在MOSFET 80中，胞元8 1、82、83 及84是活励MOSFET胞元，並且胞元S5是一個含有保護 P十擴散86的t極體胞元。胞元81至84中每一個含有P + 接觸虛8 7與N +源極區8 8。接觸孔S 9，第8圖中繪示出兩 個，被用以在金屬廢（未繪示出）以及MOSFET胞元81至 84內的P +區87還葙N +源極區88之間，以及在金屬層與 二極體胞元8 5內的P +區8 6之間提供接觸。接觸孔8 9會被 配置在胞元8 1至8 5上方之圖形的附近。亦繪示出與閘極 9 1接觸用的接觸孔9 0。 P+二極體胞元的另一種使用是箝制汲極電壓以便保 護閘極氧化物層免於因爲在閘極與N +基體之間過高的電 1 場而超負荷。尤其在满槽閘極延伸至基體中並且在溝槽底 部的閘極氧化物層因此暴露於閘極與基體之間整個電壓差 (請先閲讀背面之注意事項1"寫本頁) •裝· 訂 本紙張尺度適Λ]中國國家榇準（CNS ) Λ4規格（210X297公釐） -21 - 410479 Α7 Β7 明说明 經"'部中戎私卑x,J,、Ji-T"'fr合作衫印^ 的實施例中，這情況更嚴重》矽二氧化物能夠抵抗等於大 約8MV/公分的電壓。使用50%的安全因子，工業界通常 把會被施加跨過閘極氧化物層的最大電壓考慮爲 Χοχ·4Μν/公分，Χοχ是閘極氧化物的厚度以公分計算。 於是，藉由保護Ρ +擴散所形成之二極體的崩潰電壓應該 不會大於Χ0χ·4Μν/公分。例如，對具有4 00Α厚度的氧 化物層，氧化物層將在大約32V破裂，並且爲了可靠的操 作則最大電壓應被限制爲16V。 第9至1 1圖舉例說明依循本發明之數種替代實施例的 橫截面圖。第9圖展示M 0$FET 92，其中溝槽延伸到 N +基體13中。在MOSFET胞元93中保持了N-取向附生 層的一薄層，而在二極體胞元94中保護P +擴散到達了 N十 菡體1 3的上表面。在第1 0圖中所示Μ Ο S F Ε ϊ丨0 0內， MOSFET胞元lpl內的P-體區延伸到N +基體13的上表 i 面，並且沒有任何取向附生層14的N-摻雜區保留下來。 在第11圖中所示MOSFET 110內，取向附生層14其摻 雜了 P -或N -的薄區域保持在每一個MOSFET胞元111與 二極體胞元Η 2中》 ' 在第$至11圖中，二極體ΤΡ1代表在MQSFET胞元內 的ΡΝ接面，二極體D2代表在保誰二極體胞元內的ΡΝ接 面，並且電容器C1代表被閘極與Ν +基體鄰接的閘極氧化 物層。在所有三個例予中，應該保持關係式 BVD2<50%.BVei，此處奶^2是二極體D2的崩潰電壓並且 BVC1是電容器C〗的崩潰電壓。同時，在每一例子中二極 本紙張尺度㈣巾關家標率（ CNS )六4規格（2]0X25T?公釐〉 -22 - 讀 閲 讀 背 面 之 注 ί 裝 訂 A7 B7 五、發明説明（2。） ， 體Π»2的崩潰電壓是小於二極體D1的崩潰電壓。 第I2圖中所示MOSFET 120看起來是類似第2A圖 中所示Λ統的M〇SF?T。二極體D1代表在每一 MOSFET胞元中心藉由锋的Ρ +接觸區、Ρ-體與Ν+基體 之組合而被形成的PIN二極體。在MOSFET i20中PIN 二極體D1的崩潰電壓被設定爲小於電容器Cl之崩潰電壓 的50%，其中電容器的崩濞電壓是根據8MV/公分對於以 公分表示之閘極氧化物層厚度而計緣。結果，如果真的， 在MOSFET 120中崩潰蔣會發生在個別胞元的中心區內 並且發生在不會損害閘極氧化物層的電壓。 另一個替代實施例被舉例說明於第13A及13B圖中， 第13A圖是第13B圖之上視圖中所示區域ΧΙΙΙΑ-ΧΙΠΑ 所得的橫截面圖《 Μ O S F E T 1 3 0包括了胞元1 2 1還有包 括深入Ρ +區J32之較寬胞元131。深入Ρ +區132提供了 對胞元1 2 1中闡極氧化物層的保護功能而同時當作具有 Ν +源極區133的活動MpSFET胞元本身。因此，當胞元 13 1降低了 MOSFET旳整體胞元密度的同時，導通電阻 形式之處罰是更少於如果胞元131只執行保護功能並且不 攜帶任何電流時它所將有的9如第1 2圖中Μ. Ο S F E T 120，聛元12 1典型地是比如果保護深入Ρ +區被包括於每 一胞元中時他們所將爲的大小更小。 雖然有數種程序供依循本發明製造MOS FET ;第 i 1 4 A至1 4 E画舉例說明一種供製造第3圖中所示Μ O S F E T 3 〇用的示範性程序。 (請先閲讀背面之注意事項t^本頁) •裝. 丁 本紙張尺度適用中國國家標率（CNS ) Λ4規格（210X297公釐） -23 - 410479 A7 B7 五、發明説明（二/ 參看第14Α1ί，起始點是傳統的N +基體13，在其上 使用已知程序去生長Ν_取向附生層14。 厚氧化物層130被生長、遮罩荩蝕刻，並且薄氧化物 層Οι被生長於萍入Ρ +區38將被被形成之結構的上表面 上。深入Ρ +區3 8然後以1 X 1〇14到7χ 1015公分^的劑量以及 6 〇至1 0 0仟電子伏特的能量被植入穿過薄氧牝物層1 3 1。 所形成的結構被舉例說明於第14Α圖中。然後移除氧化物 層 1 3 0 與 1 3 1。 在一種版本的程序中|生長厚氧化物層1 3 2而且除了 深入Ρ +區38上方以外都藉由光單而將其移除，並且生長 薄氧化物層133。薄氧化物層133被遮罩並且從結構中將 形成溝槽的部份移除，如第1 4 Β圖中所示。溝檜然後使用 已知的反膦性離子或電漿乾式軸刻技術而被遮罩並且蝕 刻。然後溝槽被氧化而形成閘極氧化物層31 A，並且多晶 矽被沈積至溝槽中直到它溢出_槽的頂端爲止。多晶矽然 後藉由POCl3i沈積或離子佈植以5x 1〇13到5 X】015公分3的 劑量以及60仟電子伏特的錐量被與磷摻雜，給予它20至 7〇ft/sq的薄層電阻。對P-通道裝置，多晶矽被使用離子 佈植而與硼摻雜成約略40至120Q/sq的薄層電阻。然後 除了光罩保護之處以外，多晶矽被往回蝕刻直到它與搆槽 的表面齊平爲止，所以它能充分地與金屬接觸》 P -體3 3然後被植入穿過薄氧化物層1 3 3 (例如，硼以 1X1013到4 X 1014公分-2的劑量以及4 0至1 0 0仟電子伏特的 能量）。除了摻雜物是磷之外，使用類似方法去製造P-逋 請 閲 1& 之 注 意 事 項 裝 訂 本紙張尺度適州中囤國家標率（CTNS ) A4規格（210XW7公釐） * 24 - 410479 A7 B7 五、發明説明（β) 道裝置。所產生的結構被舉例說明於第14C圓中。 然後使用光罩以及5X 1〇14到1X ]016公分_2的劑量與2 〇 到1 0 0仟電子伏特之砷離子佈植（或供P -瑪;道裝置用的硼 離子佈植）而引入N十源極區3 4。所産生的結構展示於第 1 4 D _ 中。 接續著N +源極區3 8的形成，形成新的光罩並且藉由 1 X 1〇β到5 X 1014公分的劑量與2 0至8 0仟電子伏特之離子 佈植而引入接觸Ρ-體用的淺的Ρ+區33Α ^或者，如第 1 4 3Ε圖中所示，能夠藉著經由在形成供Ν +源極區/ Ρ +接 觸區與深入Ρ +區用的接觸孔時所用的相同光罩去植入Ρ型 摻雜物而形成淺的Ρ +區33Α〇雖然用填技術植入一些ρ型 摻雜物到Ν +源極區34中，Ρ型摻雜的程度是不足以顯著 地影響Ν +源極區中Ν型離子的濃度。 薄氧化物層被加熱生長。硼磷矽酸鹽玻璃（BPSG)然 後被沈積於結構的裘面上。BJPSG被短暫地加熱至大約 850°到950°C以便平順地流動並且使晶模的表面形勢平 坦。在氧化物與BPSG層中蝕刻出接觸孔，並且沈積金屬 層36，經由接觸孔與源極及體區以及深入P+區形成接 觸。這產生第3圖中所示MOSFET 30〇 晶模然後被以氮化矽或BPSG便其抗腐蝕，並且蝕刻 襯墊光罩窗以便有助於接著。 執行一連串的模擬與實驗去決定將會產生商業上可接 受的產品家族之參數範園：2 0 - V與3 0 - V額定汲極電位、 1 2 - V與2 0，V:額定閘極電位、以及N -通道與P -通道裝 本紙張Λ度適州中國國家標率（CNS ) A4规格（21〇><297公兹）.25 - 1 I II 訂 I I II ; (請先閲讀背面之注意事項^一?本頁) 410479 A7 B7 五、發明説明（θ ) 置。希望去辨識將會產生一種"N分之一《二極體胞宂會比 MOSFET胞元先崩潰之裝置的參數範圍。採用兩種方 案：（〇"透穿''方案，涉及使用其崩潰電壓主要由中間層 的厚度決定之P I N型二極體；以及（i i )»階梯狀取向附生" 方案，其中使兩了包括兩子層的取向附生層，而二極體胞 元中的深入擴散ffi疊到子層的下方內。 初始測試、集合處理了第2 7圖中舉例說明型式之”透穿 "結構，它包括了 MOSFET胞元270與二極體胞冗272。 二極體胞元包括了在取向附生層的表面下方延伸3微米之 深入P +擴散274。第27圖展示一種N-通道裝置；P-通填 裝置將有相同的大致結構但傅導性將會反向。 測試的結果展示於第2 8圖中，其中垂直;軸是崩潰電 壓並且範圓详2到6微米的水平輸是取向附生層（xepi(平 坦））的”平坦”部份，亦即N型摻雜物辛濃度相當固定的部 份，當它開始在Ν»取向附生層與N +基體之間的轉態區內 增加之前。這轉態區是由第2 7圖中斜線面積2 7 6標示》 第28圖g示與20-V汲極，12-V閘極，N-通道裝置 相關的測試資料。第一組昀曲線2 8 〇、2 8 ；2與2 8 4分別地 標示了當N-取向附生層內摻雜物濃度是ΙΌχΙΟ16公分_3、 2.0 X 1〇16公分與3.0 X1016公分_3時裝置的崩潰電壓》閘極氧 化物層的厚度是3 00Α並且目標汲極額定是20V。在 Xepi(平坦）是少於3微米厚處，崩潰發生於二極體胞元
I 2 7 2中並且隨X e p i (平祖）增加。當X ep i (平坦）是超過大 約4微米厚時，崩潰發生於MOSFET胞元27〇中並且崩潰 本紙張尺度適用中國國家標準i CNS ) A4規格（210X297公漦）.2& - B7 I ·Μ·ΙΙΙ , . I——I - . ——·-——·*-··· ** ··_ _ _ N.·· I II II liMHIM . .11 1 '' 五、發明説明（遂） ' 電壓因此變成與Xepi(平坦）無關。 第28圖中曲線286與288分別地展示了在 2.0 X 1〇16公分”3與3.0 X 1016公分_3之N -取向附生濃度時在 Μ O S F E T胞耳2 7 0與二極體胞元2 *7 2之間崩溃電壓的差 異。假設在MOSFET胞元與二極體胞元的崩潰電屋之間 大約5 V的差異是可接受的· 2.0 Χ1016公分_3的Ν-取向附生 濃度與3微米的Xepi(平坦）將會產生令人滿意的裝置。其 它狀況下具有在第28圖中所示範圍內參數的其它裝置將 會產生令人滿意的結果。 第29圖展示一_供”瓌穿”的具有500A閛極氧化物厚 度與30-V汲極，20-V閘極之N-通道裝置用的類似曲 線。曲線2 9 0、2 9 2與2 9 4分別地展示在5.0 X 1015公分_3、 L0 X 1016公分—3與2.0 X1016公分―3的N·取向附生濃度之裝置的 崩潰電壓。jffi線266、29.8與2"分別地展示在 5.0 X 1015公分-3、1.0 X 1〇16公分一3與2.0 X 1016公分一3的N -取向附 生濃度時在MOSFE丁聛元27〇與二極體胞元2 7 2的崩潰霉 壓之間的差異。 第2 8及2 9圖中的曲線是由模擬得出。資料點（方形、 三角形、菱形等）代表實際的實驗結果。 第31圆展示從第30圆中所示裝置得到的實驗結果， 該裝置每括了 ”階梯狀”的N -取向附生層，亦即包括了具 有不同濃度之N -型摻雜物的子層N - e p i 1與N - e p i 2，如 i 1 9 9 7年I 0月7日頒佈之美國專利案號5，6 7 4，7 6 6中所描 述。這是一種20-V汲極< I2，V閘極、階梯狀的取向·附 -27 - 本紙張尺度適川中國_家標準（CNS ) Μ規格（210X297公釐） 410479 A7 B7 五、發明説明（万 請 先_ 閱 ifi 背. 之 注 意 事 項 ξ:)裝 η 生"裝置。上方子層N-ePi2是3_5微米厚（XePi2)，雖然 在其它實施例中N - e pi 2之範圍能從2微米到5微米厚。 MOSFET胞元30 0.中的溝槽與體區只延伸到上方子層 N-@pi2中，而二極體胞元中的深入P +擴散延伸經過 NNepi2並且進入較低子層N-epil中。在一P-通道裝置 中傳導性將會反向。在第3 1圖中，水平軸代表較低子層 N - e P i 1從1.0 X 1〇16公分~3變化到1.〇 X 1〇18公分_3之摻雜物濃 度。曲線3 1 〇、3 1 2與3 1 4分別地展示當上方子層N - e i 2 有5.0 x 1015公分_3、1.0 χ 1〇16公分一3與1.5 x l〇ie公分4的摻雜物 訂 濃度時裝置的崩潰電壓。虛線曲線3 1 6、3 1 8與3 1 9分別 地展示當子層N e p i 1有5.0 X 1015公分—3、1.0 X 1016公分4與 1.5 X 1016公分—3的摻雜物濃度時在Μ 〇 3 IF E T胞元3 0 0與二極 體胞元3 0 2的崩潰電壓之間的差異。在這些實施例中子層 N，epil被製成厚得足以使MOSFET睥元300與二極體胞 允3 0 2的崩潰電壓是與子層N - e p i 1的厚度無關。 第32圖展示二極體胞元中崩潰電壓（水平軸）爲較低 子層N-epil之電阻性（左邊垂直軸）與摻雜物濃度（右邊垂 i 直軸）的函數ίί。 橥3 3、3 4與3 5圖展示具有3 0 - V汲極電壓、2 Ο - V閘 極電壓之階梯狀取向附生Ν -通道裝置的類似資料。在第 33圃中，曲線33〇展示MOSFET胞元的..崩潰電壓，曲線 3 3 2展示二極體胞元的崩潰電壓並且曲線3 3 4展示在 Μ Ο S F ΕΤ與二極體胞元的崩潰電魈之間的差異。下方取 向附生子層的摻雜物濃度是4xlOi6公分~3，並且上方子層 本紙乐尺度適川中阒阐家標华（CNS ) Α4规格（210X297公t〉 -28 - 410479 A7 ___；____ B7__ 五、發明説明（Μ) 是3.5微米厚。水平軸代表上方取向附生子層的摻雜物濃 度1其範園從5.0 X 1〇15公分-3到2.5 X 1016公分β。這範圍能往 上延伸至3.0 X1016公分.而2.0 X1016是較佳濃度。 第3 4及3 5圖以不同的形式展示同一裝置的資料。在 第3 4圖中，曲線3 4 0展示Μ Ο S F ΕΤ胞元的崩潰電壓，曲 線342展示二極體胞元的崩潰電壓，並且曲線344展示在 這兩個値之間的差襄。上方及下方取向附生子層的摻雜物 濃度分別地是1.0 X 10]6公分—a與4.0 1016公分-3。水平軸代表 上方子靥的厚度，其範圍從2微米到5微米，而3微米是較 佳的。在第35圖中，曲線350展示MOSFET胞元的崩潰 電壓，曲線3 5 2展示二極體胞元的輯潰電壓，並且曲線 3 5 4展示在這兩個値之間的差異。上方取向附生子層的摻 雜物濃度與厚度分別地是1.0 X 1〇16公分-3與·3 . 5微米。水平 軸代表下方取向附生子層的摻雜物濃度，其範圍從 1.0 X 1016公分-3到5.0 X 1016公分_3，而4.0 X1016公分―3是較佳 的。 第36圖展示一種利用了"透穿”方案之30-V汲極， 20-V閘極的Ρ-通道裝置的類似資料。曲線3 60，3 6 2與 3“展示當Ρ-取向附生層的厚度從4微米變伦刹8微米時 二極體胞元的崩潰電壓，並且分別地代表5·0χ1015公分一_3、 1.0 X 1016公分_3與2.0 X 1016公分_3的Ρ -取向附生濃度。曲線 366 ' 368與369分別地展示當相同程度的Ρ·取向附生濃 i 度時在Μ Ο S F E T與二極體胞元的崩潰電壓之間的差異。 第3 7及3 8画展示一種使用了 "透穿"方案之2 0 - V汲 (請先閱讀背面之注意事項再r'%-本頁) 裝· 訂 本紙张尺度通;彳國家標準（CNS >:Λ4规格（2〗〇X297公釐） -29 - 410479 A7 B7 五、發明説明（畔） 極< 12-乂_極？-通道裝置的資料。在這兩個圖中崩潰電 壓被繪示爲P -取向附生層厚度的函數。曲線370與3§〇展 示在5.0x 1〇15公分4的]^_取向附生摻雜物濃度時之二極體 崩潰電壓；曲輝3 7 2與3 S 2展示在1.0 X 1〇16公分~3的p _取向 附生摻雜物濃度時之二極體崩潰電壓；並且曲線3 74與 384展示在2.(^1016公分_3的1>-取向附生摻雜物濃度時之::； 極體崩潰電壓β曲線3^6與386展示當5.0 X 1015公分_3的p - 取向附生摻雜物濃度時在二極體與MOSFET胞元之間崩 潰電壓的差異；曲線3 7 8與3 8 8展示當1.0 X 1016公分-3的心 取向附生摻雜物濃度時在二極體與Μ 0 S F Ε Τ胞元之間崩 潰電壓的差異：並且曲線3 7 9與3 8 9展示當2.0 X 1(?16公分-3 的Ρ·取向附生摻雜物濃度時在二極體與MOSFET胞元之 間崩潰爾壓的差異》 在20-V汲極Ρ -通道裝置中有時更.不容易使得二極體 胞元比Μ Ο S F Ε Τ胞元更早崩潰。利用更薄的閘極氧化 物，如以上所述F Ρ Ϊ崩潰傾向於比Ρ Ν接面崩潰更早發 生。因此也許必須增加在二極體胞元中形成擴散用的植入 之劑量，或者使用額外的驅入步驟去增加二極體擴散的深 度。第3 7圖展示l.〇xl〇15公分_2之"標準”植入劑量的結 果，但以兩種驅入劑在1 〇 5 〇至1 Ϊ 0 0 °C釋續1 - 3小時。第 38圖展示4.0χ1015公分_2之植入劑量的結果，以兩種驅入 劑在1 0 5 0至1 1 〇 〇 °C持續1 - 3小時。 第39圖展示對於六種不同的植入劑量，大約3微米深 N型二極體擴散的崩潰電壓爲P -取向附生層之厚度的函 請 先 閱 讀 背 之 注 意 事 項 本 頁 訂 好·"'部屮夹"苹而”;!1;消价合作‘^卬製 本紙张尺度適;1〗中囤國家標苹（CNS ) A4規格（2丨0X297公釐） 30 410479 A7 B7 五、發明説明（Ζδ 數：l.〇xl〇15公分_2(曲線 3 90) : 2.〇xl〇15 公分—?（曲線 391) ; 3.0xl015 公分—2(曲線 3 92 ) ; 4_〇χ1〇ΐ5 公分 _2(曲線 3 93 ) ; 5.0xl〇15 公分—2(曲線 3 94);以及 6：〇xl〇15 公分_2(曲 線 3 9 5 )。 第40画展示對於七籀不同的P -取向附生層厚度’大 約3微米深N型二極體擴散的崩潰電壓爲植入劑量的函 數：9.0微米（曲線400) ; 8.75微米（曲線401) ; 8.5微 米（曲線4 0 2 ) ; S , 2 _5微米（曲線4 0 3 ) ; 8.0微米（曲線 404) ; 7·75微米（曲線405);以及7.5微米（曲線406)。 以上所描述實施例只是爲了舉例說明而非限制。熟悉 此技藝者將淸楚可知數種依循本發明主要原理的替代實施 例。 請 先 閱 讀 背- 面 之 注 意 事 項 本 頁 裝 訂
好米部中戎工消资合作朽卬紫 本紙张尺度通扣t囡國家摞準（CNS ) Λ4规格（210Χ297公釐） 410478 at B7 五、發明説明) 元件標號對照 10,41，93，101，111，12U270,300... .f, KlOSFET 胞元 11,21……溝槽閘極 1 2,3 4,8 8, 1 3 3 ……N +源極區 1 3 ...... N +基體（汲極） 14.. ....取向附生層 15.. .…深入中心P +擴散 1 6,2 2,3 3 ......P -體區 17......通道塌
20.30.40.80.92.100.1 10,120,130 ......M0SFET 2 1 A; 3 1 Α,45 A…閘極氧化物層 2 1 C......角落 3 1,45,91 ......閘極 32,43 ......溝槽 33 A ......淺的P +接觸區 3 5,37,42,81,82,83,84 ......胞元 36.. ....金屬層 38 ......保護擴散 3 9......户Ng _ 4 4,86......保護P十擴散 85.94.1 1 2,2 7 2,3 0 2 .....、二極體胞元 87...... P +接觸區 89,90 …接觸孔 本紙張尺度迪扣中國國家標隼（CNS ) Λ4规格（2】0X297公釐） -32 - 410478 A7 B7 五、發明説明（如） 13 1... ...較寬胞元 13 2... ...深入P +區 2 74... …深入P +擴散 請 閲 讀 背 面 之 3 i 裝 訂
經济部中J;ii:^-/>JM-r...消於合作41卬鲈 本紙張尺度適州中國國家標準（CNS ) Λ4規格（210X297公釐）

Claims (1)

  1. 410479 Α8 Β8 C8 D8 經濟部中央榡準局員工消費合作社印製 穴、申請專利範圍 1 -—種溝槽閘極式功率Μ 0 S F E T，包含： 半導體材料； 閘極’位在該半導體材料表面內所形成的溝槽中，該 溝槽定義了多數個M0SFET胞元，每一個該MOSFET胞 元包含了緝一傅導型式的源極區以及鄰接該源極區之第二 傳導型式的體區，該源極區以及該體區與該溝槽的一環相 .接； 該第二傅導型式之保護擴散，該保護擴散鄰接該第一 傳導型式的一區域以便形成二極體，該二極體在每一個該 MOSFET胞元中被平行於通道區而連接》 2 .如申請專利範圍第〗項之μ 〇 S f Ε Τ，其中該溝槽定義了二 極體胞元，該保護擴散是位在該二極體胞元中。 3 .如申請專利範圍第2項之Μ Ο S F Ε Τ，其中該半導體材料包 含了基體以及被形成於該基體之表面上的取向附生層。 4 .如申請專利範圍第3項之Μ Ο S F Ε Τ，其中該溝槽的底部是 位在該取向附生層中並且與在該基體及該取向附生靥之間 的介面分離。 , 5 .如申請專利範圍第4項之Μ Ο S F Ε Τ，其中該保護擴散的底 部是位在該职向附生層中並且與在該基體及該取向附生層 之間的介面分離。 (請先閲讀背面之注意事項1+填寫本頁) 裝. 訂 厂線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210>< 297公釐} -34 - 六、申請專利範圍 A8 BS cs D8 6,如申請專利範圍第5項之mosfet ’其中該保護擄散被短 路到每一個該MOSFET聛元的源極區。 7 .如申請專利範圍第2項之Μ 0 S FE 了，包含多數個該二極體 胞元，該二極體胞元被以規律_隔置放在由該閘極形成的 格狀中。 8.如申請專利範圍第7項之MOSFET，其中對每個二極體胞 元有預定數自的該等Μ 0 S F Ε Τ胞元。 9 -如申請專利範圍第3項之Μ 0 S F E T，其中該溝槽的底部是 位在該基體中。 請 先 閲 之 注 意 事 項 r 本 頁 裝 訂 經濟部中夬標準局貝工消费合作社印製 1 0 .如申請專利範圍第9項之Μ 0 S F Ε Τ，其中該保護擴散的 底部景位於在該基體與該取向附生餍之間的介面。 1 1 .如申請專利範圍第9項之Μ 0 S F Ε Τ，其中該取向附生層 中該第…傅導性的一區域在該lyl 0 S F Ε Τ胞元中將該體區 與該-基體分離。 1 2 .如申請專利範圍第2项之Μ O S F έτ，其中該溝槽形成了 方形胞元的格子》 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -35 - 410478 A8 B8 C8 D8 ______ 六、申請專利範圍 13. 如申請專利範圍第2項之MOSFET，其中該溝槽以條帶 形式形成了胞元的格子。 14. 如申請專利範圓第9項之MOSFET，其中該閘極是藉由 閘極氧化物層與該半導體材料分離，並且其中該二極體具 有比會對該閘極氧化物層造成損害之電壓更低的崩潰電 壓。 1 5 .如申請專利範圍第1 1項之Μ Ο S F_E T，其中該取向附生 層中該第一_導性的一區域在該二極體胞元內將該保護擴 散與該基體分離。 種溝槽閘極式功率MOSFET，包含： 半導體材料，包含基轉與被形成於該基體之表面上的 取向附生層； 閘極，位在在一溝槽中並且藉由氧化物層與該半導體 材料分離，該溝槽是被形成在該取向附生層的表面內並且 延伸到該基體中，該潸檀定義了多數個Μ Ο S F E T胞元， 每一個該MOSFET胞元包含第一傳導型式的源極區以及 鄰接該源極區之第二傳導型式的體區，該源瑪區以及該體 區與該溝槽的一邊相接； 1 其中該體磕鄰接該第一傳導型式的汲極區•在該體區 與該汲極區之間的ΡΝ接面形成二極體，Μ且其中該二極 體具有比會對該氧化物層造成損害之電壓更低的崩潰電 -36 - 本紙张尺度適用中國國家標华（CNS)Α4規格（210X297公釐） 41047S A8 B8 C8 D8 申請專利範圍 壓 1 7 .如申請專利範圍第1 6項之Μ O S F E T，其中該體區被短 路到每一個該Μ 0 S F Ε Τ胞元內的該源極區。 請 先 閲 tic 背 面 之 ΐ主 意 事 項 裝 訂 )'線 \ 經濟部中央標準局員工消费合作社印製 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） -37 -
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010008176A (ko) * 2000-11-14 2001-02-05 최돈수 유기물의 전기화학적 분석방법
JP4799829B2 (ja) 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP4609656B2 (ja) * 2005-12-14 2011-01-12 サンケン電気株式会社 トレンチ構造半導体装置
JP2007317683A (ja) * 2006-05-23 2007-12-06 Shindengen Electric Mfg Co Ltd 半導体装置
KR100887017B1 (ko) * 2007-05-18 2009-03-04 주식회사 동부하이텍 수평형 디모스 소자의 구조 및 그 제조 방법
JP5167741B2 (ja) * 2007-09-21 2013-03-21 株式会社デンソー 半導体装置
JP5664029B2 (ja) * 2010-09-01 2015-02-04 株式会社デンソー 半導体装置
KR101338460B1 (ko) 2012-11-15 2013-12-10 현대자동차주식회사 반도체 소자의 제조 방법
WO2014087499A1 (ja) * 2012-12-05 2014-06-12 トヨタ自動車株式会社 半導体装置
JP6092680B2 (ja) * 2013-03-26 2017-03-08 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP6077380B2 (ja) 2013-04-24 2017-02-08 トヨタ自動車株式会社 半導体装置
KR101655153B1 (ko) 2014-12-12 2016-09-22 현대자동차 주식회사 반도체 소자 및 그 제조 방법
DE102015103067B3 (de) 2015-03-03 2016-09-01 Infineon Technologies Ag Halbleitervorrichtung mit trenchgatestrukturen in einem halbleiterkörper mit hexagonalem kristallgitter
CN108899318B (zh) * 2018-08-30 2024-01-26 无锡摩斯法特电子有限公司 一种增加vdmos沟道密度的蛇形布图结构和布图方法
CN110265300B (zh) * 2019-06-18 2022-11-08 龙腾半导体股份有限公司 增强微元胞结构igbt短路能力的方法
US20230101610A1 (en) * 2021-09-30 2023-03-30 Texas Instruments Incorporated Field-effect transistor having fractionally enhanced body structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0612828B2 (ja) * 1983-06-30 1994-02-16 株式会社東芝 半導体装置
JPH0590927A (ja) * 1991-09-30 1993-04-09 Fuji Electric Co Ltd 電界効果トランジスタおよびそれを用いる整流回路
JP3170966B2 (ja) * 1993-08-25 2001-05-28 富士電機株式会社 絶縁ゲート制御半導体装置とその製造方法
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
JPH08288500A (ja) * 1995-04-20 1996-11-01 Hitachi Ltd 炭化珪素半導体素子とその製造法及び用途
EP0746030B1 (en) * 1995-06-02 2001-11-21 SILICONIX Incorporated Trench-gated power MOSFET with protective diodes in a periodically repeating pattern

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