JP2007317683A - 半導体装置 - Google Patents

Abstract

【課題】 本発明の目的は、設計の自由度を向上し得る半導体装置を提供する。
【解決手段】 本発明の半導体装置１０は、ソースおよびドレイン間に配置される第１導電型の導電層２７と、該導電層のソース側に、所定の間隔で埋め込み形成されたトレンチゲート２６と、該トレンチゲートの隣り合う一方の側壁にそれぞれ隣接して前記トレンチゲートに印加される電圧で反転層を形成してソースおよびドレイン間の電流制御を行なうための第２導電型の反転層形成領域１４と、逆方向電圧の印加による電界を緩和するために前記導電層に埋め込まれた第２導電型の埋め込み領域１３と、を備えており、埋め込み領域１３はトレンチゲートの隣り合う他方の側壁にそれぞれ隣接して当該トレンチゲートの深さ寸法より深い位置まで埋め込み形成され、かつソースに直接的に接続されている。
【選択図】 図１

Description

本発明は半導体装置に関し、特にスパージャンクションと称される埋め込み領域を備えた半導体装置に関するものである。

埋め込み領域を備えた半導体装置が特許文献１に開示されている。特許文献１に開示されている半導体装置はスーパージャンクションと称される構造であり、具体的にはソースおよびドレイン間に配置される導電層と、該導電層のソース側に、所定の間隔で埋め込み形成されたトレンチゲートと、該各トレンチゲート間に印加される電圧で反転層を形成して電流制御を行なうための反転層形成領域と、電圧の印加による電界を緩和するためにトレンチゲート下に配置されて活性溝充填領域を介してソースに接続される埋め込み領域とを備えている。

特許文献１の半導体装置は、ソースを接地し、ドレインに順方向の電圧を印加した状態で、トレンチゲートに閾値以上の電圧を印加すると、トレンチゲートと反転層形成領域との界面で反転層が形成され、当該反転層によりソースおよびドレイン間が電気的に接続される。これにより、ドレインからソースに向かって電流が流れる。

ところで、ソースおよびドレイン間に逆方向電圧を印加した際の耐圧は、導電層および反転層形成領域中に広がった空乏層の幅と空乏層中の電界強度により決まる。すなわち、逆方向電圧を印加した際に、導電層および反転層形成領域におけるｐｎ接合から空乏層が広がるが、ｐｎ接合付近の電界強度が強いと、当該電界強度により十分な空乏層幅が得られる前にアバランシェ降伏がおこる為、低いアバランシェ耐圧しか得られない。

これを改善すべく、スーパージャンクションと称される構造が用いられている。スパージャンクションを用いた従来の半導体装置は、特許文献１に開示されているように、電界強度を緩和するための埋め込み領域がトレンチゲート直下に配置されて、活性溝充填領域を介してソース電位に接地されている。これにより、逆方向電圧が印可された際に導電層と埋め込み領域との間のｐｎ接合からも空乏層が広がり、導電層と反転層形成領域の間のｐｎ接合付近から埋め込み領域底部付近までの間が空乏層で満たされ、広い空乏層幅が得られ、高いアバランシェ耐圧を得ることができる。
特開２００５−９３４７９

しかしながら、従来の半導体装置は、電界強度を緩和するための埋め込み領域がトレンチゲート下に配置されていることから、当該埋め込み領域をソース電位に接地するにはトレンチゲートを分断し、当該分断箇所に活性溝充填領域を配置して、埋め込み領域とソースとを活性溝充填領域を介して間接的に接続する必要があった。

前記したように、従来の半導体装置は、埋め込み領域を設けるために様々な制約を受けることから、半導体装置の設計の自由度が低下することが問題となっていた。
従って、前記した課題に鑑みて、本発明の目的は設計の自由度を向上し得る半導体装置を提供することにある。

本発明の半導体装置は、ソースおよびドレイン間に配置される第１導電型の導電層と、該導電層のソース側に、所定の間隔で埋め込み形成されたトレンチゲートと、該トレンチゲートの隣り合う一方の側壁にそれぞれ隣接してトレンチゲートに印加される電圧で反転層を形成してソースおよびドレイン間の電流制御を行なうための第２導電型の反転層形成領域と、逆方向電圧の印加による電界を緩和するために導電層に埋め込まれた第２導電型の埋め込み領域とを備えており、埋め込み領域は、トレンチゲートの隣り合う他方の側壁にそれぞれ隣接して当該トレンチゲートの深さ寸法より深い位置まで埋め込み形成され、かつソースに直接的に接続されていることを特徴とする。

ソースは、反転層形成領域においてトレンチゲートとの界面で反転層を形成するために当該トレンチゲートおよび反転層形成領域に隣接するソース領域と、該ソース領域が接続しており埋め込み領域が直接的に接続されるソース電極膜と、を有しており、一対のトレンチゲートと、当該トレンチゲート間に配置される埋め込み領域と、一対のトレンチゲートに隣接するソース領域とから成る電極群が所定の間隔を有して配列しており、各電極群間には反転層形成領域が配置されていることを特徴とする。

各電極群の各トレンチゲートは、該各トレンチゲート上に配置される接続領域で電気的に接続されている。
また、反転層形成領域は、第２導電型の不純物が高濃度にドープされてソース領域間に配置されてソース電極膜と直接的に接続されたオーミック領域と、該オーミック領域より低濃度にドープされておりソース領域およびオーミック領域下に配置されて各トレンチゲートに接する反転層領域とを有している。

更に、完全空乏化を行なうべく、埋め込み領域における第２導電型の不純物量と、当該埋め込み領域が埋め込み形成されている導電層の領域における第１導電型の不純物量とのバランスが保たれている。

前記埋め込み領域は、ソース電極膜と接する部位に該ソース電極膜と良好なコンタクトを得るための高濃度領域を備える。

本発明の半導体装置は、導電層のソース側に所定の間隔で埋め込み形成されたトレンチゲートの隣り合う他方の側壁にそれぞれ隣接する埋め込み領域をソースと直接的に接続する。すなわち、本発明の半導体装置は、埋め込み領域をトレンチゲート間で挟み込むよう配置することにより、トレンチゲート間に配置される埋め込み領域を直接的にソースに接続することができることから、従来の半導体装置のようにトレンチゲートを分断したりトレンチゲートおよびソースを接続するための活性溝充填領域を設ける必要がなく、半導体装置の設計の自由度を向上することができる。

以下、図面を用いて、本発明の半導体装置の実施の形態を詳細に説明するが、以下の説明では、各実施の形態に用いる図面について同一の構成要素は同一の符号を付し、かつ重複する説明は可能な限り省略する。
尚、実施例では、Ｎチャネル ＭＯＳＦＥＴを例に説明を行なう。

《構成》
本発明の半導体装置１０は、図１に示すように、ソースのためのソース電極膜２０およびドレインのためのドレイン電極膜２１間に第１導電型としてＮ型の導電層２７を備えている。

ソース電極膜２０は、Ａｌ−Ｓｉ等の合金であり、４μｍの厚さ寸法で形成されている。
ドレイン電極膜２１はチタンなどの金属で形成されており、当該ドレイン電極膜２１は後述するＮ＋基板１１とオーミック接続されている。

Ｎ型の導電層２７は、ドレイン側に２．０Ｅ＋１９／ｃｍ^３でＮ型の不純物がドープされた半導体基板（以降、Ｎ＋基板と称する）１１と、該Ｎ＋基板１１上に３．０Ｅ＋１５／ｃｍ^３の不純物濃度で５０μｍの厚さ寸法を有するドリフト層１２とを備える。

Ｎ＋基板１１には、結晶方位軸が＜１００＞軸であるシリコンウェハーが用いられており、当該Ｎ＋基板１１上に形成されるＮ−ドリフト層１２は、化学気相成長法によって形成されるＳｉエピ層である。

Ｎ−ドリフト層１２のソース側の表面には、０．５μｍの幅寸法および１．５μｍの深さ寸法を有するゲートのための溝が形成されている。

溝の内壁には、０．１μｍの厚さ寸法のゲート絶縁膜１７が形成されており、当該ゲート絶縁膜１７内に２．０Ｅ＋２０／ｃｍ^３でＮ型の不純物がドープされたポリシリコンが埋設されてゲート電極プラグ１９が形成されており、これらによってトレンチゲート２６が構成されている。

トレンチゲート２６上には層間絶縁膜１８がソース電極膜２０に埋設されており、当該層間絶縁膜１８によって、トレンチゲート２６のゲート電極プラグ１９およびソース電極膜２０が電気的に非接続状態に保たれている。

半導体装置１０は、Ｎ−ドリフト層１２において、隣り合うトレンチゲート２６における一方の側壁にそれぞれ隣接し、表面から１．２μｍの深さ寸法の反転層形成領域(以降、Ｐ−ｂｏｄｙ領域と称する)１４を備えている。Ｐ−ｂｏｄｙ領域１４には、第２導電型としてＰ型の不純物が５．０Ｅ＋１７／ｃｍ^３でドープされている。

半導体装置１０は、Ｐ−ｂｏｄｙ領域１４において、ソース電極膜２０に電気的に接続し、各トレンチゲート２６にそれぞれ接するソース領域１６を備えており、該ソース領域１６は、Ｎ型の不純物が２．０Ｅ＋１９／ｃｍ^３でドープされている。

また半導体装置１０は、Ｐ−ｂｏｄｙ領域１４において、各ソース領域１６間に表面から１μｍの深さ寸法を有するオーミック接触領域１５を備えており、該オーミック接触領域１５は、Ｐ型の不純物が２．０Ｅ＋１９／ｃｍ^３でドープされている。

更に半導体装置１０は、Ｎ−ドリフト層１２において、隣り合うトレンチゲート２６における他方の側壁にそれぞれ内接し、かつ当該トレンチゲート２６より深く表面から４０μｍの深さ寸法を有する埋め込み領域としてのＰ柱領域１３を備えている。尚、Ｐ柱領域１３は、単なる柱状形状ではなく、図１に示すようにトレンチゲート２６より深い位置で当該トレンチゲート２６の他方の側壁間隔よりも広くなる、いわゆる凸状の形状を有している。また、Ｐ柱領域１３は、上部から底部に向かうに従って幅寸法が次第に狭くなるテーパー状の形状にしてもよい。

ここで、Ｐ柱領域１３を詳細に説明する。
Ｐ柱領域１３の形成は、先ず隣り合うトレンチゲート２６の他方の側壁に接する位置に、Ｎ−ドリフト層１２の表面から４０μｍの深さ寸法を有する溝（トレンチ）を設ける。

溝は、若干の傾斜を有するテーパー状に形成されており、具体的にはＮ−ドリフト層１２の表面に対し８８．５度の角度を有するように形成されている。溝は、深さが１／２の位置において、２μｍの幅寸法を有し当該溝は、隣り合う溝と５μｍの離間間隔を有するように形成される。
形成した溝に７．５Ｅ＋１５／ｃｍ^３でＰ型の不純物がドープされたエピタキシャルシリコンが化学気相成長法で埋設され、このようにしてＰ柱領域１３が形成される。

ところで、Ｐ柱領域１３は、その上部に図１に示すように、ソース電極膜２０と良好なオーミック接触を得るためのＰ柱オーミック領域（高濃度領域）３０を備えてもよく、このときＰ柱オーミック領域３０にはＰ型の不純物が２．０Ｅ＋１９／ｃｍでドープされる。

ここで、本発明の半導体装置１０を図１のＡ−Ａ´位置で切断し、その切断平面を示す図２を用いて説明する。
本発明の半導体装置１０は、図２に示すように、所定の間隔を有して多重的に同心状に配置され方形状のガードリングを複数備えている。

最も内郭のガードリング２３は、接地電位に接続されており、当該ガードリング２３の外周には、空乏層を良好に伝搬させるための中間拡散領域２５が設けられている。

更に、本発明の半導体装置１０は、前記したガードリング２３の外郭に、電位が浮いた状態のガードリング２４を備えており、当該ガードリング２４の外周に空乏層を良好に伝搬させるための中間拡散領域２５が設けられている。

尚、前記した各ガードリングの構成内容、配置位置および数は、半導体装置の性能仕様に応じて適宜変更してもよく、本実施例においては、図２に示すように、前記したガードリング２３の外郭に別のガードリング２４を備え、更に外郭（最外郭）に電位が浮いた状態のガードリング２４が配置されている例で説明を行なう。

本発明の半導体装置１０は、図２に示すように、最内郭のガードリングの内側の領域に、所定の間隔を有して整列する複数のストライプ状のＰ柱領域１３（図２では図１に示したＰ柱領域１３のＰ柱オーミック領域３０の表示を省略）と、それらの周り取り囲むオーミック接触領域１５とを備えている。

半導体装置１０は、Ｐ柱領域１３を挟む位置に、ストライプ状のトレンチゲート２６（図２では図１に示したトレンチゲート２６のゲート絶縁膜１７の表示を省略）を備えている。

トレンチゲート２６は、図２の平面図に示すように、Ｐ柱領域１３を挟むようにストライプ状に形成されており、各トレンチゲート２６は、長手方向の略中間に配置される矩形状のゲートフィンガー２２によって電気的に接続されている。

半導体装置１０は、Ｐ柱領域１３を挟むトレンチゲート２６の両端に、当該トレンチゲート２６を挟むようにストライプ状のソース領域１６をそれぞれ備えており、当該ソース領域１６は、ソース電極膜２０と電気的に接続されている。
更に半導体装置１０は、図２の平面図に示すように、Ｐ柱領域１３の長手方向における略中間に、矩形状のＰ−ｂｏｄｙ領域１４を備えている。

ところで、Ｐ柱領域１３（Ｐ柱オーミック領域３０）、オーミック接触領域１５およびソース領域１６は、それぞれソース電極膜２０にオーミック接続されている。

特に前記したオーミック接続において、本発明の半導体装置１０は、Ｐ柱領域１３がトレンチゲート２６直下に配置されないことから、トレンチゲート２６に貫通孔を設け、当該貫通孔にソース電極膜２０とＰ柱領域とを接続するための活性溝充填領域（特許文献１：図１の２３ａ）を備える必要がなく、Ｐ柱領域１３（Ｐ柱オーミック領域３０）をソース電極膜２０に直接的に接続することができる。

次に、本発明の半導体装置１０の動作を説明する。
《ON制御》
ドレイン電極膜２１にソース電極膜２０より高い電圧を印加した状態で、ソース電極膜２０に対しゲート電極プラグ１９に正の電圧を閾値以上印加すると、Ｐ−ｂｏｄｙ領域１４においてゲート絶縁膜１７に接した部分（界面）がP型からN型に反転する反転層が形成される。

反転層が形成されることにより、N+基板１１とＮ−ドリフト層１２とＰ−ｂｏｄｙ領域１４中の反転層とソース領域１６が全てN型半導体で繋がることにより、ドレイン電極膜２１からソース電極膜２０に電流が流れる。

この時、ゲート絶縁膜１７に接していないＰ−ｂｏｄｙ領域１４の残りの部分、すなわち反転層が形成されない部分はP型状態が継続しており、当該部分とＮ−ドリフト層１２との間、およびP柱領域１３とN-ドリフト層１２との間のPN接合は逆バイアスされており、反転層が出来る箇所以外に電流は流れない。

《OFF制御》
ドレイン電極膜２１にソース電極膜２０より高い電圧を印加した状態で、ソース電極膜２０に対しゲート電極プラグ１９に閾値より低い電圧を印加すると、Ｐ−ｂｏｄｙ領域１４中の反転層が消滅する。

反転層の消滅により、電流の経路が遮断されるため、ソース電極膜２０およびドレイン電極膜２１間に電流は流れなくなる。この時、P型のＰ−ｂｏｄｙ領域１４とＮ−ドリフト層１２との間、およびP柱領域１３とＮ−ドリフト層１２との間のPN接合は、逆バイアスされ、ソース電極膜２０とドレイン電極膜２１の電位差により、各PN接合面から空乏層が広がる。

ところで、本発明の半導体装置１０は、トレンチゲート２６の底面より下で、P柱領域１３底面より上の領域においてＰ柱領域１３のP型の不純物総量とＮ−ドリフト層１２のN型の不純物総量とが等しく、且つP柱領域１３側面から広がる空乏層同士が繋がる以前にアバランシェブレイクダウンが起こらないようにN−ドリフト層１２およびP柱領域１３の不純物濃度が設定されている。

これにより、P柱領域１３の側面から拡がる空乏層およびＮ−ドリフト層１２間のPN接合から拡がる空乏層は、Ｎ−ドリフト層１２において隣り合うP柱領域１３の側面から伸びてきた空乏層同士が繋がるとほぼ同時に、P柱領域１３内部でもP柱領域１３の両側面から伸びてきた空乏層同士が繋がる。この時、ゲート絶縁膜１７に接するP柱領域１３の側面から空乏層は拡がらない。

P柱領域１３側面およびＮ−ドリフト層１２のPN接合から拡がる空乏層が、Ｎ−ドリフト層１２およびP柱領域１３中で繋がった時、Ｐ−ｂｏｄｙ領域１４底面からP柱領域１３底面までの範囲が全て空乏化された状態になる。

本発明の半導体装置１０は、前記した空乏層でソース電極膜２０およびドレイン電極膜２１間の電位差を担っている。換言すると、ソース電極膜２０とドレイン電極膜２１の電位差が大きくなり、空乏層中に掛かる電界強度が半導体材料の臨界値を超えた時、アバランシェブレイクダウンが起こり降伏電流が流れ出す。

《効果》
前記したように、本発明の半導体装置１０によれば、Ｐ柱領域１３がトレンチゲート２６の直下に形成されることなく、トレンチゲート２６の隣り合う他方の側壁間に当該トレンチゲートの深さ寸法より深い位置まで埋め込み形成され、かつ前記ソース電極膜２０に直接的に接続されていることから、トレンチゲート２６を分断して（トレンチゲート２６に貫通孔を設けて）、当該貫通孔内に設けばければならない活性溝充填領域を介してＰ柱領域１３およびソース電極膜２０を間接的に接続する必要がなく、半導体装置の設計の自由度を向上することができる。

前記した実施例では、Ｎ型を第１導電型およびＰ型を第２導電型とするＮチャネルの半導体装置を例に説明を行なったが、Ｐ型を第１導電型およびＮ型を第２導電型とするＰチャネルの半導体装置にも本発明を適用することができる。尚、Ｐチャネルの半導体装置では、印加される電圧が負の電圧になり、Ｐ−ｂｏｄｙ領域１４の反転層が閾値電圧以上でN型からP型になる。

本発明の半導体装置の断面図である（図２のＢ−Ｂ’線の断面図）。 本発明の半導体装置の平面図である（図１のＡ−Ａ’線の平面図）。

符号の説明

１０ 半導体装置
１１ Ｎ＋基板
１２ Ｎ−ドリフト層
１３ Ｐ柱領域
１４ Ｐ−ｂｏｄｙ領域
１５ オーミック接触領域
１６ ソース領域
１７ ゲート絶縁膜
１８ 層間絶縁膜
１９ ゲート電極プラグ
２０ ソース電極膜
２１ ドレイン電極膜
２２ ゲートフィンガー
２３ 接地されたガードリング
２４ ガードリング
２５ 中継拡散層
２６ トレンチゲート
２７ 導電層
３０ Ｐ柱オーミック領域

Claims (6)

1. ソースおよびドレイン間に配置される第１導電型の導電層と、該導電層のソース側に、所定の間隔で埋め込み形成されたトレンチゲートと、該トレンチゲートの隣り合う一方の側壁にそれぞれ隣接して前記トレンチゲートに印加される電圧で反転層を形成してソースおよびドレイン間の電流制御を行なうための第２導電型の反転層形成領域と、逆方向電圧の印加による電界を緩和するために前記導電層に埋め込まれた第２導電型の埋め込み領域と、を備えた半導体装置において、
   前記埋め込み領域は、前記トレンチゲートの隣り合う他方の側壁にそれぞれ隣接して当該トレンチゲートの深さ寸法より深い位置まで埋め込み形成され、かつ前記ソースに直接的に接続されていることを特徴とする半導体装置。
2. 前記ソースは、前記反転層形成領域において前記トレンチゲートとの界面で反転層を形成するために当該トレンチゲートおよび前記反転層形成領域に隣接するソース領域と、該ソース領域が接続しており前記埋め込み領域が直接的に接続されるソース電極膜と、を有しており、
   一対の前記トレンチゲートと、当該トレンチゲート間に配置される前記埋め込み領域と、前記一対のトレンチゲートに隣接するソース領域とから成る電極群が所定の間隔を有して配列しており、
   前記各電極群間には前記反転層形成領域が配置されていることを特徴とする請求項１記載の半導体装置。
3. 前記各電極群の各トレンチゲートは、該各トレンチゲート上に配置される接続領域で電気的に接続されていることを特徴とする請求項２記載の半導体装置。
4. 前記反転層形成領域は、第２導電型の不純物が高濃度にドープされて前記ソース領域間に配置されて前記ソース電極膜と直接的に接続されたオーミック領域と、該オーミック領域より低濃度にドープされており前記ソース領域および前記オーミック領域下に配置されて前記各トレンチゲートに接する反転層領域とを有することを特徴とする請求項２記載の半導体装置。
5. 完全空乏化を行なうべく、前記埋め込み領域における第２導電型の不純物量と、当該埋め込み領域が埋め込み形成されている導電層の領域における第１導電型の不純物量とのバランスが保たれていることを特徴とする請求項１および請求項２記載の半導体装置。
6. 前記前記埋め込み領域は、前記ソース電極膜と接する部位に該ソース電極膜と良好なコンタクトを得るための高濃度領域を備えることを特徴とする請求項２記載の半導体装置。
   

Images