JP7343315B2 - 炭化ケイ素半導体装置 - Google Patents

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Description

本発明は、パワー半導体装置である炭化ケイ素半導体装置であって、特にトレンチ構造を有するものに関する。
パワー半導体デバイスの１つであるパワー金属絶縁膜半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）において、従来は、ケイ素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと呼ぶ）が主流であった。
しかし、炭化ケイ素（ＳｉＣ）基板（以下、ＳｉＣ基板と呼ぶ）を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと呼ぶ）はＳｉパワーＭＩＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、ＳｉＣパワーＭＩＳＦＥＴは特に注目が集まっている。
ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、炭化ケイ素（ＳｉＣ）は、ケイ素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。
特許文献１（特開２０１５－７２９９９号公報）には、炭化ケイ素から成るｎ型の基板と、基板上のｎ型のドリフト層と、ドリフト層の上にストライプ状の複数形成されたトレンチと、各トレンチ内に絶縁膜を介して形成されたゲート電極と、ドリフト層上に形成され、ドリフト層よりも不純物濃度が高いｎ型の電流分散層とを有する半導体装置が記載されている。当該ゲート電極は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成しており、トレンチの底部はｐ型のボトム層により覆われている。
特開２０１５－７２９９９号公報
平面視においてトレンチ内のゲート電極が１方向に延在するトレンチ型のＳｉＣパワーＭＩＳＦＥＴでは、平面形状が矩形であるトレンチの側面のうち、チャネルが形成されるのは多くともトレンチの２つの側面（トレンチの短手方向における両側の面）である。したがって、このように延在するゲート電極を備えた縦型のＳｉＣパワーＭＩＳＦＥＴでは、チャネル幅（ゲート幅）をさらに増やしてチャネル抵抗を低減することが困難である。
また、トレンチの延在方向において、平面視でトレンチを挟むようにソース領域およびＪＦＥＴ領域を形成した場合、電子はソース領域から、トレンチの短手方向における両側面に沿って、当該延在方向（横方向）に流れた後、ＪＦＥＴ領域を通り、続いて半導体基板の下面側のドレイン領域へ流れる。このような横型のトレンチを備えたＳｉＣパワーＭＩＳＦＥＴでは、平面視でソース領域、トレンチおよびＪＦＥＴ領域が順に並び、互いを重ねて配置することができないため、素子面積が増大する問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である炭化ケイ素半導体装置は、下面のドレイン領域と上面のソース領域とを備えたＳｉＣエピタキシャル基板の上面から途中深さに達し、ソース領域に接するトレンチゲート電極を、当該上面に沿う方向に並べて複数形成するものである。ここで、平面形状が矩形である各トレンチゲート電極の４つの側面のうち少なくとも３つの側面は、ソース領域の下のボディ層に接し、ＳｉＣエピタキシャル基板内のＪＦＥＴ領域と、ＪＦＥＴ領域の直上でソース領域に接続されたソース電極とは、トレンチゲート電極が複数並ぶ方向に沿って延在している。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、炭化ケイ素半導体装置の性能を向上させることができる。
本発明の実施の形態１である炭化ケイ素半導体装置を示す平面図である。 本発明の実施の形態１である炭化ケイ素半導体装置を示す斜視図である。 本発明の実施の形態１である炭化ケイ素半導体装置を示す斜視図である。 図１のＡ－Ａ線における断面図である。 図１のＢ－Ｂ線における断面図である。 図１のＣ－Ｃ線における断面図である。 本発明の実施の形態１である炭化ケイ素半導体装置を示す断面図である。 本発明の実施の形態１の変形例１である炭化ケイ素半導体装置を示す平面図である。 本発明の実施の形態１の変形例１である炭化ケイ素半導体装置を示す斜視図である。 図８のＤ－Ｄ線における断面図である。 図８のＥ－Ｅ線における断面図である。 図８のＦ－Ｆ線における断面図である。 本発明の実施の形態１の変形例２である炭化ケイ素半導体装置を示す平面図である。 図１３のＧ－Ｇ線における断面図である。 図１３のＨ－Ｈ線における断面図である。 本発明の実施の形態１の変形例２である炭化ケイ素半導体装置の一部を破断して示す平面図である。 本発明の実施の形態１の変形例２である炭化ケイ素半導体装置の一部を破断して示す平面図である。 本発明の実施の形態１の変形例３である炭化ケイ素半導体装置を示す平面図である。 図１８のＩ－Ｉ線における断面図である。 本発明の実施の形態１の変形例４である炭化ケイ素半導体装置を示す平面図である。 本発明の実施の形態１の変形例５である炭化ケイ素半導体装置を示す平面図である。 本発明の実施の形態２である炭化ケイ素半導体装置を示す平面図である。 本発明の実施の形態２である炭化ケイ素半導体装置を示す斜視図である。 本発明の実施の形態２である炭化ケイ素半導体装置を示す斜視図である。 図２２のＪ－Ｊ線における断面図である。 図２２のＫ－Ｋ線における断面図である。 図２２のＬ－Ｌ線における断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かり易くするために、平面図または斜視図などであってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、断面図においてハッチングを省略する場合がある。
また、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－－」、「ｎ－」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の濃度は高くなる。
（実施の形態１）
以下、トレンチ（溝、凹部）内の側面をチャネル領域として有するＳｉＣパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、つまりトレンチ型ＭＯＳＦＥＴを例とし、炭化ケイ素半導体装置について図面を用いて説明する。
＜炭化ケイ素半導体装置の構造＞
本実施の形態１による炭化ケイ素半導体装置の構造について図１～図７を用いて説明する。図１において、半導体基板上の構造としてソース電極の一部である延在部分を示しているが、半導体基板上の構造である絶縁膜およびゲート電極の一部の図示を省略している。図２および図３のそれぞれは、炭化ケイ素半導体装置の同じ部分を同じ視点から見た場合の斜視図であるが、それらの図では図を分かり易くするため、互いに異なる箇所において絶縁膜（ゲート絶縁膜および層間絶縁膜）とゲート電極との図示を一部省略している。
図１に示すように、本実施の形態の炭化ケイ素半導体装置を構成するセルアレイは、所定の平面レイアウトを有するユニットセルを行列状に複数並べた構成を有している。図１では、１つのユニットセルを一点鎖線で囲んでいる。図１に示すＸ方向およびＹ方向は、半導体基板の上面（主面）に沿う方向である。Ｘ方向およびＹ方向は、平面視で互いに直交する関係にある。炭化ケイ素半導体装置は、半導体基板上に形成され、Ｙ方向に延在するソース電極１を有している。図１において、Ｙ方向に延在するソース電極１がＸ方向に複数並んで配置されているが、それらのソース電極１は、ストライプ状に並ぶ複数のソース電極１の上においてセルアレイを覆うソース電極１（図示しない）を介して一体化しており、互いに電気的に接続されている。ソース電極１は、半導体基板の上面に形成されたｐ＋＋型半導体領域である電位固定領域１４に電気的に接続されている。以下の説明で「ソース電極」という場合、特に説明する場合を除き、ソース電極１は平面視でストライプ状に形成された部分（ソースプラグ）を指し、ストライプ状の複数のソース電極１の上のソース電極１を含まない。
１つのユニットセルは、半導体基板の上面に形成されたｎ＋＋型半導体領域であるソース領域６と、ソース領域６の周囲を囲む電位固定領域１４と、平面視でソース領域６と電位固定領域１４とに接して半導体基板の上面に形成されたトレンチ９とを有している。トレンチ９は、Ｙ方向に延在するソース領域６と電位固定領域１４との境界部において、Ｙ方向に複数並んで形成されている。図１では、複数のトレンチ９がＹ方向に並ぶ領域を破線で囲んでいる。各トレンチ９のそれぞれの内側には、ゲート絶縁膜である絶縁膜１１を介してゲート電極２が埋め込まれている。本願では、トレンチ９内のゲート電極２をトレンチゲート電極と呼ぶ場合がある。ソース電極１は、ソース領域６およびソース領域６の周囲を囲む電位固定領域１４に跨がるように延在している。つまり、延在するソース電極１の直下にはソース領域６および電位固定領域１４が形成されている。
１つのユニットセルは、Ｙ方向において並ぶ領域１Ａと領域１Ｂとを備えている。領域１Ｂは、ユニットセル内のＹ方向の端部に形成されている。領域１ＡはＭＩＳＦＥＴとして動作する素子が形成された部分であり、領域１Ｂは素子を構成するｐ型半導体領域にソース電圧を印加するため、ｐ型半導体領域とソース電極１とを電気的に接続する領域である。ここでは、領域１Ａにのみソース領域６およびトレンチ９が形成されており、領域１Ｂにおいてソース電極１がｐ＋＋型半導体領域である電位固定領域１４に電気的に接続されている。
図１では、領域１Ａにおいてトレンチ９の一部に電位固定領域１４が接している構造を示しているが、図２～図７に示す斜視図および断面図では、トレンチ９と電位固定領域１４とが離間している。すなわち、厳密には、図２～図７に示す斜視図および断面図は、図１に示す炭化ケイ素半導体装置そのものを示していない。トレンチ９と電位固定領域１４とは、互いに接していても離間していてもどちらでもよい。このことは、後述する本実施の形態の変形例２～４、および、実施の形態２においても同様である。図１に示すように、トレンチ９と電位固定領域１４とが離間している場合、平面視においてトレンチ９の周囲は全てソース領域６により囲まれており、例えば、Ｘ方向において隣り合うユニットセル同士のソース領域６は互いに接続されている。
図１に示す構造では、１つのユニットセルは平面視でＸ方向における両方の端部を有し、ソース電極１はそれらの端部のうち一方に位置し、それらの端部のうち他方のエピタキシャル層の上面には、電位固定領域１４が形成されている。つまり、平面視において、ユニットセルのＸ方向の両側の端部のうち、ソース電極１が形成されている端部の反対側の端部は、ソース領域６と離間している。このため、Ｘ方向において、第１のユニットセルと一方の側で隣り合う第２のユニットセルとの間では、ソース領域６同士は接続されており、第１のユニットセルと他方の側で隣り合う第３のユニットセルとの間では、ソース領域６同士は互いに離間している。ただし、上述したように、第１のユニットセルと第３のユニットセルとの間でソース領域同士が互いに接続されていてもよい（図２～図７参照）。
図１に示すように、１つのユニットセルは、Ｘ方向において隣り合う２つのソース電極１のうち、１つのソース電極１の中心から、それらのソース電極１同士の中間までの範囲を占めている。また、１つのユニットセルは、Ｙ方向において交互に並ぶソース領域６および電位固定領域１４のうち、互いに隣り合う１つのソース領域６と１つの電位固定領域１４とから成る範囲を占めている。平面視において、このようなユニットセルはＹ方向に複数並んでおり、Ｘ方向において反転しながら並んでいる。つまり、Ｘ方向で隣り合うユニットセルは、互いの境界線を軸として線対称の平面レイアウトを有している。言い換えれば、Ｘ方向で隣り合うユニットセルのそれぞれの構造は、平面視において線対称の関係にある。
トレンチ９はここではＸ方向に延在しているが、必ずしもＸ方向に延在していなくともよい。ただし、トレンチ９をＸ方向に延在させることで、容易にＳｉＣパワーＭＩＳＦＥＴのチャネル幅を広げることができる。このようなチャネル幅の増大は、トレンチゲート電極がソース電極１と同様にＹ方向に延在するトレンチ型ＭＯＳＦＥＴでは実現が困難である。これに対し、本実施の形態では、島状のトレンチゲート電極をＹ方向において互いに離間させて配置しているため、トレンチ９をＸ方向に延在させることで容易にチャネル幅を増大させ、ＳｉＣパワーＭＩＳＦＥＴのオン抵抗を低減することができる。これにより、ＳｉＣパワーＭＩＳＦＥＴの抵抗値に起因して生じる電気的損失を低減することができる。
このように、本実施の形態の特徴の１つとして、トレンチ９はＹ方向に複数並んで配置されており、１つのユニットセル内においてもＹ方向に複数並んで配置されている。Ｙ方向に並ぶ複数のトレンチ９内の各ゲート電極（トレンチゲート電極）２は、半導体基板上において、Ｙ方向に延在するゲートパターンと一体となっており、互いに電気的に接続されている。１つのユニットセル内に形成された複数のゲート電極２は、当該ユニットセルとＹ方向で並ぶ他のユニットセル内の複数のゲート電極２と電気的に接続されている。
図２～図５に示すように、本実施の形態の炭化ケイ素半導体装置は、ｎ型の炭化ケイ素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板または半導体基板と呼ぶ）を有している。ＳｉＣエピタキシャル基板（半導体基板）は、炭化ケイ素を含むｎ＋型の炭化ケイ素基板と、炭化ケイ素基板上にエピタキシャル成長法により形成されたｎ－型のエピタキシャル層（半導体層）とにより構成される積層基板である。エピタキシャル層は、ＳｉＣを含む半導体層である。本願の各図では、エピタキシャル層を主に構成するｎ－型半導体領域であるドリフト層４を示し、ドリフト層４の下に、ｎ＋型半導体領域の炭化ケイ素基板により構成されるドレイン領域１２を示している。つまり、図２～図５並びにその他の斜視図および断面図において、ドレイン領域１２として示されている部分は炭化ケイ素基板である。
すなわち、半導体基板内にはドレイン領域１２が形成されており、半導体基板内において、ドレイン領域１２上にはドレイン領域１２に接してドリフト層４が形成されている。ドレイン領域１２のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度より高い。エピタキシャル層内には、ドリフト層４、ボディ層５、５ａ、ソース領域６、電流拡散領域７、ガード領域８、ドレイン領域１２、ＪＦＥＴ領域１３および電位固定領域１４が形成されている。
ドレイン領域１２の下面、つまり半導体基板の下面には、ドレイン電極３が接して形成されている。すなわち、半導体基板の下面はドレイン電極３に覆われており、ドレイン電極３はドレイン領域１２に電気的に接続されている。ドレイン電極３は、例えば金（Ａｕ）を含む積層導体膜から成る。半導体基板の上面（エピタキシャル層の上面）には、ソース領域６が形成されており、ソース領域６とドリフト層４との間には、ソース領域６の下面に接して、ｐ型半導体領域であるボディ層５が形成されている。ソース領域６は、下記の電流拡散領域７よりも高いｎ型不純物濃度を有しており、ソース電極１に電気的に接続されている。
ボディ層５の下には、ボディ層５の下面に接して、ｎ＋型半導体領域である電流拡散領域７が形成されている。また、電流拡散領域７とＸ方向で隣り合う領域であって、Ｙ方向に延在するソース電極１の直下の領域には、ドリフト層４が形成されている。ここでは、ボディ層５の下のエピタキシャル層内において、ボディ層５の下面からエピタキシャル層の下面に亘ってドリフト層４が形成されている。すなわち、ドリフト層４の下面はドレイン領域１２、つまり炭化ケイ素基板に接している。また、電流拡散領域７とＸ方向で隣り合う領域であって、当該ドリフト層４と反対側の領域には、ｐ型のボディ層５ａが形成されている。ボディ層５ａの上面は、ボディ層５に接している。ユニットセル内では、Ｘ方向において、電流拡散領域７はトレンチ９に対しソース電極１側に位置し、ボディ層５ａはトレンチ９に対しソース電極１側とは反対側に位置する。ボディ層５、５ａのそれぞれのｐ型不純物濃度は同等である。
電流拡散領域７は、ドリフト層４内に流れる電流をＸ方向に拡散させ、広い領域に電流を流すための低抵抗な領域である。つまり、電流拡散領域７を形成することで、電流が局所的に流れることを防ぐことができる。電流拡散領域７は、図１に示す領域１Ａに形成されており、領域１Ｂには形成されていない。つまり、領域１Ｂは、平面視でソース領域６および電流拡散領域７と離間している。言い換えれば、領域１Ｂは、ソース領域６および電流拡散領域７と平面視で重なっていない。
電流拡散領域７およびボディ層５ａのそれぞれの下には、電流拡散領域７およびボディ層５ａのそれぞれの下面に接して、ｐ型半導体領域であるガード領域８が形成されている。半導体基板の上面半導体基板の上面（エピタキシャル層の上面）、つまりソース領域６のボディ層５の上面から、ガード領域８の途中深さに亘って、トレンチ９が形成されている。つまり、トレンチ９はボディ層５を貫通しており、ガード領域８の下面（下端）に達していない。言い換えれば、トレンチ９の底面と、ガード領域８の下面（下端）とは、互いに離間している。
トレンチ９の底面はガード領域８の上面（上端）よりも深い箇所に位置しているため、平面形状が矩形であるトレンチ９の４つの側面のそれぞれの下端は、ガード領域８に接している。つまり、トレンチ９の底面の４辺および４隅である角部は、全てガード領域８に覆われている。言い換えれば、トレンチ９の底面とトレンチ９の４つの側面とは、ガード領域８に連続的に接している。すなわち、トレンチ９は平面視でガード領域８に囲まれている。このように、トレンチ９は、エピタキシャル層の上面からボディ層５より下のエピタキシャル層の途中深さに亘って形成されている。
ガード領域８とボディ層５との間において、トレンチ９のＸ方向における両側の側面と、平面視におけるユニットセル内でのソース電極１側のトレンチ９の側面とは、電流拡散領域７に接している。つまり、トレンチ９の４つの側面のうち、３つの側面は電流拡散領域７に接している。すなわち、電流拡散領域７の一部は、図１において破線で囲んだトレンチ形成領域と平面視で重なっている。トレンチ９の４つの側面のうち、当該３つの側面を除く１つの側面は、電流拡散領域７と同じ高さにおいて、ボディ層５ａに接している。また、当該３つの側面のうち、トレンチ９のＹ方向における両側の側面のそれぞれは、電流拡散領域７およびボディ層５ａのいずれにも接している。つまり、トレンチ９は電流拡散領域７とボディ層５ａとの境界部を縦方向に貫通している。電流拡散領域７上において、トレンチ９の４つの側面のうち、少なくとも当該３つの側面はボディ層５に接している。ここでは、トレンチ９の４つの側面の全てがボディ層５に接している。したがって、ＳｉＣパワーＭＩＳＦＥＴがオン状態のときには、トレンチ９の４つの側面の全てにチャネルが形成され得る。
ガード領域８とＸ方向で隣り合う領域であって、Ｙ方向に延在するソース電極１の直下の領域には、ドリフト層４が形成されている。ガード領域８とＸ方向で隣り合う領域に形成された当該ドリフト層４の一部は、平面視において電流拡散領域７と重なっている。つまり、電流拡散領域７の直下には、ドリフト層４とガード領域８とがＸ方向に並んで配置されている。すなわち、平面視において、電流拡散領域７のソース電極１側の端部は、ガード領域８のソース電極１側の端部よりもソース電極１の近くに位置している。
以上より、ソース電極１の直下のドリフト層４とＸ方向で隣り合う領域において、電流拡散領域７およびボディ層５ａから成る層と、ガード領域８から成る層とが縦方向に重なって形成されている。ボディ層５とボディ層５ａとは互いに接しており、例えば互いに同等のｐ型不純物濃度を有している。ガード領域８は、ボディ層５およびボディ層５ａのいずれよりも高いｐ型不純物濃度を有している。また、ボディ層５ａとガード領域８とは互いに接している。したがって、ボディ層５、５ａおよびガード領域８は、互いに電気的に接続されている。
トレンチ９は、Ｙ方向に複数並んで形成されており、各トレンチ９内には、絶縁膜１１を介してゲート電極２が完全に埋め込まれている。各トレンチ９内のゲート電極２同士はソース領域６上に絶縁膜１１を介して形成され、Ｙ方向に延在するゲート電極２により互いに接続されている。つまり、Ｙ方向に沿う断面において、ゲート電極２は櫛歯状の構造を有している。すなわち、Ｙ方向に複数並ぶトレンチゲート電極は、それらの上部のゲート電極２により互いに並列に接続されている。ソース領域６上でＹ方向に延在するゲート電極２の下面、側面および上面は、絶縁膜１１により覆われている。つまり、絶縁膜１１は、Ｙ方向に延在するゲート電極２の下に形成されたゲート絶縁膜と、当該ゲート絶縁膜よりも上に形成された層間絶縁膜とを含んでいる。
半導体基板上の絶縁膜１１を貫通する接続孔内および絶縁膜１１上には、ソース電極１が形成されている。接続孔内を完全に埋め込んでいるソース電極１と、絶縁膜１１上のソース電極１とは、互いに一体となっている。図２では、Ｙ方向に延在する接続孔内のソース電極１の形状を分かり易くするため、Ｙ方向に延在するソース電極１の直上のソース電極１の一部、および、絶縁膜１１上のソース電極１の一部のそれぞれの図示を省略している。接続孔の底部において、ソース電極１は電位固定領域１４に接続されている。
電位固定領域１４は、Ｙ方向においてソース領域６と隣り合って形成されている。図６に示すように、電位固定領域１４の下面はボディ層５の上面に接している。電位固定領域１４は、ボディ層５、５ａおよびガード領域８のいずれよりも高いｐ型不純物濃度を有している。ガード領域８は、ボディ層５ａ、５、電位固定領域１４を介してソース電極１に電気的に接続されているため、ソース電極１からガード領域８にソース電圧を印加することができる。また、ボディ層５は電位固定領域１４を介してソース電極１に電気的に接続されているため、ソース電極１からボディ層５にソース電圧を印加することができる。
図４～図６では、１つのユニットセルの断面を示している。図７では、Ｘ方向に並ぶ４つのユニットセルを示しており、１つのユニットセルを一点鎖線で囲んでいる。図７に示すように、Ｘ方向で隣り合うユニットセルのそれぞれは、当該ユニットセル同士の境界を軸として反転した構造を有している。１つのユニットセルは、ドレイン電極３、ドリフト層４、ボディ層５、５ａ、ソース領域６、電流拡散領域７、ガード領域８、ＪＦＥＴ領域１３、トレンチ９、絶縁膜１１、ゲート電極２、ソース電極１および電位固定領域１４（図６参照）により構成されている。
Ｘ方向で隣り合うユニットセル同士は、Ｙ方向に延在するソース電極１を共有している。このため、ストライプ状に形成されたソース電極１のそれぞれを形成可能な最小幅で形成する場合、全てのユニットセルをＸ方向において反転させることなく配置する場合に比べ、Ｘ方向におけるユニットセルのセルピッチを縮小することができる。
図４、図５および図７に示すように、電流拡散領域７の下のドリフト層４内には、ｎ型またはｎ－型の半導体領域であるＪＦＥＴ（Junction Field Effect Transistor）領域１３が、Ｘ方向においてガード領域８と並んで形成されている。具体的には、電流拡散領域７の直下において、ＪＦＥＴ領域１３がガード領域８と隣接しており、ＪＦＥＴ領域１３の一部は、Ｘ方向で電流拡散領域７と隣接している。ＪＦＥＴ領域１３はソース電極１の直下においてＹ方向に延在している。つまり、ここでは、ソース電極１、複数のトレンチ９が並ぶトレンチ形成領域（図１参照）、および、ＪＦＥＴ領域１３が、互いに平行にＹ方向に延在している。図４、図５および図７では、ＪＦＥＴ領域１３の下端を破線で示している。
ＪＦＥＴ領域１３のｎ型不純物濃度は、ドリフト層４のｎ型不純物濃度と同等であるか、または、ドリフト層４のｎ型不純物濃度より高い。また、ＪＦＥＴ領域１３のｎ型不純物濃度は、電流拡散領域７およびソース領域６のそれぞれのｎ型不純物濃度よりも低い。ＪＦＥＴ領域１３は、Ｘ方向で隣り合うガード領域８（図７参照）同士の間の領域である。つまりＪＦＥＴ領域１３は、ＳｉＣパワーＭＩＳＦＥＴがオフ状態のときに、隣り合うガード領域８の対向する側面のそれぞれから空乏層が延び、それらの空乏層が互いに接する領域である。
次に、図５を用いて、本実施の形態のＳｉＣパワーＭＩＳＦＥＴの動作について説明する。ＳｉＣパワーＭＩＳＦＥＴは、少なくともドレイン領域１２、ソース領域６、ボディ層５およびゲート電極２を有している。ＳｉＣパワーＭＩＳＦＥＴがオン状態であるとき、図５に示すように、トレンチ９（図示しない）と隣接するボディ層５内およびボディ層５ａ内には、チャネル１０が形成される。つまり、図５に示す部分に発生しているチャネル１０のうち、電流拡散領域７上の部分はボディ層５内に発生しており、電流拡散領域７と隣接する部分はボディ層５ａ内に発生している。すなわち、チャネル１０はトレンチ９と隣接するｐ型半導体領域内に発生する。本実施の形態では、トレンチ９の４つの側面の全てがボディ層５に接しているため、当該４つの側面の全てにチャネル１０が形成される。このとき、電流はドレイン電極３から順に、ドレイン領域１２、ドリフト層４、ＪＦＥＴ領域１３、電流拡散領域７、チャネル１０（ボディ層５、５ａ）、ソース領域６を通って、ソース電極１側に流れる。
また、ＳｉＣパワーＭＩＳＦＥＴがオフ状態のときには、チャネル１０が形成されないため、電流は流れない。しかし、オフ時のソース・ドレイン間における微小電流の抑制および耐圧向上のため、トレンチ９の下にガード領域８およびＪＦＥＴ領域１３を設けている。すなわち、ガード領域８を設けることにより、ＳｉＣパワーＭＩＳＦＥＴのオフ動作時には、隣り合うガード領域８同士の間のＪＦＥＴ領域１３内で空乏層が閉じるため、ソース・ドレイン間の電流経路が遮断される。つまり、ガード領域８は、その周囲に発生する空乏層を、隣り合うガード領域８同士の間で接続させ、これにより微小電流の抑制および耐圧向上を実現する役割を有している。よって、素子の低抵抗化を目的としてドリフト層４の不純物濃度を高めても、オフ時の耐圧を確保することができる。また、ガード領域８は、トレンチ９の角部近傍に電界が集中し、エピタキシャル層とゲート電極２との間で絶縁破壊が起きることを防ぐ役割を有している。
ここで、電流拡散領域７は、炭化ケイ素半導体装置の製造工程において、ドリフト層４内にガード領域およびガード領域８上のｐ型半導体領域を形成した後、当該ｐ型半導体領域にｎ型不純物をイオン注入することで形成したｎ型半導体領域である。つまり、電流拡散領域７は、ｐ型半導体領域に対しｎ型不純物イオンによる打ち返しを行うことで形成されている。よって、電流拡散領域７のｎ型不純物濃度は、ガード領域８のｐ型不純物濃度よりも高い。言い換えれば、電流拡散領域７の単位堆積当たりのｎ型不純物量は、ガード領域８の単位堆積当たりのｐ型不純物量よりも大きい。電流拡散領域７の不純物濃度がガード領域８の不純物濃度よりも高いことにより、電流拡散領域７による電流の拡散性能が向上し、ドリフト層４内で電流が流れる領域を横方向に広げることができる。よって、ＳｉＣパワーＭＩＳＦＥＴを低抵抗化することができる。
また、電流拡散領域７は、ドリフト層４内にガード領域およびガード領域８上のｐ型半導体領域を形成した後、当該ｐ型半導体領域にｎ型不純物をイオン注入することで形成されているため、電流拡散領域７の下面の高さは、ガード領域８の直上であってもＪＦＥＴ領域１３の直上であっても同じである。つまり、電流拡散領域７の全体は、ガード領域８の上面よりも上に形成されており、電流拡散領域７はガード領域８と横方向において隣り合う領域には形成されていない。すなわち、Ｘ方向において隣り合うガード領域８同士の間には、電流拡散領域７よりも不純物濃度が低いＪＦＥＴ領域１３（ドリフト層４）のみが形成されている。なお、本願でいう横方向とは、半導体基板の上面に沿う方向であり、本願で言う縦方向とは、半導体基板上面に対して垂直な方向である。
これにより、隣り合うガード領域８同士の間には、高濃度の電流経路が存在しないため、素子のオフ時において、隣り合うガード領域８同士の間で空乏層が閉じ易い。したがって、炭化ケイ素半導体装置の信頼性を高めることができる。
図４～図７に示すボディ層５、５ａおよびガード領域８は、ソース電極１に電気的に接続されていない場合、電気的に浮遊状態となる領域であり、電荷が残り易い。その場合、ＳｉＣパワーＭＩＳＦＥＴが所定の動作（オン動作またはオフ動作）を行った後に、ボディ層５、５ａおよびガード領域８には当該動作の状態のまま電荷が保持される。このことは、ＳｉＣパワーＭＩＳＦＥＴを用いたスイッチング動作を不安定にするため、ＳｉＣパワーＭＩＳＦＥＴの信頼性が低下し得る。
これに対し、本実施の形態では、電位固定領域１４が領域１Ｂから、ユニットセルのＸ方向の端部、つまりトレンチ９の近傍まで連続的に形成されている（図１参照）。これにより、ソース電極１と電位固定領域１４との接続部から比較的遠いトレンチ９の直下のガード領域８まで、ソース電位を容易に供給することができる。また、領域１ＡにおいてＹ方向に延在する電流拡散領域７を領域１Ｂに設けないことにより、ソース電極１と電位固定領域１４との接続部とガード領域８との間で電流拡散領域７の外側を迂回することなく、ガード領域８に直線的に電位を供給することができる。よって、ガード領域８の電位を固定することができるため、トレンチ９の角部の絶縁破壊を防止し、隣り合うガード領域８同士の間においてＳｉＣパワーＭＩＳＦＥＴのオフ時に空乏層を閉じ易くすることができる。つまり、炭化ケイ素半導体装置の耐圧性能を高めることができる。
また、図４に示すように、トレンチ９とＪＦＥＴ領域１３との間は、ガード領域８がトレンチ９の側面からＸ方向に張り出している分、離間している。具体的には、ユニットセル内において、トレンチ９の側面から、ソース電極１側のガード領域８の端部までの最短距離は、０．３μｍ以上である。このように、トレンチ９の角部をガード領域８が横方向において厚く覆っていることにより、トレンチ９の角部の電界をゼロに近付けることができ、当該角部における絶縁破壊の発生を防ぐことができる。また、トレンチ９の側面とＪＦＥＴ領域１３との距離が０．３μｍ以上であることで、短絡故障時のみ電流拡散領域７が高抵抗化して短絡電流を抑制するため，安全側に動作して短絡耐量を向上できる。よって、ＳｉＣパワーＭＩＳＦＥＴのドリフト層４内における電流の集中を防ぎ、素子の短絡耐量を改善することができる。
仮に、トレンチを形成した後に当該トレンチの底部に向けてｐ型不純物イオンの注入を行ってガード領域を形成した場合、上記のようにトレンチの側面から０．３μｍ以上離れた位置でガード領域を終端させることは困難である。つまり、トレンチの角部をガード領域で横方向に厚く覆うことはできない。その場合、ドリフト層（ＪＦＥＴ領域）とトレンチの角部との距離が近くなるため、当該角部での絶縁破壊を防ぐことが困難である。ここでは、トレンチ９の形成工程の前にガード領域８およびその上の上記ｐ型半導体領域を形成し、当該ｐ型半導体領域の一部にｎ型不純物による打ち返しを行うことで電流拡散領域７を形成している。このため、電流拡散領域７とガード領域８との境界を、トレンチ９の側面からＸ方向に０．３μｍ以上の長さに亘って形成することができる。よって、ドリフト層４（ＪＦＥＴ領域１３）とトレンチ９の角部との距離を遠ざけることができるため、当該角部における絶縁破壊を防ぐことができる。
＜炭化ケイ素半導体装置の効果＞
まず、第１比較例として、トレンチゲート電極がＹ方向に延在する炭化ケイ素半導体装置について説明する。第１比較例の炭化ケイ素半導体装置は、平面視においてトレンチ内のゲート電極が１方向（例えば、ソース電極と同じ方向）に延在するトレンチ型のＳｉＣパワーＭＩＳＦＥＴを備えている。このようなＳｉＣパワーＭＩＳＦＥＴでは、平面形状が矩形のトレンチの側面のうち、チャネルが形成されるのは多くともトレンチの２つの面（トレンチの短手方向における両側の面）である。第１比較例のように、延在するゲート電極を備えた縦型のＳｉＣパワーＭＩＳＦＥＴでは、さらにチャネル幅（ゲート幅）を増やしてチャネル抵抗を低減することが困難である。
これに対し、本実施の形態では、図１～図７を用いて説明したように、ゲート電極２を櫛歯状に形成し、櫛歯の歯に当たるトレンチゲート電極をＹ方向において互いに離間させて複数並べている。このため、トレンチ９をＸ方向に延在させることで容易にチャネル幅を増大させ、ＳｉＣパワーＭＩＳＦＥＴのチャネル抵抗（オン抵抗）を低減することができる。つまり、炭化ケイ素半導体装置の性能を向上させることができる。
また、第２比較例として、トレンチの側面を横方向に電流が流れる横型のＳｉＣパワーＭＩＳＦＥＴについて説明する。トレンチの延在方向において、平面視でトレンチを挟むようにソース領域およびＪＦＥＴ領域を形成した場合、電子はソース領域から、トレンチの短手方向における両側面に沿って、当該延在方向（横方向）に流れた後、ＪＦＥＴ領域を通り、続いて半導体基板の下面側のドレイン領域へ流れる。このような横型のトレンチを備えたＳｉＣパワーＭＩＳＦＥＴでは、平面視でソース領域、トレンチおよびＪＦＥＴ領域が順に並び、互いを重ねて配置することができないため、素子面積が増大する。
これに対し、本実施の形態では、図１～図７を用いて説明したように、ソース電極１とＪＦＥＴ領域１３とが平面視で重なるように配置され、互いにＹ方向に延在している。つまり、ユニットセル内では、平面視においてソース電極１とＪＦＥＴ領域１３との間にトレンチ９が形成されていない。このため、ソース電極、トレンチおよびＪＦＥＴ領域が順に並ぶ第２比較例に対し、Ｘ方向におけるユニットセルの幅（セルピッチ）を縮小することができる。つまり、ＳｉＣパワーＭＩＳＦＥＴのユニットセルを微細化することができるため、炭化ケイ素半導体装置の性能を向上させることができる。
また、ソース電極１、トレンチ形成領域およびＪＦＥＴ領域１３のそれぞれが独立に延在しているため、それら３つの部分のそれぞれを独立に設計することができる。よって、炭化ケイ素半導体装置の設計の自由度を向上させることができる。
＜変形例１＞
次に、本実施の形態の変形例１として、トレンチゲート電極をＸ方向に延ばし、隣り合うユニットセル同士の間でトレンチゲート電極を接続することについて、図８～図１２を用いて説明する。図１１では、電流経路を矢印で示している。
図８に示すように、本変形例ではＸ方向において隣り合うユニットセル同士の間で、必ずソース領域６が接続されており、ソース領域６はＸ方向に延在している。トレンチ９およびゲート電極２は、図１～図７を用いて説明した構造に比べてＸ方向に延在しており、Ｘ方向で隣り合う他のユニットセルのトレンチ９およびゲート電極２と一体になっている。つまり、所定のユニットセル内のトレンチゲート電極は、当該ユニットセルのＸ方向の端部であって、ソース電極１側とは反対側の端部において、他のユニットセルのトレンチゲート電極と一体になっている。
このようにしてトレンチ９およびゲート電極２をＸ方向に延ばすことで、チャネルが形成されるＹ方向におけるトレンチ９の側面の面積を増大させることができる。つまり、ＳｉＣパワーＭＩＳＦＥＴのチャネル幅を増大させることができる。この場合でも、図９～図１１に示すように、ガード領域８はトレンチ９の角部全体を覆っている。
また、ここでは電流拡散領域７がトレンチ９の４つの側面に連続的に接している。つまり、各トレンチ９は、平面視で電流拡散領域７に周囲を囲まれている。このため、図８に示す領域１Ａには、ボディ層５ａ（図２参照）が形成されていない。図８に示す領域１Ａでは、ガード領域８にソース電位を供給する経路を設けることができない。したがって、領域１Ａの他に、電流拡散領域７を形成せず、ボディ層５の下にボディ層５ａを設けた領域１Ｂを備えている必要がある。
＜変形例２＞
次に、本実施の形態の変形例２として、ソース領域をＹ方向において区切ることなく延在させ、ｐ型の電位固定領域をガード領域に達するように深く形成することについて、図１３～図１７を用いて説明する。図１４では、電流経路を矢印で示している。図１６には、図１４および図１５において一点鎖線で示した部分を破断させた面を平面視で示している。当該一点鎖線における破断面（図１６）は、電流拡散領域７を通る面である。図１７には、図１４および図１５において二点鎖線で示した部分を破断させた面を平面視で示している。当該二点鎖線における破断面（図１７）は、ガード領域８を通る面である。図１６および図１７では、図を分かり易くするため、半導体装置の一部を破断して示す面であってもハッチングの図示を省略している。
図１３に示すように、本変形例のソース領域６は、ユニットセルのＹ方向の端部において途切れていない。つまり、ソース領域６は、Ｙ方向においてユニットセルの一方の端部から他方の端部に亘って形成されている。ここで、電位固定領域１４は、ユニットセルのＹ方向の端部において、ソース電極１の直下を含む局所的な領域に島状に形成されている。つまり、電位固定領域１４はソース電極１の直下において、Ｙ方向に複数並んで形成されており、各電位固定領域１４は周囲をソース領域６により囲まれている。
また、図１５～図１７に示すように、電位固定領域１４は、エピタキシャル層の上面から、電流拡散領域７よりも深く、ガード領域８の下面よりも浅い位置に亘って形成されている。これにより、ソース電極１の直下に形成された電位固定領域１４は、ボディ層５に接し、さらにガード領域８にも接している。このように電位固定領域１４がガード領域８に直接接しているため、ボディ層５、５ａを介して給電する場合に比べ、ガード領域８にソース電位を供給し易くすることができる。
また、図１７に示すように、電流拡散領域７はユニットセルのＹ方向の端部において途切れていない。つまり、Ｙ方向において並ぶ複数のユニットセル同士の間に亘って、電流拡散領域７は連続的に延在している。これにより、電位固定用の領域１Ｂにおいてもトレンチゲート電極および電流拡散領域７を形成することができるため、領域１Ｂを設けることによりチャネル幅を減少させることなく、ガード領域８の電位を固定することができる。つまり、Ｙ方向で電流拡散領域７が途切れる構造に比べて、チャネル抵抗を低減する効果を得ることができる。
ここでは、図１５に示すように電位固定領域１４を深く形成することで、図１～図７を用いて説明したＳｉＣパワーＭＩＳＦＥＴに比べ、ＪＦＥＴ領域１３の形成領域が減少している。しかし、これによりＪＦＥＴ領域１３の抵抗値が増大したとしても、Ｙ方向において電流拡散領域７が途切れていないことによるチャネル抵抗低減の効果が大きいため、損失－短絡耐量のトレードオフを改善することができる。
＜変形例３＞
次に、本実施の形態の変形例３として、セルアレイ内に並ぶ複数のユニットセルのそれぞれを、Ｘ方向において反転させず同じレイアウトで配置することについて、図１８および図１９を用いて説明する。
図１８および図１９に示すように、Ｘ方向において隣り合うユニットセル同士は、線対称ではなく同じ構造を有している。このため、全てのユニットセル内のソース電極１は、各ユニットセル内において、セルアレイのＸ方向における一方の端部側に位置しており、トレンチ９およびガード領域８は、セルアレイのＸ方向における他方の端部側に位置している。したがって、所定のユニットセル内のガード領域８および当該ガード領域８の直上のボディ層５、５ａは、Ｘ方向で当該ユニットセルと隣り合う他のユニットセル内のソース電極１と、平面視で隣接している。つまり、領域１Ｂにおけるソース電極１と電位固定領域１４との接続部分とガード領域８とが、隣り合うユニットセル同士の境界を介して短い距離で電気的に接続されている。したがって、ガード領域８の電位を固定し易くなるため、炭化ケイ素半導体装置の信頼性を向上させることができる。
また、これに伴い、ユニットセル内およびセルアレイ内において領域１Ｂが占める面積の割合を低減することができる。すなわち、チャネル抵抗およびＪＦＥＴ抵抗の低減を防ぎ、且つ、炭化ケイ素半導体装置を微細化することができる。
＜変形例４＞
次に、本実施の形態の変形例４として、Ｙ方向において、ユニットセル内の端部のトレンチの一方の側面を、ソース電極から離間させ、電位固定領域により覆うことについて、図２０を用いて説明する。
図２０に示すように、１つのユニットセルのＹ方向の端部に最も近くに位置するトレンチ９は、ソース領域６と電位固定領域１４との境界、つまり、領域１Ａと領域１Ｂとの境界に跨がって形成されている。このため、１つのユニットセル内のＹ方向の端部のトレンチ９は、当該ユニットセルのＹ方向の終端部側の側面がソース領域６に接しておらず、電位固定領域１４のみに接している。つまり、平面視において、トレンチ９の当該側面はソース領域６と離間し、電位固定領域１４にのみ接している。本変形例では、ユニットセル内のＹ方向における両側の終端部のそれぞれに最も近いトレンチ９の当該終端部側の側面全体が、ソース領域６と離間している。
ＳｉＣパワーＭＩＳＦＥＴがオフ状態のとき、このようなトレンチ９の電位固定領域１４側の側面に形成されたｐ型半導体領域は、電荷を蓄積した状態、つまり導電性を有する状態となる。このため、オフ時のボディ層およびガード領域の電位を安定して固定することができるため、オフ状態を保つことが容易となる。したがって、炭化ケイ素半導体装置の信頼性を向上させることができる。
＜変形例５＞
次に、本実施の形態の変形例５として、Ｙ方向において、全てのトレンチの一方の側面を、ソース電極から離間させ、電位固定領域により覆うことについて、図２１を用いて説明する。
図２１に示すように、Ｙ方向（ソース電極１の延在方向、トレンチ形成領域の延在方向、ＪＦＥＴ領域の延在方向）において、各トレンチ９の一方の側面全体は電位固定領域１４のみに接し、各トレンチ９の他方の側面はソース領域６に接している。Ｙ方向に並ぶ複数のトレンチ９のそれぞれには、互いに異なるソース領域６が接している。つまり、１つのソース領域６は、Ｙ方向において１つのトレンチ９のみと接している。
全てのトレンチ９は、ソース領域６と電位固定領域１４との境界、つまり、領域１Ａと領域１Ｂとの境界に跨がって形成されている。このため、トレンチ９は、Ｙ方向の一方の側面がソース領域６に接していない。つまり、平面視において、トレンチ９の当該側面はソース領域６と離間している。本変形例では、平面視でＹ方向にトレンチ９、電位固定領域１４、ソース領域６が順に繰り返し配置されている。
前記変形例４と同様に、トレンチ９の電位固定領域１４側の側面に形成されたｐ型半導体領域は、オフ時に導電性を有する状態となる。このため、オフ時のボディ層およびガード領域の電位を安定して固定することができるため、オフ状態を保つことが容易となる。ここでは全てのトレンチのＹ方向の一方の側面が平面視で電位固定領域１４のみに接しているため、前記変形例４に比べ、より効果的にオフ時のボディ層およびガード領域の電位を安定して固定することができる。したがって、炭化ケイ素半導体装置の信頼性を向上させることができる。
本変形例では、平面視でソース領域６がトレンチ９の２面のみに接しているが、ソース領域６の下のボディ層はトレンチ９の４つの側面の全てに接しているため、当該４つの側面の全てにチャネルが形成され得るが、実効的なチャネル幅は、図１～図２０を用いて説明した構造に比べて減少する。ただし、チャネル抵抗がＳｉＣパワーＭＩＳＦＥＴの全体の抵抗に占める割合が十分小さい場合には、チャネル抵抗が図１～図２０を用いて説明した構造に比べて増大したとしても問題ない。また、本変形例では、Ｙ方向において隣り合うトレンチ９同士の間にソース領域６、電位固定領域１４（領域１Ｂ）およびソース領域６を順に配置する必要がないため、Ｙ方向におけるトレンチ９同士の間隔の縮小が容易である。その結果、トレンチ９およびソース領域６の密度を高めることができるため、チャネル幅の上記減少を防ぐことが可能である。
（実施の形態２）
以下に、ソース電極、トレンチ形成領域およびＪＦＥＴ領域が順に並ぶ平面レイアウトを有するＳｉＣパワーＭＩＳＦＥＴについて、図２２～図２７を用いて説明する。
本実施の形態のＳｉＣパワーＭＩＳＦＥＴは、ソース電極の直下にＪＦＥＴ領域が配置されておらず、平面視におけるＸ方向においてソース電極とＪＦＥＴ領域との間にトレンチが形成されている点で、前記実施の形態１とは異なる。
図２２に示すように、平面視においてＹ方向に延在するソース電極１と、ソース領域６と、ソース領域６に接し、Ｙ方向に複数並ぶトレンチ９およびゲート電極２とが形成されている点は、前記実施の形態１と同じである。ただし、トレンチ９の周囲は平面視でソース領域６により囲まれている。ユニットセル内のＸ方向の端部であって、ソース電極１とは反対側の端部のエピタキシャル層の上面には、電位固定領域ではなくボディ層５が形成されている。つまり、エピタキシャル層の上面のボディ層５は、ソース領域６の下のボディ層５と一体となっている。エピタキシャル層の上面のボディ層５とトレンチ９とは、互いに離間している。
ソース電極１の直下には、前記実施の形態１の前記変形例２（図１３参照）と同様に、電位固定領域１５がＹ方向に並んで複数形成されている。ただし、ｐ＋＋型半導体領域である電位固定領域１５は、前記実施の形態１の前記変形例２と異なり、ボディ層５の上面に接して形成され、ボディ層５の下の深さまで達していない。ただし、前記実施の形態１の前記変形例２と同様に、電位固定領域１５をガード領域８（図２３参照）に接するように深く形成してもよい。
本実施の形態のセルアレイでは、Ｙ方向に領域１Ａおよび１Ｃが交互に並んでおり、電位固定領域１５は領域１Ｃに形成されている。ただし、領域１Ｃには、領域１Ａと同様にトレンチ９およびソース領域６が形成されている。つまり、ソース領域６は、Ｙ方向に並ぶ複数のユニットセル同士の間に亘って延在している。図２７に示すように、領域１Ｃには電流拡散領域７は形成されていない。
図２３～図２７に示すように、本実施の形態のＳｉＣパワーＭＩＳＦＥＴは、ドレイン電極３、ドレイン領域１２、ドリフト層４、ボディ層５、５ａ、ソース領域６、電流拡散領域７、ガード領域８、ＪＦＥＴ領域１３、トレンチ９、絶縁膜１１、ゲート電極２、ソース電極１および電位固定領域１５を有している。ここで、ガード領域８は、Ｙ方向に延在するソース電極１の直下に形成されており、Ｙ方向に延在するソース電極１の直下の領域とＪＦＥＴ領域１３とは、互いに離間している。ガード領域８は、ソース領域６、ボディ層５を貫通するトレンチ９の角部全体を覆っている。
ソース領域６の下において、トレンチ９の４つの側面は、ボディ層５に連続的に接している。つまり、ボディ層５は平面視においてトレンチ９の周囲を囲んでいる。また、ボディ層５とガード領域８との間に形成された電流拡散領域７は、ユニットセル内において、トレンチ９の４つの側面のうち、平面視でソース電極１から遠い方の側面と、Ｙ方向における両側の側面との計３つの側面に接している。つまり、トレンチ９の４つの側面のうち、ソース電極１側の１つの側面は電流拡散領域７から離間し、電流拡散領域７と同じ高さにおいてボディ層５ａにのみ接している。
Ｘ方向において、ソース領域６は、トレンチ９よりもソース電極１から遠い位置で終端している。また、Ｘ方向において、ガード領域８は、ソース領域６よりもソース電極１から遠い位置で終端している。また、Ｘ方向において、電流拡散領域７は、ガード領域８よりもソース電極１から遠い位置で終端している。また、Ｘ方向において、ＪＦＥＴ領域１３は、電流拡散領域７の下においてガード領域８と隣り合って形成され、ガード領域８よりもソース電極１から遠い位置に配置されている。すなわち、ＪＦＥＴ領域１３は、隣り合うガード領域８同士の間において、ドリフト層４内に形成されている。
このように、Ｙ方向に延在するソース電極１の直下にＪＦＥＴ領域１３が配置されておらず、平面視におけるＸ方向においてソース電極１、トレンチ形成領域およびＪＦＥＴ領域１３が順に並んでいる。このため、Ｙ方向に延在するソース電極１とＪＦＥＴ領域１３とが平面視で重なることで得られる、ユニットセルの微細化という前記実施の形態１の効果は、本実施の形態では得られない。しかし、前記実施の形態１のその他の効果は、本実施の形態においても同様に得ることができる。
すなわち、ここでは、ゲート電極２を櫛歯状に形成し、トレンチゲート電極をＹ方向において互いに離間させて複数並べている。このため、チャネル幅を増大させ、ＳｉＣパワーＭＩＳＦＥＴのチャネル抵抗（オン抵抗）を低減することができる。つまり、炭化ケイ素半導体装置の性能を向上させることができる。
また、ソース電極１、トレンチ形成領域およびＪＦＥＴ領域１３のそれぞれが独立に延在しているため、それら３つの部分のそれぞれを独立に設計することができる。よって、炭化ケイ素半導体装置の設計の自由度を向上させることができる。
また、ガード領域８およびＪＦＥＴ領域１３を形成することで、ＳｉＣパワーＭＩＳＦＥＴのオフ時には隣り合うガード領域８同士の間で空乏層が閉じる。これにより微小電流の抑制および耐圧向上を実現し、素子の耐圧を確保することができる。また、ガード領域８がトレンチ９の角部を覆っていることにより、トレンチ９の角部近傍に電界が集中し、エピタキシャル層とゲート電極２との間で絶縁破壊が起きることを防ぐことができる。
また、電流拡散領域７は、ｐ型半導体領域に対しｎ型不純物イオンによる打ち返しを行うって形成されており、ガード領域８よりも高い不純物濃度を有している。このため、電流拡散領域７による電流の拡散性能を向上させ、ドリフト層４内で電流が流れる領域を横方向に広げることができる。よって、ＳｉＣパワーＭＩＳＦＥＴを低抵抗化することができる。
また、電流拡散領域７を打ち返しにより形成することで、電流拡散領域７はガード領域８と横方向において隣り合う領域には形成されていない。このため、隣り合うガード領域８同士の間の領域はｎ型不純物濃度が電流拡散領域７のｎ型不純物濃度よりも低いため、素子のオフ時において空乏層が閉じ易い。したがって、炭化ケイ素半導体装置の信頼性を高めることができる。
また、トレンチ９の側面から、ソース電極１の反対側のガード領域８の端部までの最短距離は、０．３μｍ以上である。このように、トレンチ９の角部をガード領域８が横方向において厚く覆っていることにより、トレンチ９の角部の電界をゼロに近付けることができ、当該角部における絶縁破壊の発生を防ぐことができる。
さらに、本実施の形態では、前記実施の形態１と異なり、ソース電極１の直下にガード領域８への電位供給経路（ボディ層５、５ａ）を形成することができるため、ガード領域８の電位を容易に固定することができる。よって、トレンチ９の角部の絶縁破壊を防止し、隣り合うガード領域８同士の間においてＳｉＣパワーＭＩＳＦＥＴのオフ時に空乏層を閉じ易くすることができる。つまり、炭化ケイ素半導体装置の耐圧性能を高めることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、各部の材質、導電型、および製造条件などは前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることはいうまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
また、前記実施の形態１、２では、ｎ型のＳｉＣパワーＭＩＳＦＥＴについて説明したが、各半導体領域の導電型を反転させたｐ型のＳｉＣパワーＭＩＳＦＥＴにおいても、前記実施の形態１、２の効果を得ることができる。
また、前記実施の形態１の前記変形例２～５は、互いに組み合わせることができる。ただし、前記実施の形態１の前記変形例３は、前記実施の形態１の前記変形例１に組み合わせることはできない。また、前記実施の形態１の前記変形例１～５は、前記実施の形態２に組み合わせることができる。
２ ゲート電極
３ ドレイン電極
４ ドリフト層
５、５ａ ボディ層
６ ソース領域
７ 電流拡散領域
８ ガード領域
９ トレンチ
１１ 絶縁膜
１２ ドレイン領域
１３ ＪＦＥＴ領域
１４、１５ 電位固定領域

Claims (12)

  1. 第１導電型の炭化ケイ素半導体基板と、
    前記炭化ケイ素半導体基板の下面に接続されたドレイン電極と、
    前記炭化ケイ素半導体基板上に形成され、炭化ケイ素を含む前記第１導電型の半導体層と、
    前記半導体層の上面に形成された、前記第１導電型の第１半導体領域と、
    前記半導体層内において前記第１半導体領域の下に形成された、前記第１導電型と異なる第２導電型の第２半導体領域と、
    前記第１半導体領域および前記炭化ケイ素半導体基板よりも不純物濃度が低く、前記半導体層内において前記第２半導体領域の下に形成され、前記炭化ケイ素半導体基板に接する前記第１導電型の第３半導体領域と、
    平面形状が矩形であり、前記半導体層の前記上面から前記第２半導体領域より下の前記半導体層の途中深さに亘って形成され、前記半導体層の前記上面に沿う第１方向に複数並ぶトレンチと、
    複数の前記トレンチのそれぞれの内側に絶縁膜を介して形成されたゲート電極と、
    前記第１半導体領域に電気的に接続され、前記第１方向に延在するソース電極と、
    前記半導体層内において前記第２半導体領域の下に形成され、前記トレンチの側面に接し、前記第３半導体領域よりも高い不純物濃度を有する前記第１導電型の第４半導体領域と、
    前記半導体層内において前記第４半導体領域の直下に形成され、前記トレンチの底面および前記側面に連続的に接し、前記第２半導体領域よりも高い不純物濃度を有する前記第２導電型の第５半導体領域と、
    前記半導体層内の前記第４半導体領域および前記第５半導体領域と隣接し、前記第４半導体領域よりも低い不純物濃度を有する前記第１導電型の第６半導体領域と、
    を有し、
    前記ソース電極と前記第１半導体領域とが接続された領域は、前記第１方向に延在し、
    前記第４半導体領域は、前記第５半導体領域よりも高い不純物濃度を有する、炭化ケイ素半導体装置。
  2. 請求項１に記載の炭化ケイ素半導体装置において、
    それぞれが、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第５半導体領域、前記第６半導体領域、前記トレンチおよび前記ゲート電極により構成され、平面視において前記第１方向に繰り返し設けられた複数のユニットセルと、
    前記第１方向における前記ユニットセルの第１端部であり、平面視において、前記第４半導体領域および前記第１半導体領域のそれぞれと離間する第１領域と、
    前記第１領域の前記半導体層の前記上面に形成され、前記第２半導体領域よりも高い不純物濃度を有する前記第２導電型の第７半導体領域と、
    をさらに有し、
    前記第２半導体領域および前記第５半導体領域は、前記ソース電極に対し、前記第７半導体領域を介して電気的に接続されている、炭化ケイ素半導体装置。
  3. 請求項１に記載の炭化ケイ素半導体装置において、
    それぞれが、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第５半導体領域、前記第６半導体領域、前記トレンチおよび前記ゲート電極により構成され、平面視において前記第１方向に繰り返し設けられた複数のユニットセルをさらに有し、
    前記ユニットセルは、平面視で前記第１方向と直交する第２方向において、第２端部および前記第２端部と反対側の第３端部とを備え、
    前記ソース電極は、前記第２端部に位置し、
    前記第３端部と前記第４半導体領域とは、互いに離間し、
    前記第３端部には、前記第２導電型の第８半導体領域が形成されている、炭化ケイ素半導体装置。
  4. 請求項１に記載の炭化ケイ素半導体装置において、
    前記ソース電極と前記第６半導体領域とは、平面視で互いに重なっている、炭化ケイ素半導体装置。
  5. 請求項１に記載の炭化ケイ素半導体装置において、
    それぞれが、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第５半導体領域、前記第６半導体領域、前記トレンチおよび前記ゲート電極により構成され、平面視において前記第１方向に繰り返し設けられた複数のユニットセルと、
    前記ユニットセル内の前記ソース電極、前記トレンチおよび前記第６半導体領域は、平面視において、前記第１方向と直交する第２方向に順に並んでいる、炭化ケイ素半導体装置。
  6. 請求項１に記載の炭化ケイ素半導体装置において、
    前記ソース電極の直下の前記半導体層の前記上面に形成され、前記第２半導体領域よりも高い不純物濃度を有し、前記第１方向に複数並ぶ前記第２導電型の第７半導体領域をさらに有し、
    前記第７半導体領域は、前記第２半導体領域に接し、
    前記第２半導体領域と前記ソース電極とは、前記第７半導体領域を介して電気的に接続されている、炭化ケイ素半導体装置。
  7. 請求項２に記載の炭化ケイ素半導体装置において、
    前記ユニットセルの前記第１方向の第４端部に位置する前記トレンチの４つの前記側面のうち、前記第１方向における一方の前記側面が前記第７半導体領域に接し、且つ、前記第１半導体領域と離間し、前記第１方向における他方の前記側面が前記第１半導体領域に接している、炭化ケイ素半導体装置。
  8. 請求項１に記載の炭化ケイ素半導体装置において、
    前記ソース電極の直下の前記半導体層の前記上面に形成され、前記第２半導体領域よりも高い不純物濃度を有し、前記第１方向に複数並ぶ前記第２導電型の第７半導体領域をさらに有し、
    前記第７半導体領域は、前記第２半導体領域および前記第５半導体領域のそれぞれに接し、
    前記第２半導体領域と前記ソース電極とは、前記第７半導体領域を介して電気的に接続されている、炭化ケイ素半導体装置。
  9. 請求項１に記載の炭化ケイ素半導体装置において、
    平面視で前記第１方向と直交する第２方向において、前記トレンチの前記側面から前記第５半導体領域の端部までの最短距離は０．３μｍ以上である、炭化ケイ素半導体装置。
  10. 請求項１に記載の炭化ケイ素半導体装置において、
    前記トレンチは、平面視で前記第１方向と直交する第２方向に延在している、炭化ケイ素半導体装置。
  11. 請求項１に記載の炭化ケイ素半導体装置において、
    前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記トレンチおよび前記ゲート電極は、平面視において前記第１方向と直交する第２方向に繰り返し設けられた複数のユニットセルのそれぞれを構成し、
    前記第２方向において隣り合う前記ユニットセルのそれぞれの構造は、平面視において線対称の関係にある、炭化ケイ素半導体装置。
  12. 請求項３に記載の炭化ケイ素半導体装置において、
    前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記トレンチ、前記ソース電極および前記ゲート電極は、平面視において前記第１方向と直交する第２方向に繰り返し設けられた複数のユニットセルのそれぞれを構成し、
    複数の前記ユニットセルは、セルアレイを構成し、
    複数の前記ユニットセルのそれぞれにおいて、前記ソース電極は、前記第２方向における前記セルアレイの一方の第５端部側に位置している、炭化ケイ素半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023045561A (ja) * 2021-09-22 2023-04-03 株式会社 日立パワーデバイス 半導体装置および電力変換装置
JP2023045788A (ja) 2021-09-22 2023-04-03 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法
CN114597257B (zh) * 2022-05-05 2022-07-26 南京微盟电子有限公司 一种沟槽栅碳化硅mosfet器件及其工艺方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016002766A1 (ja) 2014-06-30 2016-01-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法
JP2017050516A (ja) 2015-09-04 2017-03-09 株式会社豊田中央研究所 炭化珪素半導体装置
WO2017098547A1 (ja) 2015-12-07 2017-06-15 三菱電機株式会社 炭化珪素半導体装置
JP2019071314A (ja) 2017-10-05 2019-05-09 国立研究開発法人産業技術総合研究所 半導体装置
JP2019087647A (ja) 2017-11-07 2019-06-06 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103855223B (zh) * 2009-03-25 2016-09-28 罗姆股份有限公司 半导体装置
JP2015072999A (ja) 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
DE112015004751B4 (de) * 2015-02-12 2020-07-09 Hitachi, Ltd. Halbleitervorrichtung und verfahren zu deren herstellung, leistungsumsetzervorrichtung, dreiphasenmotorsystem, kraftfahrzeug und eisenbahnwagen
JP6923457B2 (ja) * 2018-01-19 2021-08-18 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法、電力変換装置、自動車並びに鉄道車両

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016002766A1 (ja) 2014-06-30 2016-01-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法
JP2017050516A (ja) 2015-09-04 2017-03-09 株式会社豊田中央研究所 炭化珪素半導体装置
WO2017098547A1 (ja) 2015-12-07 2017-06-15 三菱電機株式会社 炭化珪素半導体装置
JP2019071314A (ja) 2017-10-05 2019-05-09 国立研究開発法人産業技術総合研究所 半導体装置
JP2019087647A (ja) 2017-11-07 2019-06-06 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法

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