WO2023188755A1 - 半導体装置 - Google Patents

Abstract

半導体装置（１０）は、第１面（１２Ａ）および第１面（１２Ａ）と反対側の第２面（１２Ｂ）を含む半導体層（１２）と、半導体層（１２）に形成されるとともに、第２面（１２Ｂ）と連続する側壁（２２Ａ）を含むソーストレンチ（２２）と、半導体層（１２）の第２面（１２Ｂ）上に形成された絶縁層（１４）と、ソーストレンチ（２２）内に配置されるとともに、絶縁層（１４）によってソーストレンチ（２２）の側壁（２２Ａ）から離隔された埋め込み電極（５２）と、絶縁層（１４）上に形成されたソース配線（１８）と、ソース配線（１８）を半導体層（１２）に電気的に接続するソースコンタクトプラグ（２６）とを備えている。ソースコンタクトプラグ（２６）は、埋め込み電極（５２）に接触するとともに、ソーストレンチ（２２）の側壁（２２Ａ）の一部を介して半導体層（１２）に接触している。

Description

半導体装置

　本開示は、半導体装置に関する。

　ゲートトレンチ内にゲート電極が埋め込まれたトレンチゲート構造を有するトランジスタが知られている。特許文献１には、ソースプラグ電極を形成するための複数のソースコンタクト孔が、複数のゲートトレンチと交互に配置された半導体装置が開示されている。

特開２０２１－１２５６４９号公報

　トレンチゲート構造を有する半導体装置において、ゲートトレンチ間に配置されるソースコンタクトプラグの位置がずれると、特性（例えば、ゲート閾値電圧、オン抵抗など）にばらつきが生じ得る。

　本開示の一態様による半導体装置は、第１面および前記第１面と反対側の第２面を含む半導体層と、前記半導体層に形成されるとともに、前記第２面と連続する側壁を含むソーストレンチと、前記半導体層の前記第２面上に形成された絶縁層と、前記ソーストレンチ内に配置されるとともに、前記絶縁層によって前記ソーストレンチの前記側壁から離隔された埋め込み電極と、前記絶縁層上に形成されたソース配線と、前記ソース配線を前記半導体層に電気的に接続するソースコンタクトプラグとを備えている。前記ソースコンタクトプラグは、前記埋め込み電極に接触するとともに、前記ソーストレンチの側壁の一部を介して前記半導体層に接触している。

　本開示の半導体装置は、ソースコンタクトプラグの位置ずれによる特性ばらつきを抑制することができる。

図１は、第１実施形態による例示的な半導体装置の概略平面図である。 図２は、ゲートトレンチおよびソーストレンチの終端部を示す平面図である。 図３は、図２のＦ３－Ｆ３線に沿った第１実施形態による半導体装置の概略断面図である。 図４は、図２のＦ４－Ｆ４線に沿った第１実施形態による半導体装置の概略断面図である。 図５は、図２のＦ５－Ｆ５線に沿った第１実施形態による半導体装置の概略断面図である。 図６は、第１実施形態による半導体装置の例示的な製造工程を示す概略断面図である。 図７は、図６に示す工程に続く製造工程を示す概略断面図である。 図８は、図７に示す工程に続く製造工程を示す概略断面図である。 図９は、図８に示す工程に続く製造工程を示す概略断面図である。 図１０は、図９に示す工程に続く製造工程を示す概略断面図である。 図１１は、図１０に示す工程に続く製造工程を示す概略断面図である。 図１２は、図１１に示す工程に続く製造工程を示す概略断面図である。 図１３は、図１２に示す工程に続く製造工程を示す概略断面図である。 図１４は、半導体装置の比較例を示す概略断面図である。 図１５は、第２実施形態による例示的な半導体装置の概略断面図である。 図１６は、図２のＦ４－Ｆ４線に沿った第２実施形態による半導体装置の概略断面図である。 図１７は、第２実施形態による半導体装置の例示的な製造工程を示す概略断面図である。 図１８は、図１７に示す工程に続く製造工程を示す概略断面図である。 図１９は、第１変更例による例示的な半導体装置の概略断面図である。 図２０は、第２変更例による例示的な半導体装置の概略断面図である。

　以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。

　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。

　［第１実施形態］
　図１は、第１実施形態による例示的な半導体装置１０の概略平面図である。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ軸方向に半導体装置１０を視ることをいう。明示的に別段の記載がない限り、「平面視」とは、半導体装置１０をＺ軸に沿って上方から視ることを指す。

　半導体装置１０は、例えばトレンチゲート構造を有する金属－絶縁体－半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor，ＭＩＳＦＥＴ）である。半導体装置１０は、半導体層１２と、半導体層１２上に形成された絶縁層１４とを含む。半導体層１２は、一例ではシリコン（Ｓｉ）から形成することができる。半導体層１２は、図３を参照して後述する第１面１２Ａ、および第１面１２Ａとは反対側の第２面１２Ｂを含んでいる。図１において、Ｚ軸方向は、半導体層１２の第１面１２Ａおよび第２面１２Ｂと直交する方向であってよい。半導体層１２は、絶縁層１４により覆われているため、図１では半導体層１２の矩形状の外縁のみが示されている。絶縁層１４は、一例では、シリコン酸化膜（ＳｉＯ_２）から形成することができる。絶縁層１４は、追加的または代替的に、ＳｉＯ_２とは異なる絶縁材料、例えばシリコン窒化膜（ＳｉＮ）などから形成された層を含んでいてもよい。

　（半導体装置の例示的な平面レイアウト）
　半導体装置１０は、絶縁層１４上に形成されたゲート配線１６と、絶縁層１４上に形成されたソース配線１８とをさらに含んでいてよい。ソース配線１８は、ゲート配線１６から離隔されている。ゲート配線１６およびソース配線１８は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、およびアルミニウム合金のうちの少なくとも１つから形成することができる。

　ゲート配線１６は、概して半導体層１２の外縁に沿って延びることができる。図１の例では、ゲート配線１６は、Ｘ軸方向に延びる第１ゲート配線部１６Ｘ１および第２ゲート配線部１６Ｘ２と、Ｙ軸方向に延びる第３ゲート配線部１６Ｙ１および第４ゲート配線部１６Ｙ２とを含む。なお、本明細書において、Ｘ軸方向を第１方向、Ｙ軸方向を第２方向とも呼ぶ。第１ゲート配線部１６Ｘ１は、第３ゲート配線部１６Ｙ１の一端と、第４ゲート配線部１６Ｙ２の一端との間に接続されている。一方、第２ゲート配線部１６Ｘ２は、第３ゲート配線部１６Ｙ１の他端に接続されているが、第４ゲート配線部１６Ｙ２の他端には接続されていない。ゲート配線１６は、ゲートパッド部１６Ｐをさらに含んでいてよい。図１の例では、第４ゲート配線部１６Ｙ２の他端は、ゲートパッド部１６Ｐに接続されている。第１ゲート配線部１６Ｘ１、第２ゲート配線部１６Ｘ２、第３ゲート配線部１６Ｙ１、第４ゲート配線部１６Ｙ２、およびゲートパッド部１６Ｐは、一体的に形成されていてよい。

　ソース配線１８は、ゲート配線１６によって少なくとも部分的に囲まれた内側ソース配線部１８ａと、ゲート配線１６を取り囲む外側ソース配線部１８ｂとを含んでいてよい。また、ソース配線１８は、内側ソース配線部１８ａと外側ソース配線部１８ｂとの間を接続するソース接続部１８ｃをさらに含むことができる。図１の例では、ゲート配線１６は、内側ソース配線部１８ａを部分的に囲む開いたループを形成している。ソース接続部１８ｃは、ゲート配線１６のループが開いている箇所に配置されることにより、内側ソース配線部１８ａを外側ソース配線部１８ｂに接続することができる。内側ソース配線部１８ａ、外側ソース配線部１８ｂ、およびソース接続部１８ｃは、一体的に形成されていてよい。図１の例では、ソース接続部１８ｃは、第２ゲート配線部１６Ｘ２とゲートパッド部１６Ｐとの間を通っている。なお、別の例では、ゲート配線１６のループは、異なる箇所で開かれていてもよい。さらに別の例では、ゲート配線１６は、平面視で閉じたループを形成していてもよい。

　半導体装置１０は、半導体層１２に形成されたゲートトレンチ２０をさらに含んでいてよい。本明細書において、ゲートトレンチ２０とは、図３を参照して後述するゲート電極４６が配置されたトレンチを指す。ゲートトレンチ２０は、平面視でゲート配線１６およびソース配線１８の両方と少なくとも部分的に重なるように配置することができる。半導体装置１０は、複数のゲートトレンチ２０を含んでいてよく、複数のゲートトレンチ２０のうちのいくつかは、等間隔で相互に平行に整列されていてよい。図１の例では、ゲートトレンチ２０は、Ｘ軸方向に延びるとともに、平面視で第３ゲート配線部１６Ｙ１または第４ゲート配線部１６Ｙ２と交差するように配置されている。

　半導体装置１０は、半導体層１２に形成されたソーストレンチ２２をさらに含む。本明細書において、ソーストレンチ２２とは、図３を参照して後述する埋め込み電極５２が配置されたトレンチを指す。ソーストレンチ２２は、平面視でゲート配線１６およびソース配線１８の両方と少なくとも部分的に重なるように配置することができる。半導体装置１０は、複数のソーストレンチ２２を含んでいてよく、複数のソーストレンチ２２のうちのいくつかは、等間隔で相互に平行に整列されていてよい。図１の例では、ソーストレンチ２２は、Ｘ軸方向に延びるとともに、平面視で第３ゲート配線部１６Ｙ１または第４ゲート配線部１６Ｙ２と交差するように配置されている。

　ソーストレンチ２２は、平面視でゲートトレンチ２０と平行に延びていてよい。ゲートトレンチ２０およびソーストレンチ２２が、Ｘ軸方向（第１方向）に延びている場合、ゲートトレンチ２０とソーストレンチ２２とは、平面視でＹ軸方向（第１方向と直交する第２方向）に交互に整列されていてよい。

　図１の例では、ゲートトレンチ２０の幅（Ｙ軸方向の寸法）は、ソーストレンチ２２の幅（Ｙ軸方向の寸法）と略同じである。別の例では、ゲートトレンチ２０の幅は、ソーストレンチ２２の幅と異なっていてもよい。例えば、ソーストレンチ２２は、ゲートトレンチ２０よりも大きな幅を有していてもよい。

　半導体装置１０は、ゲートコンタクトプラグ２４およびソースコンタクトプラグ２６をさらに含んでいてよい。ゲートコンタクトプラグ２４は、ゲート配線１６に接続されている。ゲートコンタクトプラグ２４は、平面視でゲートトレンチ２０とゲート配線１６とが交差する領域に配置することができる。ソースコンタクトプラグ２６は、ソース配線１８に接続されている。ソースコンタクトプラグ２６は、平面視で内側ソース配線部１８ａと重なるように配置することができる。ソースコンタクトプラグ２６は、平面視でソーストレンチ２２と平行に延びていてよい。図１の例では、ソースコンタクトプラグ２６は、平面視でＸ軸方向に延びている。ソースコンタクトプラグ２６は、平面視でソーストレンチ２２と少なくとも部分的に重なっていてよい。なお、ソースコンタクトプラグ２６は、平面視でゲートトレンチ２０とは重ならないように配置されていてよい。

　半導体装置１０は、半導体層１２に形成された第１終端トレンチ２８および第２終端トレンチ３０をさらに含んでいてもよい。図１の例では、第１終端トレンチ２８は、平面視で内側ソース配線部１８ａと重なっている。また、第２終端トレンチ３０は、平面視で外側ソース配線部１８ｂと重なっている。ゲートトレンチ２０およびソーストレンチ２２は、第１終端トレンチ２８および第２終端トレンチ３０との間に延びるとともに、これらと連通していてよい。

　半導体装置１０は、第１フィールドプレートコンタクトプラグ３２と、第２フィールドプレートコンタクトプラグ３４とをさらに含んでいてよい。第１フィールドプレートコンタクトプラグ３２および第２フィールドプレートコンタクトプラグ３４は、図１の例ではＹ軸方向に延びている。第１フィールドプレートコンタクトプラグ３２は、平面視で第１終端トレンチ２８と重なるとともに、内側ソース配線部１８ａに接続されていてよい。第２フィールドプレートコンタクトプラグ３４は、平面視で第２終端トレンチ３０と重なるとともに、外側ソース配線部１８ｂに接続されていてよい。

　ゲートコンタクトプラグ２４、ソースコンタクトプラグ２６、第１フィールドプレートコンタクトプラグ３２、および第２フィールドプレートコンタクトプラグ３４の各々は、任意の金属材料から形成することができる。一例では、各コンタクトプラグ２４，２６，３２，３４は、タングステン（Ｗ）、チタン（Ｔｉ）、および窒化チタン（ＴｉＮ）のうちの少なくとも１つから形成することができる。

　半導体装置１０の平面レイアウトは図１の例に限られない。例えば、半導体装置１０は、終端トレンチ２８，３０を含んでいなくてもよい。その場合、フィールドプレートコンタクトプラグ３２，３４は、ゲートトレンチ２０およびソーストレンチ２２の各々の端部と重なるように配置されていてよい。例えば、半導体装置１０は、ソース配線１８を含んでいなくてもよい。その場合、フィールドプレートコンタクトプラグ３０は、各ゲートトレンチ２０の端部と重なるように配置されていてよい。追加的または代替的に、例えば、半導体装置１０が、Ｙ軸方向に延びるゲートトレンチ２０およびソーストレンチ２２をさらに含んでいてもよい。この場合、第１ゲート配線部１６Ｘ１および第２ゲート配線部１６Ｘ２が、Ｙ軸方向に延びるゲートトレンチ２０およびソーストレンチ２２と交差していてもよい。

　図２は、ゲートトレンチ２０およびソーストレンチ２２の終端部を示す平面図である。図２は、図１においてＦ２で示される領域を拡大して示しており、ここでは、ゲートトレンチ２０およびソーストレンチ２２が、第２終端トレンチ３０と連通している。図２においては、ゲート配線１６およびソース配線１８は省略されている。また、絶縁層１４に形成されたコンタクトプラグ２４，２６，３４が実線で描かれ、絶縁層１４の下の半導体層１２に形成されたトレンチ２０，２２，３０は破線で描かれている。

　ゲートコンタクトプラグ２４は、ゲートトレンチ２０よりも小さい幅（図示の例ではＹ軸方向の寸法）を有していてよい。したがって、ゲートコンタクトプラグ２４は、平面視でゲートトレンチ２０内に配置されている。

　ソースコンタクトプラグ２６は、ソーストレンチ２２よりも大きい幅（図示の例ではＹ軸方向の寸法）を有していてよい。すなわち、ソースコンタクトプラグ２６の幅をＷｃ、ソーストレンチ２２の幅をＷｔとすると、Ｗｃ＞Ｗｔである。

　ソースコンタクトプラグ２６は、平面視でソーストレンチ２２と少なくとも部分的に重なっていてよい。図２に示すように、ソースコンタクトプラグ２６は、平面視でソーストレンチ２２内に配置された部分と、ソーストレンチ２２外に配置された部分とを含むことができる。本明細書では、ソースコンタクトプラグ２６のうち、平面視でソーストレンチ２２内に配置された部分を主部２６ａと呼ぶ。主部２６ａの幅は、ソーストレンチ２２の幅と同様、Ｗｔである。また、本明細書では、ソースコンタクトプラグ２６のうち、平面視でソーストレンチ外に配置された部分をオーバーハング部２６ｂと呼ぶ。図３に示すように、主部２６ａの両側にある２つのオーバーハング部２６ｂの幅を、それぞれＷｏ１，Ｗｏ２とすると、Ｗｏ１＋Ｗｏ２＝Ｗｃ－Ｗｔとなる。ここで、Ｗｃ－Ｗｔの値は、例えば、ソーストレンチ２２に対するソースコンタクトプラグ２６の位置合わせのマージンを考慮して決定することができる。一例では、ソースコンタクトプラグ２６の幅は、ソーストレンチ２２に対して最大の位置ずれが発生した場合であっても、少なくとも２つのオーバーハング部２６ｂが存在する（Ｗｏ１，Ｗｏ２＞０）ことが可能なように決定することができる。なお、上記の説明で言及した各構成要素の幅は、例えば、半導体層１２の第２面１２Ｂを含む面内における幅であってよい。

　図３は、図２のＦ３－Ｆ３線に沿った第１実施形態による半導体装置の概略断面図である。図３には、Ｙ軸方向に交互に整列されたゲートトレンチ２０とソーストレンチ２２とが示されている。

　半導体層１２は、半導体基板３６と、半導体基板３６上に形成されたエピタキシャル層３８とを含んでいてよい。その場合、半導体基板３６は、半導体層１２の第１面１２Ａを含み、エピタキシャル層３８は、半導体層１２の第２面１２Ｂを含む。半導体基板３６は、一例では、Ｓｉ基板であってよい。半導体基板３６は、ＭＩＳＦＥＴのドレイン領域に対応する。エピタキシャル層３８は、Ｓｉ基板上にエピタキシャル成長されたＳｉ層であってよい。エピタキシャル層３８は、ドリフト領域４０と、ドリフト領域４０上に形成されたボディ領域４２と、ボディ領域４２上に形成されたソース領域４４とを含むことができる。ソース領域４４は、半導体層１２の第２面１２Ｂを含んでいてよい。

　ドレイン領域（半導体基板３６）は、ｎ型不純物を含むｎ型領域であってよい。ドレイン領域（半導体基板３６）のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下とすることができる。ドレイン領域（半導体基板３６）は、５０μｍ以上４５０μｍ以下の厚さを有していてよい。

　ドリフト領域４０は、ドレイン領域（半導体基板３６）よりも低い濃度のｎ型不純物を含むｎ型領域であってよい。ドリフト領域４０のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下とすることができる。ドリフト領域４０は、１μｍ以上２５μｍ以下の厚さを有していてよい。

　ボディ領域４２は、ｐ型不純物を含むｐ型領域であってよい。ボディ領域４２のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下とすることができる。ボディ領域４２は、０．２μｍ以上１．０μｍ以下の厚さを有していてよい。

　ソース領域４４は、ドリフト領域４０よりも高い濃度のｎ型不純物を含むｎ型領域であってよい。ソース領域４４のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下とすることができる。ソース領域４４は、０．１μｍ以上１μｍ以下の厚さを有していてよい。

　なお、本開示において、ｐ型を第１導電型、およびｎ型を第２導電型ともいう。ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。

　（ゲートトレンチの詳細）
　ゲートトレンチ２０は、半導体層１２の第２面１２Ｂに開口を有するとともに、Ｚ軸方向に深さを有している。本明細書では、Ｚ軸方向を深さ方向とも呼ぶ。ゲートトレンチ２０は、半導体層１２のソース領域４４およびボディ領域４２を貫通してドリフト領域４０まで延びている。ゲートトレンチ２０は、側壁２０Ａおよび底壁２０Ｂを有し、底壁２０Ｂは、ドリフト領域４０に隣接している。ゲートトレンチ２０の深さは、１μｍ以上１０μｍ以下であってよい。

　ゲートトレンチ２０の側壁２０Ａは、半導体層１２の第２面１２Ｂに対して垂直な方向（Ｚ軸方向）に延びていてもよいし、Ｚ軸方向に対して傾斜していてもよい。一例では、側壁２０Ａは、ゲートトレンチ２０の幅が底壁２０Ｂに向かって小さくなるようにＺ軸方向に対して傾斜していてもよい。また、ゲートトレンチ２０の底壁２０Ｂは、必ずしも平坦でなくてもよく、例えば、その一部または全体が湾曲していてもよい。

　半導体装置１０は、ゲートトレンチ２０内に配置されたゲート電極４６およびフィールドプレート電極４８をさらに含んでいてよい。ゲート電極４６は、ゲート配線１６に電気的に接続されている。ゲート電極４６は、ゲートコンタクトプラグ２４（図１参照）を介してゲート配線１６に電気的に接続することができる。フィールドプレート電極４８は、ソース配線１８に電気的に接続されている。フィールドプレート電極４８は、第１および第２フィールドプレートコンタクトプラグ３２，３４（図１参照）を介してソース配線１８に電気的に接続することができる。ゲート電極４６およびフィールドプレート電極４８は、導電性のポリシリコンによって形成されていてよい。

　ゲート電極４６は、絶縁層１４に覆われた上面４６Ａ、および上面４６Ａと反対側の底面４６Ｂを含む。フィールドプレート電極４８は、ゲートトレンチ２０内において、ゲート電極４６の下方に配置されていてよい。より詳細には、フィールドプレート電極４８は、ゲート電極４６の底面４６Ｂとゲートトレンチ２０の底壁２０Ｂとの間に配置することができる。ゲート電極４６の底面４６Ｂの少なくとも一部は、絶縁層１４を挟んでフィールドプレート電極４８と対向していてよい。ゲート電極４６は、ゲートトレンチ２０の側壁２０Ａと対向する側面４６Ｃをさらに含む。

　ゲート電極４６の上面４６Ａは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。また、ゲート電極４６の底面４６Ｂは、Ｚ軸方向において、ドリフト領域４０とボディ領域４２との界面の比較的近くに位置しており、好ましくは、当該界面よりも下方にあってよい。ゲート電極４６の上面４６Ａおよび底面４６Ｂは、平坦であってもよいし、湾曲していてもよい。

　ゲート電極４６およびフィールドプレート電極４８は、周囲を絶縁層１４によって囲まれている。フィールドプレート電極４８は、ゲート電極４６よりも小さい幅を有していてよい。フィールドプレート電極４８が比較的小さい幅を有することにより、フィールドプレート電極４８を囲む絶縁層１４の厚さは比較的大きくなる。これによりゲートトレンチ２０内の電界集中を緩和することができる。

　絶縁層１４は、ゲート電極４６と半導体層１２との間に介在してゲートトレンチ２０の側壁２０Ａを覆うゲート絶縁部５０を含む。ゲート絶縁部５０は、ゲート電極４６の側面４６Ｃとゲートトレンチ２０の側壁２０Ａとの間にある絶縁層１４の一部である。ゲート絶縁部５０は、ゲート電極４６の側面４６Ｃおよびゲートトレンチ２０の側壁２０Ａの両方に接している。ゲート電極４６に所定の電圧が印加されると、ゲート絶縁部５０と隣接するｐ型のボディ領域４２内にチャネルが形成される。半導体装置１０は、このチャネルを介したｎ型のソース領域４４とｎ型のドリフト領域４０との間のＺ軸方向の電子の流れの制御を可能とすることができる。

　（ソーストレンチの詳細）
　ソーストレンチ２２は、半導体層１２の第２面１２Ｂに開口を有するとともに、Ｚ軸方向に深さを有している。ソーストレンチ２２は、半導体層１２のソース領域４４およびボディ領域４２を貫通してドリフト領域４０まで延びている。ソーストレンチ２２は、側壁２２Ａおよび底壁２２Ｂを有し、底壁２０Ｂは、ドリフト領域４０に隣接している。ソーストレンチ２２の深さは、１μｍ以上１０μｍ以下であってよい。

　ソーストレンチ２２の側壁２２Ａは、半導体層１２の第２面１２Ｂに対して垂直な方向（Ｚ軸方向）に延びていてもよいし、Ｚ軸方向に対して傾斜していてもよい。一例では、側壁２２Ａは、ソーストレンチ２２の幅が底壁２２Ｂに向かって小さくなるようにＺ軸方向に対して傾斜していてもよい。また、ソーストレンチ２２の底壁２２Ｂは、必ずしも平坦でなくてもよく、例えば、その一部または全体が湾曲していてもよい。

　ソーストレンチ２２は、ゲートトレンチ２０と同様の形状を有していてもよい。例えば、ソーストレンチ２２は、ゲートトレンチ２０と同じ幅および深さを有していてもよい。別の例では、ソーストレンチ２２は、ゲートトレンチ２０と異なる形状を有していてもよい。例えば、ソーストレンチ２２は、ゲートトレンチ２０よりも大きい幅および／または深さを有していてもよい。

　半導体装置１０は、ソーストレンチ２２内に配置された埋め込み電極５２およびフィールドプレート電極５４をさらに含んでいてよい。埋め込み電極５２は、ソースコンタクトプラグ２６を介してソース配線１８に電気的に接続することができる。フィールドプレート電極５４は、第１および第２フィールドプレートコンタクトプラグ３２，３４（図１参照）を介してソース配線１８に電気的に接続することができる。なお、ゲートトレンチ２０内に配置されたフィールドプレート電極４８とソーストレンチ２２内に配置されたフィールドプレート電極５４とを区別するために、フィールドプレート電極４８およびフィールドプレート電極５４を、それぞれ第１フィールドプレート電極４８および第２フィールドプレート電極５４と呼ぶことがある。埋め込み電極５２およびフィールドプレート電極５４は、導電性のポリシリコンによって形成されていてよい。

　埋め込み電極５２は、ソースコンタクトプラグ２６に覆われた上面５２Ａ、および上面５２Ａと反対側の底面５２Ｂを含む。フィールドプレート電極５４は、ソーストレンチ２２内において、埋め込み電極５２の下方に配置されていてよい。より詳細には、フィールドプレート電極５４は、埋め込み電極５２の底面５２Ｂとソーストレンチ２２の底壁２２Ｂとの間に配置することができる。埋め込み電極５２の底面５２Ｂの少なくとも一部は、絶縁層１４を挟んでフィールドプレート電極５４と対向していてよい。埋め込み電極５２は、ソーストレンチ２２の側壁２２Ａと対向する側面５２Ｃをさらに含む。

　埋め込み電極５２の上面５２Ａは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。また、埋め込み電極５２の底面５２Ｂは、Ｚ軸方向において、ドリフト領域４０とボディ領域４２との界面の比較的近くに位置しており、好ましくは、当該界面よりも下方にあってよい。埋め込み電極５２の上面５２Ａおよび底面５２Ｂは、平坦であってもよいし、湾曲していてもよい。

　ソーストレンチ２２がゲートトレンチ２０と同じ形状を有している場合、埋め込み電極５２およびフィールドプレート電極５４は、それぞれゲート電極４６およびフィールドプレート電極４８と同様の形状を有していてもよい。フィールドプレート電極５４は、埋め込み電極５２よりも小さい幅を有していてよい。

　フィールドプレート電極５４は、周囲を絶縁層１４によって囲まれているが、埋め込み電極５２は、周囲を絶縁層１４だけでなくソースコンタクトプラグ２６によっても囲まれている。埋め込み電極５２の上面５２Ａは、ソースコンタクトプラグ２６に隣接している。埋め込み電極５２の底面５２Ｂは、絶縁層１４に隣接している。埋め込み電極５２の側面５２Ｃの一部は、ソースコンタクトプラグ２６に隣接しており、側面５２Ｃの残りの部分は、絶縁層１４に隣接している。

　（ソースコンタクトプラグおよびコンタクト領域の詳細）
　ソースコンタクトプラグ２６は、ソース配線１８を半導体層１２に電気的に接続している。ソースコンタクトプラグ２６は、埋め込み電極５２に接触するとともに、ソーストレンチ２２の側壁２２Ａの一部を介して半導体層１２に接触している。

　ソースコンタクトプラグ２６は、ソーストレンチ２２の側壁２２Ａと、埋め込み電極５２の側面５２Ｃとの間に埋め込まれた下側延出部５６を含んでいる。下側延出部５６は、Ｚ軸方向において、埋め込み電極５２の上面５２Ａと底面５２Ｂとの間に位置する下端面５６Ａを含む。したがって、埋め込み電極５２の側面５２Ｃの一部は、下側延出部５６に隣接しており、側面５２Ｃの残りの部分は、絶縁層１４に隣接している。一例では、下側延出部５６の下端面５６Ａは、Ｚ軸方向において、埋め込み電極５２の上面５２Ａよりも底面５２Ｂの近くに位置していてよい。下側延出部５６の下端面５６Ａは、Ｚ軸方向において、ボディ領域４２とドリフト領域４０との境界よりも上方に位置していてよい。

　ソースコンタクトプラグ２６は、図２を参照して説明したように、平面視でソーストレンチ２２内に配置された主部２６ａと、平面視でソーストレンチ外に配置されたオーバーハング部２６ｂとを含んでいる。なお、前述の下側延出部５６は、主部２６ａに含まれている。図３に示すように、オーバーハング部２６ｂは、半導体層１２の第２面１２Ｂに接触している。オーバーハング部２６ｂは、半導体層１２の第２面１２Ｂと、ソース配線１８との間に延びるソースコンタクトプラグ２６の一部であってよい。オーバーハング部２６ｂは、ソーストレンチ２２の側壁２２Ａと連続する第２面１２Ｂの一部の上に延在している。オーバーハング部２６ｂの幅（図３におけるＹ軸方向の寸法）は、例えば、製造工程におけるソーストレンチ２２とソースコンタクトプラグ２６との位置合わせの精度に応じて決定され得る。

　半導体層１２は、ソースコンタクトプラグ２６に隣接して形成されたコンタクト領域５８をさらに含んでいてよい。コンタクト領域５８は、半導体層１２内において、ソーストレンチ２２の側壁２２Ａの一部に沿って延在している。図３に示すように、ソーストレンチ２２の側壁２２Ａは概してＺ軸方向に延びているため、コンタクト領域５８も概してＺ軸方向に延びている。

　また、コンタクト領域５８は、半導体層１２内において、ソーストレンチ２２の側壁２２Ａと連続する第２面１２Ｂの一部に沿ってさらに延在していてよい。すなわち、コンタクト領域５８は、ソースコンタクトプラグ２６と半導体層１２との接触面を含む、半導体層１２内の領域であってよい。コンタクト領域５８は、ソースコンタクトプラグ２６により、絶縁層１４上に形成されたソース配線１８に電気的に接続されている。

　コンタクト領域５８は、ｐ型不純物を含むｐ型領域であってよい。コンタクト領域５８のｐ型不純物濃度は、ボディ領域４２のｐ型不純物濃度よりも高い。コンタクト領域５８のｐ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下とすることができる。

　半導体装置１０は、半導体層１２の第１面１２Ａに形成されたドレイン電極６０をさらに含んでいてよい。ドレイン電極６０は、ドレイン領域（半導体基板３６）に隣接しており、かつ電気的に接続されている。ドレイン電極６０は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、およびアルミニウム合金のうちの少なくとも１つから形成することができる。

　（トレンチの終端部における電極の詳細）
　図４は、図２のＦ４－Ｆ４線に沿った第１実施形態による半導体装置１０の概略断面図である。図４には、ソーストレンチ２２の端部の断面が示されている。ソーストレンチ２２は、その端部において第２終端トレンチ３０と連通している。半導体装置１０は、第２終端トレンチ３０内に配置されるとともにＹ軸方向に延びる終端電極６１をさらに含んでいてよい。終端電極６１は、第２フィールドプレート電極５４に接続されていてよい。終端電極６１は、第２フィールドプレート電極５４と一体的に形成することができる。終端電極６１の上面６１Ａは、Ｚ軸方向において半導体層１２の第２面１２Ｂの比較的近くに配置することができる。この結果、第２フィールドプレートコンタクトプラグ３４が、ソース配線１８（外側ソース配線部１８ｂ）を終端電極６１に電気的に接続することが可能になる。なお、第２フィールドプレートコンタクトプラグ３４は、終端電極６１の上面６１Ａを貫通して、終端電極６１に部分的に埋め込まれていてよい。Ｚ軸方向において、終端電極６１の上面６１Ａは、第２フィールドプレート電極５４の上面５４Ａよりも上方にあるが、終端電極６１の底面６１Ｂは、第２フィールドプレート電極５４の底面５４Ｂと略同じ位置にあってよい。

　ソースコンタクトプラグ２６は、埋め込み電極５２の上面５２Ａに接触している。なお、図４ではソースコンタクトプラグ２６の下側延出部５６は見えていない。埋め込み電極５２は、Ｘ軸方向において、第２終端トレンチ３０までは延在していない。埋め込み電極５２は、絶縁層１４によって第２フィールドプレート電極５４および終端電極６１から離隔されている。ただし、埋め込み電極５２は、内側ソース配線部１８ａに電気的に接続され、終端電極６１は、外側ソース配線部１８ｂに電気的に接続されている。したがって、埋め込み電極５２、第２フィールドプレート電極５４、および終端電極６１は、いずれもソース配線１８に電気的に接続されていてよい。

　図５は、図２のＦ５－Ｆ５線に沿った第１実施形態による半導体装置１０の概略断面図である。図５には、ゲートトレンチ２０の端部の断面が示されている。ゲートトレンチ２０は、その端部において第２終端トレンチ３０と連通している。終端電極６１は、第１フィールドプレート電極４８に接続されていてよい。終端電極６１は、第２フィールドプレート電極５４だけでなく、第１フィールドプレート電極４８とも一体的に形成することができる。すなわち、第１フィールドプレート電極４８と第２フィールドプレート電極５４とは、終端電極６１を介して相互に電気的に接続されている。Ｚ軸方向において、終端電極６１の上面６１Ａは、第１フィールドプレート電極４８の上面４８Ａよりも上方にあるが、終端電極６１の底面６１Ｂは、第１フィールドプレート電極４８の底面４８Ｂと略同じ位置にあってよい。

　ゲートコンタクトプラグ２４は、ゲート配線１６（第４ゲート配線部１６Ｙ２）をゲート電極４６に電気的に接続している。ゲートコンタクトプラグ２４は、ゲート電極４６の上面４６Ａを貫通して、ゲート電極４６に部分的に埋め込まれていてよい。ゲート電極４６は、Ｘ軸方向において、第２終端トレンチ３０までは延在していない。ゲート電極４６は、絶縁層１４によって第１フィールドプレート電極４８および終端電極６１から離隔されている。

　（半導体装置の製造方法）
　次に、第１実施形態による半導体装置１０の製造方法の一例を説明する。図６～図１３は、半導体装置１０の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図６～図１３では、図３の構成要素と同様な構成要素には同一の符号を付している。

　図６に示すように、半導体装置１０の製造方法は、半導体層１２を形成すること、半導体層１２に複数のトレンチ６２を形成することを含む。半導体層１２を形成することは、半導体基板３６上にエピタキシャル層３８を形成することを含んでいてよい。半導体基板３６は、ｎ型不純物を含むＳｉ基板であってよい。エピタキシャル層３８は、ｎ型不純物をドーピングしながら半導体基板３６上にエピタキシャル成長させたｎ型のＳｉ層であってよい。この工程では、エピタキシャル層３８上に形成した所定パターンのマスク（図示せず）を用いたエッチングにより、エピタキシャル層３８の一部が選択的に除去され、この結果、半導体層１２の第２面１２Ｂに開口を有する複数のトレンチ６２が形成される。

　図７は、図６に示す工程に続く製造工程を示す概略断面図である。図７に示すように、方法は、半導体層１２上に第１絶縁層６４を形成すること、第１絶縁層６４上に第１導電層６６を形成することを含む。第１絶縁層６４は、半導体層１２の第２面１２Ｂおよびトレンチ６２に沿って形成することができる。第１絶縁層６４は、一例では、熱酸化法で形成されたＳｉＯ_２であってよい。別の例においては、第１絶縁層６４は、化学気相成長（chemical vapor deposition，ＣＶＤ）法で形成されたＳｉＯ_２であってもよい。次いで、第１導電層６６が、第１絶縁層６４上に形成され、この結果、トレンチ６２が、第１絶縁層６４および第１導電層６６によって埋め込まれる。第１導電層６６は、例えば導電性のポリシリコンであってよい。

　図８は、図７に示す工程に続く製造工程を示す概略断面図である。図８に示すように、方法は、第１導電層６６の一部をエッチングにより除去することを含む。この工程では、第１導電層６６がエッチングされることにより、半導体層１２の第２面１２Ｂを覆う第１絶縁層６４を露出させる一方、第１導電層６６の表面を、Ｚ軸方向において、半導体層１２の第２面１２Ｂよりも下方（トレンチ６２の途中）に位置させることができる。

　図９は、図８に示す工程に続く製造工程を示す概略断面図である。図９に示すように、方法は、第１絶縁層６４および第１導電層６６上に第２絶縁層６８を形成することを含む。これにより、トレンチ６２内の第１導電層６６の表面が第２絶縁層６８によって覆われる。第２絶縁層６８は、第１絶縁層６４と同様、ＳｉＯ_２であってよい。第２絶縁層６８は、熱酸化法で形成されたＳｉＯ_２、ＣＶＤ法で形成されたＳｉＯ_２、またはこれらの組み合わせであってもよい。この結果、トレンチ６２は、第１導電層６６、第１絶縁層６４、および第２絶縁層６８によって埋め込まれる。

　図１０は、図９に示す工程に続く製造工程を示す概略断面図である。図１０に示すように、方法は、第１絶縁層６４および第２絶縁層６８を部分的に除去して、トレンチ６２の一部および半導体層１２の第２面１２Ｂを露出させることを含む。第１絶縁層６４および第２絶縁層６８の除去は、例えば、化学機械研磨、ドライエッチング、および／またはウェットエッチングによって行われる。以下の説明では、トレンチ６２内に残された第１絶縁層６４および第２絶縁層６８を、あわせて第３絶縁層７０と呼ぶ。トレンチ６２内の第３絶縁層７０の表面は、第１導電層６６よりもＺ軸方向において上方にあってよい。したがって、第１導電層６６は、第３絶縁層７０によって周囲を囲まれている。

　図１１は、図１０に示す工程に続く製造工程を示す概略断面図である。方法は、第４絶縁層７２を形成すること、第４絶縁層７２上に第２導電層７４を形成することを含む。第４絶縁層７２は、一例では、熱酸化法により形成されたＳｉＯ_２であってよい。別の例においては、第４絶縁層７２は、ＣＶＤ法により形成されたＳｉＯ_２であってよい。第４絶縁層７２は、半導体層１２の第２面１２Ｂ、第３絶縁層７０の表面、および図１０に示す工程で露出されたトレンチ６２の部分に沿って比較的薄い厚さで形成することができる。第２導電層７４は、トレンチ６２を埋め込むように第４絶縁層７２上に導電材料を成膜した後、導電材料を所望の深さまでエッチングすることによって形成することができる。この結果、半導体層１２の第２面１２Ｂを覆う第４絶縁層７２が露出されるとともに、第２導電層７４の表面は、Ｚ軸方向において半導体層１２の第２面１２Ｂよりも下方に位置する。第２導電層７４は、例えば導電性のポリシリコンであってよい。

　図１２は、図１１に示す工程に続く製造工程を示す概略断面図である。図１２に示すように、方法は、エピタキシャル層３８内にドリフト領域４０、ボディ領域４２、ソース領域４４を形成すること、第４絶縁層７２および第２導電層７４を覆う第５絶縁層７６を形成することを含む。この工程では、イオン注入により、ｎ型のＳｉ層であるエピタキシャル層３８の表面（半導体層１２の第２面１２Ｂ）からｐ型不純物が注入され、次いでｎ型不純物が注入される。第５絶縁層７６は、一例では、ＣＶＤ法によって形成されたＳｉＯ_２、ＳｉＮ、またはこれらの組み合わせであってよい。

　図１３は、図１２に示す工程に続く製造工程を示す概略断面図である。図１３に示すように、方法は、絶縁層１４にソースコンタクト開口７８を形成すること、コンタクト領域５８を形成することを含む。なお、絶縁層１４は、図１２に示した第３絶縁層７０、第４絶縁層７２、および第５絶縁層７６を含んでいる。ソースコンタクト開口７８は、複数のトレンチ６２のうちのいくつかの上方にある絶縁層１４を選択的に除去することにより形成することができる。一例では、ソースコンタクト開口７８は、１つおきのトレンチ６２の上に形成される。ソースコンタクト開口７８が形成されたトレンチ６２は、図３に示すソーストレンチ２２に対応し、ソースコンタクト開口７８が形成されなかったトレンチ６２は、図３に示すゲートトレンチ２０に対応する。したがって、ソースコンタクト開口７８が形成されたトレンチ６２（ソーストレンチ２２）内の第２導電層７４は、図３に示す埋め込み電極５２に対応する。

　ソースコンタクト開口７８を形成することは、ソーストレンチ２２の側壁２２Ａの一部を露出させることを含む。ソースコンタクト開口７８は、側壁２２Ａの露出された部分が、埋め込み電極５２に対応する第２導電層７４と部分的に対向するように形成される。ソースコンタクト開口７８は、Ｚ軸方向において、ボディ領域４２とドリフト領域４０との境界よりも深く形成されなくてよい。また、ソースコンタクト開口７８は、Ｙ軸方向において、トレンチ６２よりも大きな幅を有しているため、ソースコンタクト開口７８を形成することは、側壁２２Ａと連続する半導体層１２の第２面１２Ｂの一部を露出させることも含む。

　コンタクト領域５８は、ソーストレンチ２２の側壁２２Ａの露出された部分からイオン注入を行うことにより形成することができる。より詳細には、ソーストレンチ２２の側壁２２Ａの露出された部分および半導体層１２の第２面１２Ｂの露出された部分からｐ型不純物が注入されて、ボディ領域４２よりもｐ型不純物濃度が高いコンタクト領域５８が形成される。コンタクト領域５８は、半導体層１２の第２面１２Ｂの露出された部分およびソーストレンチ２２の側壁２２Ａの露出された部分に沿って形成することができる。

　図１３に示す工程の後、ソースコンタクト開口７８に金属（例えば、Ｗ、Ｔｉ、ＴｉＮ、またはこれらの任意の組み合わせ）が埋め込まれることにより、図３に示すソースコンタクトプラグ２６を形成することができる。絶縁層１４上にゲート配線１６およびソース配線１８を形成し（図１参照）、次いで、半導体層１２の第１面１２Ａにドレイン電極６０（図２参照）を形成することにより、図３に示す半導体装置１０を得ることができる。

　半導体装置１０の製造方法は、順次実行される複数の製造工程を含むものとして上記に説明されているが、いくつかの製造工程は並列に実行されてもよく、および／または異なる順序で実行されてもよいことを理解されたい。また、いくつかの製造工程は省略されてもよく、いずれかの製造工程において上記の例とは異なる処理が実行されてもよい。

　（作用）
　以下、本実施形態の半導体装置１０の作用について説明する。
　半導体装置１０は、ソース配線１８を半導体層１２に電気的に接続するソースコンタクトプラグ２６を備えている。ソースコンタクトプラグ２６は、ソーストレンチ２２内に配置された埋め込み電極５２に接触するとともに、ソーストレンチ２２の側壁２２Ａの一部を介して半導体層１２に接触している。これにより、ソースコンタクトプラグ２６が半導体層１２に接触する位置は、ソーストレンチ２２の側壁２２Ａの位置に整合される（aligned）ため、ソースコンタクトプラグ２６の位置ずれによる半導体装置１０の特性（例えば、ゲート閾値電圧、オン抵抗など）のばらつきを抑制することができる。

　図３に示すように、ソーストレンチ２２の側壁２２Ａは概してＺ軸方向に延びているため、ソースコンタクトプラグ２６と半導体層１２との接触面も概してＺ軸方向に延びている。したがって、ソースコンタクトプラグ２６がＹ軸方向にずれた場合であっても、ソースコンタクトプラグ２６と半導体層１２との接触面積を維持することができる。

　例えば、図２に示す例において、ソースコンタクトプラグ２６のソーストレンチ２２に対する位置合わせがＹ軸方向にずれた場合、２つのオーバーハング部２６ｂの幅は相互に等しくなくなる（Ｗｏ１≠Ｗｏ２）。この場合であっても、ソースコンタクトプラグ２６が平面視でソーストレンチ２２の側壁２２Ａと重なる位置に配置されるため、ソースコンタクトプラグ２６が半導体層１２に接触する位置をソーストレンチ２２の側壁２２Ａの位置に整合させることができる。

　（比較例）
　図１４は、比較例の半導体装置１００の概略断面図である。図１４において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。

　半導体装置１００は、図３に示すようなソーストレンチ２２およびソースコンタクトプラグ２６を含んでいない。図３において、半導体層１２には、複数のゲートトレンチ２０が形成されている。半導体装置１００は、ソース配線１８を半導体層１２に電気的に接続するソースコンタクトプラグ１０２を含んでいる。ソースコンタクトプラグ１０２は、ゲートトレンチ２０と平行に延びるとともに、２つのゲートトレンチ２０の間に配置されている。

　半導体層１２は、コンタクト領域１０４を含む。コンタクト領域１０４は、図３に示すコンタクト領域５８と同様にｐ型不純物を含むｐ型領域である。ソースコンタクトプラグ１０２は、絶縁層１４およびソース領域４４を貫通して、ボディ領域４２まで延びるとともに、コンタクト領域１０４と接触している。これにより、ソースコンタクトプラグ１０２は、絶縁層１４上に形成されたソース配線１８を、半導体層１２のコンタクト領域１０４に電気的に接続することができる。

　半導体装置１００においては、ソースコンタクトプラグ１０２が半導体層１２に接触する位置は、ソースコンタクトプラグ１０２の位置に直接的に依存する。したがって、半導体装置１００の特性は、ソースコンタクトプラグ１０２の位置ずれの影響を受けやすい。

　一方、本実施形態の半導体装置１０によれば、たとえソースコンタクトプラグ２６の位置ずれが発生したとしても、ソースコンタクトプラグ２６が半導体層１２に接触する位置は、ソーストレンチ２２の側壁２２Ａの位置に整合させることができる。したがって、半導体装置１０のソースコンタクトプラグ２６の位置ずれによる特性ばらつきを抑制することができる。

　また、半導体装置１００では、２つのゲートトレンチ２０の間にソースコンタクトプラグ１０２が配置されるため、ソースコンタクトプラグ１０２の寸法および位置ずれを考慮すると、ゲートトレンチ２０間の間隔を小さくすることは比較的困難である。一方、本実施形態の半導体装置１０によれば、ソースコンタクトプラグ２６はトレンチ２０，２２間に配置されないため、トレンチ２０，２２間の間隔を小さくすることが比較的容易である。

　（効果）
　本実施形態の半導体装置１０は、以下の利点を有する。
　（１）半導体装置１０は、ソース配線１８を半導体層１２に電気的に接続するソースコンタクトプラグ２６を含んでいる。ソースコンタクトプラグ２６は、ソーストレンチ２２内に配置された埋め込み電極５２に接触するとともに、ソーストレンチ２２の側壁２２Ａの一部を介して半導体層１２に接触している。これにより、ソースコンタクトプラグ２６が半導体層１２に接触する位置は、ソーストレンチ２２の側壁２２Ａの位置に整合されるため、半導体装置１０のソースコンタクトプラグ２６の位置ずれによる特性ばらつきを抑制することができる。

　（２）ソースコンタクトプラグ２６は、ソーストレンチ２２の側壁２２Ａと、埋め込み電極５２の側面５２Ｃとの間に埋め込まれた下側延出部５６を含んでいてよい。これにより、ソースコンタクトプラグ２６を比較的深い位置まで伸ばすことができるので、誘導性負荷により半導体装置１０のターンオフ動作時に発生する電流をソースコンタクトプラグ２６から効率的に逃がすことができる。この結果、半導体装置１０の誘導性負荷耐性を向上させることができる。

　（３）下側延出部５６は、深さ方向において、埋め込み電極５２の上面５２Ａと底面５２Ｂとの間に位置する下端面５６Ａを含み、下端面５６Ａは、深さ方向において、埋め込み電極５２の上面５２Ａよりも底面５２Ｂの近くに位置していてよい。これにより、ソースコンタクトプラグ２６をさらに深い位置まで伸ばすことができるので、半導体装置１０の誘導性負荷耐性をさらに向上させることができる。

　（４）ソースコンタクトプラグ２６は、半導体層１２の第２面１２Ｂに接触しているオーバーハング部２６ｂを含んでいてよい。これにより、ソーストレンチ２２に対するソースコンタクトプラグ２６の位置合わせのマージンが確保されるので、ソースコンタクトプラグ２６を半導体層１２へ確実に接触させることができる。

　（５）半導体層１２は、ソースコンタクトプラグ２６に隣接して形成された第１導電型のコンタクト領域５８を含み、コンタクト領域５８は、ソーストレンチ２２の側壁２２Ａの一部に沿って延在していてよい。これにより、ソースコンタクトプラグ２６の半導体層１２への電気的接続を改善することができる。

　（６）コンタクト領域５８は、さらに、半導体層１２の第２面１２Ｂの一部に沿って延在していてよい。これにより、ソースコンタクトプラグ２６と半導体層１２のコンタクト領域５８の接触面積を増やすことができるので、ソースコンタクトプラグ２６の半導体層１２への電気的接続をさらに改善することができる。

　（７）半導体装置１０は、ゲートトレンチ２０内においてゲート電極４６の下方に配置されたフィールドプレート電極４８を含んでいてよい。これにより、半導体装置１０のオン抵抗を低減するためにエピタキシャル層３８における不純物濃度を高くした場合であっても、耐圧を維持することができる。さらに、ゲート・ドレイン間容量を低減することができるので、半導体装置１０のスイッチング速度を向上させることができる。

　（８）コンタクト領域５８は、ソーストレンチ２２の側壁２２Ａの露出された部分からイオン注入を行うことにより形成することができる。これにより、コンタクト領域５８を、ソーストレンチ２２の側壁２２Ａの一部に沿って延在させることができる。

　［第２実施形態］
　図１５は、第２実施形態による例示的な半導体装置２００の概略断面図である。図１５において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。

　図１５に示す半導体装置２００では、ソーストレンチ２２内に埋め込み電極５２が配置されているが、図３に示すような第２フィールドプレート電極５４は配置されていない。したがって、第２実施形態においては、埋め込み電極５２の底面５２Ｂは、第１実施形態の場合と比較して、ソーストレンチ２２の底壁２２Ｂの近くに位置することができる。

　図３に示す第１実施形態では、埋め込み電極５２の底面５２Ｂは、Ｚ軸方向において、ソーストレンチ２２の底壁２２Ｂよりも、ドリフト領域４０とボディ領域４２との界面の近くに位置している。一方、第２実施形態においては、埋め込み電極５２の底面５２Ｂは、Ｚ軸方向において、ドリフト領域４０とボディ領域４２との界面よりも、ソーストレンチ２２の底壁２２Ｂの近くに位置することができる。ゲートトレンチ２０内のゲート電極４６および第１フィールドプレート電極４８の配置は、第１実施形態の半導体装置１０と同様である。

　図１６は、図２のＦ４－Ｆ４線に沿った第２実施形態による半導体装置２００の概略断面図である。図１６には、ソーストレンチ２２の端部の断面が示されている。図４に示す半導体装置１０では、終端電極６１は、第２フィールドプレート電極５４に接続されていたが、半導体装置２００では、終端電極６１は、埋め込み電極５２に接続されていてよい。第２実施形態においては、終端電極６１は、埋め込み電極５２と一体的に形成することができる。Ｚ軸方向において、終端電極６１の上面６１Ａおよび底面６１Ｂは、埋め込み電極５２の上面５２Ａおよび底面５２Ｂと略同じ位置にあってよい。一体的に形成された埋め込み電極５２および終端電極６１が、ゲート配線１６の下方を通って、ソース配線１８の内側ソース配線部１８ａと外側ソース配線部１８ｂとを電気的に接続することができる。

　次に、第２実施形態による半導体装置２００の製造方法の一例を説明する。半導体装置２００の製造方法は、第１実施形態の製造方法と同様、図６および図７に示す工程を含む。第２実施形態の半導体装置２００は、第１実施形態の図８に示す工程以降の工程において、１つおきのトレンチ６２内に第１導電層６６から形成された１つの電極のみが形成されるようにすることによって製造することができる。図１７に示す工程では、第１導電層６６および第２導電層７４からそれぞれ形成された２つの電極が埋め込まれたトレンチ６２と、第１導電層６６から形成された１つの電極が埋め込まれたトレンチ６２とが交互に配置されている。

　図１８は、図１７に示す工程に続く製造工程を示す概略断面図である。図１８に示すように、方法は、絶縁層１４にソースコンタクト開口７８を形成すること、コンタクト領域５８を形成することを含む。ソースコンタクト開口７８は、複数のトレンチ６２のうち、第１導電層６６から形成された１つの電極が埋め込まれたトレンチ６２の上方にある絶縁層１４を選択的に除去することにより形成することができる。一例では、ソースコンタクト開口７８は、１つおきのトレンチ６２の上に形成される。ソースコンタクト開口７８が形成されたトレンチ６２は、図１５に示すソーストレンチ２２に対応し、ソースコンタクト開口７８が形成されなかったトレンチ６２は、図１５に示すゲートトレンチ２０に対応する。したがって、ソースコンタクト開口７８が形成されたトレンチ６２（ソーストレンチ２２）内の第１導電層６６は、図１５に示す埋め込み電極５２に対応する。

　ソースコンタクト開口７８を形成することは、ソーストレンチ２２の側壁２２Ａの一部を露出させることを含む。ソースコンタクト開口７８は、側壁２２Ａの露出された部分が、埋め込み電極５２に対応する第１導電層６６と部分的に対向するように形成される。図１８の例では、ソースコンタクト開口７８は、Ｚ軸方向において、ボディ領域４２とドリフト領域４０との境界よりも深く形成されていない。また、ソースコンタクト開口７８は、Ｙ軸方向において、トレンチ６２よりも大きな幅を有しているため、ソースコンタクト開口７８を形成することは、側壁２２Ａと連続する半導体層１２の第２面１２Ｂの一部を露出させることも含む。

　コンタクト領域５８は、露出された半導体層１２の第２面１２Ｂおよび側壁２２Ａからイオン注入を行うことにより形成される。より詳細には、露出された半導体層１２の第２面１２Ｂおよび側壁２２Ａからｐ型不純物が注入されて、ボディ領域４２よりもｐ型不純物濃度が高いコンタクト領域５８が形成される。コンタクト領域５８は、露出された半導体層１２の第２面１２Ｂおよび側壁２２Ａに沿って形成することができる。

　図１８に示す工程の後、ソースコンタクト開口７８に金属（例えば、Ｗ、Ｔｉ、ＴｉＮ、またはこれらの任意の組み合わせ）が埋め込まれることにより、図１５に示すソースコンタクトプラグ２６を形成することができる。絶縁層１４上にゲート配線１６およびソース配線１８を形成し（図１参照）、次いで、半導体層１２の第１面１２Ａにドレイン電極６０（図２参照）を形成することにより、図１５に示す半導体装置２００を得ることができる。

　半導体装置２００は、ソース配線１８を半導体層１２に電気的に接続するソースコンタクトプラグ２６を備えている。ソースコンタクトプラグ２６は、ソーストレンチ２２内に配置された埋め込み電極５２に接触するとともに、ソーストレンチ２２の側壁２２Ａの一部を介して半導体層１２に接触している。これにより、ソースコンタクトプラグ２６が半導体層１２に接触する位置は、ソーストレンチ２２の側壁２２Ａの位置に整合されるため、ソースコンタクトプラグ２６の位置ずれによる半導体装置２００の特性（例えば、ゲート閾値電圧、オン抵抗など）のばらつきを抑制することができる。第２実施形態の半導体装置２００も、第１実施形態の半導体装置１０と同様の利点（１）～（８）を有している。

　［変更例］
　上記した実施形態の各々は、以下のようにさらに変更して実施することができる。
　（第１変更例）
　・第２実施形態の半導体装置２００において、ソースコンタクトプラグ２６の下側延出部５６の下端面５６Ａは、Ｚ軸方向において、異なる位置にあってもよい。

　図１９は、第１変更例による半導体装置３００の概略断面図である。図１９において、半導体装置２００と同様の構成要素には同じ符号が付されている。また、半導体装置２００と同様な構成要素については詳細な説明を省略する。

　図１９に示す半導体装置３００の下側延出部５６の下端面５６Ａは、Ｚ軸方向において、ボディ領域４２とドリフト領域４０との境界よりも下方に位置することができる。より詳細には、下端面５６Ａは、Ｚ軸方向において、ボディ領域４２とドリフト領域４０との境界と、埋め込み電極５２の底面５２Ｂとの間に位置することができる。

　第１変更例の半導体装置３００によれば、ソースコンタクトプラグ２６を、半導体装置２００の場合よりもＺ軸方向において下方まで伸ばすことができる。これにより、半導体装置３００の誘導性負荷耐性をさらに向上させることができる。加えて、半導体層１２中に空乏層を延ばしやすくなり、半導体装置３００のオン抵抗を低減しつつ耐圧を向上させることができる。

　（第２変更例）
　・図３の例では、埋め込み電極５２の上面５２Ａは、ソースコンタクトプラグ２６により完全に覆われ、かつソースコンタクトプラグ２６は、ソーストレンチ２２よりも大きい幅を有している。一方、第２変更例の半導体装置４００は、図３の例とは異なるソースコンタクトプラグ４０２を含んでいてよい。

　図２０は、第２変更例による半導体装置４００の概略断面図である。図２０において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。

　図２０の例では、埋め込み電極５２の上面５２Ａは、ソースコンタクトプラグ４０２によって部分的に覆われており、かつソースコンタクトプラグ４０２は、ソーストレンチ２２よりも小さい幅を有している。埋め込み電極５２の上面５２Ａの中央部は、絶縁層１４に覆われており、上面５２Ａの残りの部分がソースコンタクトプラグ４０２によって覆われている。この場合でも、ソースコンタクトプラグ４０２は、ソース配線１８を半導体層１２に電気的に接続することができる。ソースコンタクトプラグ２６と同様、ソースコンタクトプラグ４０２も、埋め込み電極５２に接触するとともに、ソーストレンチ２２の側壁２２Ａの一部を介して半導体層１２に接触している。したがって、第２変更例の半導体装置４００でも、第１実施形態と同様、ソースコンタクトプラグ４０２が半導体層１２に接触する位置が、ソーストレンチ２２の側壁２２Ａの位置に整合されるため、ソースコンタクトプラグ４０２の位置ずれによる半導体装置４００の特性（例えば、ゲート閾値電圧、オン抵抗など）のばらつきを抑制することができる。第２変更例は、一例では、ソーストレンチ２２が比較的大きい幅を有する場合に用いられてよい。

　（他の変更例）
　・各実施形態では、ゲートトレンチ２０内にゲート電極４６および第１フィールドプレート電極４８が配置されているが、ゲートトレンチ２０内に第１フィールドプレート電極４８が必ずしも配置されていなくてもよい。

　・半導体層１２内の各領域の導電型は、反転されてもよい。すなわち、ｐ型領域がｎ型領域とされ、ｎ型領域がｐ型領域とされてもよい。
　本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。

　本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
　本明細書において、「接続」という用語は、２つ以上の要素間の直接的または間接的な接続を意味することができる。すなわち、接続された２つ以上の要素間には、他の要素が介在していてもよいし、介在していなくてもよい。なお、本明細書において、用語「接続（connect）」と「結合（couple）」とは相互に交換可能である。

　本明細書で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。

　本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「縦」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。

　例えば、本明細書で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。

　［付記］
　本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。

　（付記１）
　第１面（１２Ａ）および前記第１面（１２Ａ）と反対側の第２面（１２Ｂ）を含む半導体層（１２）と、
　前記半導体層（１２）に形成されるとともに、前記第２面（１２Ｂ）と連続する側壁（２２Ａ）を含むソーストレンチ（２２）と、
　前記半導体層（１２）の前記第２面（１２Ｂ）上に形成された絶縁層（１４）と、
　前記ソーストレンチ（２２）内に配置されるとともに、前記絶縁層（１４）によって前記ソーストレンチ（２２）の前記側壁（２２Ａ）から離隔された埋め込み電極（５２）と、
　前記絶縁層（１４）上に形成されたソース配線（１８）と、
　前記ソース配線（１８）を前記半導体層（１２）に電気的に接続するソースコンタクトプラグ（２６）と
　を備え、
　前記ソースコンタクトプラグ（２６）は、前記埋め込み電極（５２）に接触するとともに、前記ソーストレンチ（２２）の側壁（２２Ａ）の一部を介して前記半導体層（１２）に接触している、半導体装置。

　（付記２）
　前記半導体層（１２）は、前記ソースコンタクトプラグ（２６）に隣接して形成された第１導電型のコンタクト領域（５８）を含み、前記コンタクト領域（５８）は、前記ソーストレンチ（２２）の前記側壁（２２Ａ）の前記一部に沿って延在している、付記１に記載の半導体装置。

　（付記３）
　前記埋め込み電極（５２）は、前記ソースコンタクトプラグ（２６）に覆われた上面（５２Ａ）と、前記ソーストレンチ（２２）の前記側壁（２２Ａ）と対向する側面（５２Ｃ）とを含む、付記２に記載の半導体装置。

　（付記４）
　前記ソースコンタクトプラグ（２６）は、前記ソーストレンチ（２２）の前記側壁（２２Ａ）と、前記埋め込み電極（５２）の前記側面（５２Ｃ）との間に埋め込まれた下側延出部（５６）を含む、付記３に記載の半導体装置。

　（付記５）
　前記埋め込み電極（５２）は、前記上面（５２Ａ）と反対側の底面（５２Ｂ）をさらに含み、
　前記下側延出部（５６）は、前記第２面（１２Ｂ）と直交する深さ方向において、前記埋め込み電極（５２）の前記上面（５２Ａ）と前記底面（５２Ｂ）との間に位置する下端面（５６Ａ）を含む、付記４に記載の半導体装置。

　（付記６）
　前記下端面（５６Ａ）は、前記深さ方向において、前記埋め込み電極（５２）の前記上面（５２Ａ）よりも前記底面（５２Ｂ）の近くに位置している、付記５に記載の半導体装置。

　（付記７）
　前記半導体層（１２）は、第２導電型のドリフト領域（４０）と、前記ドリフト領域（４０）上に形成された第１導電型のボディ領域（４２）と、前記ボディ領域（４２）上に形成された第２導電型のソース領域（４４）とを含み、前記ソーストレンチ（２２）は、前記ソース領域（４４）および前記ボディ領域（４２）を貫通するように形成されている、付記５または６に記載の半導体装置。

　（付記８）
　前記コンタクト領域（５８）は、前記ソース領域（４４）および前記ボディ領域（４２）と隣接しており、前記コンタクト領域（５８）の第１導電型不純物濃度は、前記ボディ領域（４２）の第１導電型不純物濃度よりも高い、付記７に記載の半導体装置。

　（付記９）
　前記下端面（５６Ａ）は、前記深さ方向において、前記ボディ領域（４２）と前記ドリフト領域（４０）との境界よりも下方に位置している、付記７または８に記載の半導体装置。

　（付記１０）
　前記ソースコンタクトプラグ（２６）は、平面視において前記ソーストレンチ（２２）内に配置された主部（２６ａ）と、平面視において前記ソーストレンチ（２２）外に配置されたオーバーハング部（２６ｂ）とを含み、前記下側延出部（５６）は、前記主部（２６ａ）に含まれている、付記４～９のうちのいずれか１つに記載の半導体装置。

　（付記１１）
　前記コンタクト領域（５８）は、さらに、前記半導体層（１２）の前記第２面（１２Ｂ）の一部に沿って延在している、付記２～１０のうちのいずれか１つに記載の半導体装置。

　（付記１２）
　前記ソースコンタクトプラグ（２６）は、前記半導体層（１２）の前記第２面（１２Ｂ）に接触しているオーバーハング部（２６ｂ）を含む、付記１～９のうちのいずれか１つに記載の半導体装置。

　（付記１３）
　前記オーバーハング部（２６ｂ）は、平面視で前記ソーストレンチ（２２）外に配置されている、付記１２に記載の半導体装置。

　（付記１４）
　前記半導体層（１２）に形成されたゲートトレンチ（２０）と、
　前記ゲートトレンチ（２０）内に配置されたゲート電極（４６）と
　をさらに備え、
　前記ソーストレンチ（２２）は、平面視で前記ゲートトレンチ（２０）と平行に第１方向に延びている、付記１～１３のいずれか１つに記載の半導体装置。

　（付記１５）
　前記ゲートトレンチ（２０）内において前記ゲート電極（４６）の下方に配置された第１フィールドプレート電極（４８）をさらに備え、前記第１フィールドプレート電極（４８）は、前記ソース配線（１８）に電気的に接続されている、付記１４に記載の半導体装置。

　（付記１６）
　前記ソーストレンチ（２２）は、前記半導体層（１２）に形成された複数のソーストレンチ（２２）のうちの１つであり、前記ゲートトレンチ（２０）は、前記半導体層（１２）に形成された複数のゲートトレンチ（２０）のうちの１つであり、
　前記ゲートトレンチ（２０）と前記ソーストレンチ（２２）とは、平面視で前記第１方向と直交する第２方向に交互に整列されている、付記１４または１５に記載の半導体装置。

　（付記１７）
　前記ソーストレンチ（２２）内において前記埋め込み電極（５２）の下方に配置された第２フィールドプレート電極（５４）をさらに備え、前記第２フィールドプレート電極（５４）は、前記ソース配線（１８）に電気的に接続されている、付記１～１６のうちのいずれか１つに記載の半導体装置。

　（付記１８）
　前記埋め込み電極（５２）は、前記ソースコンタクトプラグ（４０２）によって部分的に覆われた上面（５２Ａ）と、前記ソーストレンチ（２２）の前記側壁（２２Ａ）と対向する側面（５２Ｃ）とを含む、付記１に記載の半導体装置。

　（付記１９）
　前記ソースコンタクトプラグ（４０２）は、前記ソーストレンチ（２２）よりも小さい幅を有している、付記１８に記載の半導体装置。

　（付記２０）
　前記半導体層（１２）の前記第１面（１２Ａ）上に形成されたドレイン電極（６０）をさらに備える、付記１～１９のうちのいずれか１つに記載の半導体装置。

　（付記２１）
　第１面（１２Ａ）および前記第１面（１２Ａ）と反対側の第２面（１２Ｂ）を含む半導体層（１２）を形成すること、
　前記半導体層（１２）に、前記第２面（１２Ｂ）と連続する側壁（２２Ａ）を含むソーストレンチ（２２）を形成すること、
　絶縁層（１４）および埋め込み電極（５２）を形成すること、
　ソースコンタクトプラグ（２６）を形成すること、
　前記絶縁層（１４）上にソース配線（１８）を形成すること
　を含み、
　前記絶縁層（１４）は、前記半導体層（１２）の前記第２面（１２Ｂ）上に形成され、前記埋め込み電極（５２）は、前記ソーストレンチ（２２）内に配置されるとともに、前記絶縁層（１４）によって前記ソーストレンチ（２２）の前記側壁（２２Ａ）から離隔されており、
　前記ソースコンタクトプラグ（２６）は、前記埋め込み電極（５２）に接触するとともに、前記ソーストレンチ（２２）の側壁（２２Ａ）の一部を介して前記半導体層（１２）に接触している、半導体装置の製造方法。

　（付記２２）
　前記ソースコンタクトプラグ（２６）を形成することは、前記絶縁層（１４）にソースコンタクト開口（７８）を形成することを含み、前記ソースコンタクト開口（７８）を形成することは、前記ソーストレンチ（２２）の側壁（２２Ａ）の一部を露出させることを含む、付記２１に記載の半導体装置の製造方法。

　（付記２３）
　前記ソーストレンチ（２２）の側壁（２２Ｂ）の露出された部分からイオン注入を行うことにより、コンタクト領域（５８）を形成することをさらに含む、付記２２に記載の半導体装置の製造方法。

　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。

　１０，１００，２００，３００，４００…半導体装置
　１２…半導体層
　１２Ａ…第１面
　１２Ｂ…第２面
　１４…絶縁層
　１６…ゲート配線
　１８…ソース配線
　２０…ゲートトレンチ
　２２…ソーストレンチ
　２２Ａ…側壁
　２２Ｂ…底壁
　２４…ゲートコンタクトプラグ
　２６，１０２，４０２…ソースコンタクトプラグ
　２６ａ…主部
　２６ｂ…オーバーハング部
　２８…第１終端トレンチ
　３０…第２終端トレンチ
　３２…第１フィールドプレートコンタクトプラグ
　３４…第２フィールドプレートコンタクトプラグ
　３６…半導体基板
　３８…エピタキシャル層
　４０…ドリフト領域
　４２…ボディ領域
　４４…ソース領域
　４６…ゲート電極
　４８…（第１）フィールドプレート電極
　５０…ゲート絶縁部
　５２…埋め込み電極
　５２Ａ…上面
　５２Ｂ…底面
　５２Ｃ…側面
　５４…（第２）フィールドプレート電極
　５６…下側延出部
　５６Ａ…下端面
　５８，１０４…コンタクト領域
　６０…ドレイン電極
　６１…終端電極
　６２…トレンチ
　６４…第１絶縁層
　６６…第１導電層
　６８…第２絶縁層
　７０…第３絶縁層
　７２…第４絶縁層
　７４…第２導電層
　７６…第５絶縁層
　７８…ソースコンタクト開口

Claims (20)

1. 　第１面および前記第１面と反対側の第２面を含む半導体層と、
   　前記半導体層に形成されるとともに、前記第２面と連続する側壁を含むソーストレンチと、
   　前記半導体層の前記第２面上に形成された絶縁層と、
   　前記ソーストレンチ内に配置されるとともに、前記絶縁層によって前記ソーストレンチの前記側壁から離隔された埋め込み電極と、
   　前記絶縁層上に形成されたソース配線と、
   　前記ソース配線を前記半導体層に電気的に接続するソースコンタクトプラグと
   　を備え、
   　前記ソースコンタクトプラグは、前記埋め込み電極に接触するとともに、前記ソーストレンチの側壁の一部を介して前記半導体層に接触している、半導体装置。
2. 　前記半導体層は、前記ソースコンタクトプラグに隣接して形成された第１導電型のコンタクト領域を含み、前記コンタクト領域は、前記ソーストレンチの前記側壁の前記一部に沿って延在している、請求項１に記載の半導体装置。
3. 　前記埋め込み電極は、前記ソースコンタクトプラグに覆われた上面と、前記ソーストレンチの前記側壁と対向する側面とを含む、請求項２に記載の半導体装置。
4. 　前記ソースコンタクトプラグは、前記ソーストレンチの前記側壁と、前記埋め込み電極の前記側面との間に埋め込まれた下側延出部を含む、請求項３に記載の半導体装置。
5. 　前記埋め込み電極は、前記上面と反対側の底面をさらに含み、
   　前記下側延出部は、前記第２面と直交する深さ方向において、前記埋め込み電極の前記上面と前記底面との間に位置する下端面を含む、請求項４に記載の半導体装置。
6. 　前記下端面は、前記深さ方向において、前記埋め込み電極の前記上面よりも前記底面の近くに位置している、請求項５に記載の半導体装置。
7. 　前記半導体層は、第２導電型のドリフト領域と、前記ドリフト領域上に形成された第１導電型のボディ領域と、前記ボディ領域上に形成された第２導電型のソース領域とを含み、前記ソーストレンチは、前記ソース領域および前記ボディ領域を貫通するように形成されている、請求項５または６に記載の半導体装置。
8. 　前記コンタクト領域は、前記ソース領域および前記ボディ領域と隣接しており、前記コンタクト領域の第１導電型不純物濃度は、前記ボディ領域の第１導電型不純物濃度よりも高い、請求項７に記載の半導体装置。
9. 　前記下端面は、前記深さ方向において、前記ボディ領域と前記ドリフト領域との境界よりも下方に位置している、請求項７または８に記載の半導体装置。
10. 　前記ソースコンタクトプラグは、平面視において前記ソーストレンチ内に配置された主部と、平面視において前記ソーストレンチ外に配置されたオーバーハング部とを含み、前記下側延出部は、前記主部に含まれている、請求項４～９のうちのいずれか一項に記載の半導体装置。
11. 　前記コンタクト領域は、さらに、前記半導体層の前記第２面の一部に沿って延在している、請求項２～１０のうちのいずれか一項に記載の半導体装置。
12. 　前記ソースコンタクトプラグは、前記半導体層の前記第２面に接触しているオーバーハング部を含む、請求項１～９のうちのいずれか一項に記載の半導体装置。
13. 　前記オーバーハング部は、平面視で前記ソーストレンチ外に配置されている、請求項１２に記載の半導体装置。
14. 　前記半導体層に形成されたゲートトレンチと、
    　前記ゲートトレンチ内に配置されたゲート電極と
    　をさらに備え、
    　前記ソーストレンチは、平面視で前記ゲートトレンチと平行に第１方向に延びている、請求項１～１３のいずれか一項に記載の半導体装置。
15. 　前記ゲートトレンチ内において前記ゲート電極の下方に配置された第１フィールドプレート電極をさらに備え、前記第１フィールドプレート電極は、前記ソース配線に電気的に接続されている、請求項１４に記載の半導体装置。
16. 　前記ソーストレンチは、前記半導体層に形成された複数のソーストレンチのうちの１つであり、前記ゲートトレンチは、前記半導体層に形成された複数のゲートトレンチのうちの１つであり、
    　前記ゲートトレンチと前記ソーストレンチとは、平面視で前記第１方向と直交する第２方向に交互に整列されている、請求項１４または１５に記載の半導体装置。
17. 　前記ソーストレンチ内において前記埋め込み電極の下方に配置された第２フィールドプレート電極をさらに備え、前記第２フィールドプレート電極は、前記ソース配線に電気的に接続されている、請求項１～１６のうちのいずれか一項に記載の半導体装置。
18. 　前記埋め込み電極は、前記ソースコンタクトプラグによって部分的に覆われた上面と、前記ソーストレンチの前記側壁と対向する側面とを含む、請求項１に記載の半導体装置。
19. 　前記ソースコンタクトプラグは、前記ソーストレンチよりも小さい幅を有している、請求項１８に記載の半導体装置。
20. 　前記半導体層の前記第１面上に形成されたドレイン電極をさらに備える、請求項１～１９のうちのいずれか一項に記載の半導体装置。

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