WO2011121830A1 - 電界効果トランジスタ - Google Patents

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WO2011121830A1
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finger
gate
source
drain
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藤川　一洋
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住友電気工業株式会社
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    • H01L29/0623—Buried supplementary region, e.g. buried guard ring

Definitions

  • the present invention relates to a field effect transistor, and more particularly to a lateral field effect transistor.
  • a comb-shaped structure may be adopted for the source wiring and the drain wiring so that a plurality of transistor cells can be connected in parallel. Many. At this time, a meander shape or a comb shape is adopted for the gate wiring.
  • a comb-shaped source electrode and drain electrode fingers are positioned to face each other so that a meander-shaped gate electrode is positioned between the source electrode and the drain electrode.
  • a field effect transistor has been proposed.
  • the comb-shaped source electrode and drain electrode fingers are formed so as to be combined with each other, and the comb-shaped gate electrode fingers are formed between the source electrode and the drain electrode.
  • the source contacts and drain contacts of a plurality of unit cells are fitted to each other, a gate contact is disposed between them, and a covering layer is provided via a p + contact disposed in the contact via hole.
  • a transistor has been proposed in which the contact is electrically coupled to the p + region (see, for example, WO 2006/065324 (Patent Document 2)).
  • the gate wiring has a meander shape, the resistance of the gate wiring is high, and it takes time to charge and discharge the gate circuit.
  • the gate wiring becomes long, a time delay occurs in the gate voltage change between a portion near the gate pad and a portion far from the gate pad. For this reason, the switching of the transistor cannot be accelerated.
  • the gate wiring since the gate wiring generally has a width of about 1 ⁇ m or less, the wiring may not be partially formed due to defective photolithography during the manufacturing process, and pattern loss may occur.
  • the gate wiring has a meander shape, if one part of the gate wiring is interrupted, the gate voltage does not change in the part of the gate wiring farther from the gate pad than that part, and the transistor in that part does not operate. For this reason, a malfunctioning transistor is likely to occur.
  • the finger-shaped portion of the gate wiring passes below the base of the source wiring.
  • the base portion of the source wiring is wide, the gate wiring passing thereunder becomes long and the resistance becomes high.
  • the gate-source capacitance is increased. Therefore, it takes time to charge and discharge the gate circuit, and switching of the transistor cannot be accelerated.
  • the finger-shaped portion of the gate wiring is cut off due to the missing pattern generated in the manufacturing process, and the transistor in the portion beyond the cut portion does not operate, so that the defective operation of the transistor is likely to occur.
  • the present invention has been made in view of the above-mentioned problems, and its main purpose is to provide a lateral field effect transistor that can improve the switching speed and reduce malfunctioning products.
  • a field effect transistor includes a substrate, an active layer formed on the substrate, and a source wiring, a drain wiring, and a gate wiring formed on the active layer.
  • the source wiring is formed in a comb shape having a source wiring base and a plurality of source wiring fingers protruding from the source wiring base.
  • the drain wiring is formed in a comb shape having a drain wiring base and a plurality of drain wiring fingers protruding from the drain wiring base.
  • the source wiring and the drain wiring are arranged to face each other so that the source wiring finger portion and the drain wiring finger portion are combined with each other.
  • the gate wiring includes a gate wiring base, a plurality of gate wiring fingers projecting from the gate wiring base, and a connection portion connecting the tip ends of the adjacent gate wiring fingers.
  • the gate wiring fingers are arranged between the source wiring fingers and the drain wiring fingers.
  • the gate wiring base is disposed between the source wiring base and the drain wiring finger, and intersects the source wiring finger with an insulating film interposed between the gate wiring base
  • the adjacent gate wiring fingers and the connection portion connecting the gate wiring fingers constitute the first wiring.
  • a second wiring electrically parallel to the first wiring is formed.
  • the electrical resistance of the first wiring is greater than or equal to the electrical resistance of the second wiring.
  • the vertical cross-sectional area of the gate wiring fingers is equal to or less than the vertical cross-sectional area of the gate wiring base.
  • the active layer includes a first conductivity type buffer layer, a second conductivity type channel layer formed on the buffer layer and having a surface, and a channel layer opposed to at least a part of the source wiring fingers. Second conductivity type source region formed in the channel layer from the surface, and second conductivity type drain formed in the channel layer from the surface of the channel layer facing at least part of the drain wiring fingers And a gate region of the first conductivity type formed in the channel layer from the surface of the channel layer facing at least a part of the gate wiring finger.
  • a field effect transistor includes a source electrode that connects a source wiring finger and a source region, a drain electrode that connects the drain wiring finger and the drain region, and a gate that connects the gate wiring finger and the gate region. An electrode.
  • the active layer includes a first conductivity type buffer layer, a second conductivity type channel layer formed on the buffer layer, and a first conductivity type RESURF layer formed on the channel layer and having a surface.
  • a source region of the second conductivity type formed so as to reach the channel layer from the surface of the RESURF layer facing at least a part of the source wiring finger, and the RESURF layer facing at least a part of the drain wiring finger.
  • the drain region of the second conductivity type formed so as to reach the channel layer from the surface of the first conductive layer, and the first conductivity formed so as to reach the channel layer from the surface of the RESURF layer facing at least a part of the gate wiring fingers
  • a gate region of the mold includes a source electrode that connects a source wiring finger and a source region, a drain electrode that connects the drain wiring finger and the drain region, and a gate that connects the gate wiring finger and the gate region. An electrode.
  • the active layer includes a first conductivity type buffer layer, a first conductivity type body layer formed on the buffer layer and having a surface, and a body layer facing at least a part of the source wiring fingers.
  • Second conductivity type source region formed in the body layer from the surface of the body layer facing the at least part of the drain wiring finger-like portion, and a source region of the second conductivity type formed in the body layer from the surface A region.
  • the field effect transistor is formed on at least a part of the gate wiring finger portion and is formed on the body layer with an insulating layer interposed therebetween, and connects the gate electrode, the source wiring finger portion, and the source region.
  • a drain electrode for connecting the drain wiring finger and the drain region.
  • the active layer includes a first conductivity type buffer layer, a second conductivity type channel layer formed on the buffer layer and having a surface, and a channel layer opposed to at least a part of the source wiring fingers.
  • Second conductivity type source region formed in the channel layer from the surface, and second conductivity type drain formed in the channel layer from the surface of the channel layer facing at least part of the drain wiring fingers A region.
  • the field-effect transistor is formed below at least a part of the gate wiring finger, and is in contact with the channel layer and exhibits Schottky characteristics.
  • the source electrode that connects the source wiring finger and the source region is connected to the gate electrode. And a drain electrode connecting the drain wiring fingers and the drain region.
  • the field effect transistor includes a base region of the first conductivity type, which is formed below at least a part of the source wiring finger portion and reaches the buffer layer from the surface, and the source wiring finger portion and the base region. And a base electrode to be connected.
  • the base region is surrounded by the source region when the field effect transistor is viewed in plan.
  • the base electrode is provided below the source electrode.
  • the switching speed can be improved and defective products can be reduced.
  • FIG. 3 is a schematic diagram illustrating a wiring shape of the horizontal field effect transistor according to the first embodiment.
  • 1 is a cross-sectional view of a lateral field effect transistor according to a first embodiment.
  • FIG. 6 is another cross-sectional view of the lateral field effect transistor of the first embodiment. 6 is still another cross-sectional view of the lateral field effect transistor of the first embodiment.
  • FIG. It is an exploded view of a part of gate wiring.
  • FIG. 6 is a cross-sectional view of the base portion of the gate wiring along the VI-VI line in FIG. 5.
  • FIG. 6 is a cross-sectional view of a finger-like portion of the gate wiring along the line VII-VII in FIG. 5.
  • FIG. 3 is a flowchart showing a method for manufacturing the lateral field effect transistor of the first embodiment.
  • FIG. 6 is a cross-sectional view of a lateral field effect transistor according to a second embodiment.
  • FIG. 6 is a cross-sectional view of a lateral field effect transistor according to a third embodiment.
  • FIG. 6 is a cross-sectional view of a lateral field effect transistor according to a fourth embodiment.
  • FIG. 10 is a cross-sectional view of a lateral field effect transistor according to a fifth embodiment.
  • FIG. 10 is a cross-sectional view of a lateral field effect transistor according to a sixth embodiment.
  • FIG. 1 is a schematic diagram showing the wiring shape of the lateral field effect transistor of the first embodiment.
  • FIG. 1 shows the arrangement of the source wiring, drain wiring and gate wiring of the lateral field effect transistor.
  • the lateral field effect transistor of this embodiment includes a source wiring 23, a drain wiring 33, and a gate wiring 43.
  • the source wiring 23 is formed in a comb shape having a base portion 24 and a plurality of finger-like portions 25 protruding from the base portion 24.
  • the plurality of finger portions 25 of the source wiring 23 are each connected to the base portion 24.
  • the drain wiring 33 is formed in a comb shape having a base portion 34 and a plurality of finger-like portions 35 protruding from the base portion 34.
  • the plurality of finger portions 35 of the drain wiring 33 are each connected to the base portion 34.
  • the source wiring 23 and the drain wiring 33 are arranged to face each other so that the finger-like portions 25 of the comb-shaped source wiring 23 and the finger-like portions 35 of the drain wiring 33 are combined with each other. That is, the source wiring 23 and the drain wiring 33 are arranged so that the finger-like parts 25 of the source wiring 23 and the finger-like parts 35 of the drain wiring 33 are alternately arranged.
  • the source wiring 23 shown in FIG. 1 has three finger-like portions 25, and the finger-like portions 25 protrude from one of the base portions 24 so as to be orthogonal to the base portion 24.
  • the drain wiring 33 shown in FIG. 1 has four finger-like portions 35, and the finger-like portions 35 protrude from one of the base portions 24 so as to be orthogonal to the base portion 34.
  • the source wiring 23 and the drain wiring 33 are arranged so that the three fingers 25 of the source wiring 23 are inserted between the four fingers 35 of the drain wiring 33.
  • the base 24 of the source wiring 23 and the base 34 of the drain wiring 33 are arranged in parallel to each other.
  • the finger-like portion 25 of the source wiring 23 extends from the base portion 24 toward the base portion 34 of the drain wiring 33.
  • the finger-like portion 35 of the drain wiring 33 extends from the base portion 34 toward the base portion 24 of the source wiring 23.
  • the finger-like portions 25 of the source wiring 23 and the finger-like portions 35 of the drain wiring 33 are arranged in parallel with each other and are alternately arranged one by one.
  • a source electrode 22 indicated by a dotted line in FIG. 1 is arranged below the finger 25 of the source wiring 23, which is arranged in combination with the finger 35 of the drain wiring 33.
  • a drain electrode 32 indicated by a dotted line in FIG. 1 is disposed below the finger-like portion 35 of the drain wiring 33 below the portion arranged in combination with the finger-like portion 25 of the source wiring 23.
  • the upper side indicates a side away from the substrate in the semiconductor stacking direction
  • the lower side indicates a side close to the substrate in the semiconductor stacking direction.
  • the gate wiring 43 has a base portion 44 and a plurality of finger-like portions 45 protruding from the base portion 44.
  • the base 44 of the gate wiring 43 is disposed on the side close to the base 24 of the source wiring 23.
  • the base portion 44 of the gate wiring 43 is disposed between the base portion 24 of the source wiring 23 and the finger-like portion 35 of the drain wiring 33.
  • the base portion 44 of the gate wiring 43 is disposed below the finger-like portion 25 of the source wiring 23 and intersects the finger-like portion 25 of the source wiring 23 via an insulating film.
  • One end of the base 44 of the gate wiring 43 is connected to a gate pad 49 formed of a conductor such as metal.
  • the finger 45 of the gate wiring 43 protrudes from one of the bases 44 so as to be orthogonal to the base 44.
  • the plurality of finger portions 45 of the gate wiring 43 are arranged in parallel to each other.
  • the finger 45 of the gate wiring 43 is arranged between the finger 25 of the source wiring 23 and the finger 35 of the drain wiring 33.
  • the finger 45 of the gate wiring 43 extends from the base 44 toward the base 34 of the drain wiring 33.
  • the finger-like portion 45 of the gate wiring 43, the finger-like portion 25 of the source wiring 23, and the finger-like portion 35 of the drain wiring 33 are arranged in parallel with each other.
  • the gate wiring 43 further includes a connection portion 47 that connects the tip portions 46 of the adjacent finger portions 45.
  • the tip portions 46 of the adjacent pair of fingers 45 on the base 34 side of the drain wiring 33 are connected to each other by a connecting portion 47.
  • the finger-like portions 45 of the gate wiring 43 are connected at the ends of adjacent ones by the connecting portion 47 with the finger-like portion 25 of the source wiring 23 interposed therebetween.
  • the finger part 45 and the connection part 47 of the gate wiring 43 are formed in a U shape surrounding the finger part 25 of the source wiring 23.
  • FIG. 2 is a cross-sectional view of the lateral field effect transistor of the first embodiment.
  • FIG. 2 shows a cross section taken along a line II-II in FIG. 1 of a horizontal RESURF-JFET (REDUCed SURface Field Junction Field Effect Transistor) 1 as an example of a horizontal field effect transistor.
  • RESURF-JFET REDUCed SURface Field Junction Field Effect Transistor
  • an active layer 14 made of a semiconductor is formed on a substrate 10 made of a semiconductor such as SiC.
  • the RESURF-JFET 1 includes a substrate 10 and an active layer 14 formed on the substrate 10.
  • the source wiring 23, the drain wiring 33, and the gate wiring 43 are formed on the active layer 14.
  • the active layer 14 includes a p-type buffer layer 11 formed on the substrate 10, an n-type channel layer 12 formed on the buffer layer 11, and a p-type RESURF layer formed on the channel layer 12. 13 and so on.
  • the RESURF layer 13 has a surface 13a.
  • An n + -type source region 21, an n + -type drain region 31, and a p + -type gate region 41 are formed at a distance from each other so as to reach the channel layer 12 from the surface 13a of the RESURF layer 13.
  • the buffer layer 11, the RESURF layer 13, and the gate region 41 are p-type with the conductivity type being the first conductivity type.
  • the p-type impurity concentration in the gate region 41 is higher than the p-type impurity concentration in the RESURF layer 13.
  • the p-type impurity concentration in the buffer layer 11 is lower than the p-type impurity concentration in the RESURF layer 13.
  • the channel layer 12, the source region 21, and the drain region 31 are n-type with the conductivity type being the second conductivity type.
  • the n-type impurity concentration in the source region 21 and the drain region 31 is higher than the n-type impurity concentration in the channel layer 12.
  • a field oxide film 20 made of an insulating material is formed on the surface 13a which is the upper surface of the RESURF layer 13.
  • a plurality of openings are formed in the field oxide film 20.
  • a source electrode 22 is formed inside the opening located on the source region 21.
  • a drain electrode 32 is formed inside the opening located on the drain region 31.
  • a gate electrode 42 is formed inside the opening located on the gate region 41.
  • the field oxide film 20 is formed on the surface 13a of the RESURF layer 13 so as to cover the entire region other than the region where the source electrode 22, the drain electrode 32, and the gate electrode 42 are formed. Thereby, the field oxide film 20 electrically isolates each of the source electrode 22, the drain electrode 32, and the gate electrode.
  • the source region 21 to which electrons are supplied is formed so as to face the finger portions 25 of the source wiring 23.
  • a source wiring 23 made of a conductor such as metal is formed on the source electrode 22 above the source region 21.
  • the source electrode 22 electrically connects the finger portion 25 of the source wiring 23 and the source region 21.
  • the drain region 31 from which electrons are taken out is formed so as to face the finger-like portion 35 of the drain wiring 33.
  • a drain wiring 33 made of a conductor is formed on the drain electrode 32 above the drain region 31.
  • the drain electrode 32 electrically connects the finger portion 35 of the drain wiring 33 and the drain region 31.
  • An interlayer insulating film 51 is formed on the field oxide film 20.
  • the interlayer insulating film 51 is formed so as to cover the gate wiring 43 and be filled between the source wiring 23 and the drain wiring 33.
  • the interlayer insulating film 51 electrically insulates the source wiring 23 and the gate wiring 43 and electrically insulates the drain wiring 33 and the gate wiring 43.
  • a passivation film 52 is formed on the interlayer insulating film 51.
  • the passivation film 52 is formed so as to cover the entire RESURF-JFET 1 including the entire source wiring 23 and drain wiring 33.
  • the passivation film 52 functions as a surface protective film that protects the RESURF-JFET 1 from the outside.
  • FIG. 3 is another cross-sectional view of the lateral field effect transistor of the first embodiment.
  • FIG. 3 shows a cross section of the RESURF-JFET 1 along the line III-III in FIG.
  • FIG. 3 shows a base 44 and a connection 47 of the gate wiring 43.
  • a gate region 41 is formed below the base portion 44 and the connection portion 47, and the base portion 44 and the connection portion 47 of the gate wiring 43 are connected to the gate region 41 through the gate electrode 42.
  • the finger-like part 25 of the source wiring 23 is provided between the base part 44 and the connection part 47 of the gate wiring 43.
  • a source region 21 is formed below the finger portion 25 of the source wiring 23.
  • a base 24 of the source wiring 23 is arranged at the left end of the source wiring 23 shown in FIG. In FIG. 3, the finger-like portion 25 of the source wiring 23 extends from the upper side of the gate region 41 to the position covering the base 44 of the gate wiring 43 in the left-right direction in the drawing.
  • the base portion 44 of the gate wiring 43 intersects with a portion near the base portion 24 of the finger-like portions 25 of the source wiring 23 with the interlayer insulating film 51 interposed between the finger-like portions 25 of the source wiring 23. Yes.
  • FIG. 3 shows the base 34 of the drain wiring 33.
  • the drain electrode 32 is disposed below the finger-like portion 35 of the drain wiring 33, but is not disposed below the base 34 of the drain wiring 33. Therefore, in FIG. 3, the drain electrode 32 and the drain region 31 are not disposed below the drain wiring 33.
  • FIG. 4 is still another cross-sectional view of the lateral field effect transistor of the first embodiment.
  • FIG. 4 shows a cross section of the RESURF-JFET 1 taken along the line IV-IV in FIG.
  • FIG. 4 shows the base 44 of the gate wiring 43 extending in the left-right direction in the drawing.
  • a gate region 41 is formed below the base portion 44, and the base portion 44 of the gate wiring 43 is connected to the gate region 41 through the gate electrode 42.
  • the base 44 of the gate wiring 43 is covered with an interlayer insulating film 51.
  • the finger-like portion 25 of the source wiring 23 is disposed so as to be covered with the passivation film 52. That is, as apparent from FIGS. 3 and 4, the interlayer insulating film 51 is interposed between the finger-like portion 25 of the source wiring 23 and the base portion 44 of the gate wiring 43.
  • the portion 25 and the base portion 44 of the gate wiring 43 are electrically insulated.
  • One end of the base portion 44 of the gate wiring 43 is connected to the gate pad 49, and the gate pad 49 penetrates the interlayer insulating film 51 and the passivation film 52 in the thickness direction from above the field oxide film 20 to the outside of the RESURF-JFET 1. Exposed on the surface. Electrical connection with an external electric circuit of the gate wiring 43 is possible through the gate pad 49 arranged in this way.
  • FIG. 5 is an exploded view of a part of the gate wiring 43.
  • the finger-like portions 45 of the pair of adjacent gate wirings 43 shown in FIG. 5 and the connection portions 47 that connect the finger-like portions 45 constitute the first wiring 101.
  • the first wiring 101 has a U-shaped structure formed by the base portion 44 and the connection portion 47 of the gate wiring 43. Between the two points of the base 44 of the gate wiring 43 where the adjacent finger-like parts 45 connected by the connection part 47 are connected to the base 44, a second wiring 102 electrically parallel to the first wiring 101 is formed.
  • the second wiring 102 is a part of the base portion 44 that connects two points of the base portion 44 corresponding to the position where the two ends of the U-shaped structure of the first wiring 101 are connected.
  • the U-shaped first wiring 101 and the linear second wiring 102 are electrically in parallel.
  • the gate wiring 43 is formed so that the electrical resistance of the first wiring 101 is equal to or higher than the electrical resistance of the second wiring 102.
  • the resistance is equal or smaller. Therefore, it is easier for the current to flow in the second wiring 102 than in the first wiring 101. That is, when a voltage is applied to the base 44 forming the second wiring 102, it flows from the right finger 45 in the drawing shown by the arrow in FIG. 5 to the left finger 45 through the connection 47.
  • the current flowing inside the base 44 is larger than the current.
  • FIG. 6 is a cross-sectional view of the base 44 of the gate wiring 43 taken along the line VI-VI in FIG.
  • FIG. 7 is a cross-sectional view of the finger 45 of the gate wiring 43 along the line VII-VII in FIG. 6 and 7, the vertical cross-sectional area of the finger-like portion 45 of the gate wiring 43 is equal to or smaller than the vertical cross-sectional area of the base portion 44 of the gate wiring 43.
  • the vertical cross-sectional area means a cross-sectional area of the wiring when cut in a direction perpendicular to the extending direction of the wiring.
  • the width w1 of the base 44 of the gate wiring 43 may be 5 ⁇ m, and the thickness h1 may be 0.1 ⁇ m.
  • the length of the base 44 that forms the second wiring 102 in parallel with the U-shaped first wiring 101 may be 10 ⁇ m.
  • the width w2 of the finger-like portion 45 of the gate wiring 43 may be 2 ⁇ m, the thickness h2 may be 0.1 ⁇ m, and the length of the finger-like portion 45 may be 150 ⁇ m.
  • a plurality of finger portions 45 are formed so as to protrude from the base portion 44 of the gate wiring 43, and the plurality of finger portions 45 are connected in parallel to the base portion 44. Therefore, compared to the conventional meander-shaped gate wiring, the electric resistance value between the path from the gate pad 49 to the finger-like part 45 close to the gate pad 49 and the path from the gate pad 49 to the finger-like part 45 far away is smaller. The difference can be reduced. Therefore, the time delay of the gate voltage change between the finger 45 close to the gate pad 49 and the finger 45 away from the gate pad 49 can be reduced.
  • the electrical resistance of the first wiring 101 formed by the finger 45 and the connecting portion 47 of the gate wiring 43 is equal to or higher than the electrical resistance of the second wiring 102 parallel to the first wiring 101 formed by the base 44.
  • the wiring 43 is formed. Since the electrical resistance at the base 44 of the gate wiring 43 is small, the resistance to the current flowing through the base 44 can be reduced. In addition, since the current easily flows to the base 44 compared to the finger 45, the time delay of the gate voltage change between the finger 45 close to the gate pad 49 and the far finger 45 is reduced. Can do.
  • the vertical cross-sectional area of the finger-like portion 45 of the gate wiring 43 equal to or less than the vertical cross-sectional area of the base portion 44, the effect of reducing the resistance of the base portion 44 compared to the finger-like portion 45 can be obtained more remarkably.
  • the base 44 of the gate wiring 43 is disposed between the base 24 of the source wiring 23 and the drain wiring 33, the cross area of the source wiring 23 and the gate wiring 43 is reduced.
  • the width of the base 24 of the source wiring 23 (the dimension in the direction orthogonal to the extending direction of the base 24 (vertical direction in FIG. 1)) is larger than the width of the base 44 of the gate wiring 43. Therefore, the configuration of this embodiment is compared with the intersection area between the base of the source wiring and the finger of the gate wiring in the prior art in which the fingers of the comb-shaped gate wiring pass below the base of the source wiring The crossing area between the finger-like portion 25 of the source wiring 23 and the base portion 44 of the gate wiring 43 can be further reduced. Accordingly, since the gate-source capacitance can be reduced, the time required for charging and discharging the gate circuit can be shortened.
  • the time delay of the gate voltage change is reduced and the time required for charging and discharging the gate circuit is shortened, so that the switching speed of the RESURF-JFET 1 can be improved. it can.
  • the RESURF-JFET 1 of the present embodiment since a plurality of finger portions 45 are connected in parallel to the base portion 44 of the gate wiring 43, even if a pattern loss occurs in one finger portion 45, It does not affect the transmission of the gate voltage change to the finger 45.
  • the U-shaped wiring having two connections with the base 44 is formed by the two adjacent finger portions 45 and the connection portion 47, the pattern is missing at one location of the finger portions 45. Even if the wiring is generated and interrupted, the transistor can be operated by transmitting the change in the gate voltage to the other portion of the wiring from the other connection portion to the base portion 44. When two or more locations in one U-shaped wiring are interrupted, a portion where the transistor does not operate is generated. In this case as well, the transfer of the gate voltage change to the other finger-shaped portion 45 is similarly performed. It does not affect. Therefore, generation
  • Pattern loss may also occur at the base 44 of the gate wiring 43.
  • the vertical cross-sectional area of the finger-shaped portion 45 of the gate wiring 43 equal to or smaller than the vertical cross-sectional area of the base 44, the possibility that the gate wiring 43 is interrupted due to the lack of pattern in the base 44 is reduced compared to the finger-shaped portion 45. be able to. Therefore, the occurrence of defective transistors can be further suppressed.
  • FIG. 8 is a flowchart showing a method of manufacturing the lateral field effect transistor of the first embodiment.
  • the following steps are performed.
  • a substrate 10 as a semiconductor substrate is prepared (S10).
  • an n-type substrate such as single crystal type SiC called 4H—SiC is prepared.
  • the buffer layer 11 is formed which is located on the main surface of the substrate 10 and is made of an SiC layer containing a p-type impurity as the first conductivity type impurity (S20).
  • the buffer layer 11 has a thickness of 10 ⁇ m, for example, and an epitaxial growth method can be used as a film forming method.
  • Aluminum (Al) may be used as the p-type impurity.
  • the concentration of the p-type impurity in the buffer layer 11 is, for example, 1.0 ⁇ 10 16 cm ⁇ 3 .
  • the channel layer 12 is formed which is located on the buffer layer 11 and contains a second conductivity type (n-type) impurity having a concentration higher than that of the p-type impurity in the buffer layer 11 (S30). Nitrogen (N) may be used as the n-type impurity.
  • the thickness of the channel layer 12 can be set to 0.4 ⁇ m, for example.
  • the concentration of the n-type conductive impurity in the channel layer 12 can be 2.0 ⁇ 10 17 cm ⁇ 3 .
  • the RESURF layer 13 is formed on the channel layer 12 (S40).
  • the RESURF layer 13 includes a first conductivity type (p-type) impurity having a concentration higher than that of the p-type impurity in the buffer layer 11.
  • the thickness of the RESURF layer 13 can be set to 0.25 ⁇ m, for example, and the concentration of the p-type conductive impurity in the RESURF layer 13 can be set to 2.0 ⁇ 10 17 cm ⁇ 3 .
  • a gate region 41 containing a first conductivity type (p-type) impurity is formed so as to reach the channel layer 12 from the surface 13a of the RESURF layer 13 through the RESURF layer 13 (S50).
  • a resist film having a pattern is formed using a photolithography method.
  • aluminum (Al) is implanted into the RESURF layer 13 and the channel layer 12 by ion implantation.
  • the gate region 41 having the p-type conductivity is formed.
  • the depth of the gate region 41 can be set to 0.4 ⁇ m, for example.
  • the concentration of the p-type impurity in the gate region 41 can be set to 1.0 ⁇ 10 19 cm ⁇ 3 , for example.
  • the drain region 31 is formed (S60). Specifically, in the same manner as the above-described step of forming the gate region 41, phosphorus (P) is implanted into the RESURF layer 13 and the channel layer 12 using an ion implantation method, so that the source region having the n-type conductivity type is used. 21 and drain region 31 are formed.
  • the depth of the source region 21 and the drain region 31 can be set to 0.4 ⁇ m, for example.
  • the concentration of the n-type impurity in the source region 21 and the drain region 31 can be, for example, 5.0 ⁇ 10 19 cm ⁇ 3 .
  • activation annealing is performed to activate the ions implanted into the gate region 41, the source region 21, and the drain region 31 (S70).
  • the heating temperature can be 1700 ° C., and the heating time can be 30 minutes.
  • the atmospheric pressure during annealing can be set to 100 kPa, for example.
  • the field oxide film 20 is formed (S80). Specifically, the surface 10a of the RESURF layer 13 is thermally oxidized to form the field oxide film 20 by heating the substrate 10 subjected to the above-described processing in an oxygen atmosphere.
  • the heating temperature can be 1300 ° C. and the heating time can be 60 minutes.
  • the atmospheric pressure at the time of a heating can be made into atmospheric pressure, for example. As a result, a field oxide film 20 having a thickness of 0.1 ⁇ m is formed.
  • an opening is formed in a predetermined region of the field oxide film 20 (S90).
  • the opening is formed at a position where an electrode is formed in a later process.
  • a resist film having a predetermined pattern is formed on the field oxide film 20 by using a photolithography method.
  • an opening pattern is formed in a region where an opening is to be formed.
  • the field oxide film 20 is partially removed by etching using this resist film as a mask. In this way, an opening is formed.
  • an ohmic electrode is formed inside the opening (S100). Specifically, a conductor film (for example, a nickel (Ni) film) that constitutes an ohmic electrode is formed by vapor deposition on the inside of the opening and on the upper surface of the resist film. Thereafter, by removing the resist film, the Ni film portion formed on the resist film is also removed (lift-off). Then, the SiC film on which the Ni film is formed is heat-treated in an argon atmosphere, so that the Ni film is used as an ohmic electrode. As conditions for this heat treatment, for example, the heating temperature can be 950 ° C. and the heating time can be 2 minutes. The pressure in the argon atmosphere can be atmospheric pressure. In this manner, the source electrode 22 that contacts the source region 21, the drain electrode 32 that contacts the drain region 31, and the gate electrode 42 that contacts the gate region 41 are formed.
  • a conductor film for example, a nickel (Ni) film
  • the gate wiring 43 is formed on the gate electrode 42 (S110). Specifically, a resist film having a pattern is formed on the gate electrode 42 by using a photolithography method. In the resist film, an opening pattern that exposes the gate electrode 42 is formed. A conductor film (for example, an aluminum film) to be the gate wiring 43 is deposited inside the opening pattern of the resist film. The thickness of the aluminum film can be set to 0.1 ⁇ m, for example. Thereafter, by removing the resist film, a part of the conductor film located on the resist film is removed (lift-off). As a result, the gate wiring 43 located on the gate electrode 42 is obtained.
  • a resist film having a pattern is formed on the gate electrode 42 by using a photolithography method.
  • a conductor film for example, an aluminum film
  • the thickness of the aluminum film can be set to 0.1 ⁇ m, for example.
  • an interlayer insulating film 51 that covers the gate wiring 43 is formed (S120). Specifically, an interlayer insulating film 51 made of a SiO 2 film having a thickness of 0.2 ⁇ m is formed by using a plasma CVD (Chemical Vapor Deposition) method. In this way, the interlayer insulating film 51 is formed on the surfaces of the gate wiring 43, the source electrode 22, the drain electrode 32, and the field oxide film 20.
  • a plasma CVD Chemical Vapor Deposition
  • interlayer insulating film 51 is removed, and an opening is formed in a predetermined region of the interlayer insulating film 51 (S130).
  • the opening is formed at a position where the gate pad 49, the source wiring 23, and the drain wiring 33 are formed in a later process.
  • a resist is applied onto the interlayer insulating film 51
  • exposure and development are performed, and a resist film having an opening in a desired region of the interlayer insulating film 51 is formed.
  • interlayer insulating film 51 is partially removed by, for example, RIE (Reactive Ion Etching). In this manner, the interlayer insulating film 51 in contact with the source electrode 22 and the drain electrode 32 is removed, and the interlayer insulating film 51 in a region corresponding to the arrangement of the gate pad 49 is removed.
  • RIE Reactive Ion Etching
  • the source wiring 23 including the pad, the drain wiring 33 including the pad, and the gate pad 49 are formed (S140). Specifically, on the interlayer insulating film 51 partially removed by RIE, an aluminum film having a thickness of 3 ⁇ m made of aluminum, for example, is formed by sputtering, and is etched to have a desired shape. 23, drain wiring 33, and gate pad 49 are formed.
  • a passivation film 52 is formed (S150). Specifically, the surface of the RESURF-JFET 1 excluding the pad portion such as the gate pad 49 connected to the outside, such as the surface of the interlayer insulating film 51, the upper side of the source wiring 23 and the drain wiring 33 formed in the step (S140). A passivation film 52 made of a SiO 2 film having a thickness of 5 ⁇ m is formed on the entire upper surface by, for example, plasma CVD. By forming the passivation film 52 as a protective film, the RESURF-JFET 1 is protected from the outside.
  • FIG. 9 is a cross-sectional view of the lateral field effect transistor of the second embodiment.
  • a lateral RESURF-JFET 1 shown in FIG. 9 as an example of a lateral field effect transistor has the same basic configuration as the RESURF-JFET 1 of the first embodiment.
  • the RESURF-JFET 1 of the second embodiment is different from the RESURF-JFET 1 of the first embodiment in that a base region 61 that is in electrical contact with the buffer layer 11 is formed.
  • the RESURF-JFET 1 includes a p + type base region 61 formed below a part of the finger-like portion 25 of the source wiring 23.
  • the base region 61 is formed so as to reach the buffer layer 11 from the surface 13 a of the RESURF layer 13.
  • a base electrode 62 that contacts the base region 61 is formed on the base region 61.
  • the base electrode 62 connects the finger 25 of the source wiring 23 and the base region 61.
  • the base electrode 62 is electrically connected to the buffer layer 11.
  • the base electrode 62 is disposed in contact with the source electrode 22 and has the same potential as the source electrode 22.
  • the base electrode 62 can be installed at any location as long as it can be connected to the source wiring 23, but it is desirable that the base electrode 62 be provided together with the source electrode 22 below the finger-like portion 25 of the source wiring 23.
  • FIG. 9 shows a cross section of the RESURF-JFET 1, but it is more preferable that the base electrode 62 is surrounded by the source electrode 22 in plan view. That is, it is more preferable that the base region 61 is surrounded by the source region 21 when the RESURF-JFET 1 is viewed in plan.
  • the base electrode 62 is provided on the lower side of the finger-like portion 25 of the source wiring 23 together with the source electrode 22, the operation of the transistor cell is stabilized. Is promoted. Further, depletion layer expansion during the off operation of the transistor in the buffer layer 11 and depletion layer shrinkage during the on operation are promoted. Therefore, the switching speed of the RESURF-JFET 1 can be improved. Since the base region 61 is surrounded by the source region 21 in a planar manner, a more stable operation of the transistor cell can be obtained.
  • the manufacturing method of RESURF-JFET 1 shown in FIG. 9 is basically the same as the manufacturing method of RESURF-JFET 1 of the first embodiment shown in FIG. 8, but an additional step of forming base region 61 is added. Is different. Specifically, steps (S10) to (S60) shown in FIG. 8 are performed. Thereafter, aluminum is ion-implanted at a depth reaching the buffer layer 11 to form a p + type base region 61.
  • the depth of the base region 61 can be set to 0.9 ⁇ m, for example.
  • the concentration of the p-type impurity in the base region 61 can be, for example, 1.0 ⁇ 10 19 cm ⁇ 3 .
  • step (S70) activation annealing for activating ions implanted into the base region 61 is performed simultaneously with the gate region 41, the source region 21 and the drain region 31. Thereafter, steps (S80) to (S90) are performed.
  • step (S100) an ohmic electrode is formed on the base region 61 integrally with the source electrode 22 to form the base electrode 62. Thereafter, steps (S110) to (S150) are performed. In this way, the RESURF-JFET 1 including the base region 61 shown in FIG. 9 can be obtained.
  • FIG. 10 is a cross-sectional view of the lateral field effect transistor of the third embodiment.
  • the lateral RESURF-JFET 1 shown in FIG. 10 has the same basic configuration as the RESURF-JFET 1 of the second embodiment shown in FIG.
  • the RESURF-JFET 1 of the third embodiment is different from the RESURF-JFET 1 of the first embodiment in that the base electrode 62 is provided below the source electrode 22.
  • a trench is formed by digging in the direction from the surface 13a of the RESURF layer 13 toward the buffer layer 11.
  • the base region 61 is formed below the trench.
  • the base electrode 62 is provided at the bottom of the trench so as to be in contact with the base region 61.
  • the base electrode 62 is formed below the source electrode 22 surrounding the base electrode 62 in a plan view, that is, on the side closer to the buffer layer 11.
  • a trench dug from the surface 13a of the RESURF layer 13 is formed, and ions are implanted into the bottom of the trench, whereby the base region 61 containing a p-type impurity is formed.
  • the manufacturing method of RESURF-JFET 1 shown in FIG. 10 is basically the same as the manufacturing method of RESURF-JFET 1 of the first embodiment shown in FIG. 8, but after the trench is formed in RESURF layer 13.
  • the difference is that a step of forming the base region 61 is added. Specifically, steps (S10) to (S40) shown in FIG. 8 are performed.
  • a trench is formed by RIE in a region corresponding to a place where the base region 61 is to be formed.
  • the depth of the trench is determined so that the ion-implanted region reaches the buffer layer 11 when ion implantation of the p-type impurity having the same implantation depth as that of the gate region 41 is performed at the bottom of the trench.
  • the trench depth can be 0.5 ⁇ m.
  • step (S50) simultaneously with ion implantation for forming the gate region 41, aluminum is ion-implanted from the bottom of the trench formed in the previous step. Thereby, a base region 61 containing a p-type impurity is formed below the trench.
  • the depth of the base region 61 can be set to 0.4 ⁇ m, for example.
  • the concentration of the p-type impurity in the base region 61 can be set to 1.0 ⁇ 10 19 cm ⁇ 3 , for example.
  • step (S70) activation annealing for activating ions implanted into the base region 61 is performed simultaneously with the gate region 41, the source region 21 and the drain region 31. Thereafter, steps (S80) to (S90) are performed.
  • step (S100) an ohmic electrode is formed on the base region 61 simultaneously with the formation of the source electrode 22, the drain electrode 32, and the gate electrode 42, and the base electrode 62 is formed. Form.
  • steps (S110) to (S150) are performed. In this way, the RESURF-JFET 1 shown in FIG. 10 in which the base electrode 62 is provided below the source electrode 22 can be obtained.
  • FIG. 11 is a cross-sectional view of the lateral field effect transistor of the fourth embodiment.
  • a lateral JFET 71 shown in FIG. 11 as an example of a lateral field effect transistor has the same basic configuration as the RESURF-JFET 1 of the first embodiment. However, in the JFET 71, the RESURF layer is not formed on the channel layer 12, and the channel layer 12 is also formed in the region where the RESURF layer 13 is formed in the RESURF-JFET 1 shown in FIG. This is different from the RESURF-JFET 1 in the first embodiment.
  • the active layer 14 includes a p ⁇ type buffer layer 11 formed on the substrate 10, an n type channel layer 12 formed on the buffer layer 11, and including.
  • the channel layer 12 has a surface 12a.
  • An n + -type source region 21, an n + -type drain region 31, and a p + -type gate region 41 are formed in the channel layer 12 from the surface 12 a of the channel layer 12.
  • a plurality of openings are formed in the field oxide film 20 formed on the surface 12 a that is the upper surface of the channel layer 12.
  • a source electrode 22 is formed inside the opening located on the source region 21.
  • the source region 21 is formed so as to face the finger-like portion 25 of the source wiring 23.
  • the source electrode 22 electrically connects the finger portion 25 of the source wiring 23 and the source region 21.
  • a drain electrode 32 is formed inside the opening located on the drain region 31 .
  • the drain region 31 is formed so as to face the finger-like portion 35 of the drain wiring 33.
  • the drain electrode 32 electrically connects the finger portion 35 of the drain wiring 33 and the drain region 31.
  • a gate electrode 42 is formed inside the opening located on the gate region 41.
  • the gate region 41 is formed so as to face the finger-like portion 45 of the gate wiring 43.
  • the gate electrode 42 electrically connects the finger 45 of the gate wiring 43 and the gate region 41.
  • the base portion 44 of the gate wiring 43 is arranged between the base portion 24 of the source wiring 23 and the drain wiring 33, and the base portion 44 of the gate wiring 43 and the finger-like portion 25 of the source wiring 23. And intersect. Therefore, similarly to the RESURF-JFET 1 of the first embodiment, the time delay of the gate voltage change is reduced and the time required for charging and discharging the gate circuit is shortened, so that the switching speed of the JFET 71 can be improved. And generation
  • the manufacturing method of JFET 1 shown in FIG. 11 is basically the same as the manufacturing method of RESURF-JFET 1 of Embodiment 1 shown in FIG. 8, but the step (S40) of forming RESURF layer 13 is performed. The difference is omitted. Specifically, steps (S10) to (S20) shown in FIG. 8 are performed. Thereafter, the channel layer 12 is formed on the buffer layer 11 (S30). The thickness of the channel layer 12 can be 0.65 ⁇ m, for example. A gate region 41 containing a first conductivity type (p-type) impurity is formed on the surface 12a of the channel layer 12 (S50).
  • p-type first conductivity type
  • the source region 21 and the drain region 31 containing the second conductivity type (n-type) impurity are formed on the surface 12a of the channel layer 12 so as to face each other with the gate region 41 interposed therebetween (S60).
  • activation annealing is performed to activate the ions implanted into the gate region 41, the source region 21, and the drain region 31 (S70).
  • the field oxide film 20 is formed by thermally oxidizing the surface 12a of the channel layer 12 (S80). Thereafter, steps (S90) to (S150) are performed. In this way, the JFET 71 shown in FIG. 11 can be obtained.
  • FIG. 12 is a cross-sectional view of the lateral field effect transistor of the fifth embodiment.
  • a lateral MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) 81 shown in FIG. 12 has the same basic configuration as the RESURF-JFET 1 of the first embodiment.
  • a p-type body layer 82 is formed on the buffer layer 11, and a source region 21, a drain region 31, and an n-type drift layer 83 are formed in the body layer 82.
  • the gate region 41 shown in FIG. 2 is not formed.
  • the gate electrode 42 is formed on the field oxide film 20.
  • active layer 14 includes p ⁇ type buffer layer 11 formed on substrate 10, p type body layer 82 formed on buffer layer 11, and ,including.
  • Body layer 82 has a surface 82a.
  • An n + -type source region 21 and an n + -type drain region 31 are formed from the surface 82 a of the body layer 82 to the inside of the body layer 82.
  • a plurality of openings are formed in the field oxide film 20 formed on the surface 82 a that is the upper surface of the body layer 82.
  • a source electrode 22 is formed inside the opening located on the source region 21.
  • the source region 21 is formed so as to face the finger-like portion 25 of the source wiring 23.
  • the source electrode 22 is in contact with the source region 21 and electrically connects the finger 25 of the source wiring 23 and the source region 21.
  • a drain electrode 32 is formed inside the opening located on the drain region 31 .
  • the drain region 31 is formed so as to face the finger-like portion 35 of the drain wiring 33.
  • the drain electrode 32 is in contact with the drain region 31 and electrically connects the finger portion 35 of the drain wiring 33 and the drain region 31.
  • the n-type drift layer 83 is formed from the surface 82 a of the body layer 82 to the inside of the body layer 82.
  • the drift layer 83 is in contact with the drain region 31 on the side toward the source region 21 with respect to the drain region 31, and is disposed with a space between the source region 21 and the drift layer 83.
  • the gate electrode 42 is formed on the insulating field oxide film 20 formed on the body layer 82. Gate electrode 42 is formed on body layer 82 with field oxide film 20 as an insulating layer interposed. Gate electrode 42 is in contact with field oxide film 20. Field oxide film 20 in contact with gate electrode 42 is in contact with body layer 82 and is also in contact with source region 21 and drift layer 83 formed in body layer 82. The gate electrode 42 is formed below a part of the finger 45 of the gate wiring 43. The source region 21 and the drift layer 83 are formed so as to extend to the vicinity immediately below the finger-like portion 45 of the gate electrode 42.
  • the base portion 44 of the gate wiring 43 is disposed between the base portion 24 of the source wiring 23 and the drain wiring 33, and the base portion 44 of the gate wiring 43 and the finger-like portion 25 of the source wiring 23. And intersect. Therefore, similarly to the RESURF-JFET 1 of the first embodiment, the time delay of the gate voltage change is reduced and the time required for charging and discharging the gate circuit is shortened, so that the switching speed of the MOSFET 81 can be improved. And generation
  • the manufacturing method of MOSFET 81 shown in FIG. 12 is basically the same as the manufacturing method of RESURF-JFET 1 of the first embodiment shown in FIG. 8, but the step of forming drift layer 83 and gate electrode 42 are the same.
  • steps (S10) to (S20) shown in FIG. 8 are performed.
  • the body layer 82 is formed on the buffer layer 11 (S30).
  • the thickness of the body layer 82 can be set to 0.6 ⁇ m, for example.
  • the source region 21 and the drain region 31 containing the second conductivity type (n-type) impurity are formed on the surface 82a of the body layer 82 (S60).
  • a drift layer 83 containing a second conductivity type (n-type) impurity is formed on the surface 82 a of the body layer 82.
  • activation annealing is performed to activate ions implanted into drift layer 83, source region 21 and drain region 31 (S70).
  • the field oxide film 20 is formed by thermally oxidizing the surface 82a of the body layer 82 (S80).
  • an opening is formed in a predetermined region of the field oxide film 20 corresponding to a position where the source electrode 22 and the drain electrode 32 are formed in a subsequent process (S90).
  • an ohmic electrode is formed inside the opening, and at the same time, an ohmic electrode corresponding to the gate electrode 42 is also formed in the field oxide film 20 (S100).
  • the source electrode 22 in contact with the source region 21, the drain electrode 32 in contact with the drain region 31, and the gate electrode 42 on the field oxide film 20 are formed.
  • steps (S110) to (S150) are performed. In this way, MOSFET 81 shown in FIG. 12 can be obtained.
  • FIG. 13 is a cross-sectional view of the lateral field effect transistor of the sixth embodiment.
  • a lateral MESFET (METal-Semiconductor Field Effect Transistor) 91 shown in FIG. 13 has the same basic configuration as the RESURF-JFET 1 of the first embodiment.
  • the MESFET 91 is different from the RESURF-JFET 1 in that it has a structure in which a Schottky gate electrode 42 is formed on the semiconductor channel layer 12.
  • the active layer 14 includes a p ⁇ type buffer layer 11 formed on the substrate 10, an n type channel layer 12 formed on the buffer layer 11, and including.
  • the channel layer 12 has a surface 12a.
  • An n + -type source region 21 and an n + -type drain region 31 are formed in the channel layer 12 from the surface 12 a of the channel layer 12.
  • a plurality of openings are formed in the field oxide film 20 formed on the surface 12 a that is the upper surface of the channel layer 12.
  • a source electrode 22 is formed inside the opening located on the source region 21.
  • the source region 21 is formed so as to face the finger-like portion 25 of the source wiring 23.
  • the source electrode 22 electrically connects the finger portion 25 of the source wiring 23 and the source region 21.
  • a drain electrode 32 is formed inside the opening located on the drain region 31 .
  • the drain region 31 is formed so as to face the finger-like portion 35 of the drain wiring 33.
  • the drain electrode 32 electrically connects the finger portion 35 of the drain wiring 33 and the drain region 31.
  • An opening is also formed in the field oxide film 20 between the source electrode 22 and the drain electrode 32, and a gate electrode 42 is formed inside the opening.
  • the gate electrode 42 is formed below a part of the finger 45 of the gate wiring 43.
  • the gate region described in the first embodiment does not exist below the gate electrode 42.
  • the gate electrode 42 is disposed directly on the surface 12a of the channel layer 12, and is formed so as to contact the channel layer 12 and exhibit Schottky characteristics.
  • the base 44 of the gate wiring 43 is disposed between the base 24 of the source wiring 23 and the drain wiring 33, and the finger 44 of the base 44 of the gate wiring 43 and the source wiring 23. And intersect. Therefore, similarly to the RESURF-JFET 1 of the first embodiment, the time delay of the gate voltage change is reduced and the time required for charging and discharging the gate circuit is shortened, so that the switching speed of the MESFET 91 can be improved. And generation
  • the manufacturing method of MESFET 91 shown in FIG. 13 is basically the same as the manufacturing method of RESURF-JFET 1 of the first embodiment shown in FIG. 8, but the step of forming RESURF layer 13 (S40) and The difference is that the step (S50) of forming the gate region 41 is omitted. Specifically, steps (S10) to (S30) shown in FIG. 8 are performed. Subsequently, a source region 21 and a drain region 31 containing a second conductivity type (n-type) impurity are formed on the surface 12a of the channel layer 12 (S60).
  • the field oxide film 20 is formed by thermally oxidizing the surface 12a of the channel layer 12 (S80). Thereafter, steps (S90) to (S150) are performed. In this way, the MESFET 91 shown in FIG. 13 can be obtained.
  • RESURF-JFET 10 substrate, 11 buffer layer, 12 channel layer, 12a, 13a, 82a surface, 13 RESURF layer, 14 active layer, 20 field oxide film, 21 source region, 22 source electrode, 23 source wiring, 24, 34, 44 base, 25, 35, 45 fingers, 31 drain region, 32 drain electrode, 33 drain wiring, 41 gate region, 42 gate electrode, 43 gate wiring, 46 tip, 47 connection, 49 gate pad, 51 interlayer insulation film, 52 passivation film, 61 base region, 62 base electrode, 82 body layer, 83 drift layer, 101 first wiring, 102 second wiring.

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Abstract

　スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供する。ゲート配線（４３）は、基部（４４）と、基部（４４）から突出する複数の指状部（４５）と、隣接する指状部（４５）の先端部（４６）を接続する接続部（４７）と、を有する。ゲート配線（４３）の指状部（４５）は、ソース配線（２３）の指状部（２５）とドレイン配線（３３）の指状部（３５）と、の間に配置されている。ゲート配線（４３）の基部（４４）は、ソース配線（２３）の基部（２４）とドレイン配線（３３）の指状部（３５）との間に配置され、かつ、ソース配線（２３）の指状部（２５）との間に絶縁膜を介在させて指状部（２５）と交差している。

Description

電界効果トランジスタ
　本発明は、電界効果トランジスタに関し、特に、横型の電界効果トランジスタに関する。
　横型の電界効果トランジスタでは、電流容量を大きくするためゲート幅を拡大する場合に、複数のトランジスタセルを並べて並列に接続できるように、ソース配線とドレイン配線とには櫛形の構造を採用することが多い。このとき、ゲート配線には、ミアンダ形状や櫛形状が採用されている。
　従来、櫛形状のソース電極およびドレイン電極の指状部が互いに組み合わさるように対向して位置し、ミアンダ形状のゲート電極がソース電極とドレイン電極との間に位置する形状の上面パターンが形成されている、電界効果トランジスタが提案されている。また、櫛形状のソース電極およびドレイン電極の指状部が互いに組み合わさるように対向して形成され、そのソース電極とドレイン電極との間に櫛形状のゲート電極の指状部が形成され、ゲート電極の指状部の基部となる共通部がトランジスタの外部に形成されている、電界効果トランジスタが提案されている（たとえば、特開２００６－６６８８７号公報（特許文献１）参照）。
　また、複数のユニットセルのソース接点とドレイン接点とが相互に嵌合し、これらの間にゲート接点が配置され、被覆層が、接点バイアホール中に配設されたｐ＋接点を介して、ソース接点をｐ＋領域に電気的に結合している、トランジスタが提案されている（たとえば、国際公開第２００６／０６５３２４号（特許文献２）参照）。
特開２００６－６６８８７号公報 国際公開第２００６／０６５３２４号
　上記文献に開示されているミアンダ形状のゲート電極上には、ゲート電極と同じミアンダ形状のゲート配線があり、その一端がゲートパッドに接続されていると一般的には考えられる。ゲート配線がミアンダ形状である場合、ゲート配線の抵抗が高く、ゲート回路の充放電に時間がかかる。また、ゲート配線が長くなるため、ゲート配線のゲートパッドに近い部分とゲートパッドから遠い部分とで、ゲート電圧変化に時間遅れが生じる。そのため、トランジスタのスイッチングを速くすることができない。
　また、ゲート配線は一般に１μｍ程度以下の幅を有するため、製造工程中に、フォトリソグラフィの不良により配線が部分的に形成されない、パターン欠落が生じる場合がある。ゲート配線がミアンダ形状である場合、ゲート配線の一箇所でも途切れてしまうと、その箇所よりもゲートパッドから遠い部分のゲート配線ではゲート電圧が変化せず、その部分のトランジスタが動作しなくなる。そのため、トランジスタの動作不良品が発生しやすい。
　一方、上述した特開２００６－６６８８７号公報（特許文献１）に開示されている櫛形状のゲート配線では、ゲート配線の指状部がソース配線の基部の下側を通っている。通常、ソース配線の基部は幅を広く取るため、その下側を通るゲート配線が長くなり、抵抗が高くなる。また、ゲート配線とソース配線の基部との交差面積が大きくなるため、ゲート－ソース間の容量が大きくなる。そのため、ゲート回路の充放電に時間がかかり、トランジスタのスイッチングを速くすることができない。加えて、製造工程中で生じたパターン欠落によりゲート配線の指状部が切れ、切断箇所よりも先の部分のトランジスタが作動しなくなり、トランジスタの動作不良品が発生しやすくなる。
　本発明は上記の課題に鑑みてなされたものであり、その主たる目的は、スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供することである。
　本発明に係る電界効果トランジスタは、基板と、基板上に形成された活性層と、活性層の上側に形成されたソース配線、ドレイン配線およびゲート配線と、を備える。ソース配線は、ソース配線基部と、ソース配線基部から突出する複数のソース配線指状部とを有する、櫛形状に形成されている。ドレイン配線は、ドレイン配線基部と、ドレイン配線基部から突出する複数のドレイン配線指状部とを有する、櫛形状に形成されている。ソース配線とドレイン配線とは、ソース配線指状部とドレイン配線指状部とが互いに組み合わさるように、対向して配置されている。ゲート配線は、ゲート配線基部と、ゲート配線基部から突出する複数のゲート配線指状部と、隣接するゲート配線指状部の先端部を接続する接続部と、を有する。ゲート配線指状部は、ソース配線指状部とドレイン配線指状部との間に配置されている。ゲート配線基部は、ソース配線基部とドレイン配線指状部との間に配置され、かつ、ソース配線指状部との間に絶縁膜を介在させてソース配線指状部と交差している。
　好ましくは、隣接するゲート配線指状部と、ゲート配線指状部を接続する接続部とは、第一配線を構成する。ゲート配線基部の、接続部によって接続された隣接するゲート配線指状部がゲート配線基部に接続される二点間は、第一配線と電気的に並列な第二配線を構成する。第一配線の電気抵抗は、第二配線の電気抵抗以上である。
　好ましくは、ゲート配線指状部の縦断面積は、ゲート配線基部の縦断面積以下である。
　好ましくは、活性層は、第一導電型のバッファ層と、バッファ層上に形成され、表面を有する第二導電型のチャネル層と、ソース配線指状部の少なくとも一部に対向するチャネル層の表面からチャネル層の内部に形成された第二導電型のソース領域と、ドレイン配線指状部の少なくとも一部に対向するチャネル層の表面からチャネル層の内部に形成された第二導電型のドレイン領域と、ゲート配線指状部の少なくとも一部に対向するチャネル層の表面からチャネル層の内部に形成された第一導電型のゲート領域と、を含む。電界効果トランジスタは、ソース配線指状部とソース領域とを接続するソース電極と、ドレイン配線指状部とドレイン領域とを接続するドレイン電極と、ゲート配線指状部とゲート領域とを接続するゲート電極と、をさらに備える。
　好ましくは、活性層は、第一導電型のバッファ層と、バッファ層上に形成された第二導電型のチャネル層と、チャネル層上に形成され、表面を有する第一導電型のリサーフ層と、ソース配線指状部の少なくとも一部に対向するリサーフ層の表面からチャネル層に達するように形成された第二導電型のソース領域と、ドレイン配線指状部の少なくとも一部に対向するリサーフ層の表面からチャネル層に達するように形成された第二導電型のドレイン領域と、ゲート配線指状部の少なくとも一部に対向するリサーフ層の表面からチャネル層に達するように形成された第一導電型のゲート領域と、を含む。電界効果トランジスタは、ソース配線指状部とソース領域とを接続するソース電極と、ドレイン配線指状部とドレイン領域とを接続するドレイン電極と、ゲート配線指状部とゲート領域とを接続するゲート電極と、をさらに備える。
　好ましくは、活性層は、第一導電型のバッファ層と、バッファ層上に形成され、表面を有する第一導電型のボディ層と、ソース配線指状部の少なくとも一部に対向するボディ層の表面からボディ層の内部に形成された第二導電型のソース領域と、ドレイン配線指状部の少なくとも一部に対向するボディ層の表面からボディ層の内部に形成された第二導電型のドレイン領域と、を含む。電界効果トランジスタは、ゲート配線指状部の少なくとも一部の下側に形成され、絶縁層を介在させてボディ層上に形成された、ゲート電極と、ソース配線指状部とソース領域とを接続するソース電極と、ドレイン配線指状部とドレイン領域とを接続するドレイン電極と、をさらに備える。
　好ましくは、活性層は、第一導電型のバッファ層と、バッファ層上に形成され、表面を有する第二導電型のチャネル層と、ソース配線指状部の少なくとも一部に対向するチャネル層の表面からチャネル層の内部に形成された第二導電型のソース領域と、ドレイン配線指状部の少なくとも一部に対向するチャネル層の表面からチャネル層の内部に形成された第二導電型のドレイン領域と、を含む。電界効果トランジスタは、ゲート配線指状部の少なくとも一部の下側に形成され、チャネル層に接触しショットキー特性を示す、ゲート電極と、ソース配線指状部とソース領域とを接続するソース電極と、ドレイン配線指状部とドレイン領域とを接続するドレイン電極と、をさらに備える。
　好ましくは、電界効果トランジスタは、ソース配線指状部の少なくとも一部の下側に形成され、表面からバッファ層に達する、第一導電型のベース領域と、ソース配線指状部とベース領域とを接続するベース電極と、をさらに備える。
　好ましくは、ベース領域は、電界効果トランジスタを平面視したとき、ソース領域に取り囲まれている。
　好ましくは、ベース電極は、ソース電極よりも下側に設けられている。
　本発明の電界効果トランジスタによると、スイッチング速度を向上でき、動作不良品を低減することができる。
実施の形態１の横型電界効果トランジスタの配線形状を示す模式図である。 実施の形態１の横型電界効果トランジスタの断面図である。 実施の形態１の横型電界効果トランジスタの他の断面図である。 実施の形態１の横型電界効果トランジスタのさらに他の断面図である。 ゲート配線の一部の分解図である。 図５中のＶＩ－ＶＩ線に沿うゲート配線の基部の断面図である。 図５中のＶＩＩ－ＶＩＩ線に沿うゲート配線の指状部の断面図である。 実施の形態１の横型電界効果トランジスタの製造方法を示す流れ図である。 実施の形態２の横型電界効果トランジスタの断面図である。 実施の形態３の横型電界効果トランジスタの断面図である。 実施の形態４の横型電界効果トランジスタの断面図である。 実施の形態５の横型電界効果トランジスタの断面図である。 実施の形態６の横型電界効果トランジスタの断面図である。
　以下、図面に基づいてこの発明の実施の形態を説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
　（実施の形態１）
　図１は、実施の形態１の横型電界効果トランジスタの配線形状を示す模式図である。図１には、横型電界効果トランジスタのソース配線、ドレイン配線およびゲート配線の配置が図示されている。図１に示すように、本実施の形態の横型電界効果トランジスタは、ソース配線２３と、ドレイン配線３３と、ゲート配線４３と、を備える。ソース配線２３は、基部２４と、基部２４から突出する複数の指状部２５とを有する、櫛形状に形成されている。ソース配線２３の複数の指状部２５は、各々基部２４に接続されている。ドレイン配線３３は、基部３４と、基部３４から突出する複数の指状部３５とを有する、櫛形状に形成されている。ドレイン配線３３の複数の指状部３５は、各々基部３４に接続されている。
　ソース配線２３とドレイン配線３３とは、櫛形状のソース配線２３の指状部２５とドレイン配線３３の指状部３５とが互いに組み合わさるように、対向して配置されている。すなわち、ソース配線２３の指状部２５とドレイン配線３３の指状部３５とが交互に配置されるように、ソース配線２３とドレイン配線３３とは配置されている。
　図１に示すソース配線２３は、三本の指状部２５を有し、指状部２５は、基部２４に対し直交するように、基部２４の一方から突出している。図１に示すドレイン配線３３は、四本の指状部３５を有し、指状部３５は、基部３４に対し直交するように、基部２４の一方から突出している。ソース配線２３の三本の指状部２５が、ドレイン配線３３の四本の指状部３５の間に挿通されるように、ソース配線２３とドレイン配線３３とが配置されている。
　ソース配線２３の基部２４と、ドレイン配線３３の基部３４とは、互いに平行に配置されている。ソース配線２３の指状部２５は、ドレイン配線３３の基部３４に向かって、基部２４から延びている。ドレイン配線３３の指状部３５は、ソース配線２３の基部２４に向かって、基部３４から延びている。ソース配線２３の指状部２５と、ドレイン配線３３の指状部３５とは、互いに平行に並べられ、一本ずつ交互に配置されている。
　ソース配線２３の指状部２５の、ドレイン配線３３の指状部３５と組み合わされて並べられた部分の下側には、図１中に点線で示すソース電極２２が配置されている。ドレイン配線３３の指状部３５の、ソース配線２３の指状部２５と組み合わされて並べられた部分の下側には、図１中に点線で示すドレイン電極３２が配置されている。本明細書中で、上側とは、半導体の積層方向において基板から離れる側を示し、下側とは、半導体の積層方向において基板に近い側を示す。
　ゲート配線４３は、基部４４と、基部４４から突出する複数の指状部４５とを有する。トランジスタを平面視した場合、ソース配線２３の基部２４に近接する側に、ゲート配線４３の基部４４が配置される。ゲート配線４３の基部４４は、ソース配線２３の基部２４とドレイン配線３３の指状部３５との間に配置されている。ゲート配線４３の基部４４は、ソース配線２３の指状部２５の下側に配置されており、絶縁膜を介してソース配線２３の指状部２５と交差している。ゲート配線４３の基部４４の一方端は、金属などの導電体で形成されるゲートパッド４９に接続されている。
　ゲート配線４３の指状部４５は、基部４４に対し直交するように、基部４４の一方から突出している。ゲート配線４３の複数の指状部４５は、互いに平行に配置されている。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５と、ドレイン配線３３の指状部３５との間に配置されている。ゲート配線４３の指状部４５は、ドレイン配線３３の基部３４に向かって、基部４４から延びている。ゲート配線４３の指状部４５と、ソース配線２３の指状部２５と、ドレイン配線３３の指状部３５とは、互いに平行に並べられて配置されている。
　ゲート配線４３は、隣接する指状部４５の先端部４６を接続する接続部４７をさらに有する。隣接する一組の指状部４５の、ドレイン配線３３の基部３４側の先端部４６同士は、接続部４７によって接続されている。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５を挟んで、隣り合うもの同士の末端が接続部４７により接続されている。ゲート配線４３の指状部４５と接続部４７とは、ソース配線２３の指状部２５を取り囲む、Ｕ字状に形成されている。
　図２は、実施の形態１の横型電界効果トランジスタの断面図である。図２では、横型電界効果トランジスタの一例としての、横型のＲＥＳＵＲＦ－ＪＦＥＴ（ＲＥｄｕｃｅｄ　ＳＵＲｆａｃｅ　Ｆｉｅｌｄ　Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）１の、図１中のＩＩ－ＩＩ線に沿う断面が図示されている。
　図２に示すＲＥＳＵＲＦ－ＪＦＥＴ１では、ＳｉＣなどの半導体により形成された基板１０上に、半導体からなる活性層１４が形成されている。ＲＥＳＵＲＦ－ＪＦＥＴ１は、基板１０と、基板１０上に形成された活性層１４とを備える。ソース配線２３と、ドレイン配線３３と、ゲート配線４３とは、活性層１４の上側に形成されている。
　活性層１４は、基板１０上に形成されたｐ－型のバッファ層１１と、バッファ層１１上に形成されたｎ型のチャネル層１２と、チャネル層１２上に形成されたｐ型のリサーフ層１３と、を含む。リサーフ層１３は、表面１３ａを有する。リサーフ層１３の表面１３ａからチャネル層１２に達するように、ｎ＋型のソース領域２１と、ｎ＋型のドレイン領域３１と、ｐ＋型のゲート領域４１と、が互いに距離を隔てて形成されている。
　バッファ層１１とリサーフ層１３とゲート領域４１とは、導電型が第一導電型としてのｐ型である。ゲート領域４１のｐ型不純物濃度は、リサーフ層１３におけるｐ型不純物濃度よりも高い。バッファ層１１のｐ型不純物濃度は、リサーフ層１３におけるｐ型不純物濃度よりも低い。チャネル層１２とソース領域２１とドレイン領域３１とは、導電型が第二導電型としてのｎ型である。ソース領域２１およびドレイン領域３１のｎ型不純物濃度は、チャネル層１２におけるｎ型不純物濃度よりも高い。
　リサーフ層１３の上部表面である表面１３ａ上には、絶縁材料からなるフィールド酸化膜２０が形成されている。フィールド酸化膜２０には、複数の開口部が形成されている。ソース領域２１上に位置する開口部の内部には、ソース電極２２が形成されている。ドレイン領域３１上に位置する開口部の内部には、ドレイン電極３２が形成されている。ゲート領域４１上に位置する開口部の内部には、ゲート電極４２が形成されている。
　フィールド酸化膜２０は、リサーフ層１３の表面１３ａにおいて、ソース電極２２、ドレイン電極３２およびゲート電極４２が形成されている領域以外の領域全体を覆うように形成されている。これによりフィールド酸化膜２０は、ソース電極２２、ドレイン電極３２およびゲート電極４２のそれぞれを、電気的に分離する。
　電子が供給されるソース領域２１は、ソース配線２３の指状部２５に対向するように形成されている。ソース領域２１上側の、ソース電極２２上には、金属などの導電体からなるソース配線２３が形成されている。ソース電極２２は、ソース配線２３の指状部２５とソース領域２１とを電気的に接続する。
　電子が取り出されるドレイン領域３１は、ドレイン配線３３の指状部３５に対向するように形成されている。ドレイン領域３１上側の、ドレイン電極３２上には、導電体からなるドレイン配線３３が形成されている。ドレイン電極３２は、ドレイン配線３３の指状部３５とドレイン領域３１とを電気的に接続する。
　ソース領域２１とドレイン領域３１との間に配置され、ソース領域２１とドレイン領域３１との間を電気的に接続および遮断するゲート領域４１は、ゲート配線４３の指状部４５に対向するように形成されている。ゲート領域４１上側の、ゲート電極４２上には、導電体からなるゲート配線４３が形成されている。ゲート電極４２は、ゲート配線４３の指状部４５とゲート領域４１とを電気的に接続する。
　フィールド酸化膜２０上には、層間絶縁膜５１が形成されている。層間絶縁膜５１は、ゲート配線４３を覆い、ソース配線２３とドレイン配線３３との間に充填されるように形成されている。層間絶縁膜５１は、ソース配線２３とゲート配線４３とを電気的に絶縁し、かつ、ドレイン配線３３とゲート配線４３とを電気的に絶縁する。
　層間絶縁膜５１上には、パッシベーション膜５２が形成されている。パッシベーション膜５２は、ソース配線２３およびドレイン配線３３の全体を含む、ＲＥＳＵＲＦ－ＪＦＥＴ１の全体を覆うように形成されている。パッシベーション膜５２は、ＲＥＳＵＲＦ－ＪＦＥＴ１を外側から保護する表面保護膜として機能する。
　図３は、実施の形態１の横型電界効果トランジスタの他の断面図である。図３では、ＲＥＳＵＲＦ－ＪＦＥＴ１の、図１中のＩＩＩ－ＩＩＩ線に沿う断面が図示されている。図３には、ゲート配線４３の基部４４と接続部４７とが図示されている。基部４４と接続部４７との下側にはゲート領域４１が形成されており、ゲート配線４３の基部４４と接続部４７とは、ゲート電極４２を介してゲート領域４１に接続されている。
　ゲート配線４３の基部４４と接続部４７との間には、ソース配線２３の指状部２５が設けられている。ソース配線２３の指状部２５の下側には、ソース領域２１が形成されている。図３に示すソース配線２３の左側の端部に、ソース配線２３の基部２４が配置されている。図３において、ソース配線２３の指状部２５は、ゲート領域４１の上側から、ゲート配線４３の基部４４を覆う位置にまで、図中左右方向に延在する。ゲート配線４３の基部４４は、ソース配線２３の指状部２５との間に層間絶縁膜５１を介在させて、ソース配線２３の指状部２５のうち基部２４に近い一部分に対して交差している。
　図３には、ドレイン配線３３の基部３４が図示されている。ドレイン電極３２は、図１を参照して説明したように、ドレイン配線３３の指状部３５の下側に配置されるが、ドレイン配線３３の基部３４の下側には配置されない。そのため図３では、ドレイン配線３３の下側には、ドレイン電極３２とドレイン領域３１とは配置されていない。
　図４は、実施の形態１の横型電界効果トランジスタのさらに他の断面図である。図４では、ＲＥＳＵＲＦ－ＪＦＥＴ１の、図１中のＩＶ－ＩＶ線に沿う断面が図示されている。図４には、ゲート配線４３の基部４４が図中左右方向に延在して図示されている。基部４４の下側にはゲート領域４１が形成され、ゲート配線４３の基部４４はゲート電極４２を介してゲート領域４１に接続されている。
　ゲート配線４３の基部４４は、層間絶縁膜５１によって覆われている。層間絶縁膜５１上に、パッシベーション膜５２に被覆されるように、ソース配線２３の指状部２５が配置されている。つまり、図３および図４より明らかなように、ソース配線２３の指状部２５とゲート配線４３の基部４４との間には、層間絶縁膜５１が介在し、これによりソース配線２３の指状部２５とゲート配線４３の基部４４とは電気的に絶縁されている。
　ゲート配線４３の基部４４の一方端はゲートパッド４９に接続されており、ゲートパッド４９は、フィールド酸化膜２０上から層間絶縁膜５１およびパッシベーション膜５２を厚み方向に貫いて、ＲＥＳＵＲＦ－ＪＦＥＴ１の外表面に露出している。このように配置されたゲートパッド４９を介して、ゲート配線４３の外部の電気回路との電気的接続が可能とされている。
　図５は、ゲート配線４３の一部の分解図である。図５に示す一対の隣接するゲート配線４３の指状部４５と、指状部４５を接続する接続部４７とは、第一配線１０１を構成する。第一配線１０１は、ゲート配線４３の基部４４と接続部４７によって形成された、Ｕ字状構造を有する。ゲート配線４３の基部４４の、接続部４７によって接続された隣接する指状部４５が基部４４に接続される二点間は、第一配線１０１と電気的に並列な第二配線１０２を構成する。第二配線１０２は、第一配線１０１のＵ字状構造の先端の二箇所が接続される位置に対応する基部４４の二点を結ぶ、基部４４の一部分である。Ｕ字形状の第一配線１０１と、直線状の第二配線１０２とは、電気的に並列となっている。
　ゲート配線４３は、第一配線１０１の電気抵抗が第二配線１０２の電気抵抗以上であるように、形成されている。Ｕ字形状に配置されたゲート配線４３の指状部４５および接続部４７によって形成される導電路の電気抵抗に対し、当該導電路と並列になっているゲート配線４３の基部４４の部分の電気抵抗は、等しいかまたはより小さい。そのため、第一配線１０１よりも第二配線１０２の方が、電流が流れやすくなっている。つまり、第二配線１０２を形成する基部４４に電圧が印加された場合、図５中に矢印で示す図中右側の指状部４５から接続部４７を経由して左側の指状部４５へ流れる電流よりも、基部４４の内部を流れる電流の方がより大きくなる。
　図６は、図５中のＶＩ－ＶＩ線に沿うゲート配線４３の基部４４の断面図である。図７は、図５中のＶＩＩ－ＶＩＩ線に沿うゲート配線４３の指状部４５の断面図である。図６と図７とを比較して、ゲート配線４３の指状部４５の縦断面積は、ゲート配線４３の基部４４の縦断面積以下である。ここで、縦断面積とは、配線の延在方向に対して直角方向に切断した場合の、配線の断面積をいう。
　たとえば、ゲート配線４３の基部４４の幅ｗ１は５μｍ、厚さｈ１は０．１μｍであってもよい。基部４４の、Ｕ字状の第一配線１０１と並列となる第二配線１０２を形成する長さは、１０μｍであってもよい。また、ゲート配線４３の指状部４５の幅ｗ２は２μｍ、厚さｈ２は０．１μｍであって、指状部４５の長さは１５０μｍであってもよい。
　以上の構成を有するＲＥＳＵＲＦ－ＪＦＥＴ１では、ゲート配線４３の基部４４から複数の指状部４５が突き出るように形成され、複数の指状部４５は基部４４に並列接続されている。そのため、従来のミアンダ形状のゲート配線に比べて、ゲートパッド４９からゲートパッド４９に近い指状部４５へ至る経路と、ゲートパッド４９から遠い指状部４５へ至る経路との、電気抵抗値の差を小さくできる。したがって、ゲートパッド４９に近い指状部４５と、ゲートパッド４９から離れる指状部４５とでの、ゲート電圧変化の時間遅れを小さくすることができる。
　ゲート配線４３の指状部４５および接続部４７が形成する第一配線１０１の電気抵抗が、基部４４が形成する第一配線１０１と並列な第二配線１０２の電気抵抗以上であるように、ゲート配線４３は形成されている。ゲート配線４３の基部４４における電気抵抗が小さいので、基部４４を流れる電流に対する抵抗を小さくすることができる。かつ、指状部４５と比較して基部４４に電流が流れやすくなりために、ゲートパッド４９に近い指状部４５と遠い指状部４５とでの、ゲート電圧変化の時間遅れを小さくすることができる。ゲート配線４３の指状部４５の縦断面積を基部４４の縦断面積以下とすることにより、指状部４５と比較して基部４４の抵抗を小さくできる効果を、より顕著に得ることができる。
　また、ソース配線２３の基部２４とドレイン配線３３との間にゲート配線４３の基部４４が配置されているため、ソース配線２３とゲート配線４３との交差面積が小さくなっている。一般に、ソース配線２３の基部２４の幅（基部２４の延在方向に直交する方向（図１中の上下方向）の寸法）は、ゲート配線４３の基部４４の幅に比べて大きい。そのため、櫛形状のゲート配線の指状部がソース配線の基部の下側を通る従来技術におけるソース配線の基部とゲート配線の指状部との交差面積と比較して、本実施の形態の構成におけるソース配線２３の指状部２５とゲート配線４３の基部４４との交差面積を、より小さくすることができる。したがって、ゲート－ソース間の容量を小さくすることができるので、ゲート回路の充放電に要する時間を短縮することができる。
　このように、本実施の形態のＲＥＳＵＲＦ－ＪＦＥＴ１では、ゲート電圧変化の時間遅れが小さくなり、ゲート回路の充放電に要する時間が短縮されているので、ＲＥＳＵＲＦ－ＪＦＥＴ１のスイッチング速度を向上することができる。
　一方、本実施の形態のＲＥＳＵＲＦ－ＪＦＥＴ１では、ゲート配線４３の基部４４に複数の指状部４５が並列接続されているため、一つの指状部４５においてパターン欠落が発生しても、他の指状部４５へのゲート電圧変化の伝達には影響しない。また、二つの隣接する指状部４５と接続部４７とにより、基部４４との二箇所の接続を有するＵ字状の配線が形成されるので、たとえ指状部４５の一箇所でパターン欠落が発生し配線が途切れても、配線のその先の部分に、基部４４との他方の接続部からゲート電圧変化を伝えて、トランジスタを動作させることができる。一つのＵ字状の配線内の二箇所以上が途切れた場合には、トランジスタが動作しない部分が発生するが、この場合も同様に、他の指状部４５へのゲート電圧変化の伝達には影響しない。したがって、トランジスタの動作不良品の発生を抑制することができる。
　ゲート配線４３の基部４４においてもパターン欠落は発生し得る。しかし、ゲート配線４３の指状部４５の縦断面積を基部４４の縦断面積以下とすることにより、基部４４においてパターン欠落によりゲート配線４３が途切れる可能性を、指状部４５と比較して低減することができる。そのため、したがって、トランジスタの動作不良品の発生を、さらに抑制することができる。
　次に、図２～図４に示したＲＥＳＵＲＦ－ＪＦＥＴ１の製造方法について説明する。図８は、実施の形態１の横型電界効果トランジスタの製造方法を示す流れ図である。本実施の形態に従った横型電界効果トランジスタであるＲＥＳＵＲＦ－ＪＦＥＴ１の製造方法では、以下の工程を実施する。
　まず、半導体基板としての基板１０を準備する（Ｓ１０）。たとえば、４Ｈ－ＳｉＣと呼ばれる単結晶タイプのＳｉＣなどの、ｎ型基板を準備する。次に、基板１０の主表面上に位置し、第一導電型不純物としてのｐ型不純物を含むＳｉＣ層からなる、バッファ層１１を形成する（Ｓ２０）。バッファ層１１の厚みはたとえば１０μｍとし、成膜方法としてはエピタキシャル成長法を用いることができる。ｐ型不純物としてはアルミニウム（Ａｌ）が用いられてもよい。バッファ層１１におけるｐ型不純物の濃度はたとえば１．０×１０１６ｃｍ－３とする。
　次に、バッファ層１１上に位置し、バッファ層１１におけるｐ型不純物の濃度より高い濃度の第二導電型（ｎ型）不純物を含む、チャネル層１２を形成する（Ｓ３０）。ｎ型不純物として窒素（Ｎ）が用いられてもよい。チャネル層１２の厚みはたとえば０．４μｍとすることができる。チャネル層１２におけるｎ型の導電性不純物の濃度は２．０×１０１７ｃｍ－３とすることができる。その後、チャネル層１２上にリサーフ層１３を形成する（Ｓ４０）。リサーフ層１３は、バッファ層１１におけるｐ型不純物の濃度より高い濃度の第一導電型（ｐ型）不純物を含む。リサーフ層１３の厚みはたとえば０．２５μｍとすることができ、また、リサーフ層１３におけるｐ型の導電性不純物の濃度は２．０×１０１７ｃｍ－３とすることができる。
　次に、リサーフ層１３の表面１３ａからリサーフ層１３を貫通してチャネル層１２にまで到達するように、第一導電型（ｐ型）不純物を含むゲート領域４１を形成する（Ｓ５０）。具体的には、フォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いることにより、リサーフ層１３およびチャネル層１２にイオン注入法を用いてアルミニウム（Ａｌ）を注入する。このようにして、導電型がｐ型のゲート領域４１を形成する。ゲート領域４１の深さはたとえば０．４μｍとすることができる。また、ゲート領域４１におけるｐ型不純物の濃度はたとえば１．０×１０１９ｃｍ－３とすることができる。
　次に、リサーフ層１３の表面１３ａからリサーフ層１３を貫通してチャネル層１２にまで到達するように、ゲート領域４１を挟んで対向する、第二導電型（ｎ型）不純物を含むソース領域２１およびドレイン領域３１を形成する（Ｓ６０）。具体的には、上述したゲート領域４１を形成する工程と同様に、リサーフ層１３およびチャネル層１２にイオン注入法を用いてリン（Ｐ）を注入することにより、導電型がｎ型のソース領域２１およびドレイン領域３１を形成する。ソース領域２１およびドレイン領域３１の深さはたとえば０．４μｍとすることができる。ソース領域２１およびドレイン領域３１におけるｎ型不純物の濃度はたとえば５．０×１０１９ｃｍ－３とすることができる。
　次に、上述したゲート領域４１、ソース領域２１およびドレイン領域３１に注入したイオンを活性化するための、活性化アニールを行なう（Ｓ７０）。活性化アニール工程の条件としては、たとえば雰囲気としてアルゴンガスを用い、加熱温度を１７００℃、加熱時間を３０分とすることができる。なお、アニール時の雰囲気圧力はたとえば１００ｋＰａとすることができる。次に、フィールド酸化膜２０を形成する（Ｓ８０）。具体的には、上述した処理を行なった基板１０を酸素雰囲気中で加熱することにより、リサーフ層１３の表面１３ａを熱酸化してフィールド酸化膜２０を形成する。加熱条件としては、たとえば加熱温度を１３００℃、加熱時間を６０分とすることができる。なお、加熱時の雰囲気圧力はたとえば大気圧とすることができる。この結果、厚みが０．１μｍのフィールド酸化膜２０が形成される。
　次に、フィールド酸化膜２０の所定領域に開口部を形成する（Ｓ９０）。開口部は、後工程において電極が形成される位置に形成される。具体的には、フィールド酸化膜２０上に、フォトリソグラフィ法を用いて所定のパターンを有するレジスト膜を形成する。このレジスト膜には、開口部が形成されるべき領域に開口パターンが形成されている。このレジスト膜をマスクとして用いて、エッチングを行なうことによりフィールド酸化膜２０を部分的に除去する。このようにして開口部を形成する。
　次に、開口部の内部にオーミック電極を形成する（Ｓ１００）。具体的には、開口部の内部およびレジスト膜の上部表面上にオーミック電極を構成する導電体膜（たとえばニッケル（Ｎｉ）膜）を蒸着法を用いて形成する。その後、レジスト膜を除去することにより、当該レジスト膜上に形成されたＮｉ膜の部分も除去する（リフトオフ）。そして、Ｎｉ膜が形成されたＳｉＣ基板をアルゴン雰囲気中で熱処理することにより、Ｎｉ膜をオーミック電極とする。この熱処理の条件としては、たとえば加熱温度を９５０℃とし、加熱時間を２分とすることができる。また、アルゴン雰囲気の圧力は大気圧とすることができる。このようにして、ソース領域２１に接触するソース電極２２、ドレイン領域３１に接触するドレイン電極３２、およびゲート領域４１に接触するゲート電極４２が形成される。
　次に、ゲート電極４２上にゲート配線４３を形成する（Ｓ１１０）。具体的には、ゲート電極４２上に、フォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜では、ゲート電極４２を露出させる開口パターンが形成されている。レジスト膜の開口パターン内部に、ゲート配線４３となるべき導電体膜（たとえばアルミニウム膜）を蒸着する。アルミニウム膜の厚みは、たとえば０．１μｍとすることができる。その後、レジスト膜を除去することにより、レジスト膜上に位置する導電体膜の一部を除去する（リフトオフ）。この結果、ゲート電極４２上に位置するゲート配線４３を得る。
　次に、ゲート配線４３を覆う層間絶縁膜５１を形成する（Ｓ１２０）。具体的には、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）法を用いて、厚みが０．２μｍのＳｉＯ２膜からなる層間絶縁膜５１が形成される。このようにして、層間絶縁膜５１が、ゲート配線４３、ソース電極２２、ドレイン電極３２およびフィールド酸化膜２０の表面上に接触するように形成される。
　次に、層間絶縁膜５１の一部を除去して、層間絶縁膜５１の所定領域に開口部を形成する（Ｓ１３０）。開口部は、後工程においてゲートパッド４９、ソース配線２３、およびドレイン配線３３が形成される位置に、形成される。具体的には、層間絶縁膜５１の上にレジストが塗布された後、露光および現像が行なわれ、層間絶縁膜５１の所望の領域に開口部を有するレジスト膜が形成される。当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）により層間絶縁膜５１が部分的に除去される。このようにして、ソース電極２２およびドレイン電極３２に接触する層間絶縁膜５１が除去され、また、ゲートパッド４９の配置に応じた領域の層間絶縁膜５１が除去される。
　次に、パッドを含むソース配線２３、パッドを含むドレイン配線３３、およびゲートパッド４９が形成される（Ｓ１４０）。具体的には、ＲＩＥにより部分的に除去された層間絶縁膜５１上に、たとえばスパッタリングによりアルミニウムからなる厚み３μｍのアルミニウム膜が形成され、所望の形状になるようにエッチングされることにより、ソース配線２３、ドレイン配線３３、およびゲートパッド４９が形成される。
　次に、パッシベーション膜５２を形成する（Ｓ１５０）。具体的には、層間絶縁膜５１の表面、工程（Ｓ１４０）で形成されたソース配線２３およびドレイン配線３３の上側など、外部と接続されるゲートパッド４９などのパッド部を除くＲＥＳＵＲＦ－ＪＦＥＴ１の最上面の全面に、たとえばプラズマＣＶＤにより、厚みが５μｍのＳｉＯ２膜からなるパッシベーション膜５２を形成する。保護膜であるパッシベーション膜５２を形成することにより、ＲＥＳＵＲＦ－ＪＦＥＴ１は外側から保護される。
　このような製造方法によって、図２～図４に示すような、スイッチング速度を向上でき、かつ動作不良品を低減できる、ＲＥＳＵＲＦ－ＪＦＥＴ１を容易に得ることができる。
　（実施の形態２）
　図９は、実施の形態２の横型電界効果トランジスタの断面図である。横型電界効果トランジスタの一例としての、図９に示す横型のＲＥＳＵＲＦ－ＪＦＥＴ１は、実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１と同様の基本的な構成を有する。しかし、実施の形態２のＲＥＳＵＲＦ－ＪＦＥＴ１は、バッファ層１１に電気的に接触するベース領域６１が形成されている点で、実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１と異なっている。
　具体的には、実施の形態２のＲＥＳＵＲＦ－ＪＦＥＴ１は、ソース配線２３の指状部２５の一部の下側に形成された、ｐ＋型のベース領域６１を備える。ベース領域６１は、リサーフ層１３の表面１３ａからバッファ層１１に達するように、形成されている。ベース領域６１上には、ベース領域６１に接触するベース電極６２が形成されている。ベース電極６２は、ソース配線２３の指状部２５とベース領域６１とを接続する。ベース電極６２は、バッファ層１１に電気的に接続する。ベース電極６２は、ソース電極２２と接触するように配置されており、ソース電極２２と同電位となっている。
　ベース電極６２は、ソース配線２３に接続できれば任意の場所に設置できるが、ソース配線２３の指状部２５の下側に、ソース電極２２と合わせて設けられることが望ましい。図９にはＲＥＳＵＲＦ－ＪＦＥＴ１の断面が図示されているが、ベース電極６２は平面的に見てソース電極２２に取り囲まれていることがさらに好ましい。すなわち、ＲＥＳＵＲＦ－ＪＦＥＴ１を平面視したとき、ベース領域６１はソース領域２１に取り囲まれていることがさらに好ましい。
　このような構成を有する実施の形態２のＲＥＳＵＲＦ－ＪＦＥＴ１では、ソース配線２３の指状部２５の下側にソース電極２２と合わせてベース電極６２が設けられているために、トランジスタセルの動作安定化が促進される。また、バッファ層１１内でのトランジスタのオフ動作時の空乏層伸長、オン動作時の空乏層縮小が促進される。したがって、ＲＥＳＵＲＦ－ＪＦＥＴ１のスイッチング速度を向上することができる。ベース領域６１がソース領域２１に平面的に取り囲まれていることにより、トランジスタセルのさらに安定な動作を得ることができる。
　図９に示すＲＥＳＵＲＦ－ＪＦＥＴ１の製造方法は、基本的には図８に示した実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１の製造方法と基本的に同様であるが、ベース領域６１を形成する工程が追加される点が異なっている。具体的には、図８に示す工程（Ｓ１０）～（Ｓ６０）を実施する。その後、アルミニウムをバッファ層１１に届く深さでイオン注入し、ｐ＋型のベース領域６１を形成する。ベース領域６１の深さは、たとえば０．９μｍとすることができる。ベース領域６１におけるｐ型不純物の濃度は、たとえば１．０×１０１９ｃｍ－３とすることができる。
　次に、工程（Ｓ７０）において、ゲート領域４１、ソース領域２１およびドレイン領域３１と同時に、ベース領域６１に注入したイオンを活性化するための活性化アニールを行なう。その後、工程（Ｓ８０）～（Ｓ９０）を行ない、工程（Ｓ１００）において、ソース電極２２と一体で、ベース領域６１上にオーミック電極を形成してベース電極６２を形成する。その後工程（Ｓ１１０）～（Ｓ１５０）を行なう。このようにして、図９に示すベース領域６１を備えるＲＥＳＵＲＦ－ＪＦＥＴ１を得ることができる。
　（実施の形態３）
　図１０は、実施の形態３の横型電界効果トランジスタの断面図である。横型電界効果トランジスタの一例としての、図１０に示す横型のＲＥＳＵＲＦ－ＪＦＥＴ１は、図９に示す実施の形態２のＲＥＳＵＲＦ－ＪＦＥＴ１と同様の基本的な構成を有する。しかし、実施の形態３のＲＥＳＵＲＦ－ＪＦＥＴ１は、ベース電極６２がソース電極２２よりも下側に設けられている点で、実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１と異なっている。
　実施の形態３のＲＥＳＵＲＦ－ＪＦＥＴ１では、リサーフ層１３の表面１３ａからバッファ層１１の方向に掘り込まれた、トレンチが形成されている。ベース領域６１は、当該トレンチの下側に形成されている。ベース電極６２は、ベース領域６１に接触するように、トレンチの底に設けられている。その結果、平面的に見てベース電極６２を取り囲むソース電極２２よりも、ベース電極６２は下側、すなわち、バッファ層１１に近接する側に形成されている。
　このような構成を有する実施の形態３のＲＥＳＵＲＦ－ＪＦＥＴ１では、リサーフ層１３の表面１３ａから掘り込まれるトレンチを形成し、そのトレンチの底部にイオン注入することで、ｐ型不純物を含むベース領域６１を形成することができる。つまり、ベース領域６１を形成するために、リサーフ層１３の表面１３ａからバッファ層１１へ向かって深いイオン注入する必要がない。そのため、ＲＥＳＵＲＦ－ＪＦＥＴ１の製造プロセスを簡便にすることができる。
　図１０に示すＲＥＳＵＲＦ－ＪＦＥＴ１の製造方法は、基本的には図８に示した実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１の製造方法と基本的に同様であるが、リサーフ層１３にトレンチを形成した後にベース領域６１を形成する工程が追加される点が異なっている。具体的には、図８に示す工程（Ｓ１０）～（Ｓ４０）を実施する。その後、ベース領域６１を形成する場所に対応する領域に、ＲＩＥによりトレンチを形成する。トレンチの深さは、トレンチの底にゲート領域４１と同じ注入深さのｐ型不純物のイオン注入を行なったときに、イオン注入される領域がバッファ層１１に届く程度となるように、決定される。たとえば、トレンチの深さを０．５μｍとすることができる。
　次に、工程（Ｓ５０）において、ゲート領域４１を形成するためのイオン注入と同時に、前工程で形成されたトレンチの底部からアルミニウムをイオン注入する。これにより、トレンチの下側にｐ型不純物を含むベース領域６１を形成する。ベース領域６１の深さはたとえば０．４μｍとすることができる。また、ベース領域６１におけるｐ型不純物の濃度はたとえば１．０×１０１９ｃｍ－３とすることができる。
　続いて工程（Ｓ６０）を行なった後、工程（Ｓ７０）において、ゲート領域４１、ソース領域２１およびドレイン領域３１と同時に、ベース領域６１に注入したイオンを活性化するための活性化アニールを行なう。その後、工程（Ｓ８０）～（Ｓ９０）を行ない、工程（Ｓ１００）において、ソース電極２２、ドレイン電極３２およびゲート電極４２の形成と同時に、ベース領域６１上にオーミック電極を形成してベース電極６２を形成する。その後工程（Ｓ１１０）～（Ｓ１５０）を行なう。このようにして、ベース電極６２がソース電極２２よりも下側に設けられている、図１０に示すＲＥＳＵＲＦ－ＪＦＥＴ１を得ることができる。
　（実施の形態４）
　図１１は、実施の形態４の横型電界効果トランジスタの断面図である。横型電界効果トランジスタの一例としての、図１１に示す横型のＪＦＥＴ７１は、実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１と同様の基本的な構成を有する。しかし、ＪＦＥＴ７１は、チャネル層１２上にリサーフ層が形成されておらず、図２に示すＲＥＳＵＲＦ－ＪＦＥＴ１においてリサーフ層１３が形成されていた領域にもチャネル層１２が形成されている点で、実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１と異なっている。
　具体的には、図１１に示すＪＦＥＴ７１において、活性層１４は、基板１０の上に形成されたｐ－型のバッファ層１１と、バッファ層１１上に形成されたｎ型のチャネル層１２と、を含む。チャネル層１２は、表面１２ａを有する。チャネル層１２の表面１２ａからチャネル層１２の内部に、ｎ＋型のソース領域２１と、ｎ＋型のドレイン領域３１と、ｐ＋型のゲート領域４１と、が形成されている。チャネル層１２の上部表面である表面１２ａ上に形成されたフィールド酸化膜２０には、複数の開口部が形成されている。
　ソース領域２１上に位置する開口部の内部には、ソース電極２２が形成されている。ソース領域２１は、ソース配線２３の指状部２５に対向するように形成されている。ソース電極２２は、ソース配線２３の指状部２５とソース領域２１とを電気的に接続する。
　ドレイン領域３１上に位置する開口部の内部には、ドレイン電極３２が形成されている。ドレイン領域３１は、ドレイン配線３３の指状部３５に対向するように形成されている。ドレイン電極３２は、ドレイン配線３３の指状部３５とドレイン領域３１とを電気的に接続する。
　ゲート領域４１上に位置する開口部の内部には、ゲート電極４２が形成されている。ゲート領域４１は、ゲート配線４３の指状部４５に対向するように形成されている。ゲート電極４２は、ゲート配線４３の指状部４５とゲート領域４１とを電気的に接続する。
　以上の構成を有するＪＦＥＴ７１においても、ゲート配線４３の基部４４がソース配線２３の基部２４とドレイン配線３３との間に配置され、かつ、ゲート配線４３の基部４４とソース配線２３の指状部２５とが交差している。そのため、実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１と同様に、ゲート電圧変化の時間遅れが小さくなり、ゲート回路の充放電に要する時間が短縮されているので、ＪＦＥＴ７１のスイッチング速度を向上することができる。かつ、トランジスタの動作不良品の発生を抑制することができる。
　図１１に示すＪＦＥＴ１の製造方法は、基本的には図８に示した実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１の製造方法と基本的に同様であるが、リサーフ層１３を形成する工程（Ｓ４０）が省略される点が異なっている。具体的には、図８に示す工程（Ｓ１０）～（Ｓ２０）を実施する。その後、バッファ層１１上にチャネル層１２を形成する（Ｓ３０）。チャネル層１２の厚みはたとえば０．６５μｍとすることができる。チャネル層１２の表面１２ａにおいて、第一導電型（ｐ型）不純物を含むゲート領域４１を形成する（Ｓ５０）。
　次に、チャネル層１２の表面１２ａにおいて、ゲート領域４１を挟んで対向するように、第二導電型（ｎ型）不純物を含むソース領域２１およびドレイン領域３１を形成する（Ｓ６０）。続いて、ゲート領域４１、ソース領域２１およびドレイン領域３１に注入したイオンを活性化するための活性化アニールを行なう（Ｓ７０）。次に、チャネル層１２の表面１２ａを熱酸化してフィールド酸化膜２０を形成する（Ｓ８０）。その後工程（Ｓ９０）～（Ｓ１５０）を行なう。このようにして、図１１に示すＪＦＥＴ７１を得ることができる。
　（実施の形態５）
　図１２は、実施の形態５の横型電界効果トランジスタの断面図である。横型電界効果トランジスタの一例としての、図１２に示す横型のＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）８１は、実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１と同様の基本的な構成を有する。しかし、ＭＯＳＦＥＴ７１では、バッファ層１１上にｐ型のボディ層８２が形成され、ボディ層８２内には、ソース領域２１、ドレイン領域３１およびｎ型のドリフト層８３が形成される。一方、図２に示すゲート領域４１は形成されない。ゲート電極４２は、フィールド酸化膜２０上に形成されている。
　より具体的には、図１２に示すＭＯＳＦＥＴ８１において、活性層１４は、基板１０の上に形成されたｐ－型のバッファ層１１と、バッファ層１１上に形成されたｐ型のボディ層８２と、を含む。ボディ層８２は、表面８２ａを有する。ボディ層８２の表面８２ａからボディ層８２の内部に、ｎ＋型のソース領域２１と、ｎ＋型のドレイン領域３１とが形成されている。ボディ層８２の上部表面である表面８２ａ上に形成されたフィールド酸化膜２０には、複数の開口部が形成されている。
　ソース領域２１上に位置する開口部の内部には、ソース電極２２が形成されている。ソース領域２１は、ソース配線２３の指状部２５に対向するように形成されている。ソース電極２２は、ソース領域２１に接触し、ソース配線２３の指状部２５とソース領域２１とを電気的に接続する。
　ドレイン領域３１上に位置する開口部の内部には、ドレイン電極３２が形成されている。ドレイン領域３１は、ドレイン配線３３の指状部３５に対向するように形成されている。ドレイン電極３２は、ドレイン領域３１に接触し、ドレイン配線３３の指状部３５とドレイン領域３１とを電気的に接続する。
　ｎ型のドリフト層８３は、ボディ層８２の表面８２ａからボディ層８２の内部に形成されている。ドリフト層８３は、ドレイン領域３１に対しソース領域２１に向かう側においてドレイン領域３１に接触し、ソース領域２１との間に間隔を空けて配置されている。
　ゲート電極４２は、ボディ層８２上に形成された絶縁性のフィールド酸化膜２０上に形成されている。ゲート電極４２は、絶縁層としてのフィールド酸化膜２０を介在させて、ボディ層８２上に形成されている。ゲート電極４２はフィールド酸化膜２０に接触する。ゲート電極４２が接触するフィールド酸化膜２０は、ボディ層８２に接触するとともに、ボディ層８２内に形成されたソース領域２１およびドリフト層８３に接触する。ゲート電極４２は、ゲート配線４３の指状部４５の一部の下側に形成されている。ソース領域２１およびドリフト層８３は、ゲート電極４２の指状部４５の直下部の近傍にまで延びるように形成されている。
　以上の構成を有するＭＯＳＦＥＴ８１においても、ゲート配線４３の基部４４がソース配線２３の基部２４とドレイン配線３３との間に配置され、かつ、ゲート配線４３の基部４４とソース配線２３の指状部２５とが交差している。そのため、実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１と同様に、ゲート電圧変化の時間遅れが小さくなり、ゲート回路の充放電に要する時間が短縮されているので、ＭＯＳＦＥＴ８１のスイッチング速度を向上することができる。かつ、トランジスタの動作不良品の発生を抑制することができる。
　図１２に示すＭＯＳＦＥＴ８１の製造方法は、基本的には図８に示した実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１の製造方法と基本的に同様であるが、ドリフト層８３を形成する工程およびゲート電極４２を形成する工程において異なっている。具体的には、図８に示す工程（Ｓ１０）～（Ｓ２０）を実施する。その後、バッファ層１１上にボディ層８２を形成する（Ｓ３０）。ボディ層８２の厚みはたとえば０．６μｍとすることができる。
　次に、ボディ層８２の表面８２ａにおいて、第二導電型（ｎ型）不純物を含むソース領域２１およびドレイン領域３１を形成する（Ｓ６０）。続いて、ボディ層８２の表面８２ａにおいて、第二導電型（ｎ型）不純物を含むドリフト層８３を形成する。その後、ドリフト層８３、ソース領域２１およびドレイン領域３１に注入したイオンを活性化するための活性化アニールを行なう（Ｓ７０）。次に、ボディ層８２の表面８２ａを熱酸化してフィールド酸化膜２０を形成する（Ｓ８０）。
　次に、後工程においてソース電極２２およびドレイン電極３２が形成される位置に相当するフィールド酸化膜２０の所定領域に、開口部を形成する（Ｓ９０）。続いて、開口部の内部にオーミック電極を形成し、同時に、フィールド酸化膜２０にもゲート電極４２に相当するオーミック電極を形成する（Ｓ１００）。このようにして、ソース領域２１に接触するソース電極２２、ドレイン領域３１に接触するドレイン電極３２、およびフィールド酸化膜２０上のゲート電極４２が形成される。その後工程（Ｓ１１０）～（Ｓ１５０）を行なう。このようにして、図１２に示すＭＯＳＦＥＴ８１を得ることができる。
　（実施の形態６）
　図１３は、実施の形態６の横型電界効果トランジスタの断面図である。横型電界効果トランジスタの一例としての、図１３に示す横型のＭＥＳＦＥＴ（ＭＥｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）９１は、実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１と同様の基本的な構成を有する。しかし、ＭＥＳＦＥＴ９１では、ショットキー接合性のゲート電極４２を半導体のチャネル層１２上に形成した構造を有する点で、ＲＥＳＵＲＦ－ＪＦＥＴ１と異なる。
　具体的には、図１３に示すＭＥＳＦＥＴ９１において、活性層１４は、基板１０の上に形成されたｐ－型のバッファ層１１と、バッファ層１１上に形成されたｎ型のチャネル層１２と、を含む。チャネル層１２は、表面１２ａを有する。チャネル層１２の表面１２ａからチャネル層１２の内部に、ｎ＋型のソース領域２１と、ｎ＋型のドレイン領域３１と、が形成されている。チャネル層１２の上部表面である表面１２ａ上に形成されたフィールド酸化膜２０には、複数の開口部が形成されている。
　ソース領域２１上に位置する開口部の内部には、ソース電極２２が形成されている。ソース領域２１は、ソース配線２３の指状部２５に対向するように形成されている。ソース電極２２は、ソース配線２３の指状部２５とソース領域２１とを電気的に接続する。
　ドレイン領域３１上に位置する開口部の内部には、ドレイン電極３２が形成されている。ドレイン領域３１は、ドレイン配線３３の指状部３５に対向するように形成されている。ドレイン電極３２は、ドレイン配線３３の指状部３５とドレイン領域３１とを電気的に接続する。
　ソース電極２２とドレイン電極３２との間のフィールド酸化膜２０にも開口部が形成されており、この開口部の内部にゲート電極４２が形成されている。ゲート電極４２は、ゲート配線４３の指状部４５の一部の下側に形成されている。ゲート電極４２の下側には、実施の形態１で説明したゲート領域は存在しない。ゲート電極４２は、チャネル層１２の表面１２ａ上に直接配置され、チャネル層１２に接触しショットキー特性を示すように、形成されている。
　以上の構成を有するＭＥＳＦＥＴ９１においても、ゲート配線４３の基部４４がソース配線２３の基部２４とドレイン配線３３との間に配置され、かつ、ゲート配線４３の基部４４とソース配線２３の指状部２５とが交差している。そのため、実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１と同様に、ゲート電圧変化の時間遅れが小さくなり、ゲート回路の充放電に要する時間が短縮されているので、ＭＥＳＦＥＴ９１のスイッチング速度を向上することができる。かつ、トランジスタの動作不良品の発生を抑制することができる。
　図１３に示すＭＥＳＦＥＴ９１の製造方法は、基本的には図８に示した実施の形態１のＲＥＳＵＲＦ－ＪＦＥＴ１の製造方法と基本的に同様であるが、リサーフ層１３を形成する工程（Ｓ４０）およびゲート領域４１を形成する工程（Ｓ５０）が省略される点が異なっている。具体的には、図８に示す工程（Ｓ１０）～（Ｓ３０）を実施する。続いて、チャネル層１２の表面１２ａにおいて、第二導電型（ｎ型）不純物を含むソース領域２１およびドレイン領域３１を形成する（Ｓ６０）。
　次に、ソース領域２１およびドレイン領域３１に注入したイオンを活性化するための活性化アニールを行なう（Ｓ７０）。次に、チャネル層１２の表面１２ａを熱酸化してフィールド酸化膜２０を形成する（Ｓ８０）。その後工程（Ｓ９０）～（Ｓ１５０）を行なう。このようにして、図１３に示すＭＥＳＦＥＴ９１を得ることができる。
　なお、実施の形態１～６の説明においては、ｐ型が第一導電型であり、ｎ型が第二導電型である横型電界効果トランジスタの例について説明したが、横型電界効果トランジスタの各構成要素の導電型に関して、ｐ型およびｎ型を全て逆とした構成としてもよい。
　以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　１　ＲＥＳＵＲＦ－ＪＦＥＴ、１０　基板、１１　バッファ層、１２　チャネル層、１２ａ，１３ａ，８２ａ　表面、１３　リサーフ層、１４　活性層、２０　フィールド酸化膜、２１　ソース領域、２２　ソース電極、２３　ソース配線、２４，３４，４４　基部、２５，３５，４５　指状部、３１　ドレイン領域、３２　ドレイン電極、３３　ドレイン配線、４１　ゲート領域、４２　ゲート電極、４３　ゲート配線、４６　先端部、４７　接続部、４９　ゲートパッド、５１　層間絶縁膜、５２　パッシベーション膜、６１　ベース領域、６２　ベース電極、８２　ボディ層、８３　ドリフト層、１０１　第一配線、１０２　第二配線。

Claims (10)

  1. 　基板（１０）と、
    　前記基板（１０）上に形成された活性層（１４）と、
    　前記活性層（１４）の上側に形成されたソース配線（２３）、ドレイン配線（３３）およびゲート配線（４３）と、を備え、
    　前記ソース配線（２３）は、ソース配線基部（２４）と、前記ソース配線基部（２４）から突出する複数のソース配線指状部（２５）とを有する、櫛形状に形成されており、
    　前記ドレイン配線（３３）は、ドレイン配線基部（３４）と、前記ドレイン配線基部（３４）から突出する複数のドレイン配線指状部（３５）とを有する、櫛形状に形成されており、
    　前記ソース配線（２３）と前記ドレイン配線（３３）とは、前記ソース配線指状部（２５）と前記ドレイン配線指状部（３５）とが互いに組み合わさるように、対向して配置されており、
    　前記ゲート配線（４３）は、ゲート配線基部（４４）と、前記ゲート配線基部（４４）から突出する複数のゲート配線指状部（４５）と、隣接する前記ゲート配線指状部（４５）の先端部（４６）を接続する接続部（４７）と、を有し、
    　前記ゲート配線指状部（４５）は、前記ソース配線指状部（２５）と前記ドレイン配線指状部（３５）との間に配置されており、
    　前記ゲート配線基部（４４）は、前記ソース配線基部（２４）と前記ドレイン配線指状部（３５）との間に配置され、かつ、前記ソース配線指状部（２５）との間に絶縁膜（５１）を介在させて前記ソース配線指状部（２５）と交差している、電界効果トランジスタ（１，７１，８１，９１）。
  2. 　隣接する前記ゲート配線指状部（４５）と、前記ゲート配線指状部（４５）を接続する前記接続部（４７）とは、第一配線（１０１）を構成し、
    　前記ゲート配線基部（４４）の、前記接続部（４７）によって接続された隣接する前記ゲート配線指状部（４５）が前記ゲート配線基部（４４）に接続される二点間は、前記第一配線（１０１）と電気的に並列な第二配線（１０２）を構成し、
    　前記第一配線（１０１）の電気抵抗は、前記第二配線（１０２）の電気抵抗以上である、請求の範囲第１項に記載の電界効果トランジスタ（１，７１，８１，９１）。
  3. 　前記ゲート配線指状部（４５）の縦断面積は、前記ゲート配線基部（４４）の縦断面積以下である、請求の範囲第１項または第２項に記載の電界効果トランジスタ（１，７１，８１，９１）。
  4. 　前記活性層（１４）は、
    　第一導電型のバッファ層（１１）と、
    　前記バッファ層（１１）上に形成され、表面（１２ａ）を有する第二導電型のチャネル層（１２）と、
    　前記ソース配線指状部（２５）の少なくとも一部に対向する前記チャネル層（１２）の前記表面（１２ａ）から前記チャネル層（１２）の内部に形成された第二導電型のソース領域（２１）と、
    　前記ドレイン配線指状部（３５）の少なくとも一部に対向する前記チャネル層（１２）の前記表面（１２ａ）から前記チャネル層（１２）の前記内部に形成された第二導電型のドレイン領域（３１）と、
    　前記ゲート配線指状部（４５）の少なくとも一部に対向する前記チャネル層（１２）の前記表面（１２ａ）から前記チャネル層（１２）の前記内部に形成された第一導電型のゲート領域（４１）と、を含み、
    　前記ソース配線指状部（２５）と前記ソース領域（２１）とを接続するソース電極（２２）と、
    　前記ドレイン配線指状部（３５）と前記ドレイン領域（３１）とを接続するドレイン電極（３２）と、
    　前記ゲート配線指状部（４５）と前記ゲート領域（４１）とを接続するゲート電極（４２）と、をさらに備える、請求の範囲第１項に記載の電界効果トランジスタ（７１）。
  5. 　前記活性層（１４）は、
    　第一導電型のバッファ層（１１）と、
    　前記バッファ層（１１）上に形成された第二導電型のチャネル層（１２）と、
    　前記チャネル層（１２）上に形成され、表面（１３ａ）を有する第一導電型のリサーフ層（１３）と、
    　前記ソース配線指状部（２５）の少なくとも一部に対向する前記リサーフ層（１３）の前記表面（１３ａ）から前記チャネル層（１２）に達するように形成された第二導電型のソース領域（２１）と、
    　前記ドレイン配線指状部（３５）の少なくとも一部に対向する前記リサーフ層（１３）の前記表面（１３ａ）から前記チャネル層（１２）に達するように形成された第二導電型のドレイン領域（３１）と、
    　前記ゲート配線指状部（４５）の少なくとも一部に対向する前記リサーフ層（１３）の前記表面（１３ａ）から前記チャネル層（１２）に達するように形成された第一導電型のゲート領域（４１）と、を含み、
    　前記ソース配線指状部（２５）と前記ソース領域（２１）とを接続するソース電極（２２）と、
    　前記ドレイン配線指状部（３５）と前記ドレイン領域（３１）とを接続するドレイン電極（３２）と、
    　前記ゲート配線指状部（４５）と前記ゲート領域（４１）とを接続するゲート電極（４２）と、をさらに備える、請求の範囲第１項に記載の電界効果トランジスタ（１）。
  6. 　前記活性層（１４）は、
    　第一導電型のバッファ層（１１）と、
    　前記バッファ層（１１）上に形成され、表面（８２ａ）を有する第一導電型のボディ層（８２）と、
    　前記ソース配線指状部（２５）の少なくとも一部に対向する前記ボディ層（８２）の前記表面（８２ａ）から前記ボディ層（８２）の内部に形成された第二導電型のソース領域（２１）と、
    　前記ドレイン配線指状部（３５）の少なくとも一部に対向する前記ボディ層（８２）の前記表面（８２ａ）から前記ボディ層（８２）の前記内部に形成された第二導電型のドレイン領域（３１）と、を含み、
    　前記ゲート配線指状部（４５）の少なくとも一部の下側に形成され、絶縁層（２０）を介在させて前記ボディ層（８２）上に形成された、ゲート電極（４２）と、
    　前記ソース配線指状部（２５）と前記ソース領域（２１）とを接続するソース電極（２２）と、
    　前記ドレイン配線指状部（３５）と前記ドレイン領域（３１）とを接続するドレイン電極（３２）と、をさらに備える、請求の範囲第１項に記載の電界効果トランジスタ（８１）。
  7. 　前記活性層（１４）は、
    　第一導電型のバッファ層（１１）と、
    　前記バッファ層（１１）上に形成され、表面（１２ａ）を有する第二導電型のチャネル層（１２）と、
    　前記ソース配線指状部（２５）の少なくとも一部に対向する前記チャネル層（１２）の前記表面（１２ａ）から前記チャネル層（１２）の内部に形成された第二導電型のソース領域（２１）と、
    　前記ドレイン配線指状部（３５）の少なくとも一部に対向する前記チャネル層（１２）の前記表面（１２ａ）から前記チャネル層（１２）の前記内部に形成された第二導電型のドレイン領域（３１）と、を含み、
    　前記ゲート配線指状部（４５）の少なくとも一部の下側に形成され、前記チャネル層（１２）に接触しショットキー特性を示す、ゲート電極（４２）と、
    　前記ソース配線指状部（２５）と前記ソース領域（２１）とを接続するソース電極（２２）と、
    　前記ドレイン配線指状部（３５）と前記ドレイン領域（３１）とを接続するドレイン電極（３２）と、をさらに備える、請求の範囲第１項に記載の電界効果トランジスタ（９１）。
  8. 　前記ソース配線指状部（２５）の少なくとも一部の下側に形成され、前記表面（１２ａ，１３ａ，８２ａ）から前記バッファ層（１１）に達する、第一導電型のベース領域（６１）と、
    　前記ソース配線指状部（２５）と前記ベース領域（６１）とを接続するベース電極（６２）と、をさらに備える、請求の範囲第４項から第７項のいずれか一項に記載の電界効果トランジスタ（１，７１，８１，９１）。
  9. 　前記ベース領域（６１）は、前記電界効果トランジスタ（１，７１，８１，９１）を平面視したとき、前記ソース領域（２１）に取り囲まれている、請求の範囲第８項に記載の電界効果トランジスタ（１，７１，８１，９１）。
  10. 　前記ベース電極（６２）は、前記ソース電極（２２）よりも下側に設けられている、請求の範囲第８項に記載の電界効果トランジスタ（１，７１，８１，９１）。
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