JP6416056B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置において、オン状態からオフ状態に切り替わる際に、自己インダクタンスによってドレイン電極にサージ電圧が生じることがある。このとき、ドレイン電圧は振動しつつ、時間の経過とともにその振幅は小さくなっていく。
半導体装置や、その半導体装置と接続された回路部品の破壊を抑制するために、サージ電圧が生じた際のドレイン電圧の振幅は小さいことが望ましい。
特開２００８−２２７５３３号公報
本発明が解決しようとする課題は、サージ電圧が生じた際のドレイン電圧の振幅を小さくできる半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、導電層と、ゲート電極と、第１電極と、を有する。
前記第１半導体領域は、第１領域と、第１領域の周りに設けられた第２領域と、を有する。
前記第２半導体領域は、前記第１領域の上に設けられている。
前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられている。
前記導電層は、第１部分と、第２部分と、第３部分と、を有する。
前記第１部分は、前記第１領域の上に設けられている。前記第１部分は、第１絶縁部を介して前記第１半導体領域に囲まれている。
前記第２部分は、前記第１領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向に延びている。前記第２部分は、前記第１半導体領域の上に設けられている。前記第２部分は、前記第２領域の上に位置している。
前記第３部分は、前記第１部分と前記第２部分との間に接続されている。前記第３部分は、前記第１方向および前記第２方向と交差する第３方向に延びている。
第２部分の第３方向における長さは、第３部分の第３方向における長さよりも短い。
前記ゲート電極は、前記第１部分の上に、前記第１部分と離間して設けられている。前記ゲート電極は、前記第３方向において第２絶縁部を介して前記第２半導体領域と対面している。
前記第１電極は、前記導電層の上に設けられている。前記第１電極は、前記第３半導体領域および前記導電層と電気的に接続されている。前記第１電極と前記第３部分との間には、前記第２部分が接続されている。
第１実施形態に係る半導体装置の平面図である。 第１実施形態に係る半導体装置の平面図である。 第１実施形態に係る半導体装置の平面図である。 図１のＡ−Ａ´断面図である。 図１のＢ−Ｂ´断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程平面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 導電層１０の他の一例を表す部分拡大平面図である。 導電層１０の他の一例を表す部分拡大断面図である。 第２実施形態に係る半導体装置の平面図である。 第２実施形態に係る半導体装置の平面図である。 図１３のＡ−Ａ´断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
実施形態の説明には、ＸＹＺ直交座標系を用いる。第１領域Ｒ１からｐ形ベース領域２に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。
以下の説明において、ｎ＋およびｎ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎ−よりもｎ形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１〜図５を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１〜図３は、第１実施形態に係る半導体装置１００の平面図である。
図４は、図１のＡ−Ａ´断面図である。
図５は、図１のＢ−Ｂ´断面図である。
図２および図３において、ソース電極３２およびゲート電極パッド３３は省略されている。さらに、図２おいては、導電層１２の上に位置する絶縁部が省略されている。図３においては、導電層１０の上に位置する絶縁部、および導電層１２が省略されている。
半導体装置１００は、例えば、ＭＯＳＦＥＴである。
図１〜図５に表すように、半導体装置１００は、ｎ＋形（第１導電形）のドレイン領域４（第４半導体領域）、ｎ−形半導体領域１（第１半導体領域）、ｐ形（第２導電形）のベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、導電層１０、導電層１２、第１絶縁部２１、第２絶縁部２２、第３絶縁部２３、ドレイン電極３１、ソース電極３２、およびゲート電極パッド３３、を有する。
図１に表すように、半導体装置１００の上面には、ソース電極３２とゲート電極パッド３３が互いに離間して設けられている。
また、ｎ−形半導体領域１は、第１領域Ｒ１と、第１領域Ｒ１の周りに設けられた第２領域Ｒ２と、を有する。第１領域Ｒ１は、ｎ−形半導体領域１のＸ方向およびＹ方向における中心を含む領域である。
図２に表すように、ソース電極３２の下およびゲート電極パッド３３の下には、導電層１０および導電層１２が設けられている。導電層１０は、接続部１０ｃにおいてソース電極３２と接続されている。導電層１２は、接続部１２ｃにおいてゲート電極パッド３３と接続されている。
導電層１２は、Ｘ方向に延びるゲート電極１２Ｇと、Ｙ方向に延びるゲート配線１２Ｗと、を有する。ゲート電極１２Ｇは、Ｙ方向において複数設けられている。それぞれのゲート電極１２ＧのＸ方向の端部は、ゲート配線１２Ｗに接続されている。
図３に表すように、導電層１０は、第１部分１０１、第２部分１０２、および第３部分１０３を有する。
第１部分１０１は、Ｙ方向において複数設けられており、それぞれの第１部分１０１は、Ｘ方向に延びている。第２部分１０２は、Ｘ方向に延びている。第３部分１０３は、Ｙ方向に延びている。
第３部分１０３のＸ方向における位置は、第１部分１０１のＸ方向における位置と、第２部分１０２のＸ方向における位置と、の間にあり、第１部分１０１のＸ方向の端部および第２部分１０２のＸ方向の端部は、第３部分１０３に接続されている。このため、第３部分１０３は、第１部分１０１と第２部分１０２との間に接続されており、第１部分１０１と第２部分１０２とは、第３部分１０３を介して電気的に接続されている。
第１部分１０１および第３部分１０３は、ｐ形不純物またはｎ形不純物を含んでいてもよい。このとき、第２部分１０２は、これらの不純物を含んでいないことが望ましい。または、第２部分１０２は不純物を含んでいてもよいが、第２部分１０２における不純物濃度が、第１部分１０１における不純物濃度および第３部分１０３における不純物濃度よりも小さいことが望ましい。
図４に表すように、半導体装置１００の下面にはドレイン電極３１が設けられている。ｎ＋形ドレイン領域４は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。ｎ＋形ドレイン領域４の上には、ｎ−形半導体領域１が設けられている。
ｎ−形半導体領域１の第１領域Ｒ１の上には、ｐ形ベース領域２が設けられている。ｐ形ベース領域２の上には、ｎ＋形ソース領域３が選択的に設けられている。
ｐ形ベース領域２およびｎ＋形ソース領域３は、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。
導電層１０の第１部分１０１は、第１領域Ｒ１の上に設けられ、第１絶縁部２１を介してｎ−形半導体領域１に囲まれている。ゲート電極１２Ｇは、第１部分１０１の上に設けられている。ゲート電極１２Ｇは、Ｙ方向において、第２絶縁部２２を介してｐ形ベース領域２と対面している。
第１部分１０１とゲート電極１２Ｇとの間には、第３絶縁部２３が設けられ、第１部分１０１とゲート電極１２Ｇは、Ｚ方向において離間している。
ｐ形ベース領域２およびｎ＋形ソース領域３の上は、これらの領域の上に設けられたソース電極３２と電気的に接続されている。
ゲート電極１２Ｇとソース電極３２との間には、絶縁部が設けられ、ゲート電極１２Ｇとソース電極３２とは電気的に分離されている。
図５に表すように、第２部分１０２および第３部分１０３は、ｎ−形半導体領域１の上に設けられており、第２領域Ｒ２の上に位置している。第３部分１０３は、Ｚ方向に沿って設けられている。第２部分１０２は、第３部分１０３のＺ方向の一端と接続され、第１部分１０１は、第３部分１０３のＺ方向の他端と接続されている。
第２部分１０２の少なくとも一部は、ソース電極３２と第３部分１０３との間に接続されている。すなわち、第１部分１０１とソース電極３２は、第２部分１０２の少なくとも一部および第３部分１０３を介して電気的に接続されている。図５に表すように、例えば、Ｚ方向における第２部分１０２の厚みは、Ｘ方向における第３部分１０３の厚みよりも薄い。
ドレイン電極３１に、ソース電極３２に対して正の電圧が印加された状態で、ゲート電極１２Ｇに閾値以上の電圧が加えられることで、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形ベース領域２の第２絶縁部２２近傍の領域にチャネル（反転層）が形成される。
ＭＯＳＦＥＴがオフ状態であり、かつソース電極３２の電位に対してドレイン電極３１に正の電位が印加されているときは、第１絶縁部２１とｎ−形半導体領域１との界面からｎ−形半導体領域１に向けて空乏層が広がる。これは、ゲート電極１２Ｇの下に、ソース電極３２と接続された第１部分１０１が設けられているためである。この第１絶縁部２１とｎ−形半導体領域１との界面から広がる空乏層により、耐圧を高めることができる。
ここで、各構成要素の材料の一例を説明する。
ｎ＋形ドレイン領域４、ｎ−形半導体領域１、ｐ形ベース領域２、およびｎ＋形ソース領域３は、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
導電層１０および１２は、ポリシリコンなどの導電材料を含む。
導電層１０の第１部分１０１および第３部分１０３には、リン、ヒ素、またはアンチモンなどのｎ形不純物、あるいはボロンなどのｐ形不純物を添加することができる。
第１絶縁部２１〜第３絶縁部２３は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極３１、ソース電極３２、およびゲート電極パッド３３は、アルミニウムなどの金属材料を含む。
次に、図６〜図１０を参照して、第１実施形態に係る半導体装置の製造方法の一例を説明する。
図６、図８、図９、および図１０は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
図７は、第１実施形態に係る半導体装置１００の製造工程を表す工程平面図である。
図６、図８、および図１０は、図１のＡ−Ａ´線が付された位置と対応する位置における工程断面図である。
図９は、図１のＢ−Ｂ´線が付された位置と対応する位置における工程断面図である。
まず、ｎ＋形の半導体層４ａの上にｎ−形の半導体層１ａが形成された半導体基板を用意する。以下では、ｎ＋形半導体層４ａおよびｎ−形半導体層１ａの主成分がシリコンである場合について説明する。
次に、ｎ−形半導体層１ａの表面に、複数のトレンチＴｒを形成する。複数のトレンチＴｒはＹ方向に並び、それぞれのトレンチＴｒはＸ方向に延びている。続いて、ｎ−形半導体層１ａの表面およびトレンチＴｒの内壁を熱酸化し、図６(ａ)に表すように、絶縁層２１ａを形成する。絶縁層２１ａの上に、さらにシリコン窒化層を形成してもよい。
次に、絶縁層２１ａの上に、導電層１０ａを形成する。続いて、この導電層１０ａの一部を覆うマスクＭ１を形成する。マスクＭ１は、導電層１０ａの上の、図３に表す第２部分１０２と第３部分１０３に対応する位置に、配される。
このときの様子を図６（ｂ）および図７に表す。なお、図７において、トレンチＴｒが形成された位置を破線で表す。
続いて、このマスクを用いて、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、導電層１０ａの一部を除去する。このとき、図８(ａ)に表すように、導電層１０ａの一部がトレンチＴｒの内部に残るように、ＲＩＥを行う。この工程により、第１部分１０１〜第３部分１０３を有する導電層１０が形成される。
このあと、マスクＭ１が配された状態で、第１部分１０１の上面および第３部分１０３の側面に、ｐ形不純物またはｎ形不純物を含む層を堆積させてもよい。不純物を含む層を堆積させた後に、熱処理を行うことで、第１部分１０１および第３部分１０３中に不純物を拡散させ、これらの部分における電気抵抗を小さくすることができる。
次に、マスクＭ１を除去し、導電層１０の表面を熱酸化することで、絶縁層２３ａを形成する。続いて、絶縁層２１ａの一部を除去し、トレンチＴｒの側壁の一部およびｎ−形半導体層１ａの表面を露出させる。この露出した部分を熱酸化することで、図８(ｂ)に表すように、絶縁層２２ａを形成する。絶縁層２２ａの膜厚は、例えば、絶縁層２１ａの膜厚よりも薄い。
次に、絶縁層２２ａの上およびトレンチＴｒの内部に導電層を形成する。この導電層をエッチバックすることで、ゲート配線１２Ｗおよび複数のゲート電極１２Ｇを有する導電層１２が形成される。
次に、ｎ−形半導体層１ａの表面にｐ形不純物およびｎ形不純物を順次イオン注入し、ｐ形ベース領域２およびｎ＋形ソース領域３を形成する。このとき、ｎ−形半導体層１ａのうちｐ形ベース領域２およびｎ＋形ソース領域３以外の部分が、ｎ−形半導体領域１に対応する。
続いて、導電層１２を覆う絶縁層２４ａを形成し、絶縁層２２ａおよび２４ａを、図１０（ａ）に表すようにパターニングする。このとき、図９に表すように、絶縁層２４ａに、開口ＯＰ１および開口ＯＰ２も同時に形成する。開口ＯＰ１を通して第２部分１０２の一部が露出し、開口ＯＰ２を通してゲート配線１２Ｗの一部が露出する。
次に、ｐ形ベース領域２、ｎ＋形ソース領域３、および絶縁層２４ａを覆う金属層を形成する。このとき、金属層の一部は、開口ＯＰ１およびＯＰ２の内部に設けられ、第２部分１０２およびゲート配線１２Ｗと接続される。続いて、この金属層をパターニングすることで、ソース電極３２およびゲート電極パッド３３が形成される。
次に、図１０（ｂ）に表すように、ｎ＋形半導体層４ａの裏面を、ｎ＋形半導体層４ａが所定の厚さになるまで研削する。この工程により、ｎ＋形ドレイン領域４が形成される。
その後、ｎ＋形ドレイン領域４の裏面にドレイン電極３１を形成することで、図１〜図５に表す半導体装置１００が形成される。
次に、本実施形態による作用および効果について説明する。
本実施形態によれば、半導体装置をオフした際のドレイン電圧の振動の振幅を小さくすることができる。
この点について、より具体的に説明する。
本実施形態に係る半導体装置では、ソース電極３２と接続された導電層１０の一部が、ゲート電極１２Ｇの下に設けられている。この場合、ドレイン電極３１とソース電極３２との間に、導電層１０の電気抵抗Ｒと、ドレイン・ソース間容量Ｃと、が接続された状態となる。すなわち、ＭＯＳＦＥＴと並列に、ＲＣスナバ回路が接続された状態となる。
半導体装置をオフした際、自己インダクタンスによって、ドレイン電極３１にはサージ電圧が生じる。このとき、ドレイン・ソース間容量Ｃに電流が流れるが、この電流の大きさは、電気抵抗Ｒに反比例する。
ここで、本実施形態に係る半導体装置では、導電層１０が第２部分１０２を有する。この第２部分１０２はＸ方向に延び、Ｘ方向と交差する方向に延びた第３部分１０３と接続されている。そして、第２部分１０２を介して、ソース電極３２と第３部分１０３は電気的に接続されている。このため、ソース電極３２と第３部分１０３との間における電流経路が、第２部分１０２において狭くなっている。このような構成を採用することで、例えばソース電極３２と第３部分１０３が第２部分１０２を介さずに直接接続されている場合に比べて、ソース電極３２と第１部分１０１との間の電気抵抗を高めることができる。
ソース電極３２と第１部分１０１との間の電気抵抗を高めることで、半導体装置をオフした際に、導電層１０を通してドレイン電極３１とソース電極３２との間に流れる電流を小さくすることができる。このため、本実施形態によれば、ドレイン電極３１にサージ電圧が生じ、ドレイン電圧の振動が生じた場合でも、その振幅を抑制することが可能である。
また、本実施形態では、第３部分１０３とソース電極３２との間の電気抵抗を高めることで、サージ電圧が生じた際のドレイン電圧の振幅を抑制している。このような構成を採用することで、第１部分１０１の電気抵抗および第３部分１０３の電気抵抗を高めずに、第３部分１０３とソース電極３２との間の電気抵抗を高くすることができる。
上述した通り、サージ電圧が生じた際、導電層１０に電流が流れる。このため、第１部分１０１における電位が上昇し、第１部分１０１とドレイン電極３１との間の電位差が小さくなる。第１部分１０１とドレイン電極３１との間の電位差が小さくなると、第１部分１０１からｎ−形半導体領域１に向けて広がる空乏層が縮むため、半導体装置の耐圧が低下する。耐圧が低下すると、アバランシェ降伏が生じやすくなるため、ソース電極３２とドレイン電極３１との間に流れる電流が大きくなり、半導体装置のスイッチング損失が大きくなる。
導電層１０に電流が流れた際の、第１部分１０１における電位の上昇量は、第１部分１０１の電気抵抗および第３部分１０３の電気抵抗と反比例する。第１部分１０１および第３部分１０３の電気抵抗を小さくすることで、第１部分１０１における電圧降下が抑制されるためである。
本実施形態のように、導電層１０に第２部分１０２を設けることで、第１部分１０１とソース電極３２との間の抵抗を高めることにより、半導体装置のスイッチング損失の増大を抑制しつつ、ドレイン電圧の振幅を小さくすることができる。
また、第１部分１０１および第３部分１０３がｐ形不純物またはｎ形不純物を含むことで、第１部分１０１および第３部分１０３の電気抵抗を小さくすることができる。第１部分１０１および第３部分１０３の電気抵抗を小さくすることで、ドレイン電圧の振幅を小さくしつつ、半導体装置のスイッチング損失を低減することが可能である。
このとき、ソース電極３２と第３部分１０３との間の電気抵抗を高めるために、第２部分１０２は当該不純物を含んでいないことが望ましい。または、第２部分１０２が不純物を含んでいる場合であっても、第２部分１０２における不純物濃度は、第１部分１０１における不純物濃度および第３部分１０３における不純物濃度よりも小さいことが望ましい。
なお、第１部分１０１および第３部分１０３のどちらか一方のみが不純物を含んでいてもよい。第１部分１０１および第３部分１０３の少なくともどちらかが不純物を含むことで、第１部分１０１および第３部分１０３における全体の電気抵抗を小さくすることができるためである。
（第１変形例）
導電層１０の形状として、図３に表す例以外にも、種々の形状を採用可能である。
図１１は、導電層１０の他の一例を表す部分拡大平面図である。図１１において、導電層１０のうち、第２部分１０２近傍のみが拡大して表されている。
図１１（ａ）に表すように、導電層１０は、接続部１０ｃと第２部分１０２との間に屈曲した部分を有していてもよい。
または、図１１（ｂ）に表すように、接続部１０ｃを有する部分の幅が、第２部分１０２の幅より広くてもよい。
いずれの構成においても、ソース電極３２と第３部分１０３との間に第２部分１０２の少なくとも一部が接続されることで、ソース電極３２と第３部分１０３との間の電気抵抗を高めることが可能である。
（第２変形例）
図１２は、導電層１０の他の一例を表す部分拡大断面図である。
図１２では、導電層１０および１２近傍が拡大されて図示されている。
図１２に表すように、第１部分１０１は、ポリシリコンを含む層に加えて、金属層ＭＬを含んでいてもよい。金属層ＭＬは、例えば、タンタル、チタン、コバルト、およびニッケルなどの金属材料を含む。
金属層ＭＬは、導電層１０ａを加工した後に、トレンチＴｒ内部に形成された第１部分１０１の上に金属材料を堆積させることで形成できる。このとき、さらに第３部分１０３の側面上に金属層が形成されても良い。
または、第１部分１０１は、金属層ＭＬに代えて、シリサイド化された部分を含んでいてもよい。当該シリサイド部は、トレンチＴｒ内部に形成された第１部分１０１の上に金属材料を堆積させ、熱処理を行うことで形成できる。シリサイド部を形成するための金属材料としては、タンタル、チタン、コバルト、およびニッケルなどを用いることができる。このとき、さらに第３部分１０３の一部がシリサイド化されても良い。
第１部分１０１が金属層やシリサイド層などの、電気抵抗が低い層を含むことで、第１部分１０１全体の電気抵抗を低減することができる。この結果、ドレイン電圧の振動の振幅を小さくしつつ、半導体装置の消費電力を低減することが可能となる。
（第２実施形態）
図１３〜図１５を用いて、第２実施形態に係る半導体装置の一例を説明する。
図１３および図１４は、第２実施形態に係る半導体装置２００の平面図である。
図１５は、図１３のＡ−Ａ´断面図である。
図１３および図１４において、ソース電極３２およびゲート電極パッド３３は省略されている。また、図１３おいては、導電層１２の上に位置する絶縁部が省略されている。図４においては、導電層１２および導電層１０の上に位置する絶縁部が省略されている。
第２実施形態に係る半導体装置２００は、半導体装置１００との比較において、導電層１０および１２の構造が異なる。
図１３のＢ−Ｂ´断面における構造は、例えば、図１のＡ−Ａ´断面における構造と同じである。
図１３に表すように、導電層１２は、ゲート配線１２Ｗおよびゲート電極１２Ｇに加えて、Ｘ方向に延びる延在部分１２Ｅをさらに有する。
ゲート配線１２Ｗおよびゲート電極１２Ｇは、Ｙ方向に延び、延在部分１２Ｅは、Ｘ方向に延びている。延在部分１２Ｅは、Ｙ方向において複数設けられ、それぞれの延在部分１２ＥのＸ方向の端部は、ゲート配線１２Ｗに接続されている。ゲート電極１２Ｇは、Ｘ方向およびＹ方向において複数設けられ、それぞれのゲート電極１２ＧのＹ方向の端部は、延在部分１２Ｅに接続されている。
図１４に表すように、導電層１０は、第１部分１０１〜第３部分１０３に加えて、Ｘ方向に延びる第４部分１０４をさらに有する。
第１部分１０１および第３部分１０３は、Ｙ方向に延び、第２部分１０２および第４部分１０４は、Ｘ方向に延びている。第４部分１０４は、Ｙ方向において複数設けられ、それぞれの第４部分１０４のＸ方向の端部は、第３部分１０３に接続されている。第１部分１０１は、Ｘ方向およびＹ方向において複数設けられ、それぞれの第１部分１０１のＹ方向の端部は、第４部分１０４に接続されている。
図１５に表すように、延在部分１２Ｅおよび第４部分１０４は、ゲート電極１２Ｇおよび第１部分１０１より上方に設けられている。
本実施形態においても、第１実施形態と同様に、半導体装置のスイッチング損失の増大を抑制しつつ、ドレイン電圧の振幅を小さくすることが可能である。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ＋形ドレイン領域４、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、導電層１２、第１絶縁部２１、第２絶縁部２２、第３絶縁部２３、ドレイン電極３１、ソース電極３２、およびゲート電極パッド３３などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００、２００…半導体装置 １…ｎ−形半導体領域 ２…ｐ形ベース領域 ３…ｎ＋形ソース領域 ４…ｎ＋形ドレイン領域 １０、１２…導電層 ３１…ドレイン電極 ３２…ソース電極 ３３…ゲート電極パッド

Claims (10)

  1. 第１領域と、前記第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域と、
    前記第１領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１領域の上に設けられ、第１絶縁部を介して前記第１半導体領域に囲まれた第１部分と、
    前記第１領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向に延び、前記第１半導体領域の上に設けられ、前記第２領域の上に位置する第２部分と、
    前記第１部分と前記第２部分との間に接続され、前記第１方向および前記第２方向と交差する第３方向に延びる第３部分と、
    を有し、前記第２部分の前記第３方向における長さは前記第３部分の前記第３方向における長さよりも短い導電層と、
    前記第１部分の上に前記第１部分と離間して設けられ、前記第３方向において第２絶縁部を介して前記第２半導体領域と対面するゲート電極と、
    前記導電層の上に設けられ、前記第３半導体領域および前記導電層と電気的に接続され、前記第３部分との間に前記第２部分が接続された第１電極と、
    を備えた半導体装置。
  2. 前記第１部分および前記ゲート電極は、前記第２方向に延びており、
    前記第１部分の前記第２方向の端部は、前記第３部分に接続されている請求項１記載の半導体装置。
  3. 前記第３部分の前記第２方向における位置は、前記第１部分の前記第２方向における位置と、前記第２部分の前記第２方向における位置と、の間にある請求項２記載の半導体装置。
  4. 前記第１部分は、第１導電形または第２導電形の不純物を含み、
    前記第２部分は、前記不純物を含まない請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１部分および前記第２部分は、第１導電形または第２導電形の不純物を含み、
    前記第１部分における前記不純物の濃度は、前記第２部分における前記不純物の濃度よりも高い請求項１〜３のいずれか１つに記載の半導体装置。
  6. 前記導電層は、前記第２方向に延びる第４部分をさらに含み、
    前記第４部分の前記第２方向の端部は、前記第３部分に接続され、
    前記第１部分は、前記第４部分と電気的に接続された請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第１方向における前記第２部分の厚みは、前記第２方向における前記第３部分の厚みよりも薄い請求項１〜６のいずれか１つに記載の半導体装置。
  8. 第１領域と、前記第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域と、
    前記第１領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１領域の上に設けられ、第１絶縁部を介して前記第１半導体領域に囲まれ、第１導電形または第２導電形の不純物を含む第１部分と、
    前記第１領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向に延び、前記第１半導体領域の上に設けられ、前記第２領域の上に位置し、前記不純物を含まない第２部分と、
    前記第１部分と前記第２部分との間に接続され、前記第１方向および前記第２方向と交差する第３方向に延びる第３部分と、
    を有する導電層と、
    前記第１部分の上に前記第１部分と離間して設けられ、前記第３方向において第２絶縁部を介して前記第２半導体領域と対面するゲート電極と、
    前記導電層の上に設けられ、前記第３半導体領域および前記導電層と電気的に接続され、前記第３部分との間に前記第２部分が接続された第１電極と、
    を備えた半導体装置。
  9. 第１領域と、前記第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域と、
    前記第１領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１領域の上に設けられ、第１絶縁部を介して前記第１半導体領域に囲まれた第１部分と、
    前記第１領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向に延び、前記第１半導体領域の上に設けられ、前記第２領域の上に位置する第２部分と、
    前記第１部分と前記第２部分との間に接続され、前記第１方向および前記第２方向と交差する第３方向に延びる第３部分と、
    を有し、前記第１部分および前記第２部分は第１導電形または第２導電形の不純物を含み、前記第１部分における前記不純物の濃度は前記第２部分における前記不純物の濃度よりも高い導電層と、
    前記第１部分の上に前記第１部分と離間して設けられ、前記第３方向において第２絶縁部を介して前記第２半導体領域と対面するゲート電極と、
    前記導電層の上に設けられ、前記第３半導体領域および前記導電層と電気的に接続され、前記第３部分との間に前記第２部分が接続された第１電極と、
    を備えた半導体装置。
  10. 第１領域と、前記第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域と、
    前記第１領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１領域の上に設けられ、第１絶縁部を介して前記第１半導体領域に囲まれた第１部分と、
    前記第１領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向に延び、前記第１半導体領域の上に設けられ、前記第２領域の上に位置する第２部分と、
    前記第１部分と前記第２部分との間に接続され、前記第１方向および前記第２方向と交差する第３方向に延びる第３部分と、
    前記第２方向に延びる第４部分と、
    を有し、前記第４部分の前記第２方向の端部は前記第３部分に接続され、前記第１部分は前記第４部分に接続された導電層と、
    前記第１部分の上に前記第１部分と離間して設けられ、前記第３方向において第２絶縁部を介して前記第２半導体領域と対面するゲート電極と、
    前記導電層の上に設けられ、前記第３半導体領域および前記導電層と電気的に接続され、前記第３部分との間に前記第２部分が接続された第１電極と、
    を備えた半導体装置。
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