JP6925236B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、たとえば、トレンチゲート型のパワーＭＯＳＦＥＴを備えた半導体装置に好適に利用できるものである。
電力のスイッチングを行う半導体装置として、トレンチゲート型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような絶縁ゲート型電界効果トランジスタを備えた半導体装置が知られている。
この種の半導体装置では、絶縁ゲート型電界効果トランジスタが有する寄生のダイオードがリカバリ動作をする際に、半導体装置における回路が有する寄生インダクタンスによって、ソース電極とドレイン電極との間にサージ電圧が発生することがある。また、絶縁ゲート型電界効果トランジスタがオンからオフする際にも、寄生インダクタンスによって、ソース電極とドレイン電極との間にサージ電圧が発生することがある。サージ電圧は、絶縁ゲート型電界効果トランジスタまたは他の半導体素子を破壊する要因になる。
このようなサージ電圧を軽減するために、半導体装置には、スナバ回路が設けられている。スナバ回路は、直列に接続された抵抗と容量とを含むスナバ部により構成される。直列に接続された抵抗および容量は、絶縁ゲート型電界効果トランジスタのドレイン電極とソース電極との間に電気的に並列に接続されている。スナバ部を備えた半導体装置を開示した文献としては、たとえば、特許文献１および特許文献２がある。
特許文献１では、絶縁ゲート型電界効果トランジスタのゲート電極が配置されている領域の直下に、スナバ部が形成されている。特許文献２では、半導体基板に規定されたスナバ領域に、抵抗および容量とスナバ電極とを有するスナバ部が形成されている。
特開２０１７−４５８２７号公報 特開２０１７−１４３１８８号公報
絶縁ゲート型電界効果トランジスタを備えた半導体装置では、サージ電圧を確実に低減するために、半導体装置の用途に応じた所望のスナバ部を備えていることが求められている。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る第１の半導体装置は、半導体基板と、第１領域と、第２領域と、互いに接合する第１導電型の第１拡散層および第２導電型の第２拡散層と、絶縁ゲート型電界効果トランジスタと、抵抗および容量を有するスナバ部とを備えている。第２拡散層は、第１主面から所定の深さにわたり形成されている。第１拡散層は、第２拡散層の底から所定の深さに達して基板に接することにより、基板に電気的に接続されている。第２領域では、第１拡散層と第２拡散層とは、容量として、第１拡散層が絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されている。第２拡散層は、抵抗として、絶縁ゲート型電界効果トランジスタのソースに電気的に接続されている。第２拡散層は、第２拡散層がソースに電気的に接続されるコンタクト部から第１方向に延在するように形成されている。第１の半導体装置は、さらに、温度検知素子領域と温度検知素子パッドとを有している。温度検知素子領域は、半導体基板における第１主面の側に規定され、温度を検知する温度検知素子が配置されている。温度検知素子パッドは、温度検知素子領域に形成され、温度検知素子と電気的に接続されている。第２領域は、温度検知素子領域に規定される部分を含む。スナバ部は、温度検知素子領域に規定されている。
一実施の形態に係る第２の半導体装置は、半導体基板と、第１領域と、第２領域と、互いに接合する第１導電型の第１拡散層および第２導電型の第２拡散層と、絶縁ゲート型電界効果トランジスタと、抵抗および容量を有するスナバ部とを備えている。第２拡散層は、第１主面から所定の深さにわたり形成されている。第１拡散層は、第２拡散層の底から所定の深さに達して基板に接することにより、基板に電気的に接続されている。第２領域では、第１拡散層と第２拡散層とは、容量として、第１拡散層が絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されている。第２拡散層は、抵抗として、絶縁ゲート型電界効果トランジスタのソースに電気的に接続されている。第２拡散層は、第２拡散層がソースに電気的に接続されるコンタクト部から第１方向に延在するように形成されている。半導体基板の第１主面から前記第１拡散層に達するトレンチゲート電極が形成されている。トレンチゲート電極は、第１領域と第２領域とを仕切っている。第２領域では、トレンチゲート電極は、コンタクト部が位置している部分から第１方向に向かって延在するとともに、コンタクト部を挟み込む態様で第１方向と交差する第２方向に間隔を隔てて配置されている。
一実施の形態に係る第３の半導体装置は、半導体基板と、第１領域と、第２領域と、互いに接合する第１導電型の第１拡散層および第２導電型の第２拡散層と、絶縁ゲート型電界効果トランジスタと、抵抗および容量を有するスナバ部とを備えている。第２拡散層は、第１主面から所定の深さにわたり形成されている。第１拡散層は、第２拡散層の底から所定の深さに達して基板に接することにより、基板に電気的に接続されている。第２領域では、第１拡散層と第２拡散層とは、容量として、第１拡散層が絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されている。第２拡散層は、抵抗として、絶縁ゲート型電界効果トランジスタのソースに電気的に接続されている。第２拡散層は、第２拡散層がソースに電気的に接続されるコンタクト部から第１方向に延在するように形成されている。半導体基板の第１主面から、第２拡散層の底よりも浅い深さにわたり第１導電型の第３拡散層が形成されている。第２領域では、第３拡散層は、コンタクト部が配置される部分を除く態様で形成されている。
一実施の形態に係る第４の半導体装置は、半導体基板と、第１領域と、第２領域と、互いに接合する第１導電型の第１拡散層および第２導電型の第２拡散層と、絶縁ゲート型電界効果トランジスタと、抵抗および容量を有するスナバ部とを備えている。第２拡散層は、第１主面から所定の深さにわたり形成されている。第１拡散層は、第２拡散層の底から所定の深さに達して基板に接することにより、基板に電気的に接続されている。第２領域では、第１拡散層と第２拡散層とは、容量として、第１拡散層が絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されている。第２拡散層は、抵抗として、絶縁ゲート型電界効果トランジスタのソースに電気的に接続されている。第２拡散層は、第２拡散層がソースに電気的に接続されるコンタクト部から第１方向に延在するように形成されている。第２拡散層は、第２拡散層の外周端が、半導体基板の外周部から内側に距離を隔てられた位置に、外周部に沿って位置するように形成されている。第１領域は、第２拡散層が形成された領域内に規定されている。第２領域は、第２拡散層の外周端と第１領域との間に位置する周辺領域に規定されている。第２領域では、半導体基板の第１主面から第１拡散層に達するトレンチゲート電極が形成されている。周辺領域に配置された第２領域では、トレンチゲート電極は、第１方向として、第２拡散層の外周端が延在する方向と交差する方向に延在する。
一実施の形態に係る第５の半導体装置は、半導体基板と、第１領域と、第２領域と、互いに接合する第１導電型の第１拡散層および第２導電型の第２拡散層と、絶縁ゲート型電界効果トランジスタと、抵抗および容量を有するスナバ部とを備えている。第２拡散層は、第１主面から所定の深さにわたり形成されている。第１拡散層は、第２拡散層の底から所定の深さに達して基板に接することにより、基板に電気的に接続されている。第２領域では、第１拡散層と第２拡散層とは、容量として、第１拡散層が絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されている。第２拡散層は、抵抗として、絶縁ゲート型電界効果トランジスタのソースに電気的に接続されている。第２拡散層は、第２拡散層がソースに電気的に接続されるコンタクト部から第１方向に延在するように形成されている。第２拡散層は、第２拡散層の外周端が、半導体基板の外周部から内側に距離を隔てられた位置に、外周部に沿って位置するように形成されている。第１領域は、第２拡散層が形成された領域内に規定されている。第２領域は、第２拡散層の外周端と第１領域との間に位置する周辺領域に規定されている。第２領域では、半導体基板の第１主面から第１拡散層に達するトレンチゲート電極が形成されている。周辺領域に配置された第２領域では、トレンチゲート電極は、第１方向として、第２拡散層の外周端が延在する方向に延在する。
他の実施の形態に係る第１の半導体装置の製造方法は、以下の工程を備えている。互いに対向する第１主面および第２主面を有し、第２主面の側に第１導電型の基板を有する半導体基板を用意する。半導体基板の第１主面の側に、第１領域を規定するとともに、第１領域以外の領域に第２領域を規定する。第１領域に、絶縁ゲート型電界効果トランジスタを形成するとともに、第２領域に、抵抗および容量を有するスナバ部を形成する工程を含む素子を形成する。素子を形成する工程は、以下の工程を含む。半導体基板の第１主面から第１深さに達し、基板に電気的に接続される第１導電型の第１拡散層を形成する。半導体基板の第１主面から第１深さよりも浅い第２深さにわたり、第１領域では、絶縁ゲート型電界効果トランジスタのチャネルとなり、第２領域では、スナバ部の抵抗になるとともに、第１拡散層に接合されて容量となる第２導電型の第２拡散層を形成する。第１領域では、絶縁ゲート型電界効果トランジスタのソースに電気的に接続され、第２領域では、第２拡散層に電気的に接続されるソース電極を形成する。素子を形成する工程は、第２領域では、第２拡散層とソース電極とが電気的に接続されるコンタクト部から、第２拡散層が第１方向に延在するように形成する工程を備えている。素子を形成する工程は、さらに、半導体基板の第１主面から第１拡散層に達するトレンチゲート電極を形成する工程を含む。トレンチゲート電極を形成する工程は、第１領域と第２領域とを仕切るとともに、第２領域では、トレンチゲート電極は、コンタクト部から第１方向に延在するとともに、コンタクト部を挟み込む態様で第１方向と交差する第２方向に間隔を隔てて形成する工程を含む。
他の実施の形態に係る第２の半導体装置の製造方法は、以下の工程を備えている。互いに対向する第１主面および第２主面を有し、第２主面の側に第１導電型の基板を有する半導体基板を用意する。半導体基板の第１主面の側に、第１領域を規定するとともに、第１領域以外の領域に第２領域を規定する。第１領域に、絶縁ゲート型電界効果トランジスタを形成するとともに、第２領域に、抵抗および容量を有するスナバ部を形成する工程を含む素子を形成する。素子を形成する工程は、以下の工程を含む。半導体基板の第１主面から第１深さに達し、基板に電気的に接続される第１導電型の第１拡散層を形成する。半導体基板の第１主面から第１深さよりも浅い第２深さにわたり、第１領域では、絶縁ゲート型電界効果トランジスタのチャネルとなり、第２領域では、スナバ部の抵抗になるとともに、第１拡散層に接合されて容量となる第２導電型の第２拡散層を形成する。第１領域では、絶縁ゲート型電界効果トランジスタのソースに電気的に接続され、第２領域では、第２拡散層に電気的に接続されるソース電極を形成する。素子を形成する工程は、第２領域では、第２拡散層とソース電極とが電気的に接続されるコンタクト部から、第２拡散層が第１方向に延在するように形成する工程を備えている。素子を形成する工程は、さらに、半導体基板の第１主面から第２深さよりも浅い第３深さにわたり第１導電型の第３拡散層を形成する工程を含む。第３拡散層を形成する工程は、第２領域では、第３拡散層は、コンタクト部が配置される部分を除く態様で第２拡散層に形成される。
一実施の形態に係る第１〜第５の半導体装置によれば、半導体装置の用途に応じて、サージ電圧を低減することができる。
他の実施の形態に係る第１および第２の半導体装置の製造方法によれば、半導体装置の用途に応じて、サージ電圧を低減することができる半導体装置を製造することができる。
実施の形態１に係る、チップ状態の半導体装置の平面パターンの一例を示す平面図である。 同実施の形態において、絶縁ゲート型電界効果トランジスタおよびスナバ部の等価回路図である。 同実施の形態において、図１に示す枠Ａ１内の平面パターンの一例を示す部分平面図である。 同実施の形態において、図１に示す枠Ａ１内の構造を示す断面斜視図である。 同実施の形態において、図３に示す断面線Ｖ−Ｖにおける断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、スナバ部の機能を説明するための第１の等価回路図である。 同実施の形態において、スナバ部の機能を説明するための第２の等価回路図である。 同実施の形態において、スナバ部の機能として、セルフターンオンを説明するためのシミュレーション結果を示すグラフである。 同実施の形態において、スナバ部の機能を説明するための、ドレインに印加される電圧と出力容量との関係を示すグラフである。 同実施の形態において、スナバ部の機能を説明するための、寄生のダイオードに掛かる電圧と寄生容量に掛かる電圧との経時変化を示すグラフである。 実施の形態２に係る半導体装置の、図１に示す枠Ａ１内に対応する部分の平面パターンの一例を示す部分平面図である。 同実施の形態において、図１に示す枠Ａ１内に対応する部分の構造を示す断面斜視図である。 実施の形態３に係る半導体装置の、図１に示す枠Ａ１内に対応する部分の平面パターンの一例を示す部分平面図である。 同実施の形態において、図１に示す枠Ａ１内に対応する部分の構造を示す断面斜視図である。 同実施の形態において、図２２に示す断面線ＸＸＩＶ−ＸＸＩＶにおける断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。 実施の形態４に係る半導体装置の、図１に示す枠Ａ１内に対応する部分の構造を示す断面斜視図である。 実施の形態５に係る、チップ状態の半導体装置の平面パターンの一例を示す平面図である。 同実施の形態において、図２８に示す枠Ａ２内の平面パターンの一例と、枠Ａ２内の平面パターンの一例とを併せて示す第１の部分平面図である。 同実施の形態において、図２８に示す枠Ａ２内の平面パターンの一例と、枠Ａ２内の平面パターンの一例とを併せて示す第２の部分平面図である。 同実施の形態において、図３０に示す枠Ａ４内の構造を示す断面斜視図である。 実施の形態６に係る、チップ状態の半導体装置の平面パターンの一例を示す平面図である。 同実施の形態において、図３２に示す枠Ａ５内の平面パターンの一例を示す部分平面図である。 同実施の形態において、図３３に示す枠Ａ６内の平面パターンの一例を示す部分平面図である。 実施の形態７に係る、チップ状態の半導体装置の平面パターンの一例を示す平面図である。 同実施の形態において、図３５に示す枠Ａ６内の平面パターンの一例を示す部分平面図である。 同実施の形態において、図３６に示す枠Ａ７内の平面パターンの一例を示す部分平面図である。
各実施の形態では、トレンチゲート電極を有する絶縁ゲート型電界効果トランジスタと、スナバ部とを備えた半導体装置について説明する。まず、半導体装置では、半導体基板において、絶縁ゲート型電界効果トランジスタが配置される領域をセル領域（第１領域）とし、スナバ部が配置される領域をスナバ領域（第２領域）とする。スナバ領域は、セル領域以外の絶縁ゲート型電界効果トランジスタが配置されていない領域に規定されている。以下、スナバ領域を具体的に示しながら、半導体装置の構造について説明する。
実施の形態１
実施の形態１では、スナバ領域を、ゲートパッドが配置されるゲートパッド領域に規定した半導体装置の第１例について説明する。
図１に示すように、半導体装置ＰＳＤ（チップ状態）では、半導体基板ＳＵＢの第１主面の側に、たとえば、セル領域ＥＦＲ、ゲートパッド領域ＧＰＲ、ダイオードパッド領域ＤＰＲが規定されている。セル領域ＥＦＲには、絶縁ゲート型電界効果トランジスタＭＦＥＴが形成されている。
ゲートパッド領域ＧＰＲには、ゲートパッドＧＥＰが形成されている。ゲートパッドＧＥＰは、絶縁ゲート型電界効果トランジスタのゲート電極とはゲート配線（図示せず）によって電気的に接続されている。ゲートパッドＧＥＰは、外部との電気的な接続に使用される。ダイオードパッド領域ＤＰＲには、ダイオードパッドＤＯＰが形成されている。ダイオードパッド領域ＤＰＲには、半導体装置の温度を検知する、たとえば、温度検知ダイオード（図示せず）が形成されている。ダイオードパッドＤＯＰは、温度検知ダイオードと電気的に接続されている。ダイオードパッドＤＯＰは、外部との電気的な接続に使用される。
セル領域ＥＦＲを覆うように、ソース電極ＳＥＬが形成されている。ソース電極ＳＥＬは、絶縁ゲート型電界効果トランジスタＭＦＥＴのソースと電気的に接続されている。ソース電極ＳＥＬ等を覆うように、パッシベーション膜（図示せず）が形成されている。パッシベーション膜には、たとえば、ソース電極ＳＥＬを露出する開口部が形成されている。露出したソース電極ＳＥＬは、ソースパッドＳＥＰとして、外部との電気的な接続に使用される。
スナバ領域ＮＥＲは、ここでは、ゲートパッド領域ＧＰＲに規定されている。スナバ領域ＮＥＲには、スナバ部ＳＮＲとして、抵抗となるｐ型拡散層ＰＤＬと、容量となるｐ型拡散層ＰＤＬおよびｎ型カラム層ＮＣＬとが形成されている（図４参照）。
スナバ部ＳＮＲの容量とは、ドレインに逆バイアスが印加された時の容量をいい、順バイアス時では寄生のダイオードである。スナバ部ＳＮＲの容量は、逆バイアス（電圧）に応じた容量となる。この明細書では、説明の便宜上、容量として説明する。その容量と抵抗とは電気的に直列に接続されている。直列に接続された容量と抵抗とは、絶縁ゲート型電界効果トランジスタＭＦＥＴに電気的に並列に接続されている。
次に、スナバ部および絶縁ゲート型電界効果トランジスタの等価回路について説明する。図２に示すように、スナバ部ＳＮＲは、絶縁ゲート型電界効果トランジスタＭＦＥＴのソースＳとドレインＤとの間に電気的に並列に接続されている。絶縁ゲート型電界効果トランジスタＭＦＥＴは、寄生容量として、容量ＣＤＳ、容量ＣＧＤ、容量ＣＧＳを有し、寄生のダイオードとして、ダイオードＰＤＩを有する。
容量ＣＤＳは、ドレインＤとソースＳとの間の寄生容量である。容量ＣＧＤは、ゲートＧとドレインＤとの間の寄生容量である。容量ＣＧＳは、ゲートＧとソースＳととの間の寄生容量である。ダイオードＰＤＩは、ソースＳとドレインＤとの間の寄生のダイオードである。なお、抵抗ＲＧは、ゲートＧの抵抗である。
スナバ部ＳＮＲは、抵抗ＲＳＮＢ、容量ＣＤＳ２、容量ＣＧＤ２および容量ＣＧＳ２を有する。容量ＣＤＳ２は、ドレインに逆バイアスが印加された時のドレインＤとソースＳとの間の寄生容量である。ドレインに順バイアスが印加されたときは、寄生のダイオードＰＤ２である。容量ＣＧＤ２は、ゲートＧとドレインＤとの間の寄生容量である。容量ＣＧＳ２は、ゲートＧとソースＳとの間の寄生容量である。
次に、スナバ部ＳＮＲおよびスナバ部ＳＮＲの周辺の構造について、図３、図４および図５を用いて説明する。図１に示す丸枠Ａ１内の構造として、図３では、平面パターンの一例を示し、図４では、断面斜視図の一例を示し、図５では、断面図の一例を示す。
図３、図４および図５に示すように、半導体基板ＳＵＢの一方の主面（第１主面）の側に、スナバ領域ＮＥＲおよびセル領域ＥＦＲがそれぞれ規定されている。スナバ領域ＮＥＲは、ゲートパッド領域ＧＰＲに規定されている。半導体基板ＳＵＢの他方の主面（第２主面）の側に、ｎ＋＋型基板ＮＰＳＢ（ｎ型エピタキシャル層ＮＥＬ）が配置されている。ｎ＋＋型基板ＮＰＳＢは、ドレイン電極（図示せず）に電気的に接続されている。
セル領域ＥＦＲでは、半導体基板ＳＵＢの一方の主面から所定の深さ（第２深さ）にわたり、ベース拡散層ＢＤＬが形成されている。ベース拡散層ＢＤＬには、ゲート絶縁型電界効果トランジスタのチャネルが形成されることになる。ベース拡散層ＢＤＬの底から所定の深さ（第１深さ）に達してｎ＋＋型基板ＮＰＳＢ（ｎ型エピタキシャル層ＮＥＬ）に接するｎ型カラム層ＮＣＬが形成されている。
半導体基板ＳＵＢの一方の主面からベース拡散層ＢＤＬを貫通してｎ型カラム層ＮＣＬに達するトレンチゲート電極ＴＧＥＬが形成されている。トレンチゲート電極ＴＧＥＬは、ゲートトレンチＴＲＣ内に、ゲート絶縁膜ＧＩＦを介在させて形成されている。トレンチゲート電極ＴＧＥＬはメッシュ状に配置されている。
ベース拡散層ＢＤＬには、半導体基板ＳＵＢの一方の主面からベース拡散層ＢＤＬの底よりも浅い領域にわたり、ｎ型のソース拡散層ＳＤＬが形成されている。ソース拡散層ＳＤＬは、トレンチゲート電極ＴＧＥＬの側方にゲート絶縁膜ＧＩＦを介在させて形成されている。半導体基板ＳＵＢの一方の主面からｎ＋＋型基板ＮＰＳＢへ向かって、複数の埋め込み絶縁体ＺＯＦが形成されている。埋め込み絶縁体ＺＯＦは、ディープトレンチＤＴＣ内に形成されている。
複数の埋め込み絶縁体ＺＯＦは、たとえば、互いに距離を隔てて島状に配置されている。複数の埋め込み絶縁体ＺＯＦは、平面視的にメッシュ状に配置されたトレンチゲート電極ＴＧＥＬによって囲まれた領域に形成されている。埋め込み絶縁体ＺＯＦに接するように、ｐ型カラム層ＰＣＬが形成されている。ｐ型カラム層ＰＣＬは、ｎ型カラム層ＮＣＬにも接する。ｐ型カラム層ＰＣＬとｎ型カラム層ＮＣＬとは、スーパージャンクション構造として、交互に配置されている。
ソース拡散層ＳＤＬとｎ型カラム層ＮＣＬとによって、寄生の容量ＣＤＳが形成される。トレンチゲート電極ＴＧＥＬとｎ型カラム層ＮＣＬとによって、寄生の容量ＣＧＤが形成される。トレンチゲート電極ＴＧＥＬとソース拡散層ＳＤＬとによって、寄生の容量ＣＧＳが形成される。ｐ型カラム層ＰＣＬとｎ型カラム層ＮＣＬとによって、寄生のダイオードＰＤ１が形成される。
スナバ領域ＮＥＲでは、半導体基板ＳＵＢの一方の主面から所定の深さ（第２深さ）にわたり、ｐ型拡散層ＰＤＬが形成されている。ｐ型拡散層ＰＤＬの底から所定の深さ（第１深さ）に達してｎ型エピタキシャル層ＮＥＬ（ｎ＋＋型基板ＮＰＳＢ）に接するｎ型カラム層ＮＣＬが形成されている。
半導体基板ＳＵＢの一方の主面からｐ型拡散層ＰＤＬを貫通してｎ型カラム層ＮＣＬに達するトレンチゲート電極ＴＧＥＬが形成されている。トレンチゲート電極ＴＧＥＬは、ゲートトレンチＴＲＣ内に、ゲート絶縁膜ＧＩＦを介在させて形成されている。トレンチゲート電極ＴＧＥＬは、たとえば、Ｙ軸方向に延在している。トレンチゲート電極ＴＧＥＬは、Ｙ軸と交差するＸ軸方向に互いに間隔を隔ててストライプ状に形成されている。
隣り合う一のトレンチゲート電極ＴＧＥＬと他のトレンチゲート電極ＴＧＥＬとの間に位置するｐ型拡散層ＰＤＬによって、スナバ部ＳＮＲの抵抗ＲＳＮＢが形成される。抵抗ＲＳＮＢは、たとえば、Ｙ軸方向に延在する。抵抗ＲＳＮＢにおけるセル領域ＥＦＲ側の端部に、ソース電極ＳＥＬ（ソースＳ）と電気的に接続されるコンタクトＣＴＳが設けられている。たとえば、コンタクトＣＴＳを起点としてコンタクトＣＴＳからのｐ型拡散層ＰＤＬの長さによって、抵抗ＲＳＮＢの抵抗値を調整することができる。
ｐ型拡散層ＰＤＬの下には、ｐ型拡散層ＰＤＬに接合する態様でｎ型カラム層ＮＣＬが位置している。ｐ型拡散層ＰＤＬとｎ型カラム層ＮＣＬとによって、寄生の容量ＣＤＳ２が形成される。容量ＣＤＳ２の容量は、ドレインに印加する逆バイアス（電圧）に依存する。また、たとえば、ｐ型拡散層ＰＤＬ（ｐ型カラム層ＰＣＬ）のディメンジョン（たとえば、Ｘ軸方向の長さ、Ｙ軸方向の長さ、Ｚ軸方向の長さ）により、ｐ型拡散層ＰＤＬ（ｐ型カラム層ＰＣＬ）とｎ型カラム層ＮＣＬとの接合面積を変えて、容量ＣＤＳ２の容量を調整することができる。後述するように、抵抗ＲＳＮＢの抵抗値および容量ＣＤＳ２の容量は、サージ電圧を低減するための重要なパラメータとなる。
隣り合う一のトレンチゲート電極ＴＧＥＬと他のトレンチゲート電極ＴＧＥＬとの間に位置する領域には、複数の埋め込み絶縁体ＺＯＦが、Ｙ軸方向に互いに距離を隔てて島状に配置されている。埋め込み絶縁体ＺＯＦは、半導体基板ＳＵＢの一方の主面からｐ型拡散層ＰＤＬおよびｎ型カラム層ＮＣＬを貫通して、ｎ型エピタキシャル層ＮＥＬに達するディープトレンチＤＴＣ内に形成されている。埋め込み絶縁体ＺＯＦとｎ型カラム層ＮＣＬとにそれぞれ接するように、ｐ型カラム層ＰＣＬが形成されている。
トレンチゲート電極ＴＧＥＬとｎ型カラム層ＮＣＬとによって、寄生の容量ＣＧＤ２が形成される。トレンチゲート電極ＴＧＥＬとｐ型拡散層ＰＤＬとによって、寄生の容量ＣＧＳ２が形成される。スナバ領域ＮＥＲのｐ型拡散層ＰＤＬとセル領域ＦＥＲのベース拡散層ＢＤＬとは、たとえば、Ｘ軸方向に延在するトレンチゲート電極ＴＧＥＬによって仕切られている。
セル領域ＥＦＲおよびスナバ領域ＮＥＲを覆うように、保護絶縁膜ＴＰＦおよび層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦを覆うように、ソース電極ＳＥＬとゲートパッドＧＥＰとが形成されている。ソース電極ＳＥＬは、ソース拡散層ＳＤＬおよびベース拡散層ＢＤＬに接触する態様で、ソース拡散層ＳＤＬとベース拡散層ＢＤＬとに電気的に接続されている。
また、ソース電極ＳＥＬは、コンタクトＣＴＳを介してｐ型拡散層ＰＤＬに接触する態様で、ｐ型拡散層ＰＤＬに電気的に接続されている。ソース電極ＳＥＬおよびゲートパッドＧＥＰを覆うように、パッシベーション膜ＰＶＦが形成されている。半導体装置の主要部分は上記のように構成される。
次に、上述した半導体装置の製造方法の一例について説明する。まず、ｎ＋＋型基板ＮＰＳＢ、ｎ型エピタキシャル層ＮＥＬおよびｐ型エピタキシャル層ＰＥＬを有する半導体基板ＳＵＢ（図６参照）を用意する。
次に、半導体基板ＳＵＢの一方の主面の側に、ｐ型エピタキシャル層ＰＥＬの表面から所定の深さのゲートトレンチ（図示せず）が形成される。次に、熱酸化処理を行うことによって、ゲートトレンチ内に露出したｐ型エピタキシャル層ＰＥＬの部分を含むｐ型エピタキシャル層ＰＥＬの表面に、シリコン酸化膜（図示せず）が形成される。次に、ゲートトレンチ内を充填するように、ポリシリコン膜（図示せず）が形成される。
次に、ｐ型エピタキシャル層ＰＥＬの上面上に位置するシリコン酸化膜の部分およびポリシリコン膜の部分が除去される。これにより、図６に示すように、ゲートトレンチＴＲＣ内に残されたシリコン酸化膜の部分がゲート絶縁膜ＧＩＦとして形成される。また、ゲートトレンチＴＲＣ内に残されたポリシリコン膜の部分が、トレンチゲート電極ＴＧＥＬとして形成される。このとき、スナバ領域ＮＥＲでは、トレンチゲート電極ＴＧＥＬは、たとえば、Ｙ軸方向に延在するように形成される（図３および図４参照）。
次に、熱酸処理を行うことにより、ｐ型エピタキシャル層ＰＥＬの表面に、保護絶縁膜ＩＰＦ（図７参照）が形成される。次に、所定の写真製版処理およびエッチング処理を行うことにより、セル領域ＥＦＲおよびスナバ領域ＮＥＲのそれぞれに、ディープトレンチＤＴＣが形成される（図７参照）。ディープトレンチＤＴＣは、互いに距離を隔てて島状に形成される。
次に、図７に示すように、保護絶縁膜ＩＰＦおよびディープトレンチＤＴＣを介して、ｎ型の不純物が斜め注入される。次に、熱処理を行うことによって、セル領域ＥＦＲおよびスナバ領域ＮＥＲのそれぞれに、ｎ型カラム層ＮＣＬが形成される。次に、図８に示すように、保護絶縁膜ＩＰＦおよびディープトレンチＤＴＣを介して、ｐ型の不純物が注入される。次に、熱処理を行うことにより、セル領域ＥＦＲおよびスナバ領域ＮＥＲのそれぞれに、ディープトレンチＤＴＣの側壁面に沿ってｐ型カラム層ＰＣＬが形成される。ｐ型カラム層ＰＣＬはｎ型カラム層ＮＣＬに接することになる。
次に、ディープトレンチＤＴＣを埋め込むように、たとえば、シリコン酸化膜（図示せず）が形成される。次に、たとえば、化学的機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）を行うことによって、ディープトレンチＤＴＣ内に位置するシリコン酸化膜の部分を残して、半導体基板ＳＵＢの上面上に位置するシリコン酸化膜の部分が除去される。これにより、図９に示すように、セル領域ＥＦＲおよびスナバ領域ＮＥＲのそれぞれに、埋め込み絶縁体ＺＯＦが形成される。スナバ領域ＮＥＲでは、埋め込み絶縁体ＺＯＦは、Ｙ軸方向に互いに間隔を隔てて島状に形成されることになる（図３および図４参照）。
次に、たとえば、熱酸化処理を行い、半導体基板ＳＵＢの表面を酸化することによって、保護絶縁膜ＴＰＦ（図１０参照）が形成される。次に、所定の写真製版処理を行うことにより、ベース拡散層およびｐ型拡散層が形成される領域を露出するフォトレジストパターン（図示せず）が形成される。そのフォトレジストパターンを注入マスクとして、保護絶縁膜ＴＰＦを介してｐ型の不純物が注入される。その後、フォトレジストパターンが除去される。
これにより、図１０に示すように、セル領域ＥＦＲには、ｐ型のベース拡散層ＢＤＬが形成される。スナバ領域ＮＥＲには、ｐ型拡散層ＰＤＬが形成される。ベース拡散層ＢＤＬおよびｐ型拡散層ＰＤＬは、半導体基板ＳＵＢの表面から、トレンチゲート電極ＴＧＥＬの底よりも浅い位置（第２深さ）にわたり形成される。こうして、スナバ領域ＮＥＲでは、スナバ部ＳＮＲの抵抗および容量となるｎ型カラム層ＮＣＬおよびｐ型拡散層ＰＤＬが、セル領域ＥＦＲにｎ型カラム層ＮＣＬおよびベース拡散層ＢＤＬを形成する工程と同時に形成されることになる。
次に、図１１に示すように、所定の写真製版処理を行うことにより、スナバ領域ＮＥＲを覆うとともに、セル領域ＥＦＲでは、ソース拡散層が形成される領域を露出するフォトレジストパターンＰＲ１が形成される。次に、フォトレジストパターンＰＲ１を注入マスクとして、保護絶縁膜ＴＰＦを介してｎ型の不純物が注入される。
これにより、セル領域ＥＦＲでは、ソース拡散層ＳＤＬが形成される。ソース拡散層ＳＤＬは、ベース拡散層ＢＤＬの表面から、ベース拡散層ＢＤＬの底よりも浅い位置にわたり形成される。その後、フォトレジストパターンＰＲ１が除去される。
次に、図１２に示すように、半導体基板ＳＵＢ（保護絶縁膜ＴＰＦ）を覆うように、層間絶縁膜ＩＬＦが形成される。次に、その層間絶縁膜ＩＬＦに、所定の写真製版処理およびエッチング処理を行うことにより、図１２に示すように、セル領域ＥＦＲでは、ソース拡散層ＳＤＬおよびベース拡散層ＢＤＬを露出する開口部ＣＨ１が形成される。スナバ領域ＮＥＲでは、ｐ型拡散層ＰＤＬを露出する開口部ＣＨ２が形成される。
次に、たとえば、スパッタ法等によって、層間絶縁膜ＩＬＦを覆うように、アルミニウム膜（図示せず）が形成される。そのアルミニウム膜に、所定の写真製版処理およびエッチング処理が行われる。これにより、図１３に示すように、セル領域ＥＦＲでは、ソース電極ＳＥＬが形成される。スナバ領域ＮＥＲ（ゲートパッド領域ＧＰＲ）では、ゲートパッドＧＥＰが形成される。
次に、図１４に示すように、ソース電極ＳＥＬおよびゲートパッドＧＥＰを覆うように、パッシベーション膜ＰＶＦが形成される。その後、スクライブ領域（図示せず）をダイシングすることにより、複数の半導体装置がチップとして取り出される。こうして、半導体装置ＰＳＤの主要部分が完成する。
上述した半導体装置ＰＳＤでは、半導体基板において、絶縁ゲート型電界効果トランジスタＭＦＥＴが配置されるセル領域ＥＦＲ以外の絶縁ゲート型電界効果トランジスタが配置されていない領域に、スナバ領域ＮＥＲが規定されて、そのスナバ領域ＮＥＲにスナバ部ＳＮＲが配置されている。次に、そのスナバ部ＳＮＲが有する２つの機能について説明する。
まず、１つ目の機能は、発生したサージ電圧を、スナバ部ＳＮＲによって低減させる機能である。図２に示すように、絶縁ゲート型電界効果トランジスタＭＦＥＴでは、元来、ソースＳとドレインＤとの間に、寄生の容量ＣＤＳを有する。上述した半導体装置では、その絶縁ゲート型電界効果トランジスタＭＦＥＴに対して、さらに、付加的に、スナバ部ＳＮＲ（容量ＣＤＳ２および抵抗ＲＳＮＢ）が電気的に並列に接続されることになる。
これにより、図１５に示すように、寄生のダイオードＰＤ１がリカバリ動作等をする際にサージ電圧（逆バイアス）が発生した場合には、サージ電圧は、スナバ部ＳＮＲにおいてエネルギーとして吸収されて、サージ電圧を低減することができる（等価回路図における太い線参照）。その結果、絶縁ゲート型電界効果トランジスタＭＦＥＴあるいは周辺の半導体素子（図示せず）が破壊されるのを防止することができる。
次に、２つ目の機能は、発生したサージ電圧によって、絶縁ゲート型電界効果トランジスタＭＦＥＴをセルフターンオンさせて、サージ電圧を低減させる機能である。セルフターンオンとは、ドレイン・ソース間において、ドレインに電圧（逆バイアス）が印加された瞬間に、ゲート・ソース間の寄生の容量比によって、ゲート・ソース間に電圧（電位差）が生じて、ゲートがオンする現象である。
上述した半導体装置では、ドレインに電圧が印加された瞬間に、スナバ部ＳＮＲによってゲート・ソース間に電圧をさらに生じさせることができる。これにより、正味のゲート・ソース間の電圧としては、スナバ部ＳＮＲによって発生した電圧が、ゲート・ソース間の元来の寄生の容量比によってゲート・ソース間に生じる電圧に加わることになる。
ここで、図１６に示すように、ドレイン（ポイントＰ１）に印加される電圧を電圧Ｖｄｓとする。ソースＳと容量ＣＧＳとの間（ポイントＰ２）に生じる電圧を電圧Ｖｇｓ１とする。ソースＳと抵抗ＲＳＮＢとの間（ポイントＰ３）に生じる電圧を電圧Ｖｓ２とする。ソースＳと抵抗およびＲＳＮＢおよび容量ＣＧＳ２との間（ポイントＰ４）に生じる電圧をＶｇｓ２とする。ゲート・ソース間（ポイントＰ５）の電圧を電圧Ｖｇｓとする。また、容量ＣＧＳの容量をＣｇｓとする。容量ＣＧＤの容量をＣｇｄとする。容量ＣＧＤ２の用をＣｇｄ２とする。容量ＣＧＳ２の容量をＣｇｓ２とする。
電圧Ｖｇｓ１は、次の式１によって表される。
Ｖｇｓ１＝Ｖｄｓ×（Ｃｇｄ＋Ｃｇｄ２）／（Ｃｇｓ＋Ｃｇｓ２＋Ｃｇｄ＋Ｃｇｄ２）…（式１）
電圧Ｖｇｓ２は、次の式２によって表される。
Ｖｇｓ２＝Ｖｓ２×Ｃｇｓ２／（Ｃｇｓ＋Ｃｇｓ２）…（式２）
電圧Ｖｇｓは、次の式３によって表される。
Ｖｇｓ＝Ｖｇｓ１＋Ｖｇｓ２…（式３）
したがって、電圧Ｖｇｓが、絶縁ゲート型電界効果トランジスタのしきい値電圧Ｖｔｈ以上（Ｖｇｓ≧Ｖｔｈ）に上がれば、絶縁ゲート型電界効果トランジスタをセルフターンオンさせることができる。
上述したように、寄生のダイオードがリカバリ動作等をする際には、寄生インダクタンスによって、ソース・ドレイン間にサージ電圧が発生することがある。ここで、絶縁ゲート型電界効果型トランジスタがオフの状態で、ドレインＤに、たとえば、５０Ｖ程度の電圧を印加した場合を想定する。このとき、スナバ部ＳＮＲを設けていない半導体装置の場合（比較例）には、寄生インダクタンスによって、瞬間的に電圧が１００Ｖ程度にまで上昇することがある。このため、この上昇した電圧によって、絶縁ゲート型電界効果型トランジスタ等が破壊されてしまうおそれがある。
比較例に対して、上述した半導体装置では、スナバ部ＳＮＲを設けることで、ドレインに電圧が印加された瞬間に、ゲート・ソース間に電圧Ｖｇｓ２をさらに生じさせることができる（式２参照）。これにより、ゲート・ソース間（ポイントＰ５）の電圧Ｖｇｓ（式３参照）が、比較例に係る半導体装置の場合の対応するゲート・ソース間の電圧よりも高くなり、絶縁ゲート型電界効果トランジスタをセルフターンオンさせやすくなる。
絶縁ゲート型電界効果トランジスタがセルフターンオンすることで、ドレインＤとソースＳとの間が導通して電圧差がなくなり、電圧Ｖｄｓが上昇しようとするのを抑えることができる。電圧Ｖｄｓの上昇が瞬間的に抑えられるため、絶縁ゲート型電界効果トランジスタがセルフターンオンしている時間は、たとえば、数十ｎ秒程度のオーダである。
電圧Ｖｇｓを印加する時間は、式１〜式３に示されている容量比によって制御することができる。このことから、ターンオンしてドレインからソースに流れる電流を制御することができ、電流が流れ過ぎないようにすることができる。つまり、電圧Ｖｇｓによってドレインからソースへ流れる電流を制御することで、ドレインの電圧の上昇を抑えることができる。
ここで、図１７に、電圧Ｖｄｓ、電圧Ｖｓ２および電圧Ｖｇｓのシミュレーションによる評価結果をグラフとして示す。グラフの横軸は時間であり、縦軸は電圧である。グラフＡは電圧Ｖｄｓの経時変化を示す。グラフＢは電圧Ｖｓ２の経時変化を示す。グラフＣは電圧Ｖｇｓの経時変化を示す。図１７に示すように、ドレインに電圧Ｖｄｓが印加された瞬間に、電圧Ｖｓ２が上昇することがわかる。電圧Ｖｓ２が上昇することで、電圧Ｖｇｓが上がり、絶縁ゲート型電界効果トランジスタがセルフターンオンし、電圧Ｖｄｓが急激に上昇するのが抑えられていることがわかる。
発明者らの評価によれば、スナバ部ＳＮＲの抵抗ＲＳＮＢの抵抗値が、ある程度高い値を有していないと、電圧Ｖｓ２を発生させることができないことがわかった。また、スナバ部ＳＮＲの容量ＣＤＳ２の容量が、電圧Ｖｓ２を発生させる時間に寄与していることがわかった。
さらに、ゲートとソースとの間の抵抗が、電圧Ｖｇｓを保持する時間に寄与しており、その抵抗が大きい方がサージ電圧の低減に寄与することがわかった。なお、セルフターンオンは、電圧の条件（Ｖｇｓ≧Ｖｔｈ）から、しきい値電圧Ｖｔｈが比較的低い絶縁ゲート型電界効果トランジスタに有効である。
また、上述した半導体装置では、ｎ型カラム層ＮＣＬとｐ型カラム層ＰＣＬとが交互に配置されたスーパージャンクション構造が採用されている。スーパージャンクション構造によって、サージ電圧を低減する効果がより高められる。このことについて説明する。
まず、スーパージャンクション構造における電圧Ｖｄｓと出力容量Ｃｏｓｓとの関係について説明する。ドレインに印加する電圧Ｖｄｓを上げていくと、ｐｎ接合面から空乏層が拡がり、最終的には、ｎ型カラム層ＮＣＬとｐ型カラム層ＰＣＬとの間が空乏化される。このとき、電圧Ｖｄｓと出力容量Ｃｏｓｓとの関係を、図１８に示す。出力容量Ｃｏｓｓとは、ドレイン・ソース間の容量とドレイン・ゲート間の容量とを併せた単位面積あたりの容量である。なお、ドレイン・ゲート間の容量がドレイン・ソース間の容量に比べて十分に小さいため、出力容量Ｃｏｓｓはドレイン・ソース間の単位面積あたりの容量とみなすことができる。
図１８に示すように、電圧Ｖｄｓが低い場合には、空乏層の延びも小さく、このため、出力容量Ｃｏｓｓは比較的大きい。電圧Ｖｄｓが高くなるにしたがって、空乏層が徐々に延び、特に、ｎ型カラム層ＮＣＬとｐ型カラム層ＰＣＬとの縦方向のｐｎ接合面から拡がる空乏層同士が繋がると、空乏層が縦方向に急に拡がることになる。このため、出力容量Ｃｏｓｓは急激に小さくなる。このグラフから、ドレインに印加される電圧が比較的低い状態では、単位面積あたりの容量を大きくすることが可能であることがわかる。すなわち、スナバ部ＳＮＲの容量を大きくすることが可能になる。
次に、容量に掛かる電圧の挙動について説明する。図１９に示すように、絶縁ゲート型電界効果トランジスタの寄生のダイオードＰＤ１に掛かる電圧をＥｐｄ（ｔ）とする。スナバ部ＳＮＲの容量ＣＤＳ２に掛かる電圧をＥｃ（ｔ）とする。ドレインに電圧Ｖが印加された場合のＥｐｄ（ｔ）とＥｃ（ｔ）の経時変化をグラフに示す。横軸は時間であり、縦軸は電圧である。
寄生のダイオードＰＤ１に掛かる電圧Ｅｐｄ（ｔ）は、ドレインに電圧Ｖが印加されると、すぐに上昇し、たとえば、数十ｎ秒程度で電圧Ｖになる。一方、容量ＣＤＳ２には抵抗ＲＳＮＢが電気的に接続されているため、容量ＣＤＳ２に掛かる電圧Ｅｃ（ｔ）は、すぐには上昇せず、過渡的に電圧Ｅｃｄｓ（ｔ）に対して遅れて徐々に上昇する。ここで、抵抗ＲＳＮＢの抵抗値をＲｓｎｂとし、容量ＣＤＳ２の容量をＣｄｓ２とすると、電圧Ｅｃ（ｔ）は、次の式４によって表される。
Ｅｃ（ｔ）＝Ｖ−Ｖ・ｅｘｐ（−１／（Ｒｓｎｂ・Ｃｄｓ２）・ｔ）…（式４）
このため、ドレインに電圧Ｖが印加されてから所定の時間内では、容量ＣＤＳ２に掛かる電圧Ｅｃ（ｔ）は、電圧Ｖよりも低い状態である。図１８に示すように、容量ＣＤＳ２に掛かる電圧Ｅｃ（ｔ）が比較的低い状態では、空乏層の延びは比較的小さく、容量ＣＤＳ２の単位面積あたりの容量を大きくすることができる。図１９に示すように、たとえば、寄生のダイオードＰＤ１に掛かる電圧Ｅｐｄ（ｔ）が電圧Ｖに達していない時点の電圧Ｅｃ（ｔ）を電圧Ｖａとする。そうすると、図１８に示すように、この時点では、出力容量Ｃｏｓｓは十分に高いことがわかる。
発明者らの評価によれば、ドレイン耐圧が１００Ｖ程度の絶縁ゲート型電界効果トランジスタの場合、電圧Ｖｄｓが十分に低い状態での出力容量Ｃｏｓｓは、カラムがピンチオフした状態での出力容量Ｃｏｓｓの１００倍程度になることが確認された。カラムがピンチオフした状態とは、ｎ型カラム層ＮＣＬとｐ型カラム層ＰＣＬとの縦方向のｐｎ接合面から拡がる空乏層同士が繋がって完全に空乏化した状態をいう。
上述した半導体装置では、スーパージャンクション構造を採用し、さらに付加的なスナバ部ＳＮＲが設けられている。スナバ部ＳＮＲの容量ＣＤＳ２に掛かる電圧は、電圧Ｖｄｓの上昇に対して過渡的に遅れて上昇することになる。これにより、電圧Ｖｄｓ（サージ電圧）が印加された初期の時点で、容量ＣＤＳ２の容量を大きくすることができ、その結果、サージ電圧の低減に寄与することができる。
容量ＣＤＳ２の容量を確保して、ドレイン・ソース間に生じるサージ電圧を低減するためには、ドレインに印加される電圧Ｖｄｓに対して、空乏層が徐々に拡がることが望ましく、空乏化が緩やかに行われることが望ましい。また、出力容量Ｃｏｓｓと電圧Ｖｄｓとの関係（図１８参照）では、電圧Ｖｄｓが高くなるにしたがい、出力容量Ｃｏｓｓが緩やかに減少することが望ましい。
また、上述した半導体装置では、スナバ部ＳＮＲが形成されるスナバ領域ＮＥＲは、絶縁ゲート型電界効果トランジスタが形成されない領域に規定されており、ここでは、ゲートパッド領域ＧＰＲに規定されている。ゲートパッド領域ＧＰＲの面積は、絶縁ゲート型電界効果トランジスタが形成されるセル領域ＥＦＲの面積の数％程度である。
そのような面積的に不利なゲートパッド領域ＧＰＲに形成されるスナバ部ＳＮＲであっても、容量ＣＤＳ２に掛かる電圧を、電圧Ｖｄｓの上昇に対して過渡的に遅れて上昇させることで、電圧Ｖｄｓ（サージ電圧）が印加された初期の時点で、容量ＣＤＳ２の容量を大きくすることができ、サージ電圧の低減に寄与することができる。
しかも、たとえば、Ｙ軸方向に延在するスナバ部ＳＮＲの長さ（図４参照）等を調整することで、半導体装置の用途に応じて、サージ電圧を低減するのに最適な容量ＣＤＳ２と抵抗ＲＳＮＢとを有するスナバ部ＳＮＲを形成することができる。さらに、そのようなスナバ部ＳＮＲを、付加的な工程を追加することなく、マスクパターンの変更だけで、セル領域ＦＥＲに絶縁ゲート型電界効果トランジスタを形成する工程と同時に形成することができる。
なお、上述した半導体装置では、スナバ領域ＮＥＲが、ゲートパッド領域ＧＰＲに規定されている場合を例に挙げて説明したが、絶縁ゲート型電界効果トランジスタが形成されない領域としては、たとえば、温度検知素子としてのダイオードが配置されるダイオードパッド領域ＤＰＲ（図１参照）に規定してもよい。
実施の形態２
実施の形態２では、スナバ領域を、ゲートパッドが配置されるゲートパッド領域に規定した半導体装置の第２例について説明する。
図２０および図２１に示すように、セル領域ＥＦＲでは、トレンチゲート電極ＴＧＥＬは、たとえば、Ｙ軸方向に延在するともに、Ｘ軸方向に互いに間隔を隔ててストライプ状に形成されている。隣り合う一のトレンチゲート電極ＴＧＥＬと他のトレンチゲート電極ＴＧＥＬとの間に位置する領域に、Ｙ軸方向に延在する埋め込み絶縁体ＺＯＦが形成されている。埋め込み絶縁体ＺＯＦは、Ｘ軸方向に互いに間隔を隔ててストライプ状に形成されている。
スナバ領域ＮＥＲでは、トレンチゲート電極ＴＧＥＬは、たとえば、Ｙ軸方向に延在するともに、Ｘ軸方向に互いに間隔を隔ててストライプ状に形成されている。隣り合う一のトレンチゲート電極ＴＧＥＬと他のトレンチゲート電極ＴＧＥＬとの間に位置する領域には、Ｙ軸方向に延在する埋め込み絶縁体ＺＯＦが形成されている。埋め込み絶縁体ＺＯＦは、Ｘ軸方向に互いに間隔を隔ててストライプ状に形成されている。
なお、これ以外の構成については、図３、図４および図５に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した半導体装置の製造方法について説明する。上述した半導体装置は、前述した半導体装置の一連の製造工程において、トレンチゲート電極のパターンとディープトレンチのパターンとを変更するだけで、同じ製造工程によって形成することができる。すなわち、前述したトレンチゲート電極を形成する工程（図６参照）では、セル領域ＥＦＲとスナバ領域ＮＥＲとにおいて、トレンチゲート電極ＴＧＥＬがストライプ状に形成される。また、前述したディープトレンチＤＴＣを形成する工程（図７参照）では、ディープトレンチＤＴＣがストライプ状に形成される。
上述した半導体装置では、実施の形態１において説明した効果に加えて、次のような効果が得られる。特に、スナバ領域ＮＥＲでは、抵抗ＲＳＮＢとなるｐ型拡散層ＰＤＬを貫通する態様で、埋め込み絶縁体ＺＯＦがストライプ状に形成されている。これにより、埋め込み絶縁体ＺＯＦが島状に形成されている場合と比較して、ｐ型拡散層ＰＤＬを電流が流れる経路が狭くなり、抵抗ＲＳＮＢの抵抗値がより高くなる。
前述したように、抵抗ＲＳＮＢの抵抗値がより高くなることで、より高い電圧Ｖｓ２を発生させることができる（図１６参照）。これにより、絶縁ゲート型電界効果トランジスタをセルフターンオンさせるのに必要な電圧Ｖｇｓを上げることができる。その結果、しきい値電圧Ｖｔｈがより高い絶縁ゲート型電界効果トランジスタについても、サージ電圧を低減することが可能になる。
実施の形態３
実施の形態３では、スナバ領域を、ゲートパッドが配置されるゲートパッド領域に規定した半導体装置の第３例について説明する。
図２２、図２３および図２４に示すように、スナバ領域ＮＥＲでは、半導体基板ＳＵＢの一方の主面から所定の深さにわたり、ｐ型拡散層ＰＤＬが形成されている。そのｐ型拡散層ＰＤＬの表面からｐ型拡散層ＰＤＬの底よりも浅い深さにわたり、ｎ型拡散層ＮＤＬが形成されている。ｎ型拡散層ＮＤＬは、ｐ型拡散層ＰＤＬがソース電極ＳＥＬに接触しているコンタクトＣＴＳを除く態様で、たとえば、Ｙ軸方向に延在するように形成されている。
なお、これ以外の構成については、図３、図４および図５に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した半導体装置の製造方法について説明する。ｎ型拡散層ＮＤＬは、ｎ型のソース拡散層ＳＤＬを形成する工程と同時に形成される。
まず、前述した図６から図１０に示す工程と同様の工程を経て、図２５に示すように、スナバ領域ＮＥＲでは、スナバ部ＳＮＲの抵抗および容量となるｎ型カラム層ＮＣＬおよびｐ型拡散層ＰＤＬが形成される。セル領域ＥＦＲでは、ｎ型カラム層ＮＣＬおよびベース拡散層ＢＤＬが形成される。
次に、図２６に示すように、所定の写真製版処理を行うことにより、スナバ領域ＮＥＲでは、ｎ型拡散層が形成される領域を露出し、セル領域ＥＦＲでは、ソース拡散層が形成される領域を露出するフォトレジストパターンＰＲ２が形成される。次に、フォトレジストパターンＰＲ２を注入マスクとして、保護絶縁膜ＴＰＦを介してｎ型の不純物が注入される。
これにより、スナバ領域ＮＥＲでは、ｎ型拡散層ＮＤＬが形成される。セル領域ＥＦＲでは、ソース拡散層ＳＤＬが形成される。その後、フォトレジストパターンＰＲ２が除去される。次に、図１２から図１４に示す工程と同様の工程を経て、図２２、図２３および図２４に示す半導体装置の主要部分が完成する。
上述した半導体装置では、実施の形態１において説明した効果に加えて、次のような効果が得られる。特に、スナバ領域ＮＥＲでは、半導体基板ＳＵＢの一方の主面から、ｐ型拡散層ＰＤＬの底よりも浅い深さにわたり、ｎ型拡散層ＮＤＬが形成されている。すなわち、スナバ部ＳＮＲの抵抗ＲＳＮＢとなるｐ型拡散層ＰＤＬの表面に、ｎ型拡散層ＮＤＬが形成されている。このため、ｎ型拡散層ＮＤＬが形成されていない場合と比べて、抵抗ＲＳＮＢの抵抗値がより高くなる。
実施の形態１において説明したように、抵抗ＲＳＮＢの抵抗値がより高くなることで、より高い電圧Ｖｓ２を発生させることができる（図１６参照）。これにより、絶縁ゲート型電界効果トランジスタをセルフターンオンさせるのに必要な電圧Ｖｇｓを上げることができる。その結果、しきい値電圧Ｖｔｈがより高い絶縁ゲート型電界効果トランジスタについても、サージ電圧を低減することが可能になる。
実施の形態４
実施の形態４では、スナバ領域を、ゲートパッドが配置されるゲートパッド領域に規定した半導体装置の第４例について説明する。
図２７に示すように、セル領域ＥＦＲでは埋め込み絶縁体ＺＯＦが形成されている。一方、スナバ領域ＮＥＲでは、埋め込み絶縁体は形成されていない。なお、これ以外の構成については、図３、図４および図５に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した半導体装置の製造方法について説明する。上述した半導体装置は、実施の形態１において説明した半導体装置の一連の製造工程において、ディープトレンチのパターンを変更するだけで、同じ製造工程によって形成することができる。すなわち、ディープトレンチを形成する工程では、セル領域ＥＦＲにディープトレンチを形成し、スナバ領域ＮＥＲには、ディープトレンチを形成しない。
上述した半導体装置では、スナバ領域ＮＥＲでは、抵抗ＲＳＮＢとなるｐ型拡散層ＰＤＬには、埋め込み絶縁体は形成されていない。このため、たとえば、Ｙ軸方向に延在するｐ型拡散層ＰＤＬの長さをより長く設定することによって、抵抗ＲＳＮＢの抵抗値を所望の高い抵抗値に設定することが可能である。抵抗ＲＳＮＢの抵抗値がより高くなることで、より高い電圧Ｖｓ２を発生させることができる（図１６参照）。これにより、絶縁ゲート型電界効果トランジスタをセルフターンオンさせるのに必要な電圧Ｖｇｓを上げることができ、サージ電圧の低減に寄与することができる。
実施の形態５
実施の形態５では、スナバ領域を、たとえば、ゲートパッド領域に規定し、さらに、周辺領域に付加的な他の容量を形成した半導体装置について説明する。半導体基板では、セル領域ＦＥＲのベース拡散層ＢＤＬ（図５参照）は、ｐ型拡散層として、セル領域ＦＥＲの外へ向かってさらに延在するように形成されている。そのｐ型拡散層では、半導体基板の外周部とは距離を隔てられた位置に、外周部に沿ってｐ型拡散層の外周端が位置している。周辺領域とは、ｐ型拡散層の外周端とセル領域との間に位置する領域である。他の実施の形態についても同様である。
半導体装置では、たとえば、ゲートパッド領域にスナバ領域が規定されている（図１参照）。さらに、周辺領域に他の容量が形成されている。他の容量は、スナバ部ＳＮＲと電気的に並列に接続されている。
次に、周辺領域等の構造について、図２８、図２９、図３０および図３１を用いて説明する。図２８は、チップ状態の半導体装置の平面パターンの一例を示す。図２９では、図２８に示す丸枠Ａ３および丸枠Ａ４内の構造として、ソース電極等の配置を示す。図３０では、丸枠Ａ３および丸枠Ａ４内の構造として、ソース電極等の下に配置されたセル領域および周辺領域の配置パターンの一例を示す。図３１では、図３０に示す点線枠Ａ５内の断面斜視図の一例を示す。
図２９に示すように、半導体装置のコーナー部では、ソース電極ＳＥＬ、ゲート配線ＧＩＣ、ソース配線ＳＩＣおよびドレイン電極ＤＩＣが配置されている。ソース電極ＳＥＬはソース拡散層ＳＤＬとベース拡散層ＢＤＬとに電気的に接続されている（図５参照）。ソース配線ＳＩＣは、ソース電極ＳＥＬと繋がっている。ゲート配線ＧＩＣは、トレンチゲート電極ＴＧＥＬと電気的に接続されている。ドレイン電極ＤＩＣは、半導体基板の第２主面の側のｎ＋＋型基板ＮＰＳＢ（図５参照）に電気的に接続されている。
図３０に示すように、ソース電極ＳＥＬの下には、セル領域ＥＦＲが配置されている。セル領域ＥＦＲとｐ型拡散層ＰＤＬの外周端との間の周辺領域ＰＥＲに、他の容量ＡＣＤＳが形成されている。ここでは、他の容量ＡＣＤＳは、ハッチングで示された領域内に形成されている。図３１に示すように、他の容量ＡＣＤＳは、ｐ型拡散層ＰＤＬ等とｎ型カラム層ＮＣＬとによって形成されている。ｐ型拡散層ＰＤＬは、ソースＳに電気的に接続されている。ｎ型カラム層ＮＣＬは、ドレインＤに電気的に接続されている。
また、第１主面からｎ＋＋型基板ＮＰＳＢに向かって埋め込み絶縁体ＺＯＦが形成されている。埋め込み絶縁体ＺＯＦは、互いに間隔を隔てて島状に形成されている。埋め込み絶縁体ＺＯＦとｎ型カラム層ＮＣＬとに接するように、ｐ型カラム層ＰＣＬが形成されている。なお、これ以外の、セル領域ＥＦＲの構造およびゲートパッド領域ＧＰＲの構造については、図３〜図５に示す構造と同じである。
次に、上述した半導体装置の製造方法について説明する。上述した半導体装置は、実施の形態１において説明した半導体装置の一連の製造工程において、トレンチゲート電極のパターンと埋め込み絶縁膜のパターンとを変更するだけで、同じ製造工程によって形成することができる。すなわち、トレンチゲート電極を形成する工程（図６参照）において、セル領域ＥＦＲおよびスナバ領域ＮＥＲでは、トレンチゲート電極ＴＧＥＬが形成される一方、周辺領域ＰＥＲでは、トレンチゲート電極ＴＧＥＬは形成されない。また、ディープトレンチを形成する工程（図７参照）では、セル領域ＥＦＲ等に加えて、周辺領域ＰＥＲにもディープトレンチＤＴＣが形成される。
上述した半導体装置では、特に、周辺領域ＰＥＲに、スナバ部ＳＮＲと電気的に並列に接続される付加的な他の容量ＡＣＤＳが形成されている。これにより、スナバ部ＳＮＲの容量ＣＤＳ２の容量が、他の容量ＡＣＤＳが設けられていない場合と比べて大きくなり、電圧Ｖｓ２を発生させる時間をより長く設定することができる。その結果、絶縁ゲート型電界効果トランジスタをセルフターンオンさせる時間がより長くなり、サージ電圧を確実に低減することができる。
実施の形態６
実施の形態６では、スナバ領域を、周辺領域に規定した半導体装置の第１例について説明する。
周辺領域の構造について、図３２、図３３および図３４を用いて説明する。図３２は、チップ状態の半導体装置の平面パターンの一例を示す。図３３では、図３２に示す丸枠Ａ５内の構造として、ソース電極等の下に配置されたセル領域ＥＦＲおよび周辺領域ＰＥＲの配置パターンの一例を示す。図３４では、図３３に示す点線枠Ａ６内のスナバ部ＳＮＲの平面パターンの一例を示す。
図３３に示すように、半導体装置のコーナー部では、ソース電極ＳＥＬ、ゲート配線ＧＩＣ、ソース配線ＳＩＣおよびドレイン電極ＤＩＣが配置されている。ソース電極ＳＥＬソース配線ＳＩＣは、ソース電極ＳＥＬと繋がっている。ゲート配線ＧＩＣは、トレンチゲート電極と電気的に接続されている。ドレイン電極ＤＩＣは、半導体基板の第２主面の側のｎ＋＋型基板ＮＰＳＢ（図５参照）に電気的に接続されている。スナバ部ＳＮＲは、周辺領域ＰＥＲに形成されている。
スナバ部ＳＮＲの構造は、実施の形態１において説明した半導体装置のスナバ部ＳＮＲの構造とは、トレンチゲート電極の配置パターンが多少異なるだけで、実質的に同じ構造である。図３４に示すように、スナバ領域ＮＥＲでは、トレンチゲート電極ＴＧＥＬは、蛇行しながらＸ軸方向に延在するとともに、コンタクトＣＴＳを挟み込む態様で、Ｙ軸方向に互いに間隔を隔てて配置されている。
スナバ部ＳＮＲは、ｐ型拡散層ＰＤＬとｎ型カラム層ＮＣＬ等によって形成されている。ｐ型拡散層ＰＤＬは、ソースＳとは、コンタクトＣＴＳにおいて接触する態様で電気的に接続されている。ここでは、セル領域ＦＥＲに対して、Ｘ軸の負側に位置するソース配線ＳＩＣは、ソース電極ＳＥＬとは、ゲート配線ＧＩＣを挟んで配置されている。このため、コンタクトＣＴＳは、Ｘ軸の負側の端部に配置されている。なお、これ以外の構成については、図および図４等に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した半導体装置では、実施の形態１において説明したのと同様に、寄生のダイオードがリカバリ動作をする際に発生したサージ電圧を、スナバ部ＳＮＲにおいてエネルギーとして吸収させることができる。また、発生したサージ電圧によって、絶縁ゲート型電界効果トランジスタＭＦＥＴをセルフターンオンさせて、サージ電圧を低減させることができる。さらに、そのようなスナバ部ＳＮＲを、付加的な工程を追加することなく、絶縁ゲート型電界効果トランジスタを形成する工程と同時に形成することができる。
実施の形態７
実施の形態７では、スナバ領域を、周辺領域に規定した半導体装置の第２例について説明する。
周辺領域の構造について、図３５、図３６および図３７を用いて説明する。図３５は、チップ状態の半導体装置の平面パターンの一例を示す。図３６では、図３５に示す丸枠Ａ７内の構造として、ソース電極等の下に配置されたセル領域ＥＦＲおよび周辺領域ＰＥＲの配置パターンの一例を示す。図３７では、図３５に示す点線枠Ａ７内のスナバ部ＳＮＲの平面パターンの一例を示す。
図３６に示すように、半導体装置のコーナー部では、ソース電極ＳＥＬ、ゲート配線ＧＩＣ、ソース配線ＳＩＣおよびドレイン電極ＤＩＣが配置されている。ソース電極ＳＥＬソース配線ＳＩＣは、ソース電極ＳＥＬと繋がっている。ゲート配線ＧＩＣは、トレンチゲート電極と電気的に接続されている。ドレイン電極ＤＩＣは、半導体基板の第２主面の側のｎ＋＋型基板ＮＰＳＢ（図５参照）に電気的に接続されている。スナバ部ＳＮＲは、周辺領域ＰＥＲに形成されている。
スナバ部ＳＮＲの構造は、実施の形態１において説明した半導体装置のスナバ部ＳＮＲの構造と、実質的に同じ構造である。図３７に示すように、スナバ領域ＮＥＲでは、トレンチゲート電極ＴＧＥＬが、Ｙ軸方向に延在するとともに、コンタクトＣＴＳを挟み込む態様で、Ｘ軸方向に互いに間隔を隔てて配置されている。
スナバ部ＳＮＲは、ｐ型拡散層ＰＤＬとｎ型カラム層ＮＣＬ等によって形成されている。ｐ型拡散層ＰＤＬは、ソースＳとは、コンタクトＣＴＳにおいて接触する態様で電気的に接続されている。ここでは、セル領域ＦＥＲに対して、Ｘ軸の正方向側に位置するソース配線ＳＩＣは、ソース電極ＳＥＬと直接繋がっている。コンタクトは、たとえば、Ｙ軸の正側の端部に配置されている。なお、これ以外の構成については、図３および図４等に示す半導体装置の構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した半導体装置では、実施の形態１において説明したのと同様に、寄生のダイオードがリカバリ動作をする際に発生したサージ電圧を、スナバ部ＳＮＲにおいてエネルギーとして吸収させることができる。また、発生したサージ電圧によって、絶縁ゲート型電界効果トランジスタＭＦＥＴをセルフターンオンさせて、サージ電圧を低減させることができる。
特に、ｐ型拡散層ＰＤＬおよびｎ型カラム層ＮＣＬは、Ｙ軸方向に延在している。このため、ｐ型拡散層ＰＤＬ等がＸ軸方向に延在する場合（図３３および図３４参照）と比べて、ｐ型拡散層ＰＤＬ等の長さの調整代が長くなる。これにより、半導体装置の用途に応じた最適なスナバ部ＳＮＲを形成することができる。しかも、そのようなスナバ部ＳＮＲを、付加的な工程を追加することなく、絶縁ゲート型電界効果トランジスタを形成する工程と同時に形成することができる。
なお、各実施の形態では、スナバ領域ＮＥＲは、絶縁ゲート型電界効果トランジスタＭＦＥＴが形成されるセル領域ＥＦＲ以外の領域に配置される場合を例に挙げて説明した。スナバ領域ＮＥＲを配置する領域としては、これに限られるものではない。たとえば、本来、セル領域ＦＥＲの一部の領域について、絶縁ゲート型電界効果トランジスタを形成する代わりに、スナバ領域ＮＥＲを配置して、スナバ部を形成するようにしてもよい。こうして、半導体装置の用途に応じた最適なスナバ部を備えることができ、サージ電圧を確実に低減することができる。
また、各実施の形態において説明した半導体装置のスナバ部等については、必要に応じて種々組み合わせることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
上述した各実施の形態は、以下の態様を含む。
（付記１）
互いに対向する第１主面および第２主面を有し、前記第２主面の側に第１導電型の基板を有する半導体基板を用意する工程と、
前記半導体基板の前記第１主面の側に、第１領域を規定するとともに、前記第１領域以外の領域に第２領域を規定する工程と、
前記第１領域に、絶縁ゲート型電界効果トランジスタを形成するとともに、前記第２領域に、抵抗および容量を有するスナバ部を形成する工程を含む素子を形成する工程と
を有し、
前記素子を形成する工程は、
前記半導体基板の前記第１主面から第１深さに達し、前記基板に電気的に接続される第１導電型の第１拡散層を形成する工程と、
前記半導体基板の前記第１主面から前記第１深さよりも浅い第２深さにわたり、前記第１領域では、前記絶縁ゲート型電界効果トランジスタのチャネルとなり、前記第２領域では、前記スナバ部の前記抵抗になるとともに、前記第１拡散層に接合されて前記容量となる第２導電型の第２拡散層を形成する工程と、
前記第１領域では、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続され、前記第２領域では、前記第２拡散層に電気的に接続されるソース電極を形成する工程と
を含み、
前記素子を形成する工程は、前記第２領域では、前記第２拡散層と前記ソース電極とが電気的に接続されるコンタクト部から、前記第２拡散層が第１方向に延在するように形成する工程を備えた、半導体装置の製造方法。
（付記２）
付記１に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、前記絶縁ゲート型電界効果トランジスタのゲートと電気的に接続されるゲートパッドを形成する工程を含み、
前記第２領域を規定する工程は、前記第２領域を前記ゲートパッドが配置される領域に規定する工程を含む。
（付記３）
付記１に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、
温度を検知する温度検知素子を形成する工程と、
前記温度検知素子と電気的に接続される温度検知パッドを形成する工程と
を含み、
前記第２領域を規定する工程は、前記第２領域を前記温度検知パッドが配置される領域に規定する工程を含む。
（付記４）
付記１に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、前記半導体基板の前記第１主面から前記第２拡散層に達するトレンチゲート電極を形成する工程を含み、
前記トレンチゲート電極を形成する工程は、前記第１領域と前記第２領域とを仕切るとともに、前記第２領域では、前記トレンチゲート電極は、前記コンタクト部から前記第１方向に延在するとともに、前記コンタクト部を挟み込む態様で前記第１方向と交差する第２方向に間隔を隔てて形成する工程を含む。
（付記５）
付記１に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、前記半導体基板の前記第１主面から前記基板に向かって第１埋め込み絶縁体を形成する工程を含む。
（付記６）
付記５に記載の半導体装置の製造方法であって、
前記第１埋め込み絶縁体を形成する工程は、前記第２領域では、前記第１埋め込み絶縁体を、前記コンタクト部から前記第１方向に互いに間隔を隔てて島状に形成する工程を含む。
（付記７）
付記５に記載の半導体装置の製造方法であって、
前記第１埋め込み絶縁体を形成する工程は、前記第２領域では、前記第１埋め込み絶縁体を、前記コンタクト部から前記第１方向に延在するとともに、前記第１方向と交差する第２方向に互いに間隔を隔ててストライプ状に形成する工程を含む。
（付記８）
付記５に記載の半導体装置の製造方法であって
前記第１埋め込み絶縁体を形成する工程は、前記第２領域には前記第１埋め込み絶縁体を形成せず、前記第１領域に前記第１埋め込み絶縁体を形成する工程を含む。
（付記９）
付記１に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、前記半導体基板の前記第１主面から前記第２深さよりも浅い第３深さにわたり第１導電型の第３拡散層を形成する工程を含み、
前記第３拡散層を形成する工程は、前記第２領域では、前記第３拡散層は、前記コンタクト部が配置される部分を除く態様で前記第２拡散層に形成される。
（付記１０）
付記１に記載の半導体装置の製造方法であって、
前記第２拡散層を形成する工程は、前記第２拡散層の外周端が、前記半導体基板の外周部から内側に距離を隔てられた位置に、前記外周部に沿って位置するように前記第２拡散層を形成する工程を含み、
前記第１領域および前記第２領域を規定する工程は、
前記第１領域を、前記第２拡散層が形成される領域内に規定する工程と、
前記第２拡散層の前記外周端と前記第１領域との間に位置する領域に、周辺領域を規定する工程と
を含み、
前記素子を形成する工程は、
前記周辺領域に位置する前記第１拡散層と前記第２拡散層とによって、前記スナバ部に電気的に並列に接続される他の容量を形成する工程と、
前記周辺領域に、前記半導体基板の前記第１主面の側から前記基板に向かって第２埋め込み絶縁体を形成する工程と
を含む。
（付記１１）
付記１に記載の半導体装置の製造方法であって、
前記第２拡散層を形成する工程は、前記第２拡散層の外周端が、前記半導体基板の外周部から内側に距離を隔てられた位置に、前記外周部に沿って位置するように前記第２拡散層を形成する工程を含み、
前記第１領域および前記第２領域を規定する工程は、
前記第１領域を、前記第２拡散層が形成される領域内に規定する工程と、
前記第２領域を、前記第２拡散層の前記外周端と前記第１領域との間に位置する周辺領域に規定する工程と
を含む。
（付記１２）
付記１１に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、前記半導体基板の前記第１主面から前記第２拡散層に達するトレンチゲート電極を形成する工程を含み、
前記トレンチゲート電極を形成する工程は、前記第２領域では、前記トレンチゲート電極を、前記第１方向として、前記第２拡散層の前記外周端が延在する方向と交差する方向に形成する工程を含む。
（付記１３）
付記１１に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、前記半導体基板の前記第１主面から前記第２拡散層に達するトレンチゲート電極を形成する工程を含み、
前記トレンチゲート電極を形成する工程は、前記第２領域では、前記トレンチゲート電極を、前記第１方向として、前記第２拡散層の前記外周端が延在する方向に沿って形成する工程を含む。
ＰＳＤ 半導体装置、ＥＦＲ セル領域、ＰＥＲ 周辺領域、ＮＥＲ スナバ領域、ＳＮＲ スナバ部、ＧＰＲ ゲートパッド領域、ＧＥＰ ゲートパッド、ＤＰＲ ダイオードパッド領域、ＤＯＰ ダイオードパッド、ＮＰＳＢ ｎ＋＋型基板、ＮＥＬ Ｎ型エピタキシャル層、ＰＥＬ ｐ型エピタキシャル層、ＳＵＢ 半導体基板、ＮＣＬ ｎ型カラム層、ＴＲＣ ゲートトレンチ、ＧＩＦ ゲート絶縁膜、ＴＧＥＬ トレンチゲート電極、ＧＩＣ ゲート配線、ＤＴＣ ディープトレンチ、ＺＯＦ 埋め込み絶縁体、ＰＣＬ ｐ型カラム層、ＢＤＬ ベース拡散層、ＰＤＬ ｐ型拡散層、ＳＤＬ ソース拡散層、ＮＤＬ ｎ型拡散層、ＳＥＬ ソース電極、ＳＩＣ ソース配線、ＳＥＰ ソースパッド、ＤＥＬ ドレイン電極、ＤＩＣ ドレイン配線、ＴＰＦ 保護絶縁膜、ＩＬＦ 層間絶縁膜、ＣＨＥ、ＣＨＴ 開口部、ＰＶＦ パッシベーション膜、ＡＣＤＳ 他の容量、ＲＳＮＢ、ＲＧ 抵抗、ＣＤＳ２、ＣＧＤ２、ＣＧＳ２、ＣＤＳ、ＣＧＤ、ＣＧＳ 容量、ＰＤ１、ＰＤ２ ダイオード、ＭＦＥＴ 絶縁ゲート型電界効果トランジスタ、ＣＴＳ コンタクト部、ＰＲ１、ＰＲ２ フォトレジストパターン、ＩＰＦ 保護絶縁膜。

Claims (14)

  1. 互いに対向する第１主面および第２主面を有し、前記第２主面の側に第１導電型の基板を有する半導体基板と、
    前記半導体基板の前記第１主面の側に規定された第１領域と、
    前記半導体基板の前記第１主面の側における前記第１領域以外の領域に規定された第２領域と、
    前記半導体基板の前記第１主面から前記基板に向かって形成された、互いに接合する第１導電型の第１拡散層および第２導電型の第２拡散層と、
    前記第１領域に形成され、前記第１主面と前記第２主面との間において電流の導通を行う絶縁ゲート型電界効果トランジスタと、
    前記第２領域に形成され、抵抗および容量を有して、前記絶縁ゲート型電界効果トランジスタと電気的に並列に接続されたスナバ部と
    を備え、
    前記第２拡散層は、前記第１主面から所定の深さにわたり形成され、
    前記第１拡散層は、前記第２拡散層の底から所定の深さに達して前記基板に接することにより、前記基板に電気的に接続され、
    前記第２領域では、
    前記第１拡散層と前記第２拡散層とは、前記容量として、前記第１拡散層が前記絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されており、
    前記第２拡散層は、前記抵抗として、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続されており、
    前記第２拡散層は、前記第２拡散層が前記ソースに電気的に接続されるコンタクト部から第１方向に延在するように形成され、
    前記半導体基板における前記第１主面の側に規定され、温度を検知する温度検知素子が配置される温度検知素子領域と、
    前記温度検知素子領域に形成され、前記温度検知素子と電気的に接続された温度検知素子パッドと
    を有し、
    前記第２領域は、前記温度検知素子領域に規定される部分を含み、
    前記スナバ部は、前記温度検知素子領域に規定された、半導体装置。
  2. 互いに対向する第１主面および第２主面を有し、前記第２主面の側に第１導電型の基板を有する半導体基板と、
    前記半導体基板の前記第１主面の側に規定された第１領域と、
    前記半導体基板の前記第１主面の側における前記第１領域以外の領域に規定された第２領域と、
    前記半導体基板の前記第１主面から前記基板に向かって形成された、互いに接合する第１導電型の第１拡散層および第２導電型の第２拡散層と、
    前記第１領域に形成され、前記第１主面と前記第２主面との間において電流の導通を行う絶縁ゲート型電界効果トランジスタと、
    前記第２領域に形成され、抵抗および容量を有して、前記絶縁ゲート型電界効果トランジスタと電気的に並列に接続されたスナバ部と
    を備え、
    前記第２拡散層は、前記第１主面から所定の深さにわたり形成され、
    前記第１拡散層は、前記第２拡散層の底から所定の深さに達して前記基板に接することにより、前記基板に電気的に接続され、
    前記第２領域では、
    前記第１拡散層と前記第２拡散層とは、前記容量として、前記第１拡散層が前記絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されており、
    前記第２拡散層は、前記抵抗として、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続されており、
    前記第２拡散層は、前記第２拡散層が前記ソースに電気的に接続されるコンタクト部から第１方向に延在するように形成され、
    前記半導体基板の前記第１主面から前記第１拡散層に達するトレンチゲート電極が形成され、
    前記トレンチゲート電極は、前記第１領域と前記第２領域とを仕切っており、
    前記第２領域では、前記トレンチゲート電極は、前記コンタクト部が位置している部分から前記第１方向に向かって延在するとともに、前記コンタクト部を挟み込む態様で前記第１方向と交差する第２方向に間隔を隔てて配置された、半導体装置。
  3. 前記半導体基板における前記第１主面の側に規定されたゲートパッド領域と、
    前記ゲートパッド領域に形成され、前記絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続されるゲートパッドと
    を有し、
    前記第２領域は、前記ゲートパッド領域に規定される部分を含み、
    前記スナバ部は、前記ゲートパッドの下に形成された、請求項２記載の半導体装置。
  4. 前記第１領域および前記第２領域では、前記第１主面の側から前記基板に向かって、少なくとも前記第１領域に第１埋め込み絶縁体が形成された、請求項１または２に記載の半導体装置。
  5. 前記第１埋め込み絶縁体は前記第２領域に形成され、
    前記第１埋め込み絶縁体は、前記第１方向に互いに間隔を隔てて島状に配置された、請求項４記載の半導体装置。
  6. 前記第１埋め込み絶縁体は前記第２領域に形成され、
    前記第１埋め込み絶縁体は、前記コンタクト部が位置している部分から前記第１方向に延在するとともに、前記第１方向と交差する第２方向に間隔を隔ててストライプ状に配置された、請求項４記載の半導体装置。
  7. 前記第１埋め込み絶縁体は、前記第１領域に形成されて、前記第２領域には形成されていない、請求項４記載の半導体装置。
  8. 互いに対向する第１主面および第２主面を有し、前記第２主面の側に第１導電型の基板を有する半導体基板と、
    前記半導体基板の前記第１主面の側に規定された第１領域と、
    前記半導体基板の前記第１主面の側における前記第１領域以外の領域に規定された第２領域と、
    前記半導体基板の前記第１主面から前記基板に向かって形成された、互いに接合する第１導電型の第１拡散層および第２導電型の第２拡散層と、
    前記第１領域に形成され、前記第１主面と前記第２主面との間において電流の導通を行う絶縁ゲート型電界効果トランジスタと、
    前記第２領域に形成され、抵抗および容量を有して、前記絶縁ゲート型電界効果トランジスタと電気的に並列に接続されたスナバ部と
    を備え、
    前記第２拡散層は、前記第１主面から所定の深さにわたり形成され、
    前記第１拡散層は、前記第２拡散層の底から所定の深さに達して前記基板に接することにより、前記基板に電気的に接続され、
    前記第２領域では、
    前記第１拡散層と前記第２拡散層とは、前記容量として、前記第１拡散層が前記絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されており、
    前記第２拡散層は、前記抵抗として、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続されており、
    前記第２拡散層は、前記第２拡散層が前記ソースに電気的に接続されるコンタクト部から第１方向に延在するように形成され、
    前記半導体基板の前記第１主面から、前記第２拡散層の底よりも浅い深さにわたり第１導電型の第３拡散層が形成され、
    前記第２領域では、前記第３拡散層は、前記コンタクト部が配置される部分を除く態様で形成された、半導体装置。
  9. 互いに対向する第１主面および第２主面を有し、前記第２主面の側に第１導電型の基板を有する半導体基板と、
    前記半導体基板の前記第１主面の側に規定された第１領域と、
    前記半導体基板の前記第１主面の側における前記第１領域以外の領域に規定された第２領域と、
    前記半導体基板の前記第１主面から前記基板に向かって形成された、互いに接合する第１導電型の第１拡散層および第２導電型の第２拡散層と、
    前記第１領域に形成され、前記第１主面と前記第２主面との間において電流の導通を行う絶縁ゲート型電界効果トランジスタと、
    前記第２領域に形成され、抵抗および容量を有して、前記絶縁ゲート型電界効果トランジスタと電気的に並列に接続されたスナバ部と
    を備え、
    前記第２拡散層は、前記第１主面から所定の深さにわたり形成され、
    前記第１拡散層は、前記第２拡散層の底から所定の深さに達して前記基板に接することにより、前記基板に電気的に接続され、
    前記第２領域では、
    前記第１拡散層と前記第２拡散層とは、前記容量として、前記第１拡散層が前記絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されており、
    前記第２拡散層は、前記抵抗として、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続されており、
    前記第２拡散層は、前記第２拡散層が前記ソースに電気的に接続されるコンタクト部から第１方向に延在するように形成され、
    前記第２拡散層は、前記第２拡散層の外周端が、前記半導体基板の外周部から内側に距離を隔てられた位置に、前記外周部に沿って位置するように形成され、
    前記第１領域は、前記第２拡散層が形成された領域内に規定され、
    前記第２領域は、前記第２拡散層の前記外周端と前記第１領域との間に位置する周辺領域に規定され、
    前記第２領域では、前記半導体基板の前記第１主面から前記第１拡散層に達するトレンチゲート電極が形成され、
    前記周辺領域に配置された前記第２領域では、前記トレンチゲート電極は、前記第１方向として、前記第２拡散層の前記外周端が延在する方向と交差する方向に延在する、半導体装置。
  10. 互いに対向する第１主面および第２主面を有し、前記第２主面の側に第１導電型の基板を有する半導体基板と、
    前記半導体基板の前記第１主面の側に規定された第１領域と、
    前記半導体基板の前記第１主面の側における前記第１領域以外の領域に規定された第２領域と、
    前記半導体基板の前記第１主面から前記基板に向かって形成された、互いに接合する第１導電型の第１拡散層および第２導電型の第２拡散層と、
    前記第１領域に形成され、前記第１主面と前記第２主面との間において電流の導通を行う絶縁ゲート型電界効果トランジスタと、
    前記第２領域に形成され、抵抗および容量を有して、前記絶縁ゲート型電界効果トランジスタと電気的に並列に接続されたスナバ部と
    を備え、
    前記第２拡散層は、前記第１主面から所定の深さにわたり形成され、
    前記第１拡散層は、前記第２拡散層の底から所定の深さに達して前記基板に接することにより、前記基板に電気的に接続され、
    前記第２領域では、
    前記第１拡散層と前記第２拡散層とは、前記容量として、前記第１拡散層が前記絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されており、
    前記第２拡散層は、前記抵抗として、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続されており、
    前記第２拡散層は、前記第２拡散層が前記ソースに電気的に接続されるコンタクト部から第１方向に延在するように形成され、
    前記第２拡散層は、前記第２拡散層の外周端が、前記半導体基板の外周部から内側に距離を隔てられた位置に、前記外周部に沿って位置するように形成され、
    前記第１領域は、前記第２拡散層が形成された領域内に規定され、
    前記第２領域は、前記第２拡散層の前記外周端と前記第１領域との間に位置する周辺領域に規定され、
    前記第２領域では、前記半導体基板の前記第１主面から前記第１拡散層に達するトレンチゲート電極が形成され、
    前記周辺領域に配置された前記第２領域では、前記トレンチゲート電極は、前記第１方向として、前記第２拡散層の前記外周端が延在する方向に延在する、半導体装置。
  11. 互いに対向する第１主面および第２主面を有し、前記第２主面の側に第１導電型の基板を有する半導体基板を用意する工程と、
    前記半導体基板の前記第１主面の側に、第１領域を規定するとともに、前記第１領域以外の領域に第２領域を規定する工程と、
    前記第１領域に、絶縁ゲート型電界効果トランジスタを形成するとともに、前記第２領域に、抵抗および容量を有するスナバ部を形成する工程を含む素子を形成する工程と
    を有し、
    前記素子を形成する工程は、
    前記半導体基板の前記第１主面から第１深さに達し、前記基板に電気的に接続される第１導電型の第１拡散層を形成する工程と、
    前記半導体基板の前記第１主面から前記第１深さよりも浅い第２深さにわたり、前記第１領域では、前記絶縁ゲート型電界効果トランジスタのチャネルとなり、前記第２領域では、前記スナバ部の前記抵抗になるとともに、前記第１拡散層に接合されて前記容量となる第２導電型の第２拡散層を形成する工程と、
    前記第１領域では、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続され、前記第２領域では、前記第２拡散層に電気的に接続されるソース電極を形成する工程と
    を含み、
    前記素子を形成する工程は、前記第２領域では、前記第２拡散層と前記ソース電極とが電気的に接続されるコンタクト部から、前記第２拡散層が第１方向に延在するように形成する工程を備え、
    前記素子を形成する工程は、前記半導体基板の前記第１主面から前記第１拡散層に達するトレンチゲート電極を形成する工程を含み、
    前記トレンチゲート電極を形成する工程は、前記第１領域と前記第２領域とを仕切るとともに、前記第２領域では、前記トレンチゲート電極は、前記コンタクト部から前記第１方向に延在するとともに、前記コンタクト部を挟み込む態様で前記第１方向と交差する第２方向に間隔を隔てて形成する工程を含む、半導体装置の製造方法。
  12. 前記素子を形成する工程は、前記絶縁ゲート型電界効果トランジスタのゲートと電気的に接続されるゲートパッドを形成する工程を含み、
    前記第２領域を規定する工程は、前記第２領域を前記ゲートパッドが配置される領域に規定する工程を含む、請求項１１記載の半導体装置の製造方法。
  13. 前記素子を形成する工程は、前記半導体基板の前記第１主面から前記基板に向かって第１埋め込み絶縁体を形成する工程を含む、請求項１１記載の半導体装置の製造方法。
  14. 互いに対向する第１主面および第２主面を有し、前記第２主面の側に第１導電型の基板を有する半導体基板を用意する工程と、
    前記半導体基板の前記第１主面の側に、第１領域を規定するとともに、前記第１領域以外の領域に第２領域を規定する工程と、
    前記第１領域に、絶縁ゲート型電界効果トランジスタを形成するとともに、前記第２領域に、抵抗および容量を有するスナバ部を形成する工程を含む素子を形成する工程と
    を有し、
    前記素子を形成する工程は、
    前記半導体基板の前記第１主面から第１深さに達し、前記基板に電気的に接続される第１導電型の第１拡散層を形成する工程と、
    前記半導体基板の前記第１主面から前記第１深さよりも浅い第２深さにわたり、前記第１領域では、前記絶縁ゲート型電界効果トランジスタのチャネルとなり、前記第２領域では、前記スナバ部の前記抵抗になるとともに、前記第１拡散層に接合されて前記容量となる第２導電型の第２拡散層を形成する工程と、
    前記第１領域では、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続され、前記第２領域では、前記第２拡散層に電気的に接続されるソース電極を形成する工程と
    を含み、
    前記素子を形成する工程は、前記第２領域では、前記第２拡散層と前記ソース電極とが電気的に接続されるコンタクト部から、前記第２拡散層が第１方向に延在するように形成する工程を備え、
    前記素子を形成する工程は、前記半導体基板の前記第１主面から前記第２深さよりも浅い第３深さにわたり第１導電型の第３拡散層を形成する工程を含み、
    前記第３拡散層を形成する工程は、前記第２領域では、前記第３拡散層は、前記コンタクト部が配置される部分を除く態様で前記第２拡散層に形成される、半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7456440B2 (ja) * 2019-06-10 2024-03-27 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7227857B2 (ja) * 2019-06-18 2023-02-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7424782B2 (ja) * 2019-09-27 2024-01-30 ローム株式会社 半導体装置
US20230290773A1 (en) * 2022-03-11 2023-09-14 Infineon Technologies Ag Rc snubber with poly silicon resistor and capacitor formed from junction termination edge

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3653120A (en) * 1970-07-27 1972-04-04 Gen Electric Method of making low resistance polycrystalline silicon contacts to buried collector regions using refractory metal silicides
JP4872141B2 (ja) * 1999-10-28 2012-02-08 株式会社デンソー パワーｍｏｓトランジスタ
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
JP4860929B2 (ja) 2005-01-11 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI406393B (zh) * 2010-08-30 2013-08-21 Sinopower Semiconductor Inc 具有額外電容結構之半導體元件及其製作方法
JP5650561B2 (ja) * 2011-02-24 2015-01-07 株式会社豊田中央研究所 半導体装置
US8643071B2 (en) * 2012-06-14 2014-02-04 Alpha And Omega Semiconductor Incorporated Integrated snubber in a single poly MOSFET
US9627328B2 (en) * 2014-10-09 2017-04-18 Infineon Technologies Americas Corp. Semiconductor structure having integrated snubber resistance
JP6416056B2 (ja) 2015-08-26 2018-10-31 株式会社東芝 半導体装置
JP6729003B2 (ja) * 2015-10-19 2020-07-22 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6622611B2 (ja) 2016-02-10 2019-12-18 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP6602700B2 (ja) * 2016-03-14 2019-11-06 ルネサスエレクトロニクス株式会社 半導体装置

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